TW519660B - Memory module - Google Patents

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TW519660B
TW519660B TW090102065A TW90102065A TW519660B TW 519660 B TW519660 B TW 519660B TW 090102065 A TW090102065 A TW 090102065A TW 90102065 A TW90102065 A TW 90102065A TW 519660 B TW519660 B TW 519660B
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wiring
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TW090102065A
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Masashi Horiguchi
Yoji Nishio
Seiji Funaba
Yoshinobu Nakagome
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Hitachi Ltd
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Description

經濟部智慧財產局員工消費合作社印製 519660 A7 B7 五、發明說明（1 ) 本發明係關於記憶體模組中，抑制起因於分支配線（ stub (短截線））之傳送信號之反射之技術，關於有效適 用在高速存取對應之記憶體模組之技術者。 記憶體模組專用之小振幅界面有S S T L ( Stub Series Terminated Transceiver Logic :短截線串列終結無線 電收發機邏輯）。關於S S T L ,例如被記載於1 9 9 9 年3月，電子資訊通信學會發行、英文論文誌VOL.E82-C, No.3，Yasuhiro KONISHI 著，「Interface Technologies for Memories and ASICs-Review and Future Direction」。 藉由S S T L之記憶體系統主要由被構裝於主機板之 記憶體控制器、1信號配線、連接器以及記憶體模組所構成 。記憶體模組在模組基板之兩面分別具有m個之記憶體晶 片，以m個單位，個記憶體晶片之資料端子被接續於模組 資料端子，個記憶體晶片之位址端子等之存取控制資料端 子分別被接續於對應之模組存取控制端子。前述信號配線 之一端被接續於記憶體控制器之信號端子，另一端被終結 於指定之電壓。複數之記憶體模組透過連接器被並列接續 於前述信號配線。此處，如設記憶體晶片之資料端子之數 目爲η、被搭載於個記憶體模組之單面之記憶體晶片之數 目爲m，本記憶體系統具有m X η之資料信號配線，於1 次之存取中，藉由記憶體控制器發生之晶片選擇信號，被 搭載於複數之記憶體模組內之1片之單面之m個之記憶體 晶片被選擇。前述信號配線之終端透過終端電阻被接續於 終端電壓。又，記憶體控制器用短截線電阻被串列接續於 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
-·ϋ H ϋ ϋ ϋ ϋ ϋ^OJ· ϋ n ϋ Μϋ ·ϋ H I 519660 A7 B7_ 五、發明說明（2 ) 連結記憶體控制器與連接器之信號配線。 (請先閱讀背面之注意事項再填寫本頁) 此處，連結記憶體模組之模組端子與記憶體晶片之端 子之模組配線構成由主機板之信號配線透過連接器分支之 配線。短截線電阻被配置於這些模組配線。這些短截線電 阻具有緩和信號配線之信號反射用之匹配負荷之功能。一 般在配線之分支點，特性阻抗產生不匹配，需要緩和其用 之短截線電阻。如設配線之特性阻抗爲Z 0、短截線配線 之特性阻抗爲Z s 0，短截線電阻之電阻値以Z s 〇 -Z0/2爲適當。但是，如使短截線電阻之電阻値變大， 由於電阻之電壓降低變大，因此，位址或資料等之信號電 壓衰減，有記憶體動作產生錯誤之虞。雖說如此，爲了避 免信號電壓之衰減，如使短截線電阻之電阻値抑制的很小 ，反之，信號反射顯著化，信號波形錯亂，相同地，有產 生誤動作之虞。隨著動作被高速化，信號頻率被提高，而 且，欲藉由短截線電阻以作爲對策之分支配線愈長，接收 端之信號波形之錯亂變得更大。 經濟部智慧財產局員工消費合作社印製 另一方面，作爲別的記憶體系統，本發明者檢討：在 主機板上被接續於記憶體控制器之信號配線透過連接器串 列接續複數之記憶體模組之形式。本發明者檢討：在記憶 體模組上，複數之記憶體晶片透過模組資料信號配線以~ 直線配線路徑被接續之構成。在此記憶體系統中，如設記 憶體元件之資料信號端子數爲η ,不管被搭載於記憶體模 組之單面之記憶體元件之數目m ,具有η個模組資料信號 配線，在1次之存取中，複數之記憶體晶片內之1個之記 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -5- 經濟部智慧財產局員工消費合作社印製 519660 A7 B7____ 五、發明說明（3 ) 憶體晶片被選擇。 於上述別的記憶體系統中，對於主機板之信號配線， 全部之記億體模組係串列被接續，記憶體模組內之模組信 號配線被串列接續於排成一列之記憶體晶片全部，沿著記 憶體模組之長邊方向被敷設。因此，如前述之s S T L般 地，對於主機板上之信號配線，記憶體模組幾乎不形成分 支配線，很少由於在分支配線所產生之非所期望之信號反 射之波形之錯亂之問題。 但是，信號配線之長度增加，由記憶體控制器至最遠 端之記憶體晶片之信號傳播時間變長，由本發明者弄淸楚 了存取時間之延遲會變大。 如上述般地，在S: S T L形式中，記憶體模組之模組 配線在記憶體系統上成爲構成分支配線，產生由於此之信 號反射之誤動作，有變成限制了記憶體動作之高速化之問 題，又，在串列接續記憶體晶片之形式的記憶體模組中， 如前述S S T L之信號配線之分支幾乎不存在之故，由於 分支配線之問題雖然少，但是由於記憶體模組內之信號配 線變長，存取時間延遲，由本發明者弄淸楚有無法對應更 高一層之高速存取之虞。 本案發明者在完成本案發明後，認識以下之周知例。 在特開平5 - 2 3 4 3 5 5號公報、特開平 6 — 1 5 0 0 8 5號公報中揭示：於記憶體模組之兩方之 長邊部份設置連接器，可以串列接續複數之記憶體模組之 發明。但是，在其中並未揭示記憶體模組內部之配線構造 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -6 - 經濟部智慧財產局員工消費合作社印製 519660 A7 B7 五、發明說明（4 ) 。在特開平7 - 3 3 4 4 1 5號公報中揭示：具有可以串 列接續擴張用記憶體模組之擴張用連接器之記憶體模組。 在特開平7 — 2 6 1 8 9 2號公報中揭示：於記憶體模組 設置入口連接器與出口連接器，以記憶體模組上之記憶體 總線連接其間，將記憶體元件串列接續於該記億體總線， 以抑制非所期望之信號反射之發明。但是，前述第1至第 3之周知例不過是提供可以串列接續之記憶體模組之技術 而已，第4周知例不過是顯示在記憶體模組上之記憶體總 線以串列形態接續複數之記憶體元件之方式，任何一種之 周知例皆係未到達本案發明之構想者。 發明摘要 本發明之目的在於提供：抑制由於信號反射之信號波 形之錯亂，可以提升信號傳送之信賴性之同時，可以抑制 存取時間之增加之記憶體模組。 本發明之前述以及其它之目的與新的特徵由本詳細說 明書之記述以及所附圖面理應可以變得淸楚。 如簡單說明於本案所揭示之發明中之代表性者之槪要 ，則如下述。 〔1〕記憶體模組具備：模組基板；以及被搭載於前 述模組基板，個別具有複數之晶片資料端子之複數個之記 憶體晶片。前述模組基板具有：對應前述複數之記憶體晶 片之個別之晶片資料端子，個別被設置之複數之模組資料 端子對；以及分別接續前述複數個之模組資料端子對之間 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------^^衣--------訂---------線 (請先閱讀背面之注咅？事項再填寫本頁) 519660 A7 — B7 五、發明說明（5) (請先閱讀背面之注意事項再填寫本頁) 之複數之模組資料配線。前述複數之模組資料配線分別被 接續於對應之前述晶片資料端子，可以當成記憶體存取資 料總線使用地構成。 在上述記憶體模組中，記憶體模組上之模組資料配線 構成記憶體存取資料總線之故，在使複數個之記憶體模組 並列之記憶體系統中，個記憶體模組之模組資料配線被一 連串接續，個個之模組資料配線不構成對於記憶體系統之 主機板上之資料總線之分支配線。因此，不會產生起因於 對於記憶體系統之主機板上之資料總線之分支之信號反射 。進而，於個個之記憶體模組上，晶片資料端子直接接續 於前述模組資料配線之故，也不會產生起因於對於模組資 料配線之分支之信號反射。而且，記憶體模組被保證因應 記憶體存取資料總線之總線寬之位元數之並列存取。藉由 此，一面抑制存取時間之增加，一面抑制由於信號反射之 信號波形之錯亂，能夠提升信號傳送之信賴性。 將前述複數之模組資料配線視爲單一之記憶體存取資 料總線之上述觀點也可以以前述複數之記憶體晶片並列地 被晶片選擇控制之觀點充分加以理解。 經濟部智慧財產局員工消費合作社印製 模組資料端子對或模組資料配線之具體形態可以採用 種種之形態。第1 :前述複數之記憶體晶片係沿著模組基 板之長度方向被排列時，前述模組資料端子對可以配置於 模組基板之記憶體晶片搭載面之一方之長邊部份與另一方 之長邊部份。換言之，使前述模組資料配線由模組基板之 記憶體晶片搭載面之一方之長邊部份朝向另一方之長邊部 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 519660 ___B7__ 五、發明說明（6 ) (請先閱讀背面之注意事項再填寫本頁) 份延伸存在即可。進而在別的觀點中，也可以理解爲：複 數之模組資料配線具有與模組基板之短邊之長度大槪相等 之長度者。藉由此，模組資料配線之配線長必然變短，配 線之寄生電容或配線電阻變小。 第2 :前述複數之記憶體晶片沿著模組基板之長度方 向被排列時，前述模組資料端子對可以皆配置於模組基板 之一方之長邊部份。具體爲：前述模組資料配線被往復形 成在同一配線層，被接續於對應之模組資料端子對。又， 前述模組資料配線被形成在透過配線層間孔被導通之相互 不同之配線層，被接續於對應之模組資料端子對。. 第3 :可以將前述記憶體晶片搭載於模組基板之兩面 ，構成記憶體模組。 經濟部智慧財產局員工消費合作社印製 〔2〕記憶體模組具備：模組基板；以及沿著前述模 組基板之長度方向被搭載，個別具有複數之晶片資料端子 以及複數之晶片位址端子之複數之記憶體晶片。前述模組 基板具有：對應前述複數之記憶體晶片之個別的晶片資料 端子，個別被設置之複數之模組資料端子對；以及於前述 複數之記憶體晶片共通之模組位址端子對；以及分別直線 狀接續前述複數之模組資料端子對之複數之模組資料配線 ;以及直線狀接續前述模組位址端子對之同時，在交叉方 向延伸存在，共通接續於複數之記憶體晶片之晶片位址端 子之模組位址配線。前述複數之模組資料配線分別被接續 於對應之前述晶片資料端子。 如依據此手段，與上述同樣地，可以一面抑制存取時 -9- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 519660 B7 五、發明說明（7 ) 間之增加，一面抑制由於信號反射之信號波形之錯亂，能 夠提升信號傳送之信賴性。特別是，有助於與模組資料配 線一齊地模組位址配線之配線長縮短。 前述模組位址配線對於結合模組位址端子對之直線狀 之配線部份，係交叉方向存在，於複數個記憶體晶片之晶 片位址端子分配位址信號之故，如分成：在前述模組位址 配線使中介存在位址緩衝器電路，直線狀接續模組位址端 子對之同時，接續於前述位址緩衝器電路之輸入端子之第 1模組位址配線；以及由前述位址緩衝器電路之輸出端子 被共通接續於複數之晶片位址端子，被配置於與前述第1 模組位址配線交叉方向之第2模組位址配線而構成前述模 組位址配線，可以抑制在模組位址配線上形成無法忽視之 阻抗不匹配點。總之，由第1模組位址配線上對第2模組 位址配線之分支變不見。 對於前述第2模組位址配線，可以透過具有其之特性 阻抗之電阻元件接續於終端電壓端子。藉由此，第2模組 位址配線之端部被匹配終結之故，於該配線可以抑制由於 信號反射之波形之錯亂。 使前述資料端子至少在鄰接之端子相互間，於模組資 料配線之延伸存在方向錯開配置，同樣地，可以使前述位 址端子至少在鄰接之端子相互間，於模組位址配線之延伸 存在方向錯開配置。晶片資料端子與模組資料配線之接觸 、而且，晶片位址端子與模組位址配線之接觸可以容易形 成。 衣--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -10- 519660 _B7___ 五、發明說明（8 ) (請先閱讀背面之注意事項再填寫本頁) 〔3〕如欲積極表明前述模組資料配線本身沒有分支 ，可以充分理解爲：前述模組資料配線係具有可以成爲一 直線之配線路徑者。 如考慮實際之信號反射，大略如滿足以下之條件，不 會產生非所期望之信號反射。即，前述模組資料配線具有 :可以一直線之第1配線路徑與由此第1配線路徑分支， 接續於前述模組資料端子之第2配線路徑，前述第2配線 路徑之配線路徑長與保證正常動作之信號的狀態轉換時間 相比，被設定爲該信號往復前述第2配線路徑之時間變得 比較短。 經濟部智慧財產局員工消費合作社印製 〔4〕於記憶體模組中，作爲比較容易實現多數被配 置於記憶體晶片之縱橫側之晶片接續端子與模組配線之接 續之手段，可以採用以下之手段。即，記憶體模組具備： 模組基板；以及沿著前述模組基板之長度方向被搭載，分 別具有複數之晶片接續端子之複數之記憶體晶片。前述模 組基板具有：對應前述複數之記憶體晶片之晶片接續端子 被設置之複數之模組接續端子；以及接續前述模組接續端 子與前述晶片接續端子之模組配線。前述模組配線係迂迴 被直線狀配置之複數個之晶片接續端子之內的指定的晶片 接續端子，被接續於其它之指定之晶片接續端子而成。 發明之詳細說明 《第1記憶體模組》 圖1係依據本發明之第1記憶體模組之平面圖，圖2 -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 519660 A7 B7 五、發明說明（9 ) (請先閱讀背面之注意事項再填寫本頁) 係側面圖。被顯示於圖1以及圖2之記憶體模組1係複數 個之記憶體晶片1 1、指令•位址緩衝器晶片1 2、以及 P L L晶片1 3分別被構裝於以環氧樹脂等形成之槪略長 方形之模組基板1 0之表裏。 記憶體模組1作爲模組內之配線，在模組基板1 〇之 短邊方向具有：模組資料配線1 5、模組指令•位置配論 1 6、模組時脈配線1 7，在模組基板1 〇之長邊方向具 有：模組指令•位址分配配線1 9、以及模組時脈分配配 線2 0。在模組指令·位址分配配線1 9以及模組時脈分 配配線2 0設置終端電阻2 2、2 3。終端電阻2 2、 2 3將模組指令·位址分配配線1 9、模組時脈分配配線 2 0之末端終結於終端電源，具有被接續之配線之特性阻 抗或實效之特性阻抗之電阻値。這些配線1 5、1 6、 1 7、1 9、2 0同等被形成在模組基板1 〇之表裏。又 ，記憶體模組上之標記2 8係將記憶體模組1裝置於連接 器之際，指示記憶體模組1之裝置方向者。 經濟部智慧財產局員工消費合作社印製 記憶體模組1作爲模組外部端子，在模組基板1 0之 對向之長邊部份具有：模組資料端子對2 4 R、2 4 L、 模組指令•位址端子對2 5 R、2 5 L、以及模組時脈端 子對2 6 R、2 6 L。這些模組外部端子2 4 R、2 4 L 、25R、25L、26R、26L被同等形成在模組基 板1 0之表裏。 前述模組資料配線1 5接續左右之對應之模組資料端 子對2 4 R、2 4 L。而且，記憶體晶片1 1之記憶體資 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 519660 ___B7_____ 五、發明說明（1〇) (請先閱讀背面之注意事項再填寫本頁) 料端子D m被接續在模組資料配線1 5之中途。記憶體晶 片1 1例如係陣列狀具有電路基板構裝用之凸緣（bump ) 電極之覆晶（或覆晶型半導體積體電路）。記憶體資料端 子D m例如被設爲覆晶之焊錫凸緣電極。於記憶體晶片 1 1中，在此種記憶體資料端子D m被賦予〇標記。 前述模組指令•位置配線1 6係接續左右之對應之模 組指令•位址端子對2 5 R、2 5 L。而且，指令•位址 緩衝器晶片1 2之緩衝器指令•位址輸入端子CA i被接 續於模組指令•位置配線1 6之中途。例如，指令•位址 緩衝器晶片1 2也不前述覆晶。前述緩衝器指令·位址輸 入端子C A i也被設爲焊錫凸緣電極，於指令•位址緩衝 器晶片1 2中，此種緩衝器指令·位址輸入端子C A i被 賦予〇標記。 經濟部智慧財產局員工消費合作社印製 前述模組時脈配線1 7接續左右之對應之模組時脈端 子對26R、26L。而且，PLL晶片13之PLL時 脈輸入端子C L i被接續於模組時脈配線1 7之中途。例 如，P L L晶片1 3爲覆晶，P L L時脈輸入端子C L i 被設爲焊錫凸緣電極，於P L L晶片1 3中，此種P L L 時脈輸入端子C L i被賦予〇標記。 前述模組指令•位址分配配線1 9係沿著模組基板 1 0之長邊方向被敷設，其之中間部份被接續於前述指令 •位址緩衝器晶片1 2之緩衝器指令•位址輸出端子 C A j 。同樣地，模組時脈分配配線2 0係沿著模組基板 1 0之長邊方向被敷設，其之中間部份被接續於P L L時 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 519660 ___B7_ ___ 五、發明說明（) 脈輸出端子C L j 。前述緩衝器指令·位址輸出端子 CA j與P L L時脈輸出端子C L j係以三角形被顯示之 緩衝器之輸出端子被接續地象徵地被顯示著。 前述記憶體晶片1 1之指令•位址輸入用之記億體手旨 令•位址端子（未圖示出）被接續於前述模組指令•位& 分配配線1 9，又，前述記憶體晶片1 1之時脈輸入用之 記憶體時脈端子（未圖示出）以及緩衝器晶片1 2之時脈 輸入用之緩衝器時脈端子（未圖示出）被接續於前述模組 時脈分配配線2 0。記憶體晶片1 1以及緩衝器晶片1 2 與由P L L晶片1 3透過模組時脈分配配線2 0被供給之 時脈信號同步，使得記憶體動作以及栓鎖動作成爲可能。 又，在圖1中，前述記憶體指令•位址端子、記憶體 時脈端子、緩衝器時脈端子、以及晶片電源端子並無明白 圖示。又，於圖1中，動作電源用之模組電源端子以標號 202L、202R 顯示之。 圖3係顯示關於前述記憶體模組1之記憶體晶片之佈 線之例。模組基板1 0於表裏各具有第1層（表層）以及 第2層（內層）之2層配線構造，第1層之配線以實線表 示，第2層之配線以虛線表示。圖中，〇標記係記憶體晶 片之凸緣電極之類的外部端子，•標記係配線層之孔（層 間孔）。圖之記憶體晶片係以同步D R A Μ爲一例者， Α0〜Α13爲位址，D〇〜15爲資料，CLK、 / C L K係2相時脈。C K E係時脈啓動，D M L、 D M U係資料遮罩，/ C S係晶片選擇，/ R A S係列位 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 77" ^ --------^---------線 (請先閱讀背面之注意事項再填寫本頁) 519660 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（12) 址選通脈衝，/ C A S係欄位址選通脈衝，/ W E係寫入 啓動，DQSL、DQSU係資料選通脈衝之存取控制信 號或指令信號。被顯示於圖3之VCCQ、VSSQ、 VCC、VSS、VSSQ係電源端子。 模組指令·位址分配配線1 9以及模組時脈分配配線 2 0係以正交於模組基板1 0上之模組資料配線1 5之形 式被佈線。由圖3可以明白地，個別之信號配線1 9、 2 0與記億體晶片1 1之對應端子透過可以一直線之配線 路徑被接續。如依據此一直線配線路徑，很淸楚模組指令 •位址分配配線1 9以及模組時脈分配配線2 0其本身沒 有分支。 如由非所期望之信號反射之抑制的觀點來看，前述一 直線路徑雖然係最適當，但是並不是否定全部之配線分支 者。大略如滿足以下之條件，不產生非所期望之信號反射 。即，D 〇、D 1等用之模組資料配線1 5被形成在模組 基板1 0之第2層之配線層，透過孔（層間孔）接續於記 憶體晶片1 1之記憶體資料端子D m時，孔之部份形成少 許分支部。因此，模組資料配線1 5雖然成爲可以一直線 之第1配線路徑，但是由此第1配線路徑分支，接續於記 億體資料端子D m之孔之部份構成第2配線路徑。此時， 前述第2配線路徑之配線路徑長只要被設定爲例如與應保 證正常動作之信號的狀態轉換時間相比，該信號往復前述 第2配線路徑之時間變短即可。總之，在信號反射之點可 以忽視之信號路徑之短的分支部份實質上可以視爲一直線 --------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -15- 519660 A7 B7 五、發明說明（13) 配線路徑之一部份。 (請先閱讀背面之注咅？事項再填寫本頁) 如圖3之D 0、D 1般地，如將前述記憶體資料端子 至少在鄰接端子相互間於模組資料配線之延伸存在方向錯 開配置，記憶體資料端子D m與模組資料配線1 5之接觸 可以容易形成。 圖4係具有本發明之記憶體模組1之記憶體系統之平 面圖、圖5係記憶體系統之正面圖。 被顯示於同圖之記億體系統雖然沒有特別限制，係於 主機板1 0 1具有：記憶體控制器1 〇 2、連接器 104A、104B、終端電阻105、106、信號配 線1 0 7、電源配線1 〇 8、終端電壓電源配線1 0 9 , 例如前述記憶體模組1被裝置於連接器1 〇 4 A、 1 〇 4 B而構成。 經濟部智慧財產局員工消費合作社印製 前述信號配線1 〇 7係由被例示於圖4之資料信號配 線1 2、位址·指令信號配線1 1 3、時脈信號配線 1 1 7所構成。如前述般地，被搭載於1個之記憶體模組 1之同一面之記憶體晶片1 1之記憶體位址•指令輸入端 子與位址•指令緩衝器晶片1 2之位址•指令信號輸出端 子分別藉由模組指令•位址分配配線1 9被接續。記憶體 模組1上之記憶體晶片1 1係由前述位址•指令緩衝器晶 片1 2透過模組指令•位址分配配線1 9接受位址•指令 信號。又，被搭載於1個之記憶體模組1之同一面之記憶 體晶片1 1之時脈輸入端子與位址•指令緩衝器晶片1 2 之時脈輸入端子與P L L晶片1 3之時脈輸出端子分別藉 -16- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 519660 Α7 Β7 五、發明說明（14) 由時脈分配配線2 0被接續，記憶體晶片1 1與位址·指 令緩衝器晶片12係由PLL晶片13透過時脈分配配線 2 0接受時脈信號。 如被例示於圖4般地，複數個之記憶體模組1在主機 板1 0 1上被平行配置，記憶體模組1藉由左右之連接器 1 0 4相互以串列形態被接續。如被例示於圖5般地，連 接器1 0 4 A、1 〇 4 B具有由主機板1 0 1對記憶體模 組1供給電源用之電源配線1 〇 8，又，具有接續相鄰記 憶體模組之信號端子間之信號配線1 〇 7 ( 1 1 2、 1 1 3、1 1 7 )。在主機板上信號配線1 0 7通過記憶 體控制器1 0 2之下，透過連接器1 4通過複數之記憶體 模組1 1內，在其兩端或至少單側之端部，透過前述終端 電阻1 0 5、1 0 6於終端電壓電源配線1 〇 9中，被終 結於指定之電壓V T 丁。 如圖5所示般地，前述記憶體控制器1 〇 2之信號端 子於記憶體控制器1 0 2之下，接續於通過記憶體控制器 1 0 2之下之信號配線1 0 7。如圖4般地，記憶體模組 1上之記憶體晶片1 1之資料端子接續於通過記憶體模組 1之資料信號配線1 1 2。又，對於位址·指令信號配線 1 1 3以及時脈信號配線1 1 7，記憶體控制器1 0 2側 終端電阻1 1 4也可以沒有。記憶體模組1之位址•指令 緩衝器1 2之位址•指令輸入端子分別接續於通過記憶體 模組1之位址•指令信號配線1 1 3。此處，設記憶體晶 片1 1之資料端子數爲η，被搭載於記憶體模組1之單面 --------------------訂---------線 (請先閱讀背面之注音心事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -17· 519660 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（15) 之記憶體晶片1 1之數目爲m ,圖4之記憶體系統具有m X η之資料信號配線1 1 2 ,於1次之存取中，藉由記億 體控制器1 0 2發生之指令信號之中之晶片選擇信號，被 搭載於複數之記憶體模組內之1個之記憶體模組之單面之 m個之記憶體晶片1 1被選擇。 圖6係圖4以及圖5之記憶體系統之槪略等效電路圖 ，特別是顯示1條之資料信號配線系統。電路地來看此資 料信號配線系統，主要是終端電源1 0 9、終端電阻 105、106、主機板之資料信號配線1 1 2、連接器 1 0 4 A、1 0 4 B、記憶體模組1之模組資料配線1 5 被串列接續。此處，主機板1 0 1之資料信號配線1 1 2 以及記憶體模組之模組資料配線1 5之全體之長度成爲數 10mm之故，電路上被當成傳送線處理。而且，在主機 板1 0 1之資料信號配線1 1 2之終端電阻1 0 5側之單 端具有記憶體控制器1 〇 2之記憶體控制器I / 0端子 1 2 8，記憶體控制器1 0 2之輸出電路1 2 3之輸出電 容以及記憶體控制器1 0 2之輸入電路1 2 4之輸入電容 等被視爲記憶體控制器I / 0負荷電容1 2 5。又，同樣 地，在各記憶體模組1之模組資料配線1 5之中途具有記 憶體晶片1 1之資料端子（I / 0端子）1 2 9，記憶體 晶片1 1之輸出電路1 2 0之輸出電容以及輸入電路 1 2 1之輸入電容等被視爲記憶體I /〇負荷電容1 2 2 。記憶體控制器輸出電路1 2 3以及記憶體晶片1 1之輸 出電路1 2 0中，電路方式在此處並不過問爲推拉型（ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------------------------^ (請先閱讀背面之注意事項再填寫本頁) -18- 519660
五、發明說明（16) (請先閱讀背面之注意事項再填寫本頁) push-pull )型、開放汲極型等。又，雖然未特別圖示出， 例如，也可以有控制通過率之機構，或控制輸出阻抗之機 構。於此資料信號配線系統中，兩側以終端電阻被終結係 由於：對於由記憶體控制器輸出電路1 2 3被傳送於記憶 體晶片1 1之輸入電路1 2 1之信號與由記憶體晶片1 1 之輸出電路1 2 0被傳送於記憶體控制器輸入電路1 2 4 之信號之兩方防止反射之目的。因此，對於如記憶體控制 器1 0 2之位址輸出或指令輸出之只有單方向之信號傳達 路徑，只在遠端配置終端電阻即可，如前述般地，省略圖 4之終端電阻1 1 4也沒有問題。 經濟部智慧財產局員工消費合作社印製 圖7係槪略顯示連接器1 〇4A、1 〇4B之資料配 線部份之縱剖面圖。連接器1 〇 4 A在一方之側面具有1 條之水平溝，在此水平溝之內面之上面以及下面形成連接 器端子列1 3 0。連接器端子列1 3 0係每一連接器端子 透過連接器內配線1 3 5被接續於資料信號配線1 1 2之 對應配線。連接器1 0 4 B係在兩側面具有各1條之水平 溝，在此水平溝之內面的上面以及下面形成連接器端子列 1 3 1、1 3 2。此處之連接器端子列1 3 1之端子與連 接器端子列1 3 2之端子其對應端子間係藉由連接器內配 線1 3 3、1 3 4而被串列接續。 圖8係槪略顯示連接器1 04A、連接器1 04B之 電源配線部份之縱剖面圖。電源配線1 0 8被設置於主機 板1 0 1，被包含於連接器端子列1 3 0之電源連接器端 子透過連接器內配線1 3 7被接續於前述電源配線1 0 8 •19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 519660 A7 B7 五、發明說明（17) ，被包含於連接器端子列131之電源連接器端子透過連 接器內配線1 3 8被接續著，被包含於連接器端子列 1 3 2之電源連接器端子透過連接器內配線1 3 9被接續 著。關於電源雖然採用圖7之接續也可能，但是採用圖8 之接續形態對於記憶體晶片1 1等之電源供給可以安定化 。關於前述指令•位址配線1 1 3也與電源配線1 3 6相 同地，也可以接續於連接器104A、連接器104B之 連接器端子列1 3 0、1 3 1、1 3 2。 圖9係在連接器1 04A、連接器1 04B裝置上述 記憶體模組1之際之斜視圖。在前述連接器1 0 4 A、連 接器1 0 4 B裝置上述記憶體模組1時，如圖9所示般地 ，記憶體模組1之端子列插入連接器1 0 4 A、連接器 1 0 4 B之端子列1 3 0、1 3 1地進行插入。此時，連 接器之標記1 4 0係指示記憶體模組1之面的面向與方向 者，使記憶體模組1之裝置方向指示標記2 8與連接器之 標記1 4 0成爲最接近地調整記憶體模組1之面與方向。 圖1 0係在連接器1 04A、連接器1 Ο 4B裝置上 述記憶體模組1時之剖面圖。在圖1 0中，爲了方便，將 接續於記憶體模組1之上側之記憶體晶片之路徑當成信號 路徑，接續於記憶體模組1之下側之記憶體晶片之路徑當 成電源路徑。資料信號路徑被設爲不分支連接器1 〇 4 A 、連接器1 0 4 B以及記憶體模組1而通過之配線路徑。 又，各記憶體模組1之電源配線也透過主機板1 〇 1之電 源配線1 0 8以及分別被裝置之連接器1 〇 4 A、連接器 (請先閱讀背面之注意事項再填寫本頁) --------訂---------_ 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -20- 519660 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（18) 1 0 4 B被接續之故，可以實現充分之電力供給，能夠防 止電源之電壓降低。 如依據上述記憶體模組，可以獲得以下之作用效果。 如依據上述記憶體模組1 ,由圖4可以明白地，記憶體模 組1之模組資料配線1 5與主機板1 0 1上之資料信號配 線1 1 2 —齊構成記憶體存取資料總線之故，在串列接續 複數個之記憶體模組1之記憶體系統中，各記憶體模組1 之模組資料配線1 5被一連串接續，個個之模組資料配線 1 5不構成對於記億體系統之主機板1 0 1上之資料信號 配線1 1 2之分支配線。因此，不會產生起因於對於記憶 體系統之主機板1 0 1上之資料信號配線1 1 2之分支之 信號反射。例如，在具有圖1 1以及圖1 2之S S T L介 面之比較例之記憶體系統之情形，對於主機板上之總線， 記憶體模組被分支接續之故，於每一分支配置短截線電阻 以對應非所希望之信號反射。因此，在比較例中，主機板 上之總線本身之延遲成分變大，妨礙高速動作。在使用圖 1之記憶體模組之記憶體系統中，主機板上之信號配線之 非所期望之負荷不變大，阻止信號反射之構成不會妨礙高 速動作。 進而，於個個之記憶體模組1上，記憶體晶片1 1之 資料端子D m直接與前述模組資料配線1 5接續之故，起 因於對於模組資料配線1 5之分支之信號反射也不會產生 〇 而且，記憶體模組1被保證因應記憶體存取資料總線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -21 - 519660 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（19) 之總線寬之位元數的並列存取。藉由此，可以一面抑制存 取時間之增加，一面抑制由於信號反射之信號波形之錯亂 ，能夠提升信號傳送之信賴性。在被顯示於圖1 3以及圖 1 4之比較例之情形，在記憶體模組上複數之記憶體晶片 共以模組內資料總線，記憶體模組被串列接續於串列總線 ，該記憶體模組未被分支接續於串列總線之故，雖然實質 上不會產生起因於分支之信號反射，但是，總線變長，配 線負荷增加之故，在高速存取有界限。 模組資料端子對2 4 L、2 4 R或模組資料配線1 5 之形態在前述複數之記憶體晶片1 1沿著模組基板1 0之 長度方向被排列時，前述模組資料端子對2 4 L、2 4 R 配置於模組基板1 0之記憶體晶片搭載面之一方之長邊部 份與另一方之長邊部份。換言之，使前述模組資料配線 1 5由模組基板1 0之記憶體晶片之搭載面之一方之長邊 部份朝向另一方之長邊部份而延伸存在。藉由此，模組資 料配線1 5之配線長必然變短，配線之寄生電容或配線電 阻變小。 使模組資料配線1 5在模組基板1 0之短邊方向直線 狀敷設、槪略十字狀敷設模組指令•位置配線1 6、2 0 之故，最適合於縮短模組資料配線與模組指令•位置配線 支配線長。 又，結合模組位址端子對2 5 R、2 5 L之前述模組 指令•位置配線1 6透過指令•位址緩衝器晶片1 2被與 指令·位址分配配線1 9分離之故，也可以阻止在模組指 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------^^衣--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -22- 519660 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（20) 令•位置配線1 6上形成不能忽視之阻抗不匹配點。 對於前述模組指令·位址分配配線1 9配線，藉由以 具有其之特性阻抗之電阻元件2 2、2 3終結之，模組指 令·位址分配配線1 9之端部被匹配終結，於該配線1 9 中，可以極力抑制由於信號反射之波形之錯亂。 此處，說明採用上述記憶體模組1之記憶體系統之資 料信號波形之模擬結果。 首先，作爲比較例，圖1 5顯示圖1 1之形式之記憶 體系統之S STL之模擬電路。圖1 6A顯示圖1 5之模 擬電路之寫入時之S S T L信號波形模擬之結果。圖 1 6 B顯示圖1 5之模擬電路之讀取時之S STL信號波 形模擬之結果。在如圖11之電路形式之SSTL中，於 高速動作或分支配線長之情形，有接收端之信號波形產生 錯亂之情形。 圖1 7係例示關於在圖4說明之記憶體系統之資料信 號之模擬電路。此處，寫入動作模擬時，驅動器2 0 1 0 設爲在記憶體控制器1 0 2，讀取動作模擬之情形，設爲 在記憶體模組。驅動器2 0 1 0係假定爲具有輸出電阻 2009之推拉型輸出電路。此處，設輸出電阻爲50Ω 。又，終端電阻R t設爲與資料信號配線之實效特性阻抗 幾乎相同之値。記憶體控制器側之終端電阻5 5 Ω爲記憶 體控制器與近端記憶體模組間之傳送線之特性阻抗幾乎相 同之値。 圖1 8 A係圖1 7之模擬電路（圖4中說明之記憶體 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -23- --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 519660 A7 B7 五、發明說明（21) (請先閱讀背面之注意事項再填寫本頁) 系統）之寫入動作之模擬結果。如觀看被輸入記憶體晶片 之資料信號bQR〇〜3 (2001〜2004)，與被 顯示於比較例之圖1 6 A之寫入動作之模擬結果之被輸入 記憶體晶片之資料信號b Q R 〇〜3 ( 2 1 0 1〜 2 1 0 4 )相比，了解到波形之錯亂比較小。圖1 8 B係 圖1 7之模擬電路（圖4中說明之記憶體系統）之讀取動 作之模擬結果。圖中DQRSIN1〜DQRSIN4係 分別輸出記憶體晶片之資料信號b Q R 0〜3 ( 2 0 0 1 〜2 0 0 4 )時，分別被輸入記憶體控制器之資料信號 DQRSIN1〜4(2006)。如與圖16B之比較 例之記憶體系統之讀取動作之模擬結果之以記憶體晶片被 輸入之資料信號DQRSIN1〜4 (2106)相比， 了解到波形之錯亂比較小。於使輸出電阻爲1 5 Ω之系統 中，同樣地可以獲得良好之波形。在此情形，消費電力雖 然增加，但是有可以使邏輯振幅變大之效果。 《第2記憶體模組》 經濟部智慧財產局員工消費合作社印製 圖1 9 A、B、C係顯示本發明之第2記憶體模組之 剖面。圖1 9 A係1倉儲庫（bank )形式之記憶體模組之 資料信號配線之剖面圖。於本記憶體模組2中，模組資料 端子對2 4 L、2 4 R係沿著模組基板1 0之一方之長邊 部份被配置於兩面。模組資料配線1 5透過貫穿孔2 0 0 接續模組資料端子對2 4 R、2 4 L。模組資料配線1 5 與第1記憶體模組1相同地，具有一直線之配線路徑，在 -24- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 519660 A7 B7 五、發明說明（22) 模組資料配線1 5與記憶體晶片1 1之晶片資料端子D m 之間，產生由於前述孔（層間孔）被形成之實質上可以忽、 視程度之小的分支。此分支部份由前述可以明白地，不成 爲非所期望之信號反射之原因。 圖1 9 B係2倉儲庫形式之記憶體模組之情形的信號 配線之剖面圖。相對於在圖1 9 A之記憶體模組2中，1 條之模組資料配線1 5被接續於被設置在模組基板1 0之 單面之1個之記憶體晶片1 1之記憶體資料端子D m，在 圖1 9 B之記億體模組中，1條之模組資料配線1 5係一 直線被接續於被設置在模組基板1 0之兩面之記億體晶片 1 1、1 1之記憶體資料端子D m、D m。 圖1 9 C係記憶體模組2之電源配線之剖面圖。模組 電源配線2 0 1雖然被配線於記憶體晶片1 1之晶片電源 端子D p，但是沒有必要以一直線配線路徑接續，由模組 電源端子202L、202R分別分支延伸存在。又，模 組指令•位置配線1 6或模組時脈配線1 7也可以與模組 電源配線2 0 1同樣地處理，也可以如圖1般地，與模組 資料配線1 5同樣地處理。 圖2 Ο A係著眼於信號配線顯示第2記憶體模組2用 之連接器2 1 0。連接器2 1 0具有1條之垂直溝，連接 器端子列在紙面之表裏方向被形成於垂直溝之左右內面， 圖中顯示連接器端子2 1 1、2 1 2爲代表。主機板上之 資料信號配線1 1 2被接續於連接器端子2 1 1、2 1 2 ，在此處被分開。 --------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -25- 519660 A7 B7 五、發明說明（23) (請先閱讀背面之注意事項再填寫本頁) 圖2 0 B係著眼於電源配線顯示第2記憶體模組2用 之連接器2 1 0。作爲電源用之連接器端子被代表顯示之 連接器端子2 1 3、2 1 4分別被接續於由電源配線 1 0 8被分支之分支配線2 1 5、2 1 6，電源配線 108在中途並未被電氣地分開。 圖2 1 A係關於信號配線顯示裝置記憶體模組2之記 憶體系統之剖面。於被顯示於同圖之記億體系統中，記億 體模組2如被裝置於連接器2 1 0，在連接器2 1 0被分 開之資料信號配線1 1 2透過記憶體模組2之模組資料配 線1 5接續。 圖2 1 B係關於電源配線顯示裝置記憶體模組2之記 憶體系統之剖面。於本記憶體系統中，記憶體模組2如被 裝置於連接器2 1 0，記憶體模組2之模組電源端子透過 連接器2 1 0之電源連接器端子2 1 3、2 1 4接續於主 機板1 0 1之電源配線1 0 8。又，前述指令•位址信號 配線1 1 3與圖2 0 B之電源配線1 〇 8相同地，可以由 主機板1 0 1之指令•位址信號線1 1 3透過連接器 經濟部智慧財產局員工消費合作社印製 2 1 0接續於記憶體模組2，當然也可以如圖2 1 B般地 接續。 依據第2記憶體模組2，與上述同樣地，不製作成爲 非所期望之信號反射之原因之分支，可以不招致配線長之 增加，於主機板1 0 1之資料信號配線電氣導通接續記憶 體晶片。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -26- 經濟部智慧財產局員工消費合作社印製 519660 A7 B7 五、發明說明（24) 《第3記憶體模組》 圖2 2係本發明之第3記憶體模組之平面圖。於被顯 示於同圖之記憶體模組3中，模組資料端子對2 4 L、 2 4 R係在模組基板1 0之相同面之相同邊相鄰地被配置 ，該端子對2 4 L、2 4 R係藉由往復被敷設之模組資料 配線1 5而被結合，在該模組資料配線1 5之中途，被一 直線接續於1個之記億體晶片1 1之記憶體資料端子D m 〇 圖2 3 A、B係例示以連接器接續第3記憶體模組3 之形態。圖2 3 A係假想在圖2 2之模組資料端子對 2 4 L之位置的縱剖面，圖2 3 B係假想在圖2 2之模組 資料端子對2 4 R之位置的縱剖面。於圖2 3 A中，資料 信號配線1 1 2係由主機板1 0 1透過連接器3 0 0之資 料連接器端子3 0 1 L以及模組資料端子2 4 L被接續於 記憶體模組3之模組資料配線1 5。前述模組資料配線 1 5在模組基板1 0上路徑被折返，如例示於圖2 3 B般 地，到達其之相鄰之模組資料端子2 4 R ,由連接器 3 0 0之資料連接器端子3 0 1 R導通於主機板1 〇 1之 資料信號配線1 1 2。關於與主機板1 〇 1上之電源配線 1 0 8之接I買，雖然並無特別圖tjk，但是與圖2 1 B同樣 地，由主機板1 0 1之電源配線1 0 8透過連接器接續於 記憶體模組3之模組電源端子即可。 藉由第3記憶體模組3，與上述同樣地，不製作分支 ，又不招致配線長之增加，可以於資料信號配線接續記憶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------^^衣--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -27- 經濟部智慧財產局員工消費合作社印製 519660 A7 ---- B7 五、發明說明（25) 體晶片。 《僞記憶體模組》 圖2 4係與第1記憶體模組1 一齊可以利用之僞記憶 體模組1 A之平面圖，圖2 5係顯示僞記憶體模組之側面 。被顯示於同圖之僞記億體模組1 A對於圖1之記憶體 模組1 ,係具備省略：記憶體晶片1 1、指令•位址緩衝 器晶片1 2、P L L晶片1 3、模組指令·位址分配配線 1 9、模組時脈分配配線2 0、終端電阻2 2、2 3之構 成。換言之，僞記憶體模組1 A係於模組基板1 〇具備： 以2 4 L、2 5 R所代表之模組端子對、模組資料配線 1 5、模組指令•位置配線1 6、以及模組時脈配線1 7 。被顯示於圖2 4之僞記憶體模組1 A如於圖5以及圖4 說明之記憶體系統中，代替記憶體模組1，裝置於連接器 1 0 4 A、1 〇 4 B而利用，不於信號線1 1 2、1 1 3 、1 1 7之路徑製作分支，又不招致配線長之增加，可以 變更記憶體系統之記憶體容量。 雖然沒有圖示出，如於僞記憶體模組1 A上之配線 1 5、1 6、1 7設置再現晶片1 1、1 2、1 3之輸入 電容之之僞電容，可以不弄亂實效之特性阻抗，更抑制波 形之錯亂。 圖2 6 A、B、C係顯示與第2記憶體模組2 —齊可 以利用之僞記憶體模組2 A ,圖2 6 A係a — a剖面圖， 圖26B係放大表面圖，圖26C係放大裏面圖。圖 --------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -28- 經濟部智慧財產局員工消費合作社印製 519660 A7 ---- B7 五、發明說明（26) 2 6 A之僞記憶體模組2 A對於被顯示於圖1 9 A之記憶 體模組2，具有沒有搭載記憶體晶片1 1等之裝置之構成 。總之，在記憶體晶片1 1之表裏藉由··以2 4 L、 2 5 R爲代表之模組端子對、以1 5爲代表之模組資料配 線、模組配線之貫穿孔2 0 0而構成。於圖2 1之記憶體 系統中，如代替記憶體模組2使用前述僞記憶體模組2 A ，不製作分支，又不招致配線長之增加，可以變更記憶體 系統之記憶體容量。 圖2 7係顯示與第3記憶體模組3 —齊可以利用之僞 記憶體模組3 A。被顯示於同圖之記憶體模組3 A對於被 顯示於圖2 2之記憶體模組3，具有不搭載記憶體晶片 1 1等之裝置之構成。總之，在模組基板1 0之表面設置 以2 4 L、2 5 R爲代表之模組端子對、以1 5爲代表之 模組資料配線而構成。如代替第3記憶體模組3而使用僞 記憶體模組3 A，不製作分支，又不招致配線長之增加， 可以變更記憶體系統之記憶體容量。 《終端用記憶體模組》 圖2 8 A、B係顯示於第1記憶體模組1搭載終端電 阻而構成之終端用記憶體模組1 B，圖2 8 A係部份平面 圖，圖2 8 B係側面圖。被顯示於圖2 8 A之記憶體模組 1 B除掉圖1之模組端子對2 4 L、2 4 R等之一方之模 組端子2 4 R等，於被接續於殘餘之模組端子2 4 L等之 模組資料配線1 5等接續終端電阻1 〇 6 A，於此終端電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -29- --------------------^---------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 519660 _____B7___ 五、發明說明（27) 阻1 0 6 A接續終端電源端子3 0而構成。如被顯示於圖 2 8 B般地，模組基板1 〇之裏面側也同樣地構成。 圖2 9係顯示被對應於圖2 4之僞記憶體模組1 A之 終端用僞記憶體模組1 C。對於圖2 4之僞記億體模組， 除掉模組端子對2 4 L、2 4 R等之一方之模組端子 2 4 R等，於被接續於殘餘之模組端子2 4 L等之模組資 料配線1 5等接續終端電阻1 0 6 A ,於此終端電阻 1 0 6 A接續終端電源端子3 0而構成。 於圖4之記憶體系統中，如代替前述記憶體模組1使 用被顯示於圖2 8之記憶體模組1 B或被顯示於圖2 9之 記憶體模組1 C，可以不使用主機板1 0 1上之終端電阻 1 0 6，可以在記憶體模組上終端主機板1 0 1上之信號 配線 1 1 2、1 1 3、1 1 7。 圖3 0 A、B、C係顯示於被顯示在圖1 9 a之記憶 體模組2搭載終端電阻而成之終端用記憶體模組2 B，圖 3 0 A係a — a剖面圖，圖3 0 B係放大表面圖，圖 3 0 C係放大裏面圖。被顯示於圖3 0 A之記憶體模組 2 B除掉模組端子對2 4 L、2 4 R等之一方之模組端子 2 4 R等，於被接續於殘餘之模組端子2 4 L等之模組資 料配線1 5等接續終端電阻1 0 6 A，於此終端電阻 1 0 6 A接續終端電源端子3 0而構成。 於圖2 1 A、B之記憶體系統中，如代替記憶體模組 2使用前述終端用記憶體模組2 B，可以不使用主機板 1 0 1上之終端電阻1 0 6 ,可以在記憶體模組上終端信 ^^衣--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -30- 519660 B7 五、發明說明（28) 號配線1 1 2。關於別的信號配線1 1 3、1 1 7也可以 採用同樣之構成。 (請先閱讀背面之注意事項再填寫本頁) 圖3 1係顯示於被顯示於圖2 2之記憶體模組3搭載 終端電阻而構成之終端用記憶體模組3 B。被顯示於圖 3 1之記憶體模組3 B除掉模組端子對2 4 L、2 4 R等 之一方之模組端子2 4 R等，於被接續於殘餘之模組端子 2 4 L等之模組資料配線1 5等接續終端電阻1 0 6 A， 於此終端電阻1 0 6 A接續終端電源端子3 0而構成。如 代替被顯示於圖2 2之記憶體模組3而使用前述終端用記 憶體模組3 B，可以使用主機板1 〇 1上之終端電阻 1 0 6，可以在記憶體模組上終端信號配線1 1 2等。 《連接器之其它之形態》 圖3 2以及圖3 3係例示圖7以及圖8之前述連接器 1 0 4 A、1 〇 4 B之別的形態。圖3 2係以剖面顯示接 續於資料信號線1 1 2之部份，圖3 3係以剖面顯示接續 於電源線1 0 8之部份。接續於指令•位址信號線1 1 3 、時脈信號線1 1 7之部份例如如圖3 3般地構成。 經濟部智慧財產局員工消費合作社印製 總之，圖3 2、圖3 3之構成係以上下分開爲2可以 裝置、拆卸地構成圖7、圖8之連接器1 04A、 1 〇 4 B ,使記憶體模組1、1 A、1 B之裝置變容易者 〇 即，將連接器104A2分爲l〇4Aa與104A b，在分割片1 0 4A a之底面設置被形成爲凸條之1條 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -31 - 519660 A7 ___ B7 五、發明說明（29) (請先閱讀背面之注意事項再填寫本頁) 的連接器端子部l〇4Ap,在分割片l〇4Ab之上面 設置被形成爲凹條之1條的連接器端子部1 〇 4 Ag。同 樣地，在分割片1 0 4 B a之底面設置被形成爲凸條之2 條的連接器端子部1 0 4 B p 1、1 〇 4 B p 2，在分割 片1 0 4 B b之上面設置被形成爲凹條之2條的連接器端 子部104Bbl、104Bg2。 於圖3 2中，在對應前述連接器端子部10 4Ap、 1 0 4Ag之資料信號線1 1 2之部份中，藉由連接器內 藏配線1 3 5 a、1 3 5 b ,資料信號配線1 1 2可以與 連接器端子列1 3 0之對應端子導通。又，於圖3 3中， 在對應前述連接器端子部l〇4Ap、104Ag之電源 配線1 0 8之部份，藉由連接器內藏配線1 3 7 a、 1 3 7 b，電源配線1 〇 8與連接器端子列1 3 0之對應 端子導通。接續於指令•位址信號配線1 1 3、時脈信號 線117之連接器1〇4八8、1〇4六13之部份也被設 爲與圖.3 3之情形相同。 經濟部智慧財產局員工消費合作社印製 進而，如圖32所示般地，對應連接器104B之分 割片1 0 4 B a之連接器端子列1 3 1與1 3 2之資料信 號線1 1 2之對應端子藉由連接器內藏配線1 3 3、 1 3 4被相互導通，實質地與圖7同樣地構成。又，於圖 33中，在對應前述連接器端子部104Bpl、 1 0 4B g 1之電源配線1 〇 8之部份中，藉由連接器內 藏配線1 3 8 a、1 3 8 b，電源配線1 0 8被設爲與連 接器端子列1 3 1之對應端子導通。同樣地，在對應前述 -32- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 519660 A7 B7 五、發明說明（3〇) (請先閱讀背面之注意事項再填寫本頁) 連接器端子部104Bp2、104Bg2之電源配線 108之部份，藉由連接器內藏配線139a 、139b ，電源配線1 0 8被設爲與連接器端子列1 3 2之對應端 子導通。接續於指令•位址信號配線1 1 3、時脈信號線 117之連接器l〇4Ba、l〇4Bb之部份也被設爲 與圖3 3之情形相同。 於使用圖3 2以及圖3 3之連接器之記憶體系統裝置 記憶體模組之作業如下述。例如，在記憶體模組1之左右 之模組端子結合連接器分割片1 〇 4 A a之連接器端子列 1 3 0與連接器分割片1 〇 4 B a之連接器端子列1 3 1 。接著，在下一記憶體模組1之左右之模組端子接合連接 器分割片1 0 4 B a之連接器端子列1 3 2與連接器分割 片1 0 4 B a之連接器端子列1 3 1。如此，將必要數目 之記憶體模組橫向串列結合後，將被結合於記憶體模組之 連接器分割片104Aa之連接器端子1〇4Ap結合於 對應之連接器分割片1 0 4Ab之連接器端子1 〇 4Ag 之同時，將被結合於記憶體模組之連接器分割片 經濟部智慧財產局員工消費合作社印製 104Ba之連接器端子1〇4Βρ1、1〇4Βρ2結 合於對應之連接器分割片1 0 4 B b之連接器端子 1 0 4 B g 1、1 〇 4 B g 2。藉由此，在記憶體模組之 設置作業所必要之空間成爲只有記憶體系統之上方空間之 故，可以在記憶體系統之周圍設置其它之裝置，在以壁面 包圍之場所設置記憶體系統。 圖3 4係顯示一部份具備連接器之機能之記憶體模組 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -33- 經濟部智慧財產局員工消費合作社印製 519660 A7 B7 五、發明說明（31) 之例。被顯示於同圖之記憶體模組1 c係在圖1之記憶體 模組附加：具有相當於圖3 3之連接器端子列1 3 2之機 能之連接器端子列1 3 2 E與具有相當於前述連接器端子 部1 0 4 B p 2之機能之連接器端子部1 〇 4B p E而構 成。連接器端子部1 3 2 E係被接續於模組資料配線1 5 ,連接器端子部1 0 4 B p E係被接續於模組電源配線、 模組指令•位置配線1 6、以及模組時脈配線1 7。對應 前述連接器端子部104BpE,連接器104B被配置 於主機板1 0 1。藉由採用圖3 4之構成，於記憶體模組 設置作業中，與圖3 2以及圖· 3 3之構成相比，可以降低 將記憶體模組接續於主機板之作業。進而也可以削減記憶 體系統之零件點數，被認爲可以有助於記憶體系統之低成 本化。 圖3 5係以接續於資料信號線1 1 2之部份之剖面顯 示可以適用於記憶體模組1之別的形態之連接器。連接器 1 54、1 55、1 56分別具有被形成於向上之凹溝之 連接器端子1 5 4 A、1 5 5 A、1 5 6 A ,可以使記憶 體模組1站立支持。連接器1 5 7具有被形成於向下之凹 溝之連接器端子1 5 7A、1 5 7B，被插入站立之一對 的記憶體模組1 °主機板1 〇 1上資料信號配線1 1 2透 過連接器內配線1 5 4 a、1 5 4b與連接器端子 154A結合，透過連接器內配線155a、155b與 連接器端子1 5 5 A結合，透過連接器內配線1 $ 6 a、 1 5 6 b與連接器端子1 5 6A結合，透過連接器內配線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -34 - 經濟部智慧財產局員工消費合作社印製 519660 B7_ 五、發明說明（32) 157a、157b分別與連接器端子157A、 157B結合。因此，如於連接器154、155、 1 5 7裝置記憶體模組1，配線1 5 4 a、1 5 7 a、 1 5 6 a分別與資料信號線1 1 2導通，配線1 5 4 b、 1 5 7 b、1 5 6 b分別與資料信號線1 1 2導通。記憶 體模組1不具有分支地，可以與資料信號線1 1 2導通。 圖3 6係以接續於資料信號線1 1 2之部份的剖面顯 示可以適用於記憶體模組1之進而別的形態的連接器。連 接器16 4具有被形成於向上之凹溝之連接器端子 1 6 4A，連接器1 6 5具有被形成於向上之凹溝之連接 器端子1 6 5 A、1 6 5 B，可以站立支持記憶體模組1 。連接器1 6 6具有被形成於向下之凹溝之連接器端子 1 6 6 A ' 1 6 6 B ,被插入站立之一對的記憶體模組1 。主機板1 〇 1上之資料信號線1 1 2透過連接器內配線 164a、164b接續於連接器端子164A。連接器 端子165A與165B透過連接器內配線165a、 1 6 5b相互結合。連接器端子1 6 6A與1 6 6B透過 連接器內配線1 6 6 a、1 6 6 b相互結合。因此，如於 連接器1 6 4、1 6 5、1 6 7裝置記憶體模組1，配線 1 6 4 a、1 6 6 a、1 6 5 a分別與資料信號線1 1 2 導通，配線1 6 4 b、1 6 6 b、1 6 5 b分別與資料信 號線1 1 2導通。記憶體模組1不具有分支地可以與資料 信號線1 1 2導通。 圖3 7係顯示圖3 6之連接器之電源配線部份之剖面 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) ----I---訂---------. -35- 519660 B7 五、發明說明（33) (請先閱讀背面之注意事項再填寫本頁) 。主機板1 0 1上之電源配線1 0 8在中途分支，透過連 接器內配線164c、165c接續於對應之連接器端子 164A、165A之電源用端子。 圖3 8係顯示在圖3 6以及圖3 7之連接器搭載記憶 體模組之狀態。如使用此連接器1 6 4〜1 6 6 ,不製作 分支，又不招致配線長之增加，可以在主機板上以小佔有 面積形成於資料信號配線接續記憶體元件之記憶體系統。 使用圖35之連接器154〜157也相同。又，指令· 位址信號配線1 1 3、時脈信號配線1 1 7之接續也可以 使用圖3 5或圖3 6之連接器。 《記憶體模組之其它之形態》 在圖3 9 A之斜視圖、圖3 9 B之側面圖顯示記憶體 模組之進而別的形態。被顯示於同圖之記憶體模組1 C對 於前述記憶體模組1，係以資料端子對2 4 L、2 4 R爲 代表之模組端子對1 7 0 L、1 7 0 R對於模組基板1 〇 被形成於正交方向之點爲不同。 經濟部智慧財產局員工消費合作社印製 圖4 0係顯示搭載圖3 9 A、B之記憶體模組之記憶 體系統之一例。主機板1 0 1上之連接器雖爲特別限制， 但是係使用圖36之連接器164、165。也可以使用 圖35之連接器154、155、156等。不使用圖 36之連接器166、圖35之連接器157等，又，記 憶體模組之設置作業所必要之空間成爲只有記憶體系統之 上方之故，可以在記憶體系統之周圍設置其它之裝置，在 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -36 · 519660
五、發明說明（34) 以壁面包圍之場所設置記憶體系統。 (請先閱讀背面之注意事項再填寫本頁) 圖4 1以及圖4 2係顯示記憶體模組之進而別的例。 被顯示於同圖之記憶體模組1 D係在模組基板1 0只形成 前述記憶體模組1之一方之面的構成，全體以樹脂等之封 裝1 8 0密封，使模組端子1 7 〇 R、1 7 〇 L當成導線 端子由封裝1 8 0引出於外部而構成。封裝被賦予支持設 置方向之標記。此記憶體模組1 D藉由封裝1 8 0 ,記憶 體晶片1 1等之半導體晶片被保護之故，在處理之際，半 導體晶片不易被破壞。又，不易受到外部之水分或灰塵之 影響，耐久性會提升。又，藉由封裝之密封構造當然也可 以適用於前述具有其它之構造之記憶體模組。 經濟部智慧財產局員工消費合作社印製 圖4 3 A、B、C、D係顯示記憶體模組之進而其它 之形態。被顯示於圖4 3 A之記憶體模組1 E係在基板裏 面具有端子1 9 0、1 9 1。又，在模組基板1 〇之內部 具有模組基板1 0之裏面之配線通過之貫穿孔1 9 2。模 組資料配線1 5如圖4 3 C所示般地，連結端子1 9 0以 及1 9 1 ,在其中途，在模組基板1 0之表面，實質地以 一直線配線路徑被接續於記憶體晶片1 1。又，電源配線 2 0 1如圖4 3 D所示般地，也可以不是藉由一直線配線 路徑之接續。又，關於對於指令•位址寄存器緩衝器晶片 1 2之模組指令•位置配線1 6或對於p l L晶片1 3之 模組時脈配線1 7也與模組資料配線1 5相同，或與電源 配線2 0 1相同地構成。 圖4 4係顯示使用圖4 3 A之記憶體模組1 e之記憶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -37- 519660 A7 B7 五、發明說明（35) 體系統之資料信號配線部份之剖面圖，圖4 5係顯示使用 途4 3 A之記憶體模組1 E之記憶體系統之電源配線部份 之剖面圖。如同圖所示般地，採用於端子之局度設置段差 ，接續圖中相鄰之記憶體模組1 E之端子之端子間隔I T 比記憶體模組之寬W Μ還小之連接器1 9 5。又，資料信 號線1 1 2在接續相鄰之記憶體模組1 Ε之信號端子之華 接器之信號端子間不分支地被配線。電源配線1 0 8在中 途分支，被接續於記憶體模組1 Ε。圖4 3之記憶體模組 1 Ε在資料信號線1 1 2不具有分支，又，接續相鄰之記 憶體模組1 Ε之端子之端子的間隔I Τ比記憶體模組1 Ε 之寬WM還小之故，可以實現使配線長極力變短，於資料 信號線1 1 2接續記憶體晶片1 1之記憶體系統。 圖4 6係顯示模組資料配線之別的敷設形態。即，記 憶體模組1 F具備：模組基板1 0 ;以及沿著前述模組基 板1 0之長度方向被搭載，分別具有複數之晶片接續端子 之複數之記憶體晶片。圖4 6係例示作爲晶片接續端子之 晶片資料端子D m。前述模組基板1 0具有：對應前述複 數之記憶體晶片1 1之晶片資料端子D m被設置之複數之 模組接續端子2 4 L、2 4 R ;以及接續前述模組接續端 子與前述晶片接續端子之模組資料配線1 5。前述模組資 料配線1 5迂迴直線狀被配置之複數個之晶片資料端子 D m之內的指定的晶片資料端子D m，接續於其它之晶片 資料端子D m。如依據此記憶體模組1 E ,可以比較容易 實現被配置於記憶體晶片1 1之縱橫之多數的晶片資料接 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) --------訂---------線- 經濟部智慧財產局員工消費合作社印製 -38- 經濟部智慧財產局員工消費合作社印製 519660 A7 B7 五、發明說明（36) 續端子D m與模組資料配線1 5之接續。 以上雖然依據實施形態具體說明由本發明者完成之發 明，但是本發明並不限定於此，在不脫離其之要旨之範圍 內，不用說可以有種種之變更可能。 例如，記憶體晶片不限定於同步D R A Μ，也可以爲 其它之記憶形式之記憶體。又，記憶體模組也可以利用以 上說明之連接器以外之構成的連接器以實現記億體系統。 本發明之記憶體模組利用於個人電腦、工作站或伺月g 器之需要大容量之電腦系統特別有效。 如簡單說明由本申請案所揭示之發明中代表性者所獲 得之效果，則如下述。 ^ 即，可以提供：抑制由於信號反射之信號波形之錯亂 ，可以提升信號傳送之信賴性之同時，可以抑制存取時間 之增加之記憶體模組。 又，如使本發明之記億體模組適用於電腦系統，即使 提升記憶體系統之頻率，信號波形不會錯亂，又，也可以 抑制等待時間（latency ),可以進行高速資料傳送之故， 能夠提升藉由電腦系統之資料處理速度。 圖面之簡單說明 圖1係依據本發明之記憶體模組之平面圖。 圖2係依據本發明之記憶體模組之側面圖。 圖3係顯示關於圖1之記憶體模組之記憶體晶片之佈 線之例之說明圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4^衣--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 519660 A7 _ B7 五、發明說明（37) 圖4係具有圖1之記憶體模組之記憶體系統之平面圖 〇 (請先閱讀背面之注意事項再填寫本頁) 圖5係具有圖1之記憶體模組之記憶體系統之正面圖 〇 圖6係圖4之記憶體系統之槪略等效電路圖。 圖7係可以適用於圖1之記憶體模組之連接器之資料 配線部份之槪略縱剖面圖。 圖8係可以適用於圖1之記憶體模組之連接器之電源 配線部份之槪略縱剖面圖。 圖9係在可以適用於圖1之記憶體模組之連接器裝置 記憶體模組之際之斜視圖。 圖1 0係在可以適用於圖1之記憶體模組之連接器裝 置記憶體模組之狀態之剖面圖。 圖1 1係具有S S T L界面之比較例之記憶體系統之 斜視圖。 圖1 2係圖1 1之比較例之記憶體系統之等效電路圖 〇 經濟部智慧財產局員工消費合作社印製 圖1 3係將串列接續記憶體晶片之記憶體模組串列接 續之比較例之記憶體系統之斜視圖。 圖1 4係圖1 3之比較例之記憶體系統之等效電路圖 〇 圖1 5係圖1 1之形式之記憶體系統之s S T L之模 擬電路圖。 圖1 6A、1 6 B係顯示圖1 5之模擬電路之寫入時 -40- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 519660 B7___ 五、發明說明（38 ) 與讀取時之S S T L信號波形模擬結果之說明圖。 圖1 7係關於在圖4說明之記憶體系統之資料信號之 模擬電路圖。 圖1 8A、1 8B係顯示圖1 7之模擬電路之寫入動 作與讀取動作之模擬結果之說明圖。 圖19A、 19B、19C係關於本發明之第2記憶 體模組之剖面圖。 圖2 0 A、2 0 B係可以適用於第2記憶體模組之連 接器之說明圖。 圖2 1 A、2 1 B係裝置第2記憶體模組之記憶體系 統之剖面圖。 圖2 2係本發明之第3記憶體模組之平面圖。 圖2 3 A、2 3 B係例示以連接器接續第3記憶體模 組之形態之剖面圖。 圖2 4係與第1記憶體模組一齊可以利用之僞記憶體 模組之平面圖。 圖2 5係圖2 4之僞記憶體模組之側面圖。 圖26A、26B、26C係與第2記憶體模組一齊 可以利用之僞記憶體模組之說明圖。 圖2 7係與第3記憶體模組一齊可以利用之僞記憶體 模組之平面圖。 圖2 8 A、2 8 B係於第1記憶體模組搭載終端電阻 而形成之終端用記憶體模組之說明圖。 圖2 9係被對應於圖2 4之僞記憶體模組之終端用僞 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 71 "~" 衣--------tT---------$# (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 519660 B7 五、發明說明（39) 記憶體模組之說明圖。 圖30A、30B、30C係在圖19A所示之記憶 體模組搭載終端電阻而形成之終端用記憶體模組之說明圖 〇 圖3 1係在圖2 2所示之記憶體模組搭載終端電阻而 形成之終端用記憶體模組之說明圖。 圖3 2係著眼於資料信號配線而顯示關於圖7以及圖 8之連接器之別的形態之剖面圖。 圖3 3係著眼於電源配線部份而顯示關於圖7以及圖 8之連接器之別的形態之剖面圖。 圖3 4係例示一部份具備連接器之機能之記憶體模組 之剖面圖。 圖3 5係著眼於資料信號線部份而顯示可以適用於記 憶體模組之別的形態之連接器之剖面圖。 圖3 6係著眼於資料信號線部份而顯示可以適用於記 憶體模組之進而別的形態之連接器之剖面圖。 圖3 7係著眼於圖3 6之連接器之電源配線部份之剖 面圖。 圖3 8係顯示於圖3 6以及圖3 7之連接器搭載記憶 體模組之狀態之剖面圖。 圖3 9 A、3 9 B係顯示具備向下之模組端子對之記 憶體模組之進而別的形態之斜視圖。 圖4 0係顯示搭載圖3 9 A、3 9 B之記憶體模組之 記憶體系統之一例之剖面圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------^---------^ (請先閱讀背面之注意事項再填寫本頁) -42· 519660
五、發明說明（40) 圖4 1係具有藉由封裝之密封構造之記憶體模組之平 面圖。 圖4 2係圖4 1之記憶體模組側面圖。 圖43A、43B、43C、43D係在模組基板之 中央部具有模組端子之記憶體模組之說明圖。 圖4 4係著眼於使用圖4 3 A等之記憶體模組之記憶 體系統之資料信號配線部份之剖面圖。 圖4 5係著眼於使用圖4 3 A等之記憶體模組之記憶 體系統之電源配線部份之剖面圖。 圖4 6係顯示記憶體模組之模組資料配線之別的敷設 形態之平面圖。 主要元件對照表 1 記憶 體 模 組 1 0 模 組 基 板 1 1 記 憶 體 晶 片 1 2 指 令 • 位 址 緩衝器晶 片 1 3 P L L 晶 片 1 5 模 組 資 料 配 線 1 6 模 組 指 令 • 位址配線 1 7 模 組 時 脈 配 線 1 9 模 組 指 令 • 位址分配 配線 2 0 模 組 時 脈 分 配配線 2 2、2 3 終端電阻 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) — — — — ——— ·11111111 | 經濟部智慧財產局員工消費合作社印製 -43-

Claims (1)

  1. 519^0 1 A8 B8 ^ C8 D8 六、申請專利範圍 附件2 : 第90102065號專利申請案 中文申請專利範圍修正本 民國9 1年8月I6日修正 1.一種記憶體模組其特徵爲： 具備：模組基板；以及被搭載於前述模組基板，個別 具有複數之晶片資料端子之複數個之記憶體晶片； 前述模組基板具有：對應前述複數之記憶體晶片之個 別之晶片資料端子，個別被設置之複數之模組資料端子對 ;以及分別接續前述複數個之模組資料端子對之間之複數 之模組資料配線； 前述複數之模組資料配線分別被接續於對應之前述晶 片資料端子，可以當成記憶體存取資料總線使用。 2 . —種記憶體模組，其特徵爲： 具備：模組基板；以及被搭載於前述模組基板，個別 具有複數之晶片資料端子之複數個之記憶體晶片； 前述模組基板具有：對應前述複數之記憶體晶片之個 別之晶片資料端子，個別被設置之複數之模組資料端子對 ;以及分別接續前述複數個之模組資料端子對之間之複數 之模組資料配線； ’ 前述複數之模組資料配線分別被接續於對應之前述晶 片資料端子， 前述複數之記憶體晶片被並列地晶片選擇控制。 3 .如申請專利範圍第1項或第2項記載之記憶體模 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 4> ------Γ---f-- (請先閱讀背面之注意事項再填寫本頁) 、1T 經濟部智慧財產局員工消費合作社印製 5196¾) 91 ·々、 π A8 B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 組，其中前述複數之記憶體晶片係沿著模組基板之長度方 向被排列，前述模組資料端子對被配置於模組基板之記憶 體晶片搭載面之一方之長邊部份與另一方之長邊部份。 4 .如申請專利範圍第1項或第2項記載之記憶體模 組，其中前述複數之記憶體晶片係沿著模組基板之長度方 向被排列，前述模組資料配線係由模組基板之記憶體晶片 搭載面之一方之長邊部份朝向另一方之長邊部份延伸存在 〇 5 .如申請專利範圍第1項或第2項記載之記憶體模 組，其中前述複數之記憶體晶片沿著模組基板之長度方向 被排列，前述模組資料端子對皆被配置於模組基板之一方 之長邊部份。 6 .如申請專利範圍第5項記載之記憶體模組，其中 前述複數之記憶體晶片係沿著模組基板之長度方向被排列 ，前述模組資料配線被往復形成在同一配線層，被接續於 對應之模組資料端子對。 經濟部智慧財產局員工消費合作社印製 7 ·如申請專利範圍第5項記載之記憶體模組，其中 前述模組資料配線被形成在透過配線層間孔被導通之相互 不同之配線層，被接續於對應之模組資料端子對。 8 ·如申請專利範圍第5項記載之記憶體模組，其中 前述記憶體晶片係被搭載於模組基板之兩面。 9.一種記憶體模組，其特徵爲： 具備：模組基板；以及沿著前述模組基板之長度方向 被搭載，個別具有複數之晶片資料端子以及複數之晶片位 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -2- 519啜0 8,:! L, A8 B8 C8 D8 六、申請專利範圍 址端子之複數之記憶體晶片； (請先閱讀背面之注意事項再填寫本頁) 前述模組基板具有：對應前述複數之記憶體晶片之個 別的晶片資料端子，個別被設置之複數之模組資料端子對 ;以及於前述複數之記憶體晶片共通之模組位址端子對； 以及分別直線狀接續前述複數之模組資料端子對之複數之 ~ 模組資料配線；以及直線狀接續前述模組位址端子對之同 時，在交叉方向延伸存在，共通接續於複數之記憶體晶片 之晶片位址端子之模組位址配線； 前述複數之模組資料配線分別被接續於對應之前述晶 片資料端子。 1 〇 .如申請專利範圍第9項記載之記憶體模組，其 中具有被中介存在於前述模組位址配線之位址緩衝器電路 ? 經濟部智慧財產局員工消費合作社印製 由：前述模組位址配線直線狀接續模組位址端子對之 同時，接續於前述位址緩衝器電路之輸入端子之第1模組 位址配線；以及由前述位址緩衝器電路之輸出端子被共通 接續於複數之晶片位址端子，被配置於與前述第1模組位 址配線交叉方向之第2模組位址配線而構成前述模組位址 配線所形成。 1 1 .如申請專利範圍第1 0·項記載之記憶體模組， 其中前述第2模組位址配線，可以透過具有其之特性阻抗 之電阻元件接續於終端電壓端子。 1 2 .如申請專利範圍第9至第1 1項之其中一項記 載之記憶體模組，其中前述晶片資料端子至少在相鄰接之 本紙張尺度適用中國國家揉準（CNS ) A4規格（210 X 297公釐） 519&6Θ A8 B8 C8 D8 年 六、申請專利範圍 端子相互間，於模組資料配線之延伸存在方向被錯開配置 0 (請先閱讀背面之注意事項再填寫本頁) 1 3 · —種記憶體模組，其特徵爲： 具備：模組基板；以及被搭載於前述模組基板之長邊 ，個別具有複數之晶片資料端子之複數個之記憶體晶片； 前述模組基板具有：.對應前述複數之記憶體晶片之個 別之晶片資料端子，個別被設置之複數之模組資料端子對 ;以及分別接續前述複數個之模組資料端子對之間之複數 之模組資料配線； 前述複數之模組資料配線分別被接續於對應之前述晶 片資料端子，具有與模組基板之短邊之長度大略相等之長 度。 1 4 ·如申請專利範圍第1項記載之記憶體模組，其 中前述模組資料配線具有可以成爲一直線之配線路徑。 經濟部智慧財產局員工消費合作社印製 1 5 .如申請專利範圍第1項記載之記憶體模組，其 中前述模組資料配線具有：可以成爲一直線之第1配線路 徑與由此第1配線路徑分支，接續於前述模組資料端子之 第2配線路徑，前述第2配線路徑之配線路徑長與保證正 常動作之信號的狀態轉換時間相比，被設定爲該信號往復 前述第2配線路徑之時間比較短。. · 1 6 . —種記憶體模組，其特徵爲： 具備：模組基板；以及被搭載於前述模組基板之長度 方向，個別具有複數之晶片資料端子之複數個之記憶體晶 片； 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公嫠） -4 - 519陳 A8 B8 C8 D8 六、申請專利範圍 前述模組基板具有：對應前述複數之記憶體晶片之個 別之晶片資料端子被設置之複數之模組資料端子對；以及 接續前述模組接續端子與前述晶片接續端子之模組配線， 前述模組配線迂迴被直線狀配置之複數個之晶片接續 端子之內的指定的晶片接續端子，被接續於其它之指定的 晶片接繪端子。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） -5-
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