KR20130143536A - 일체식 금속 코어를 갖는 다층 전자 구조체 - Google Patents

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KR20130143536A
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디러 허위츠
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액세스 어드밴스드 칩 캐리어즈 앤드 이-서브스트레이트 솔루션즈
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Abstract

본 발명은, 일체식 비아 및 피쳐층을 갖는 유전체를 포함하는 라미네이트식 다층 전자 지지 구조체에 관한 것으로, 100 미크론 보다 작은 두께를 특징으로 하는 평면 금속 코어를 더 포함한다.

Description

일체식 금속 코어를 갖는 다층 전자 구조체{MULTILAYER ELECTRONIC STRUCTURE WITH INTEGRAL METAL CORE}
본 발명은 일반적으로 얇고 보다 강성이고 견고한 다층 전자 지지 구조체 및 그 제조 방법에 관한 것이다.
플립 칩 볼 그리드 어레이(FCBGA) 및 플립 칩 스케일 패키지(FCCSP)의 포맷에서의 개선된 IC 기판은, 일면 또는 양면에 작은 개수, 전형적으로는 2개 이상의 구리층을 갖는 전형적으로 유리/폴리머 유전체 합성물인 '코어' 구조체를 일반적으로 채용한다. 구리층은 구멍을 통한 도금(PTHs)을 사용하여 전기적으로 상호접속된다.
유리/폴리머 유전체 합성물은 다층 스택의 빌드업의 기초로서 기능한다. 다층 스택은, 충전된 구리 마이크로 비아에 의해 상호접속된 구리 금속층과 연속하여 교대되는, 전형적으로는 폴리머 필름 또는 프레프레그(prepreg)인 유전체층으로 구성된다.
최종 FCBGA 또는 FCCSP 기판 유닛은 높은 정도의 편평도를 나타낼 필요가 있고, 때때로 "제1 레벨 조립"로서 공지되어 있는 액티브(IC) 및 패시브 구성요소의 부착과 같은 후속 공정 단계를 지지하기 위해 자유롭게 뒤틀릴 필요가 있다.
뒤틀림 또는 층간박리로 인한 처리 중에 응력의 밸런스를 위해, 다층 스택은 베이스의 양측면에 빌드업되는 것이 바람직하다. IC, 패시브 구성요소 및 이를 지지하는 기판을 포함하는 전체 유닛, 제1 레벨 조립체는 'IC 패키지'로서 공지되어 있다.
IC 패키지에는 일반적으로 인쇄 회로 기판(PCB)을 포함하는 전자 서브시스템의 다음 레벨로의 부착이 요구되고 있다. IC 패키지를 PCB에 부착시키는 데 사용되는 일련의 공정은 때때로 "제2 레벨 조립"로서 언급된다.
많은 현대의 전자 시스템, 특히 스마트폰, 태블릿 등과 같은 휴대용 기기에는 부가 기능, 개선된 전기적 성능, 낮은 방열성 및 보다 슬림한 IC 패키지가 요구되고 있다. 결국, 제1 및 제2 레벨 조립 공정은, IC 기판이 패키지 온 패키지(Package on Package)의 약어인 'PoP'로서 때때로 언급된, 일련의 스택 다이 또는 평평한 다른 IC 패키지와 같은 3D 패키지 체계로 유지시킬 수 있기 때문에, 보다 복잡해진다.
상기 설명으로부터, FCBGA 또는 FCCSP에서의 개선된 IC 기판은, 전형적으로 제1 및 제2 레벨 조립 공정 중 상승된 온도 및 혹한 공정 조건에 노출되기 때문에, 자체 제조 중 또는 후속 공정 중, 우수한 평탄성을 가지는 것이 요구된다.
*상술한 바의 결과, IC 기판의 뒤틀림은, 특히 다이 스택 및 3D PoP 체계를 채용할 때, 제1 및 제2 조립 공정 중 양품률(yield)을 현저하게 감소시킬 수 있다. 뒤틀린 FCBGA 및 FCCSP 기판 또는 IC 패키지는, 시스템 손상을 야기하는, IC를 기판에 상호접속시키는 플립 칩 범프에서의 크랙, IC 패키지를 PCB(또는 다른 PoP 구성에서의 IC 패키지)에 상호접속시키는 BGA 볼에서의 크랙 또는 다이 크래킹을 야기할 수 있다.
보다 얇은 IC 기판에 대한 요구는, 많은 장치 상관성(기능성)에 대해 보다 높은 접촉점으로 낮은 인덕턴스 및 낮은 열 임피던스를 달성하고 현대 휴대 장치에 대한 낮은 폼 펙터 공간율을 달성할 필요성에 대한 요구로 인해, 증가되고 있다. 결국, 마이크로전자 산업은, 중앙 '코어' 섹션을 포함하는 것은 아니지만 빌드업 층없이 제조되고 FCBGA 또는 FCCSP형 포맷을 갖는 '코어리스' IC 기판으로 언급된 것의 채용이 고려되었다. 이러한 형태의 코어리스 기판은 현저하게 감소된 두께, IC로부터의 및 IC로의 짧은 비아경로로 인해 개선된 시스템 인덕턴스 및 개선된 열 임피던스를 갖는다. 그러나, 코어리스 기판도 코어 섹션의 부재에 의해 통상적으로 제공되는 지지부의 결여 및 기계적 강성의 태생적인 결여로 인해 뒤틀리기 쉽다. 이러한 문제는 제1 및 제2 레벨 조립체를 조립할 때, 특히 다이 및/또는 패키지를 스택하는 데 채용된 열 공정의 결과 상승된 처리 온도에 노출되는 동안 불거질 수 있다.
최근, 유전체로 빌드업 구조체를 특징화하는 다양한 코어리스 기판 기술이 제안되었다. 대부분의 코어리스 기판 기술에는 기판에서의 코어의 결여를 보상하기 위해 그리고 허용가능한 수준의 평탄도를 유지하기 위해 기판의 IC측면에 외부 금속 프레임 보강재가 요구된다. 그러나, 이러한 외부 보강재는 기판의 상부면에서의 귀한 실제 공간을 점유하고, 이러한 점유 공간은 기판 표면에 스택된 부가의 IC 패키지를 결합하는 데 요구될 수 있는 장착 패시브 구성요소 장착 및/또는 패드와 같은 다른 목적으로 이용할 수 없다는 점을 알 수 있다.
이러한 문제를 해결하기 위한 하나의 접근법은, 후르비츠(Hurwitz) 등에게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 설명된 바와 같이, 아미테크(AMITECH)에 의해 개발된 코어리스 IC 기판의 사용이다. 아미테크 기술은, 모든 기판의 평탄도 및 뒤틀림 저항을 강화하는 유리 섬유/폴리머 합성 재료를 채용할 수 있는 코어리스 기판의 제조를 허용하여 상술한 바와 같은 외부 금속 프레임 보강재에 대한 필요성을 제거한다.
그럼에도 불구하고, 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 설명된 아미테크 코어리스 구조도 극복하기 어려워 더 낮은 기판 두께 및 열 임피던스 포즈 챌린지에 대한 요구가 증가되고 있다.
본 발명의 태양은 코어리스 기판의 평탄도 및 방열성을 강화시키는 것에 관한 것이다. 이러한 강화는 독특한 제조 공정 흐름 및 최종 구조를 적절히 개선함으로써 달성될 수 있다.
본 발명의 하나의 태양은, 일체식 비아 및 피쳐층을 갖는 유전체와, 100 미크론 보다 작은 두께를 특징으로 하는 평면 금속 코어를 포함하는 다층 전자 지지 구조체를 제공하는 것에 관한 것이다.
몇몇 실시예에서, 상기 평면 금속 코어는 전체적으로 캡슐화된다.
몇몇 실시예에서, 상기 평면 금속 코어는 구리를 포함한다.
몇몇 실시예에서, 상기 평면 금속 코어는 구리 시드층에 의해 분리된 2개의 섹션을 포함한다.
몇몇 실시예에서, 상기 2개의 섹션은 시드층의 적어도 하나의 에지를 따라 계단 모양으로 불완전하게 정렬된다.
몇몇 실시예에서, 상기 2개의 섹션은 크롬, 탄탈늄, 티탄 및 텅스텐으로 구성된 그룹 중 적어도 하나를 구비하는 서브미크론 부착 금속층에 의해 더 분리된다.
몇몇 실시예에서, 상기 평면 금속 코어는 2개의 섹션을 분리하는 중앙 배리어 금속층을 더 포함한다.
몇몇 실시예에서, 상기 중앙 배리어 금속층은, 니켈, 금, 금층에 후속하는 니켈층, 니켈층에 후속하는 금층, 주석, 납, 납층에 후속하는 주석층, 주석-납 합금, 주석 은 합금으로 구성된 그룹으로부터 선택되고, 전기도금, 무전해 도금 및 PVD로 구성된 그룹으로부터 선택된 도금 방법에 의해 도포된다.
몇몇 실시예에서, 상기 유전체는 폴리머를 포함한다.
몇몇 실시예에서, 상기 폴리머는 폴리이미드, 에폭시, 비스메일이미드, 트리아진 및 이들 혼합물 중 적어도 하나를 포함한다.
몇몇 실시예에서, 상기 유전체는 무기 함유물을 더 포함한다.
몇몇 실시예에서, 상기 무기 함유물은 유리 섬유 및 입자 필러 중 적어도 하나를 포함한다.
몇몇 실시예에서, 상기 평면 금속 코어는 80 미크론보다 작은 두께이다.
몇몇 실시예에서, 상기 일체식 비아 및 피쳐층은 구리를 포함한다.
몇몇 실시예에서, 상기 구조체는 상기 평면 금속 코어를 중심으로 사실상 대칭으로 빌드되고, 상기 평면 금속 코어의 각각의 측면 상에 유사한 개수의 층을 갖는다.
몇몇 실시예에서, 상기 구조체는 상기 평면 금속 코어를 중심으로 사실상 비대칭으로 빌드되고, 상기 평면 금속 코어의 각각의 측면 상에 상이한 개수의 층을 갖는다.
몇몇 실시예에서, 상기 평면 금속 코어는 다층 전자 지지 구조체의 적어도 하나의 외부면에 열 전도식으로 결합되어 히트 싱크로서 기능한다.
본 발명의 제2 태양은,
● 희생 기판을 습득하는 단계와,
● 상기 희생 기판 상에 에칭액 저항 전기 도전성 배리어층을 침착시키는 단계와,
● 상기 배리어층 위로 제1 절반 코어 및 주위 피쳐를 제조하는 단계와,
● 상기 제1 절반 코어 이상으로(past) 비아 포스트를 제조하는 단계와,
● 전기적 도전성 배리어층 및 주위 피쳐를 제거하는 단계와,
● 상기 제1 절반 코어, 주위 피쳐 및 비아 포스트 위로 제1 유전체층을 라미네이트하는 단계와,
● 상기 희생 기판을 에칭하는 단계와,
● 전기적 도전성 배리어층을 제거하는 단계와,
● 상기 제2 절반 코어 및 주위 피쳐를 제조하는 단계와,
● 상기 제2 절반 코어 및 주위 피쳐 이상으로(post) 비아 포스트를 제조하는 단계와,
● 상기 제2 절반 코어, 주위 피쳐 및 비아 포스트 위로 유전체층을 라미네이트하는 단계와,
● 비아 포스트의 단부를 노출시키도록 양측면 상의 유전체를 얇게하는 단계를 포함하는 일체식 평면 금속 코어를 갖는 다층 전자 구조체의 제조 공정에 관한 것이다.
몇몇 실시예에서, 상기 공정은,
(a) 희생 기판을 습득하는 단계와,
(c) 제1 시드층을 도포하는 단계와,
(d) 포토레지스트의 제1층을 도포하는 단계와,
(e) 제1 절반 코어 및 주위 피쳐를 형성할 수 있는 패턴을 형성하도록 포토레지스트의 제1층을 노출하여 현상하는 단계와,
(g) 제1 절반 코어 및 주위 피쳐를 제1 패턴으로 도금하는 단계와,
(h) 상기 제1층 위로 포토레지스트의 제2층을 도포하는 단계와,
(i) 비아 포스트를 형성할 수 있는 패턴을 형성하도록 포토레지스트의 제2층을 노출하여 현상하는 단계와,
(j) 비아 포스트를 제조하도록 금속층을 패턴으로 패턴 도금하는 단계와,
(k) 포토레지스트의 제1층 및 제2층을 박피하는 단계와,
(m) 상기 노출된 제1 절반 코어 및 주위 비아 포스트 위로 제1 유전체층을 라미네이트하는 단계와,
(n) 상기 희생 기판을 에칭하는 단계와,
*(q) 포토레지스트의 제3층을 도포하는 단계와,
(r) 제2 절반 코어 및 주위 피쳐를 형성할 수 있는 패턴을 형성하도록 포토레지스트의 제3층을 노출하여 현상하는 단계와,
(s) 상기 제2 절반 코어 및 주위 피쳐를 패턴으로 도금하는 단계와,
(t) 상기 제2 절반 코어 및 주위 피쳐 위로 포토레지스트의 제4층을 도포하는 단계와,
(u) 비아 포스트의 제2 패턴을 노출하여 현상하는 단계와,
(v) 상기 포토레지스트의 제4층에서 비아 포스트의 제2층을 패턴으로 도금하는 단계와,
(w) 상기 포토레지스트의 제3 및 제4층을 박피하여 제2 절반 코어, 주위 피쳐 및 비아 포스트를 노출시키는 단계와,
(x) 상기 시드층을 에칭하는 단계와,
(y) 상기 제2 절반 코어, 피쳐 및 주위 비아 포스트 위로 유전체의 제2층을 라미네이트하는 단계와,
(z) 비아 포스트의 단부를 노출시키도록 유전체층을 얇게하는 단계를 포함한다.
몇몇 변형예에서, 상기 공정은,
(b) 배리어층을 패널 도금하는 단계와,
(o) 상기 배리어층을 제거하는 단계를 더 포함한다.
몇몇 변형예에서, 상기 공정은,
(l) 상기 제1 시드층을 제거하는 단계와,
(p) 제2 시드층을 도포하는 단계를 더 포함한다.
몇몇 변형예에서, 단계(x)는 상기 배리어층 및 제1 시드층을 에칭하는 단계 (x2)를 더 포함한다.
몇몇 변형예에서, 상기 공정은,
배리어층을 패턴 도금하는 단계(f)와,
최신 노출된 표면 위로 제2 시드층을 침착시키는 단계(p)를 더 포함한다.
몇몇 실시예에서, 상기 공정은 적어도 하나의 측면에 부가층을 빌드업하는 단계를 더 포함한다.
몇몇 실시예에서, 상기 평면 금속 코어는 전체적으로 캡슐화된다.
미크론 또는 ㎛의 용어는 마이크로미터, 또는 10-6 m를 언급한다.
본 발명을 보다 잘 이해하기 위해 그리고 어떻게 효과적으로 진행되는 지를 도시하기 위해, 첨부도면에 순수 예시를 목적으로 도면부호를 도시한다.
이제, 상세하게 도면을 참고하여, 도시된 상세한 점은 본 발명의 양호한 실시예의 예시적 설명을 목적으로 하는 일예이며, 본 발명의 원리 및 개념의 설명이 가장 유용하게 신속하게 이해될 수 있도록 제공되는 것이다. 이와 관련하여, 본 발명의 기본적 이해를 위해 필요한 것 이상으로 상세하게 본 발명의 구조적 상세함을 도시하지 않았으며, 발명의 설명은 이 기술 분야의 숙련자에게는 본 발명의 몇몇 형태가 실제로 어떻게 구현될 수 있는지 알 수 있게 작성된 도면을 참조하여 이루어진다.
도 1은 종래 기술의 다층 전자 지지 구조체의 단면도이다.
도 2는 상술한 방법에 의해 제조될 수 있는 칩 지지 구조체의 사시도이다.
도 3은 도 4o에 도시된 바와 같은 일체식 코어를 갖는 기판을 생성하기 위한 방법의 일반화된 플로우챠트이다.
도 4a 내지 도 4o는 중간 구조체의 사시도이다.
도 4pa, 4pb는 도 4a 내지 도 4o와 함께 읽혀질 수 있는 도 3에 따라 일반적으로 도시된 하나의 방법의 상세한 플로우챠트이다.
도 5a, 5b는 도 4pa, 4pb에 도시된 것에 변형된 방법의 상세한 플로우챠트이다.
도 6e 내지 도 6n는 중간 구조체의 사시도이다.
도 6oa, 6ob은 도 4a 내지 도 4d 및 도 6e 내지 도 6n와 함께 읽혀질 수 있는 도 3에 따른 일반적인 변형 방법의 상세한 플로우챠트이다.
도 7a, 7b는 도 3에 따른 일반적인 변형 방법의 상세한 플로우챠트이다.
도 8은 본 명세서에서 설명한 방법에 의해 제조될 수 있는 구조체의 제2 예이다.
많은 도면에서 유사한 구성 요소에 대해서는 유사한 도면 부호로 나타낸다.
이하의 설명에서, 유전체 매트릭스 형태의 금속 비아로 구성된 지지 구조체, 특히 폴리이미드 또는 에폭시 또는 비티(비스메일이미드/트리아진) 또는 이들의 혼합물과 같이 유리 섬유 강화된 폴리머 매트릭스 형태의 구리 비아 포스트가 고려된다.
후르비츠에게 허여된 미국 특허 제7,682,972호, 미국 특허 제7,669,320호 및 미국 특허 제7,635,641호에 기재된 바와 같이, 어세스(Access) 포토-레지스트 및 패턴 또는 패널 도금 및 라미네이팅 기술의 피쳐가 본원 명세서에서 참조되며, 피쳐의 평면 치수의 상한에 영향을 미치지 않는다.
도 1은 종래 기술의 다층 합성 지지 구조체의 간단화된 단면도이다. 종래 기술의 다층 지지 구조체(100)는 개별층들을 절연시키는 유전체(110, 112, 114, 116)의 층에 의해 분리된 구성요소 또는 피쳐(108)의 기능층(102, 104, 106)을 포함한다. 유전체층을 통한 비아(118)는 인접한 기능 또는 피쳐층 사이의 전기 접속부를 제공한다. 따라서, 피쳐층(102, 104, 106)은 일반적으로 X-Y 평면에서 층 내에 놓여진 피쳐(108)와, 유전체층(110, 112, 114, 116)을 가로질러 전류를 도전시키는 비아(118)를 포함한다. 비아(118)는 최소의 인덕턴스를 갖도록 설계되며, 그들 사이에 최소의 커패시턴스를 갖도록 충분하게 분리된다.
비아가 드릴 앤 필 기술로 제조될 때, 비아는 일반적으로 사실상 원형의 단면을 갖는다. 그러나, 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 설명된 바와 같이, 예로써, 도 1의 구조체는 포토-레지스트에서 패턴으로 전기도금되거나 또는 패널 도금된 뒤 선택적으로 에칭되어, 직립 상태의 비아 포스트를 남기긴 뒤 유전체 프레-프레그(pre-preg)를 라미네이팅함으로써 제조될 수 있다.
'드릴드 앤 필드 비아' 접근법을 사용하여, 단면 제어 및 형상면에서의 어려움으로 인해 비원형 비아를 제조하는 것을 금지한다. 또한, 레이저 드릴링의 한계로 인해 최소 비아 크기는 약 50 - 60 미크론이다. 이러한 어려움은 상술한 배경 기술 항목에서 상세하게 설명하였고, 특히 폴리머/유리 유전체에서 트렌치를 생성하기 위한 "라우팅(routing)" 모드에서 슬롯을 밀링하기 위한 비싼 레이저 드릴링 기계의 사용으로 인한 고비용, 레이저 드릴링 공정으로 인해 비아 테이퍼링 형상 및 측벽이 거칠함, 구리 비아 필 전기도금 공정으로 인한 딤플링 및/또는 돔 형상과 관련된다.
놀랍게도, 도금 및 포토-레지스트 기술의 융통성을 사용하여, 넓은 범위의 비아 형상 및 크기가 비용면에서 효과적으로 제조될 수 있다는 점을 발견하였다. 또한, 상이한 비아 형상 및 크기가 동일한 층에서 제조될 수 있다. 이러한 아미테크에 의해 개발되어 소유하고 있는 비아 포스트 접근법은 비아층의 큰 치수를 사용하는 '컨덕터 비아' 구조가 x-y 평면에서 도전하게 한다. 이러한 점은, 구리 패턴 도금 접근법이 사용될 때, 매끄럽고, 직선이고 테이퍼없는 트렌치가 포토-레지스트 재료에 생성될 수 있고, 이후 금속 시드층을 사용하여 후속 침착 구리로 이들 트렌치를 충전한 뒤 패턴 도금 구리를 트렌치로 충전할 때 특히 용이하다. 드릴드 앤 필드 비아 접근법에 반해, 비아 포스트 기술은 딤플없고 돔이 없는 구리 커넥터를 습득하기 위해 포토레지스트층의 트렌치가 충전되게 한다. 구리의 침착 이후, 포토레지스트는 박피되고, 금속 시드층이 제거된 뒤, 영구적인 폴리머-유리 유전체가 그 위와 주위에 도포된다. 이와 같이 생성된 '비아 커넥터' 구조체는, 후르비츠 등에게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 기재된 것과 같은 공정 흐름을 사용할 수 있다.
상호접속부는 칩이 신뢰하게 접속할 수 있도록 충분한 단단하고 강성인 것이 요구된다는 점을 알 수 있다. 휨과 구부러짐은 나쁘거나 끊어진 접속부를 유발할 수 있다.
강성을 보장하기 위한 한 가지 방식은 기판 또는 코어 상에 상호접속 구조체를 침착시키는 것이다. 불행히도, 이러한 점은 상호접속 구조체의 두께를 증가시킨다.
강성이고 단단하면서 보다 얇은 상호접속부에 대한 노력이 있었다.
놀랍게도, 빌드업의 일부로서 일체식 금속 코어를 전기도금함으로써 얇고 강성인 상호접속 구조체를 제조할 수 있다는 점을 발견하였다. 강성의 제공에 부가하여, 상호접속 구조체의 표면에 결합된 코어는 방열에 조력할 수 있다.
도 2에서, 본 발명의 일 실시예에 따라 다층 전자 상호접속 지지 구조체(200)를 통한 단면이 도시된다. 다층 전자 상호접속 지지 구조체(200)는, 배럴 금속 및/또는 부착 금속, 시드층의 얇은층(205)을 가질 수 있는 2개의 전기도금층(201B, 201B')으로 구성된 코어(224)를 갖는 중앙 영역(222)을 포함하는 것을 특징으로 할 수 있다. 얇은층(205)에 대한 치수 및 재료는 이하 상세히 설명한다.
칩(226)은 예로써, 볼 그리드 어레이(244) 또는 플립 칩 본딩에 의해 단자층(236)에 접합될 수 있다. 비아 및 피쳐층으로 구성된 종래의 구조체(230, 232)는 하나 이상의 측면에 제공될 수 있다.
스퍼터링 또는 무전해 도금될 수 있는 시드층이 유전체 위로 금속을 전기도금하는 것을 필요로 하더라도, 부착층은 간단화를 위해 얇은층(205)으로부터 분리되어 사용될 수도 있고, 이러한 것은 도 2에 도시하지 않는다.
일체식 금속 코어(224)를 갖는 상호접속 구조체(200)의 중앙 영역(222)을 제조하기 위한 일반화된 방법을 도 3에 도시한다. 일반화된 방법은,
Ⅰ) 희생 기판을 습득하는 단계와,
Ⅱ) 상기 희생 기판 상에 에칭액 저항성이고 전기 도전성 배리어층을 침착시키는 단계와,
Ⅲ) 전형적으로, 전기도금에 의해 상기 배리어층 위로 제1 절반 코어 및 주위 피쳐 또는 패드를 제조하는 단계와,
Ⅳ) 상기 제1 절반 코어 이상으로 비아 포스트를 (전형적으로 전기도금에 의해) 제조하는 단계와,
Ⅴ) 상기 제1 절반 코어 및 주위 포스트 위로 제1 유전체층을 라미네이트하는 단계와,
Ⅵ) 상기 희생 기판을 에칭하는 단계와,
Ⅶ) 전기도금에 의해 제2 절반 코어 및 주위 피쳐를 제조하는 단계와,
Ⅷ) 상기 제2 절반 코어 이상으로 연장되는 상기 비아 포스트를 제조하는 단계와,
Ⅸ) 상기 제2 절반 코어, 주위 패드 및 비아 포스트 위로 유전체층을 라미네이트하는 단계와,
Ⅹ) 비아 포스트의 단부를 노출시키도록 양측면 상의 유전체를 얇게하는 단계를 포함한다.
실현을 목적으로, 도 4a 내지 도 4o의 도면과 도 4pa, 4pb의 폴로우챠트를 참조하여, 얇은 금속 코어를 갖는 상호접속부 제조 방법의 상세한 방법을 설명한다.
우선, 희생 기판(402)이 습득되고 - 단계(4a), 에칭액에 저항성이고 전기적으로 도전성인 배리어층(404)이 편평한 금속 기판(402)에 침착된다 - 단계(4b). 배리어층(404)은 니켈, 금, 금층에 후속하는 니켈층, 니켈층에 후속하는 금층, 주석, 납, 납층에 후속하는 주석층, 주석-납 합금, 주석 은 합금일 수 있고, 예로써, 전기도금, 무전해 도금과 같은 도금 방법에 의해 도포될 수 있다. 전형적으로, 배리어층은 0.1 ㎛ 내지 10 ㎛ 두께일 수 있다.
이후, 시드층(406)은 배리어층(404)에 침착된다 - 단계(4c). 최종 구조체는 도 4a의 개략도로 도시된다. 시드층은 예로써, 스퍼터링 또는 무전해 도금에 의해 침착될 수 있으며, 전형적으로는 0.5 내지 1.5 미크론이다.
도 4b에 도시된 바와 같이, 포토레지스트의 제1층(408)이 도포되고 - 단계(4d), 큰 중앙 영역(4e)을 갖는 트렌치의 네거티브 패턴을 형성하도록 노출되어 현상된다. 금속층(410)은 패턴으로 침착된다 - 단계(4g). 금속층은 중앙 절반 코어(410B)와 주위 피쳐 또는 패드(410A)를 포함한다. 최종 중간 구조체는 도 4c에 개략적으로 도시한다
도 4d에 개략적으로 도시된 바와 같이, 포토레지스트의 제2층(412)이 도포되고 노출되어 패턴되고 - 단계(4i), 전형적으로 구리인 비아 포스트를 전형적으로 구비하는 제2 금속층(414)은 패턴으로 전기도금된다 - 단계(4j).[도 4d에 개략 도면 참조] 포토레지스트의 제1 및 제2층(408, 412)은 박피되어 - 단계(4k), 도 4e에 개략적으로 도시된 구조체가 남는다.
추가 제조를 위한, 몇몇 변형 루트가 현재 있다. 우선, 도 4f 내지 도 4o와 도 4pa, 4pb를 참조하여, 이하 설명한 바와 같이, 구리 시드층(406)이 제거된다 - 단계(4l). 이러한 점은 임의의 구리 특정 에칭액으로 달성될 수 있고, 언더라잉 배리어층(404)은 에칭에 저항성이 있고 희생 기판(202)을 보호한다. [도 4f 참조]
유전체(416)는 직립의 침착된 구리(410, 414) 위로 라미네이트된다 - 단계(4m). 전형적으로, 유전체(416)는 세라믹 입자 필러를 함유하는 폴리머 수지 내의 유리 섬유의 직물 번들로 구성된 프레프레그이다. 최종 구조체는 도 4g에 도시된다.
희생 기판(402)은 에칭된다 - 단계(4n). 최종 중간 구조체는 도 4h에 개략적으로 도시한다.
배리어층(404)은 선택적으로 제거된다 - 단계(4o). 이전에 침착된 구리(410, 414)를 손상시키지 않으면서 배리어층(404)을 제거하기 위한 선택적 공정은 공지되어 있다. 예로써, Ti, W, Ta는 CF4/O2 또는 CF4/Ar을 갖는 플라즈마 에칭을 사용하여 선택적으로 제거되어 Cu를 남긴다. 이와 달리, 1-3% HF 용액은 Ti를 제거하는 데 매우 효과적이어서, 구리를 남긴다. 유사하게, 배리어층이 니켈이면, 공지된 것과 같은 선택적 니켈 스트리퍼(stripper)가 사용될 수 있다. 각각의 배리어층은 공지된 적절한 에칭액으로 제거된다. 최종 구조체는 도 4i에 도시된다.
도 4j의 개략 도면을 참조할 때, 제2 시드층(406')은 노출된 구리 및 유전체 위로 침착될 수 있다 - 단계(4p). 제2 시드층(406')은 예로써, 스퍼터링 또는 무전해 도금에 의해 침착될 수 있고, 전형적으로는 0.5 미크론 내지 1.5 미크론 두께이다. 포토레지스트의 제3층(408')은 제2 시드층(406') 상에 도포되고 - 단계(4q), 중앙 영역 및 트렌치의 네거티브 패턴으로 패턴되어 - 단계(4r), 전형적으로 구리인 제2 절반 코어(410B')를 갖는 금속(410')이 전기도금될 수 있다 - 단계(4s).
포토레지스트의 제4층(412')은 포토레지스트의 제3층(408') 위로 침착되고 (4t), 제2 패턴이 그 안에 현상되어 - 단계 (4u), 구리 비아(414')가 침착될 수 있다 - 단계(4v). [도 4k의 개략도 참조] 이후, 포토레지스트의 제3 및 제4층(408', 412')이 박피되어 - 단계(4w), 도 4l에 도시된 구조체가 남는다. 이후, 시드층(406')이 에칭되어 - 단계(4x), 도 4m에 도시된 구조체가 남는다. 이러한 점은 예로써, 수산화 암모늄 또는 염화 구리의 습윤 에칭에 상기 구조체를 노출시킴으로써 달성될 수 있다. 유전체(416)는 직립 구리 위로 라미네이트된다 - 단계(4y). 최종 중간 구조체는 도 4n에 개략적으로 도시된다. 이후, 유전체는 비아 포스트의 단부를 노출시키도록 얇게된다 - 단계(4z). 최종 중간 구조체는 도 4o에 개략적으로 도시된다.
코어는 2개의 비아 포스트의 두께를 갖고, 전형적으로는 100 미크론보다 적은 두께를 갖는다. 본래 도 2의 영역(222)에 있는 도 4o에 도시된 기본 4개 층 구조체는 전형적으로 대략 200 미크론의 두께이다. 본 실시예에서, 중앙층(205)은 시드층이고, 구리인 경우 전기도금된 구리와는 상이한 미세구조를 갖는 스퍼터링 또는 무전해 도금된 구리에 의해 그 주위의 전기도금 구리(210B, 210B')로부터 구별될 수 있다. 그러나, 시드층(205)은, 먼저 부착될 수 있는 티탄, 텅스텐, 탄탈늄 또는 크롬의 언더라잉 부착층을 포함할 수 있다. 이러한 부착층은 전형적으로 0.04 미크론 내지 0.1 미크론의 두께이다.
도 5a, 5b를 참조할 때, 하나의 변형 방법에서, 제1 시드층은 제거되지 않고, 스텝(5o)에서 배리어층이 제거된 후, 포토레지스트의 제3층은 제1 시드층의 밑면 위로 침착된다. 따라서, 플로우챠트(5)에서, 제1 시드층을 제거하는 단계(l)와 제2 시드층을 도포하는 단계(p)가 없는 방법을 설명한다.
도 6e - 도 6n의 개략도와 도 6oa, 6ob의 플로우챠트를 참조할 때, 변형 제조 기술에서, 단계(6a) 내지 (6k)는 필요한 변경을 가하면 단계(4a) 내지 (4k)와 동일하고, 필요한 변경을 가하면 도 4e에서와 동일한 도 6e의 구조체를 제공한다.
시드층(406)을 제거하는 단계(4l) 대신, 유전체(416)는 시드층(406) 위로 간단하게 라미네이트되어 - 단계(6m), 도 6f에 도시된 구조체를 제공한다. 이후, 희생 기판(402)이 제거된 후 - 단계(6n), 예로써, 수산화 암모늄 또는 염화 구리와 같은 습윤 에칭액을 제1 절반 코어(410B) 및 비아(410A, 414)를 보호하는 배리어층(404)과 사용한다. 최종 구조체는 도 6g에 도시된다.
배리어층이 제거될 수 있어 - 단계(6o), 시드층(406)의 밑면이 노출된다.
이와 달리, 도 6h에 도시된 바와 같이, 단계(6o)에서의 배리어층의 제거 대신, 제2 시드층이 배리어층의 밑면에 침착될 수 있다 - 단계(6p). 시드층(406')은 스퍼터링, 무전해 도금, PVD 등을 사용하여 침착될 수 있다.
어느 한 방법을 사용하여, 포토레지스트의 제3층(408')이 도포될 수 있고 - 단계(6q), 패턴이 노출되어 현상되고 - 단계(6r), 구리(410A', 410B')는 패턴으로 전기도금된다 - 단계(6s). 최종 구조체는 도 6e에 도시된다. 포토레지스트의 제4층(412')는 그 위치 침착될 수 있고 - 단계(6t), 패턴이 그 안에 현상된다 - 단계(6u). 구리 비아 포스트(414')는 포토레지스트(412')에 패턴으로 침착될 수 있다 - 단계(6v). 최종 구조체를 도 6j에 도시한다.
포토레지스트(408', 412')는 박피될 수 있고 - 단계(6w), 코어(410B')의 제2 절반과 주위 요소(410B', 414')가 직립하여 남겨진다. [도 6k 참조]
제2 시드층(406'), 배리어층(404) 및 제1 시드층(406)은 에칭될 수 있고 - 단계(6x 및 6x2), 도 6l에 도시된 바와 같은 구조체가 얻어진다.
유전체(416')는 직립의 중앙 코어(410B') 및 주위 요소(410A', 414') 위로 라미네이트될 수 있어 - 단계(6y), 도 6m에 도시된 구조체가 제공된다. 이러한 구조체는 양 측면에서 얇아질 수 있어 - 단계(6z), 도 6n에 도시된 구조체가 제공된다.
부가층이 패턴 또는 패널 도금에 의해 일측면 또는 양측면에 빌드업될 수 있다. 따라서, 전기도금된 코어 구조체는 형성된 지지 구조체의 대칭 중앙으로 있을 필요가 없다.
도 7a, b의 플로우챠트를 참조할 때, 또 다른 변형 공정에서, 단계(a) 내지 (c) 사이에서 배리어층을 패널-도금하는 대신, 즉 단계(b) 대신, 배리어층은, 포토레지스트 현상 후 그리고 제1 절반 코어 전기도금 전에, 단계(f)에서 제1 포토-레지스트층으로 패턴도금될 수 있다. 제2 시드층은 희생 기판을 제거한 후 (단계n) 그리고 포토레지스트의 제3층을 도포하기 전 침착된다 (단계p). 이러한 실시예에서, 패턴 도금된 배리어층은 일반적으로 박피되지 않고 대신 금속 코어의 2개의 섹션을 분리하는 층으로서 포함될 수 있다.
모든 실시예에서, 포토레지스트의 제3층에서의 패턴이 제1층에서의 패턴과 적절하게 정렬되지 않은 경우, 중앙 코어의 2개의 섹션들 사이에 약간의 오정렬이 있을 수 있어, 중앙 코어의 하나 이상의 에지를 따라 작지만 두드러진 계단이 제공된다. 시드층의 미세구조는 도금된 코어 섹션에서와는 약간 상이하지만, 절단은 연성 구리를 문지르기 때문에, 이러한 차이를 식별하기 어려울 수 있다. 부착층이 사용되는 경우 또는 배리어층이 남겨지거나 또는 흔적이 남는 경우, 2개의 섹션들 사이의 접합부를 따라 어떠한 구리 금속도 측정할 수 없다.
도 8에서, 본 발명의 일 실시예에 따른 다층 전자 상호접속 지지 구조체(800)를 도시한다. 다층 전자 상호접속 지지 구조체(800)는 코어(824)를 갖는 중앙 영역(822)을 포함하고 선택적으로 구리의 시드층일 수 있는 중앙층(805) 주위의 2개의 전기도금층(810B, 810B')으로 구성되는 것을 특징으로 하고, 티탄, 탄탈늄, 텅스텐 또는 크롬과 같은 부착 금속층 그리고/또는 니켈, 금, 금층에 후속하는 니켈층, 니켈층에 후속하는 금층, 주석, 납, 납층에 후속하는 주석층, 주석-납 합금, 주석 은 합금과 같은 배리어층을 선택적으로 더 포함할 수 있다. 칩(826)은 예로써, 열도전성 부착제(844)로 또는 납땜에 의해 단자 패드(828)에 부착될 수 있다. 한 개 그리고 바람직하게는 한 개보다 많은 측면에 주변부 주위에서 비아 및 피쳐층으로 구성된 종래의 구조체(830, 832)는 예로써, 와이어 본딩(834)을 사용하여 칩(826)에 전기 접속을 위해 제공될 수 있다.
스퍼터링 또는 무전해 도금될 수 있는 시드층이 유전체 상에 전기도금될 필요가 있더라도, 간단화를 위해 층(805)과는 별도로 부착층이 사용될 수도 있으며, 이러한 것은 도 8에 도시하지 않는다.
단자 패드(828)는 패드 및 비아의 종래 구조체(838)에 의해 중앙 코어(824)에 결합될 수 있고, 코어(824)는, 추가의 종래 구조의 비아(840)에 의해, 히트 싱크에 접속될 수 있거나 또는 이와 달리 냉각될 수 있는 하부 패드(842)에 결합될 수 있다. 따라서, 단자 패드(828) 및 중앙 코어(824)가 전자 접속 기능을 제공하지 않더라도, 그럼에도 불구하고 칩(826)을 냉각하는 열전도 기능을 제공하고 기계적 지지부를 제공할 수 있다.
도 8에 도시된 바와 같은 비아 포스트의 상호접속 스택에 의해 금속 코어를 통한 칩 또는 장치로부터의 방열성을 강화하기 위한 코어식 전자 지지 구조체의 능력은 자체의 기판의 z축을 통해서 뿐만 아니라 그리고 중앙 금속 코어의 비교적 큰 금속 매스에 의해 조력된 XY 평면을 통해서 이루어진다.
이 기술 분야의 숙련자는 상기 특별히 도시하고 설명한 것으로 본 발명이 제한되는 것은 아니라는 점을 알아야 한다. 본 발명의 범위는 첨부된 청구범위로 한정되며, 상술한 다양한 특징의 조합 및 서브 조합과 수정 및 변경예도 포함할 수 있다는 점은 이 기술 분야의 숙련자가 상기 설명을 읽을 때 알 수 있다.
청구범위에서, 단어 "포함하다"와, "포함하다", "포함하는" 등과 같은 변형예는 나열된 구성요소가 포함되지만 다른 구성요소를 배재하는 것은 아니라는 점을 나타낸다

Claims (8)

  1. ● 희생 기판을 습득하는 단계와,
    ● 상기 희생 기판 상에 에칭액 저항 전기 도전성 배리어층을 침착시키는 단계와,
    ● 상기 배리어층 위로 제1 절반 코어 및 주위 피쳐를 제조하는 단계와,
    ● 상기 제1 절반 코어 및 주위 피쳐 이상으로 비아 포스트를 제조하는 단계와,
    ● 상기 제1 절반 코어, 주위 피쳐 및 비아 포스트 위로 제1 유전체층을 라미네이트하는 단계와,
    ● 상기 희생 기판을 에칭 제거하는 단계와,
    ● 상기 희생 기판에 에칭 제거됨에 따라 노출된 상기 배리어층 이면에 전기도금에 의해 제2 절반 코어 및 주위 피쳐를 제조하는 단계와,
    ● 비아 포스트를 상기 제2 절반 코어 이상으로 연장시키는 단계와,
    ● 상기 제2 절반 코어, 주위 피쳐 및 비아 포스트 위로 유전체층을 라미네이트하는 단계와,
    ● 비아 포스트의 단부를 노출시키도록 양측면 상의 유전체를 얇게하는 단계를 포함하는 일체식 평면 금속 코어를 갖는 다층 전자 구조체의 제조 공정.
  2. (a) 희생 기판을 습득하는 단계와,
    (c) 상기 희생 기판 상에 제1 시드층을 도포하는 단계와,
    (d) 상기 제1 시드층 상에 포토레지스트의 제1층을 도포하는 단계와,
    (e) 상기 제1층을 노출 현상하여 제1 절반 코어 및 주위 피쳐를 형성할 수 있는 패턴을 형성하는 단계와,
    (g) 제1 절반 코어 및 주위 피쳐를 제1 패턴으로 전기도금하는 단계와,
    (h) 상기 제1층 위로 포토레지스트의 제2층을 도포하는 단계와,
    (i) 상기 제2층을 노출 현상하여 비아 포스트를 형성할 수 있는 패턴을 형성하는 단계와,
    (j) 비아 포스트를 제조하도록 금속층을 패턴 도금하는 단계와,
    (k) 포토레지스트의 제1층 및 제2층을 박피하는 단계와,
    (m) 상기 노출된 제1 절반 코어 및 비아 포스트 위로 제1 유전체층을 라미네이트하는 단계와,
    (n) 상기 희생 기판을 에칭 제거하는 단계와,
    (q) 희생 기판의 에칭 제거에 따라 노출된 제1 시드층의 이면에 포토레지스트의 제3층을 도포하는 단계와,
    (r) 상기 제3층을 노출 현상하여 제2 절반 코어 및 주위 피쳐를 형성할 수 있는 패턴을 형성하는 단계와,
    (s) 상기 제2 절반 코어 및 주위 피쳐를 패턴으로 도금하는 단계와,
    (t) 상기 제2 절반 코어 및 주위 피쳐 위로 포토레지스트의 제4층을 도포하는 단계와,
    (u) 상기 제4층을 노출 현상하여 비아 포스트의 패턴을 형성할 수 있는 패턴을 형성하는 단계와,
    (v) 상기 포토레지스트의 제4층에서 비아 포스트의 제4층을 패턴으로 도금하는 단계와,
    (w) 상기 포토레지스트의 제3 및 제4층을 박피하여 제2 절반 코어, 주위 피쳐 및 비아 포스트를 노출시키는 단계와,
    (x) 상기 제1 시드층의 노출된 부분을 에칭 제거하는 단계와,
    (y) 상기 제2 절반 코어, 피쳐 및 주위 비아 포스트 위로 제2 유전체층을 라미네이트하는 단계와,
    (z) 비아 포스트의 단부를 노출시키도록 상기 제1 및 제2 유전체층을 얇게하는 단계를 포함하는, 제조 공정.
  3. 제2항에 있어서, (b) 배리어층을 패널 도금하는 단계와,
    (o) 상기 배리어층을 제거하는 단계를 더 포함하는, 제조 공정.
  4. 제2항에 있어서, (p) 상기 희생층의 에칭 제거에 의해 노출된 제1 시드층의 이면에 제2 시드층을 도포하는 단계를 더 포함하는, 제조 공정.
  5. 제2항에 있어서, 단계 (x)는 상기 배리어층 및 상기 제1 시드층의 노출된 부분을 에칭 제거하는 단계 (x2)를 더 포함하는, 제조 공정.
  6. 제2항에 있어서, 배리어층을 패턴 도금하는 단계(f)를 더 포함하는, 제조 공정.
  7. 제2항에 있어서, 적어도 하나의 측면에 부가층을 빌드업하는 단계를 더 포함하는, 제조 공정.
  8. 제2항에 있어서, 상기 평면 금속 코어는 전체적으로 캡슐화되는, 제조 공정.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3011979A1 (fr) * 2013-10-15 2015-04-17 St Microelectronics Grenoble 2 Dispositif electronique a puce de circuits integres et systeme electronique
JP2015156451A (ja) * 2014-02-21 2015-08-27 株式会社デンソー 電子装置
CN105321898A (zh) * 2014-06-03 2016-02-10 住友电木株式会社 金属基座安装基板以及金属基座安装基板安装部件
US9978686B1 (en) 2016-02-19 2018-05-22 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Interconnection of semiconductor devices in extreme environment microelectronic integrated circuit chips
EP3290399B1 (en) 2016-08-29 2022-03-02 Infineon Technologies AG Method for producing a metal-ceramic substrate with a least one via
CN106898594A (zh) * 2017-02-28 2017-06-27 美的智慧家居科技有限公司 用于无线保真系统级封装芯片的基板及其形成方法
US10340251B2 (en) 2017-04-26 2019-07-02 Nxp Usa, Inc. Method for making an electronic component package
US11380609B2 (en) * 2018-05-21 2022-07-05 Intel Corporation Microelectronic assemblies having conductive structures with different thicknesses on a core substrate
CN111741592B (zh) * 2020-06-17 2021-09-21 珠海越亚半导体股份有限公司 多层基板及其制作方法
CN116111309B (zh) * 2023-02-20 2024-05-03 中国电子科技集团公司第三十八研究所 微同轴功分器结构的晶圆级制备方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE789715A (fr) * 1971-10-08 1973-02-01 Yates Industries Traitement de feuilles de cuivre en plusieurs couches
US5142775A (en) * 1990-10-30 1992-09-01 International Business Machines Corporation Bondable via
JP2002332544A (ja) * 2001-05-08 2002-11-22 Hitachi Metals Ltd メタルコア基板用金属板およびその製造方法およびそれを用いたメタルコア基板、ビルドアップ基板
JP2004087623A (ja) * 2002-08-23 2004-03-18 Ngk Spark Plug Co Ltd 位置合わせ構造を有する配線基板及びその製造方法
US7402758B2 (en) * 2003-10-09 2008-07-22 Qualcomm Incorporated Telescoping blind via in three-layer core
US7230187B2 (en) * 2003-12-22 2007-06-12 Nokia Corporation Printed wire board and associated mobile terminal
CN101848597A (zh) * 2004-02-04 2010-09-29 揖斐电株式会社 多层印刷电路板
IL171378A (en) * 2005-10-11 2010-11-30 Dror Hurwitz Integrated circuit support structures and the fabrication thereof
JP2007115809A (ja) * 2005-10-19 2007-05-10 Ngk Spark Plug Co Ltd 配線基板
KR101049390B1 (ko) * 2005-12-16 2011-07-14 이비덴 가부시키가이샤 다층 프린트 배선판 및 그 제조 방법
IL175011A (en) 2006-04-20 2011-09-27 Amitech Ltd Coreless cavity substrates for chip packaging and their fabrication
US7682972B2 (en) * 2006-06-01 2010-03-23 Amitec-Advanced Multilayer Interconnect Technoloiges Ltd. Advanced multilayer coreless support structures and method for their fabrication
JP2008112987A (ja) * 2006-10-04 2008-05-15 Ngk Spark Plug Co Ltd 配線基板
JP5144222B2 (ja) * 2007-11-14 2013-02-13 新光電気工業株式会社 配線基板及びその製造方法
KR20090061504A (ko) * 2007-12-11 2009-06-16 삼성전기주식회사 양면 비대칭형 ｆｃｂ 기판 및 그 제조방법
US8154013B2 (en) * 2008-11-19 2012-04-10 Xerox Corporation Organic thin-film transistors
KR101044200B1 (ko) * 2009-09-25 2011-06-28 삼성전기주식회사 리지드-플렉서블 회로기판 및 그 제조방법
KR101044127B1 (ko) * 2009-11-16 2011-06-28 삼성전기주식회사 방열기판 및 그 제조방법
KR101077340B1 (ko) * 2009-12-15 2011-10-26 삼성전기주식회사 기판 제조용 캐리어 부재 및 이를 이용한 기판의 제조방법

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