KR20140134243A - 일체식 패러데이 실딩을 갖는 ic 지지 구조체 - Google Patents

일체식 패러데이 실딩을 갖는 ic 지지 구조체 Download PDF

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KR20140134243A
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Abstract

본 발명은, 유전체에 매립된 적어도 하나의 금속 구성요소를 포함하는 다층 전자 지지 구조체에 관한 것으로, 상기 적어도 하나의 금속 구성요소를 외부 전자기장의 간섭으로부터 실드하고, 상기 금속 구성요소로부터의 전자기 방사를 방지시키기 위해 적어도 하나의 패러데이 배리어를 포함한다.

Description

일체식 패러데이 실딩을 갖는 IC 지지 구조체{IC SUPPORT STRUCTURE WITH INTEGRAL FARADAY SHIELDING}
본 발명은 일체식 패러데이 배리어 및 케이지를 갖는 상호접속부와 같은 다층 전자 지지 구조체 및 이의 제조 방법을 관한 것이다.
보다 복잡한 전자 요소의 소형화에 대한 커지는 요구로 인해, 연산 및 통신 장치와 같은 가정용 전자 기기는 보다 집적화된다. 이러한 점은 다층 도전층의 고밀도를 갖는 IC 기판 및 IC 인터포져(interposer)와, 유전체에 의해 서로로부터 전기적으로 절연된 비아와 같은 지지 구조체에 대한 요구를 발생시켰다.
이러한 지지 구조체에 대해 통상적으로 요구되는 점은, 신뢰성과, 적절한 전기 성능, 얇음, 견고성, 평탄화, 양호한 방열성 및 경쟁력 있는 단가이다.
이들 요구사항을 달성하기 위한 다양한 접근법 중, 금속, 통상적으로 구리로 연속 충전하여 도금 기술에 의해 내부 침착되도록 가장 마지막 금속층까지 연속하여 놓여진 유전체 기판을 관통하는 구멍을 드릴링하는 데 레이저를 사용하여, 층들 사이에 상호접속 비아를 생성하는 제조 기술이 널리 실시되고 있다. 이러한 비아 생성을 위한 접근법은 종종 "드릴 앤 필(drill & fill)"로 언급되며, 이로 인해 생성된 비아를 "드릴드 앤 필드 비아(drilled & filled vias)"로 언급될 수 있다.
그러나, 상기 드릴드 앤 필드 비아 접근법에는 단점이 몇가지 있다.
각각의 비아가 별도로 드릴링되는 것이 요구되기 때문에, 생산량이 제한되고, 복잡해진 다중 비아 IC 기판 및 인터포져 제조 비용은 비싸진다.
큰 어레이에서, 드릴 앤 필 방법론에 의해 서로에 밀접한 근접부에서 상이한 크기 및 형상을 갖는 높은 품질의 비아를 고밀도로 생성하기 어렵다.
또한, 레이저로 드릴링된 비아는 유전체의 두께를 통해 내향하는 테이퍼 및 거친 측벽을 갖는다. 이러한 테이퍼는 비아의 효과적인 직경을 감소시킨다. 또한, 역으로, 특별히 극도로 작은 비아 직경에서 이전 도전체층에의 전기 접속에 영향을 미쳐 신뢰성이 쟁점화될 수도 있다.
측벽은 드릴링된 유전체가 폴리머 매트릭스 형태로 유리 또는 세라믹 섬유를 포함하는 합성 재료인 경우 특히 거칠며, 이러한 거침은 부가의 표유 인덕턴스(stray inductance)를 발생시킬 수 있다.
드릴링된 비아 구멍의 충전 공정은 통상적으로 구리 전기도금에 의해 달성된다. 금속 침착 기술은 비아의 상부에 작은 크레이터(crater)가 생성되는 딤플링이 결과로 나타날 수 있다. 이와 달리, 보유할 수 있는 것보다 많은 구리로 비아 채널이 충전되고 주변 재료 위로 돌출되는 돔형 상부면이 생성되는 과충전(overfill)이 결과로 나타날 수 있다. 딤플링 및 과충전 모두에는, 고밀도 기판 및 인터포져를 제조할 때 요구되는 것과 같이, 다른 것 위에 놓이는 방식으로 비아를 연속하여 적층시킬 때 문제점이 발생되는 경향이 있다.
또한, 큰 비아 채널은, 특히 인터포져 또는 IC 기판 설계의 동일한 상호접속층에서 작은 비아의 근접부에 있을 때, 균일하게 충전하기 어렵다.
레이저 드릴링은 둥근 비아 채널을 생성하는 데 최선이라는 점도 알아야 한다. 슬롯형 비아 채널은 레이저 밀링에 의해 제조될 수 있지만, 그럼에도 불구하고, '드릴 앤 필'에 의해 제조될 수 있는 기하학적 형상의 범위는 다소 제한된다. 드릴 앤 필에 의한 비아의 제조는 고비용이고, 비교적 비용면에서 효과적인 전기도금 공정을 이용하여 생성된 비아 채널에 구리로 균일하고 일정하게 충전하기는 어렵다.
허용가능한 크기 및 신뢰성의 범위가 시간에 지남에 따라 개선되었음에도, 상술한 단점은 드릴 앤 필 기술의 본질적인 문제이며, 가능한 비아 크기의 범위를 제한할 것으로 예상된다.
드릴 앤 필 접근법의 많은 단점을 극복하기 위한 대체 해법으로는, "패턴 도금"으로 공지되어 있는 기술을 사용하여 포토-레지스트에 생성된 패턴으로 구리 또는 다른 금속을 침착시킴으로써 비아를 제조하는 것이다.
패턴 도금에서, 시드층이 우선 침착된다. 이후, 포토-레지스트층이 시드층 위에 배치되고 연속하여 시드층을 노출시키는 트렌치(trench)를 형성하도록 선택적으로 제거되는 패턴을 생성하도록 현상된다. 구리를 포토-레지스트의 트렌치로 침착시킴으로써 비아 포스트(post)가 생성된다. 이후, 나머지 포토-레지스트는 제거되고, 시드층이 에칭되고, 전형적으로 폴리머 침습 유리 섬유 매트(mat)인 유전체가 비아 포스트를 둘러싸도록 그 위와 주위에 적층된다. 이후, 유전체의 일부를 제거하고 비아 포스트의 상부를 노출시켜 다음 금속층을 빌드업하는 것을 허용하기 위해, 그라인딩, 연마 및 화학 기계적 연마와 같은 다양한 기술 및 공정이 최종면을 얇게 하여 평탄화하는 데 사용될 수 있다. 양호한 다층 구조를 빌드업하기 위한 공정을 반복함으로써 금속 컨덕터 및 비아 포스트의 연속층이 그 위에 침착될 수 있다.
이후 "패널 도금"으로서 언급된 밀접한 관련 기술 외의 대체 방법에서, 금속 또는 합금의 연속층이 기판 상에 적층된다. 포토-레지스트층이 연속층의 상부에 놓여지고 그 안에 패턴이 현상된다. 현상된 포토 레지스트의 패턴이 박피되어 이후 에칭될 수 있는 아래의 금속을 선택적으로 노출시킨다. 현상되지 않은 포토레지스트는 언더라잉 금속이 에칭되는 것을 보호하여 직립 피쳐(feature) 및 비아의 패턴을 남긴다.
현상되지 않은 포토-레지스트가 박피된 후, 폴리머 침습 유리 섬유와 같은 유전체가 직립 구리 피쳐 및/또는 비아 포스트 주위와 그 위에 적층될 수 있다.
상술한 바와 같은 패턴 도금 또는 패널 도금 방법론에 의해 생성된 비아층은 통상적으로 비아 포스트층 및 피쳐층(feature layer)으로 공지된다. 구리가 양 층을 위한 금속으로 바람직하다.
마이크로 전자 공학 발전의 일반적인 경향은 보다 작고 얇고 경량이고 높은 신뢰성을 갖는 파워풀한 제품의 제조 방향으로 향한다. 두꺼운 코어식 상호접속부의 사용은 극도로 얇은 제품이 달성되는 것을 방해한다. 상호접속 IC 기판 또는 인터포져에서 보다 고밀도의 구조를 생성하기 위해, 보다 작은 접속부의 보다 많은 층이 요구된다. 실제로, 종종 서로의 상부에 구성 요소를 적층시키는 것이 바람직하다.
도금되는 경우, 라미네이트식 구조체는 구리 또는 다른 적절한 희생 기판에 적층되고, 상기 기판은 독립식 코어리스 라미너 구조를 남기고 에칭될 수 있다. 또한, 희생 기판에 미리 부착된 측면 상에 추가의 층이 적층될 수 있어, 휘어짐을 최소화하여 평탄화의 달성에 조력하는 2측면 빌드업이 가능해진다.
고밀도 상호접속부를 제조하기 위한 하나의 탄력적인 기술은 유전체 매트릭스에 금속 비아 또는 피쳐로 구성된 패널 도금 다층 구조 또는 패턴을 빌드업하는 것이다. 금속은 구리일 수 있고, 유전체는 섬유 강화 폴리머일 수 있다. 전형적으로, 예로써 폴리이미드와 같이 높은 유리 천이 온도(Tg)를 갖는 폴리머가 사용된다. 이러한 상호접속부는 코어식 또는 코어리스식일 수 있고, 요소를 적층하기 위한 공동을 포함할 수 있다. 이들은 홀수 또는 짝수의 층을 가질 수 있다. 아미텍-어드밴스드 멀티레이어 인터커넥트 테크놀로지 엘티디.(Amitec-Advanced Multilayer Interconnect Technologies Ltd.)에 허여된 이전 특허에는 허용 가능한 기술이 기재되어 있다.
예로써, 후르비츠(Hurwitz) 등에게 허여된 미국 특허 제7,682,972호(발명의 명칭 : 개선된 다층 코어리스 지지 구조체 및 그 제조 방법)에는 우수한 전자 지지 구조체의 구축에서의 전구체로서 사용하기 위한 유전체 내에 비아 어레이를 구비하는 독립 멤브레인의 제조 방법이 기재되어 있다. 이러한 방법은 희생 캐리어 상에 둘라싸여진 유전체에 도전성 비아의 멤브레인을 제조하는 단계와, 독립식 적층 어레이를 형성하도록 멤브레인을 희생 기판으로부터 탈거하는 단계를 포함한다. 이러한 독립 멤브레인을 베이스로 하는 전자 기판은 비아를 종결한 이후 적층된 어레이를 얇게 하고 평탄화함으로써 형성될 수 있다. 상기 특허의 내용은 본 명세서 전반에 걸쳐 참조한다.
후르비츠에게 허여된 미국 특허 제7,669,320호(발명의 명칭 : 칩 패키징용 코어리스 공동 기판 및 그 제조 방법)에는 제2 IC 다이에 직렬로 접속된 제1 IC 다이를 지지하기 위한 IC 지지체 제조용 방법이 기재되어 있으며, 상기 IC 지지체는 주위와 절연된 상태의 구리 피쳐 및 비아의 교대층의 적층체를 포함하고, 제1 IC 다이는 IC 지지체에 접착가능하고, 제2 IC 칩은 IC 지지체 내측의 공동 내에 접착 가능하고, 상기 공동은 구리 베이스를 에칭하고 빌드업된 구리를 선택적으로 에칭함으로써 형성된다. 상기 특허의 내용은 본 명세서에서 참조한다.
후르비츠에게 허여된 미국 특허 제7,635,641호(발명의 명칭 : 집적 회로 지지체 구조체 및 그 제조 방법)에는, (A) 제1 베이스층을 선택하는 단계와, (B) 제1 베이스층 상에 제1 부착 에칭액 저항 베리어층을 침착하는 단계와, (C) 교대식 도전층 및 절연층의 제1 절반 스택을 빌드업하는 단계로서, 상기 도전층은 절연층을 통해 비아에 접속되는 단계와, (D) 상기 제1 절반 스택 상에 제2 베이스층을 도포하는 단계와, (E) 제2 베이스층에 포토-레지스트의 보호막을 도포하는 단계와, (F) 제1 베이스층을 에칭하는 단계와, (G) 포토-레지스트의 보호막을 제거하는 단계와, (H) 제1 에칭액 저항 베리어층을 제거하는 단계와, (I) 교대식 도전층 및 절연층의 제2 절반 스택을 빌드업하는 단계로서, 상기 도전층은 절연층을 통해 비아에 접속되고 상기 제2 절반 스택은 제1 절반 스택에 사실상 대칭으로 놓여지는 단계와, (J) 교대식 도전층 및 절연층의 제2 절반 스택 상에 절연층을 도포하는 단계와, (K) 제2 베이스층을 제거하는 단계와, (L) 스택의 외부면 상의 비아의 노출 단부를 노출시키고 종결부를 적용함으로써 상기 기판을 종결하는 단계를 포함하는 전자 기판 제조 방법이 기재되어 있다. 상기 특허의 내용은 본 명세서에서 참조한다.
본 발명의 제1 태양은 유전체에 매립된 적어도 하나의 기능식 금속 구성요소를 포함하는 다층 전자 지지 구조체에 관한 것으로, 상기 다층 전자 지지 구조체는 상기 적어도 하나의 기능식 금속 구성요소를 외부 전자기장의 간섭으로부터 실드하고, 상기 금속 구성요소로부터의 전자기 방사를 방지시키기 위해 상기 유전체 내에 적어도 하나의 패러데이 배리어를 더 포함한다.
몇몇 실시예에서, 상기 적어도 하나의 기능식 금속 구성요소는 신호 캐리어를 포함한다.
몇몇 실시예에서, 상기 적어도 하나의 기능식 금속 구성요소는 구리를 포함한다.
몇몇 실시예에서, 상기 적어도 하나의 기능식 금속 구성요소는 위아래의 인접 피쳐층을 링크시키는 접속 비아를 더 포함하는 비아층에 위치된다.
몇몇 실시예에서, 상기 적어도 하나의 기능식 금속 구성요소는 스퍼터링 시드층, 전기도금 금속층 및 스퍼터링 또는 무전해 도금 시드층 위로 침착된 전기도금 금속층으로 구성된 그룹으로부터 선택된 언더라잉층을 더 포함한다.
몇몇 실시예에서, 상기 적어도 하나의 기능식 금속 구성요소는 스퍼터링 시드층, 전기도금 금속층 및 스퍼터링 또는 무전해 도금 시드층 위로 침착된 전기도금 금속층으로 구성된 그룹으로부터 선택된 오버라잉층을 더 포함한다.
몇몇 실시예에서, 상기 적어도 하나의 기능식 금속 구성요소는 회로를 포함한다.
몇몇 실시예에서, 상기 적어도 하나의 패러데이 배리어는, 상기 적어도 하나의 금속 구성요소 상의 상부 금속층과, 상기 적어도 하나의 금속 구성요소 아래의 하부 금속층을 포함한다.
몇몇 실시예에서, 상기 적어도 하나의 패러데이 배리어는, 패러데이 케이지를 제공하도록 비아 포스트의 열에 의해 상기 상부 및 하부 금속층에 결합된 적어도 하나의 금속 구성요소의 각각의 측면 상의 요소를 더 포함한다.
몇몇 실시예에서, 상기 비아 포스트의 열은 연속적이다.
몇몇 실시예에서, 상기 비아 포스트의 열은 불연속적이다.
몇몇 실시예에서, 상기 적어도 하나의 패러데이 배리어는 구리를 포함한다.
전형적으로, 상기 유전체는 폴리머를 포함한다.
몇몇 실시예에서, 상기 유전체는 세라믹 또는 유리를 더 포함한다.
몇몇 실시예에서, 상기 폴리머는 폴리이미드, 에폭시, 비스메일이미드, 트리아진 및 이들의 혼합물 중 적어도 하나를 포함한다.
몇몇 실시예에서, 상기 유전체는 유리 섬유를 더 포함한다.
몇몇 실시예에서, 상기 유전체는 세라믹 입자 필러를 더 포함한다.
본 발명의 제2 태양은 상기 제1 태양의 다층 전자 지지 구조체를 제조하는 방법에 관한 것으로,
(a) 연속 금속 그라운드면을 갖는 상부층을 구비한 기판을 습득하는 단계와,
(b) 상기 연속 금속 그라운드면 위로 포토레지스트의 제1층을 도포하는 단계와,
(c) 상기 포토레지스트의 제1층을 현상하여 금속 비아의 한 쌍의 하부열을 형성할 수 있는 패턴을 형성하는 단계와,
(d) 상기 포토레지스트의 제1층에 형성된 패턴으로 상기 금속 비아의 한 쌍의 하부열을 도금하는 단계와,
(e) 상기 포토레지스트의 제1층을 박피하는 단계와,
(f) 상기 금속 비아의 한 쌍의 하부열 위로 유전체의 제1층을 라미네이트하는 단계와,
(g) 상기 금속 비아의 한 쌍의 하부열의 단부를 노출시키도록 상기 유전체의 제1층을 얇게 하는 단계와,
(h) 상기 유전체의 제1층 위로 제1 금속 시드층을 침착시키는 단계와,
(i) 상기 제1 금속 시드층 위로 포토레지스트의 제2층을 도포하는 단계와,
(j) 상기 포토레지스트의 제2층을 노출시켜 현상하여, 양측면에 금속 요소 및 인접 패러데이 배리어를 형성할 수 있는 패턴을 형성하는 단계와,
(k) 패턴 도금에 의해 상기 금속 요소 및 인접 패러데이 배리어를 함께 제조하는 단계와,
(l) 상기 포토레지스트의 제2층을 박피하는 단계와,
(m) 포토레지스트의 제3층을 도포하는 단계와,
(n) 상기 포토레지스트의 제3층을 노출시켜 현상하여, 비아 포스트의 상부열을 형성할 수 있는 제3 패턴을 형성하는 단계와,
(o) 상기 제3 패턴으로 상기 비아 포스트의 상부열을 도금하는 단계와,
(p) 상기 포토레지스트의 제3층을 박피하는 단계와,
(q) 상기 포토레지스트의 제3층의 박피로 인해 노출된 시드층의 일부를 제거하는 단계와,
(r) 상기 비아 포스트의 상부열 위로 유전체층을 라미네이트하는 단계와,
(s) 상기 비아 포스트의 상부열의 단부를 노출시키도록 상기 유전체를 얇게 하는 단계와,
(t) 상기 노출된 단부 위로 금속의 상부층을 침착시키는 단계를 포함한다.
몇몇 실시예에서, 상기 금속의 상부층은 금속 시드층을 포함한다.
몇몇 실시예에서, 상기 금속의 상부층은 전기도금에 의해 침착된 금속층을 더 포함한다.
몇몇 실시예에서, 상기 단계 (h) 내지 (s)는 보다 복잡한 실드 구조체를 빌드업하기 위한 반복된다.
미크론 또는 ㎛의 용어는 마이크로미터, 또는 10-6 m를 언급한다.
본 발명을 보다 잘 이해하기 위해 그리고 어떻게 효과적으로 진행되는 지를 도시하기 위해, 첨부도면에 순수 예시를 목적으로 도면부호를 도시한다.
이제, 상세하게 도면을 참고하여, 도시된 상세한 점은 본 발명의 양호한 실시예의 예시적 설명을 목적으로 하는 일예이며, 본 발명의 원리 및 개념의 설명이 가장 유용하게 신속하게 이해될 수 있도록 제공되는 것이다. 이와 관련하여, 본 발명의 기본적 이해를 위해 필요한 것 이상으로 상세하게 본 발명의 구조적 상세함을 도시하지 않았으며, 발명의 설명은 이 기술 분야의 숙련자에게는 본 발명의 몇몇 형태가 실제로 어떻게 구현될 수 있는지 알 수 있게 작성된 도면을 참조하여 이루어진다.
도 1은 종래 기술의 다층 전자 지지 구조체의 간단화된 단면도이다.
도 2는 패러데이 케이지에 의해 보호되는 제1 구성요소를 통한 단면도이다.
도 3은 패러데이 케이지에 의해 보호되는 제3층 회로를 통한 단면도이다.
도 4는 패러데이 케이지에 의해 보호되는 3개층 도전성 피쳐를 통한 단면도이다.
도 5는 도 2의 구조체를 제조하기 위한 하나의 제조 기술을 도시한 플로우챠트이다.
도 6은 제2 제조 기술을 도시한 플로우챠트이다.
많은 도면에서 유사한 구성 요소에 대해서는 유사한 도면 부호로 나타낸다.
이하의 설명에서, 유전체 매트릭스 형태의 금속 비아로 구성된 지지 구조체, 특히 폴리이미드 또는 에폭시 또는 BT(비스메일이미드/트리아진) 또는 이들의 혼합물과 같이 유리 섬유 강화된 폴리머 매트릭스 형태의 구리 비아 포스트가 고려된다.
도 1은 종래 기술의 다층 전자 지지 구조체의 간단화된 단면도이다. 종래 기술의 다층 전자 지지 구조체(100)는 개별층들을 절연시키는 유전체(110, 112, 114, 116)의 층에 의해 분리된 구성요소 또는 피쳐(108)의 기능층(102, 104, 106)을 포함한다. 유전체층을 통한 비아(118)는 인접한 기능 또는 피쳐층 사이의 전기 접속부를 제공한다. 따라서, 피쳐층(102, 104, 106)은 일반적으로 X-Y 평면에서 층 내에 놓여진 피쳐(108)와, 유전체층(110, 112, 114, 116)을 가로질러 전류를 도전시키는 비아(118)를 포함한다. 비아(118)는 최소의 인덕턴스를 갖도록 설계되며, 그들 사이에 최소의 커패시턴스를 갖도록 충분하게 분리된다.
일반적으로, 상호접속부 또는 다른 기판의 비아 및 피쳐는 간섭을 방지하도록 유전체에 의해 분리된다. 그러나, 때때로 상술한 바와 같이 상호접속부 또는 다른 기판 내의 비아 및 다른 도전성 또는 기능식 구조체는 무선 주파수(RF) 또는 다른 전자-자기 간섭(RFI/EMI)에 민감할 수 있어 전기 신호 쇠약 및/또는 노이즈가 발생할 수 있다.
잘 확립된 바와 같이, 전자기 실드는 일반적으로 패러데이 배리어로 공지된 도전성 배리어 실드로 컨덕터, 비아 및 구조체를 보호함으로써 달성될 수 있다. 패러데이 케이지는 그 안에 둘러싸여진 도관 또는 구성요소의 인덕턴스 및 유도 전류로부터의 보호를 제공하는 패러데이 배리어로부터 생성된 3차원 구조체이다.
도 2에서, 중앙 컨덕터(201)를 갖고 기판의 유전체(202)에 매립된 구조체가 하부 도전판(203)과, 상부 도전판(205)과, 중앙 컨덕터(201)와 동일한 층의 좌우측 패드(207, 208)와, 하부 및 상부 도전판(203, 205)에 패드(207, 208)를 연결시키는 컨덕터 비아(204, 206, 209, 210)에 의해 전자기적으로 차폐된다.
이 기술 분야의 숙련자들이 알 수 있는 바와 같이, 컨덕터(201) 주위에 생성된 패러데이 케이지(200)는 모든 측면 상에서 완벽하게 둘러싸여질 필요는 없고, 주위 비아 컨덕터(204, 206, 209, 210)는 완벽하게 연속적인 구조체일 필요는 없지만, 패드(207, 208)를 통해 전기 접속된 상태로 서로로부터 분리된 분리 비아 포스트일 수 있다. 따라서, 비아 컨덕터(204, 206, 209, 210)는 본 명세서에서 참고하고 후르비츠 등에게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 기재된 바와 같이 비아 포스트 방법을 사용하여 제조될 수 있다. 이와 달리, 연속 장형 비아의 전기도금 가능성의 이점을 취하여, 비아 컨덕터(204, 206, 209, 210)는 연속 선형 비아일 수 있고, 그 단면이 도시되어 있다.
도 3에서, 도2에 나타낸 것과 유사한 구조체가 도시된다. 이러한 기판 구조체에서, 다양한 컨덕터(301, 302, 303, 304, 305, 306, 307, 308)은 모두 유전체(302)에 매립된 비아 구조체(310, 311, 312)에 의해 접속된 3층 서브 회로를 형성하고, 폐쇄된 회로(350)용 RFI/EMI 보호부를 제공하는 주위 패러데이 케이지(300)를 형성하도록 비아 컨덕터(307B, 307D, 308B, 308D), 이와 관련된 패드(307A, 307C, 307E, 308A, 308C, 308E) 및 바닥과 상부 금속 평면(303, 305)으로 둘러싸여질 수 있는 기판의 소정 영역 내의 하나 또는 몇 개의 전기 회로일 수 있는 회로도(350)를 형성한다.
이 기술 분야의 숙련자는, 도 2 및 도 3의 실시예는 단지 예시를 목적으로 제조된 간단화된 실시예이고, 패러데이 케이지에 의해 보호되는 회로도 RFI/EMI는 특정 개수의 층 또는 기판 내에 위치된 소정의 회로도로 제한되는 것을 아니라는 점을 알 수 있다.
컨덕터 비아 및 그와 관련된 패드에 의해 그리고 상부와 하부 금속 평면에 의해 제공된 패러데이 실드는 예로써, 디지털 섹션으로부터 아날로그를 격리시키고, 노이즈를 방지하도록 디지털 회로로부터 RF 회로를 분리하거나 또는 방사로부터 전체 기판을 절연시키는 것과 같이 다른 섹션으로부터 기판 내의 소정 섹션을 분리시키는 데 사용될 수 있다.
도 4에서, 바닥 컨덕터 라인(411) 및 상부 컨덕터 라인(413)은 유전체(418)에 매립된 RFI/EMI 실드 도전성 피쳐(410)를 생성하도록 비아 컨덕터(412)에 의해 상호접속될 수 있고, RFI/EMI 측 보호를 위해 또한 비아 컨덕터(408B) 및 이의 상호접속 패드(408A, 408C)에 의해, 비아 컨덕터(407B) 및 이의 상호접속 패드(407A, 407C)에 의해 측면 상에 그리고 상부와 하부 RFI/EMI 보호용 상부와 하부 금속 평면(403, 405)에 의해 나타내어지는 패러데이 케이지(450)에 의해 둘러싸여진다.
상호접속 상부와 하부 패드(411, 413)의 RFI/EMI 보호 피쳐(410)가 도 2의 금속 컨덕터(201)와 비교할 때 현저하게 낮은 DC 저항을 가져 분배 시 전기 설계자에게 부가의 융통성을 제공하고 집적 회로(IC) 내의 민감한 드라이버가 작동 중에 필수적인 실드 전류를 전달하기 때문에, 도 4에 도시된 '비아 컨덕터'(412)는 도 2에 도시된 피쳐(201) 이상의 현저한 개선점을 제공한다.
바닥 컨덕터 패드(407A, 411, 408A)는 대략 미크론까지의 두께를 갖는 시드층과 같은 매우 얇은 도전층일 수 있고, 스퍼터링 또는 무전해 도금에 의해 침착될 수 있다는 점을 알아야 한다. 후르비츠 등에게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호의 패턴 도금 비아 포스트 프로세스 플로우에서 설명한 바와 같이, 바닥 컨덕터 패드(407A, 411, 408A)만이 비아 컨덕터(407B, 412, 408B)가 기판의 다른 위치에서가 아닌 동일층에서 다른 컨덕터 및 비아 포스트(도시 생략)와 함께 패턴 전기 도금되는 것을 허용하기 위한 목적을 이루기 위한 기능을 한다.
상호접속된 컨덕터 패드(407C, 413, 408C)는 기판에서 예로써, 후르비츠 등에게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 기재된 패턴 도금 프로세스를 사용함으로써 동일하거나 또는 연속한 층에서 다른 컨덕터 또는 비아(도시 생략)가 빌드되는 것을 허용하도록 시드층으로써 기능하기에 충분하게 두꺼울 필요가 있다는 점을 더 알아야 한다. 따라서, 상부 상호접속 컨덕터 패드(407C, 413, 408C)는 대략 1 미크론의 두께에 도달할 수 있고, 스퍼터링 또는 무전해 도금에 의해 침착될 수 있다.
또한, 모든 패드 쌍(407A/407C, 408A/408C 및 412)은 대응하는 '비아 컨덕터'(407B, 408B, 412)와 가능한 한 근접한 치수를 가질 수 있다.
다양한 실시예에서, 상부와 하부열의 비아 포스트는 유전체에 의해 서로로부터 분리된 불연속 비아 포스트일 수 있고, 드릴 앤 필 기술에 의해 제조가능한 사실상 원통형 비아일 수 있다. 패턴 또는 패널 도금법을 사용하여, 비아 포스트는 둥글 필요는 없으며 예로써 사각형 또는 직사각형일 수 있고, 데이터 라인과 평행하게 연장되는 연속 스트립일 수 있다.
몇몇 실시예에서, 금속 구성요소 및 주위 패러데이 케이지는 구리로 제조될 수 있다.
유전체는 폴리이미드, 에폭시, 비스메일이미드, 트리아진 및 이들의 혼합물과 같은 폴리머일 수 있다.
전형적으로, 유전체는 유리 강화 섬유 및 세라믹 입자 필러와 같은 세라믹 또는 유리를 더 포함한다.
유전체는 예로써, 수지에 침습된 직물 섬유 매트를 구성하는 프레-프레그일 수 있다.
도 5에서는, 도 2에 도시된 바와 같이 패러데이 케이지를 구비한 다층 전자 지지 구조체를 제조하기 위한 하나의 방법이, 연속 금속 그라운드 평면을 갖는 상부면을 구비한 기판을 습득하는 단계 - 단계(a)를 포함한다. 포토레지스트의 제1층은 연속 그라운드 평면 위로 도포되고 - 단계(b), 포토레지스트의 제1층은 현상되어, 구리 비아의 한 쌍의 하부열을 형성할 수 있는 패턴으로 현상된다 - 단계(c). 이후, 상기 포토레지스트의 제1층에 형성된 패턴에 금속 비아의 하부열이 도금된다 - 단계(d). 포토레지스트는 박피되고 - 단계(e), 유전체의 제1층은 전형적으로 프레-프레그를 도포하여 경화시킴으로써 라미네이트된다 - 단계(f). 유전체의 제1층은 금속 비아의 하부열의 단부를 노출시키도록 얇게된다 - 단계(g). 그라인딩, 연마 및 화학 기계적 연마와 같은 다양한 기술 및 프로세스가 얇게 하는 데 사용될 수 있어 유전체의 일부를 제거하고 비아 포스트의 상부를 노출시켜 다음 금속층의 빌드업을 허용한다. 이후, 제1 금속 시드층은 유전체 위로 침착된다 - 단계(h). 이것은 전형적으로 구리이고 일반적으로 0.5 미크론 내지 1.5 미크론의 두께이고, 예로써 무전해 도금 또는 스퍼터링에 의해 침착될 수 있다. 부착력을 증가시키기 위해, 티탄 또는 탄탈늄의 부착층이 우선 스퍼터링에 의해 침착될 수 있다. 부착층은 전형적으로 0.04 미크론 내지 0.1 미크론 두께이다. 포토레지스트의 제2층은 제1 금속 시드층 위로 도포되고 - 단계(i), 포토레지스트의 제2층이 노출되고 현상되어 양측면에 금속 요소 및 인접 패러데이 배리어를 형성할 수 있는 패턴이 형성된다 - 단계(j). 포토레지스트의 제2층이 노출되고 현상되어 형성된 패턴에 도금함으로써 금속 요소 및 인접 패러데이 배리어가 함께 제조된다 - 단계(k). 포토레지스트의 제2층은 박피되고 - 단계(l), 포토레지스트의 제3층이 도포되고 - 단계(m), 상기 포토레지스트의 제3층이 노출되고 현상되어, 비아 포스트의 상부열을 형성할 수 있는 제3 패턴이 형성된다 - 단계(n). 비아 포스트의 상부열은 노출되어 현상된 패턴으로 전기도금된 패턴이다 - 단계(o). 포토레지스트의 제3층은 박피된다 - 단계(p). 시드층이 제거되고 - 단계(q), 선택적으로 수산화 암모늄 또는 염화 구리의 습윤 에칭에 에칭되고, 예로써 유전체층은 비아 포스트의 상부열 위로 라미네이트된다 - 단계(s). 유전체는 비아 포스트의 상부열의 단부를 노출시키도록 얇게된다 - 단계(t). 기계적 연마 또는 그라인딩, 화학적 연마 또는 화학 기계적 연마(CMP)가 사용될 수 있고, 금속의 상부층은 유전체 위로 침착되어 노출 단부에 접속된다 - 단계(t). 상부층은 스퍼터링 또는 무전해 도금에 의해 침착된 전형적으로는 구리인 시드층일 수 있다. 몇몇 실시예에서, 금속의 상부층은 전기도금에 의해 침착된 금속의 두꺼운 층을 더 포함한다.
구성요소는 개별 비아 및 피쳐층으로부터 보호되고, 주위 패러데이 케이지는 전형적으로 기판 내의 비아 및 구조체의 큰 레이아웃(도시 생략)의 일부이다. 비아층에 후속하는 각각의 피쳐 또는 패드의 이중층은 단계(h) 내지 (t)를 반복함으로써 침착된다.
전형적으로, 시드층 및 도금층은 구리로부터 제조될 수 있다. 시드층은 0.5 내지 1.5 미크론의 두께일 수 있다. 언더라잉 유전체에의 시드층의 부착에 더욱 조력하도록, 티탄, 탄탈늄, 텅스텐, 크롬 또는 이들의 혼합물과 같은 부착 금속의 전형적으로는 0.04 미크론 내지 0.1 미크론인 매우 얇은 층이 우선 도포된다.
비아 포스트의 상부와 하부열은 연속적으로 넓은 금속 스트립으로 이루어질 수 있거나 또는 개별의 비아 포스트로 구성될 수 있다.
단계 (h) 내지 (s)는 예로써 도 3 내지 도 4에 도시된 것과 같은 보다 복잡한 실드 구조체를 빌드업하도록 반복될 수 있다.
도 6에서, 제2 방법에 대해 설명한다. 연속 금속 그라운드 평면을 구비하는 상부면을 갖는 기판이 습득된다 - 단계(i). 에칭 배리어층은 연속 금속 그라운드 평면 위로 침착된다 - 단계(ii). 에칭 배리어층은 탄탈늄, 텅스텐, 크롬, 티탄, 티탄-텅스텐 조합, 티탄-탄탈늄 조합, 니켈, 금, 금층에 후속하는 니켈층, 니켈층에 후속하는 금층, 주석, 납, 납층에 후속하는 주석층, 주석-납 합금, 주석 은 합금으로부터 제조될 수 있고, 물리적 증착 프로세스에 의해 도포될 수 있다. 전형적으로, 에칭 배리어층은 예로써, 티탄(Ti), 크롬(Cr), 탄탈늄(Ta), 텅스텐(W) 및 이들의 조합과 같은 금속이다.
시드층은 에칭 배리어층 위로 침착된다 - 단계(iii). 시드층은 예로써, 구리로부터 스퍼터링 또는 무전해 도금될 수 있다. 두꺼운 금속층이 그 위에 패널 W전기도금된다 - 단계(iv). 포토레지스트의 제1층이 금속층 위로 도포되고 - 단계(v), 한 쌍의 비아 포스트의 하부열을 형성할 수 있는 패턴으로 현상되고 - 단계(vi), 다른 경우에는 층 내에 다른 피쳐를 형성할 수 있는 패턴이 현상된다. 금속 패널이 에칭되어 - 단계(vi), 비아 포스트의 금속의 하부열 및 다른 피쳐가 남겨진다. 수산화 암모늄 또는 염화 구리와 같은 에칭액이 사용될 수 있다.
포토레지스트가 박피되고 - 단계(vii), 유전체의 제1층이 금속 비아 포스트 및 다른 피쳐의 하부열 위로 라미네이트된다 - 단계(viii). 유전체의 제1층은 금속 비아 포스트의 하부열의 단부가 노출되도록 얇아진다 - 단계(ix). 유전체의 일부를 제거하고 비아 포스트의 상부를 노출시켜 다음 금속층을 빌드업하는 것을 허용하기 위해, 그라인딩, 연마 및 화학 기계적 연마와 같은 다양한 기술 및 공정이 사용될 수 있다.
제1 금속 시드층이 유전체 위로 침착된다 - 단계(x). 예로써, 이는 전형적으로 구리이고, 무전해 도금 또는 스퍼터링에 의해 침착될 수 있다. 시드층은 0.5 내지 1.5 미크론의 두께일 수 있다. 시드층 위로, 전형적으로 구리인 금속의 두꺼운 층이 패턴 또는 패널 도금될 수 있다. 언더라잉 유전체에의 시드층의 부착에 보다 조력하도록, 티탄, 탄탈늄, 텅스텐, 크롬 또는 이들의 혼합물과 같은 부착 금속의 전형적으로 0.04 미크론 내지 0.1 미크론의 매우 얇은 층이 우선 도포될 수 있다.
도 3 및 도 4에 도시된 것과 같이 후속하는 층들은 패턴 도금 또는 패널 도금에 의해 침착될 수 있고, 패러데이 배리어로 보호되는 회로 및 구성요소를 갖는 보다 복잡한 구조체가 빌드업될 수 있다.
이후, 에칭 배리어층은 구리를 공격하지 않는 특정 에칭액을 사용하여 제거된다. 예로써, Ti, W, Ta가 CF4/O2 또는 CF4/Ar을 갖는 플라즈마 에칭을 사용하여 제거될 수 있어 남아있는 Cu를 선택적으로 제거한다. 이와 달리, 1-3% HF 용액이 Ti를 제거하는 데 매우 효과적이어서 구리를 남긴다. 배리어층이 니켈인 경우, 공지되어 있는 바와 같은 선택적 니켈 스트리퍼가 사용될 수 있다.
이 기술 분야의 숙련자는 상기 특별히 도시하고 설명한 것으로 본 발명이 제한되는 것은 아니라는 점을 알아야 한다. 본 발명의 범위는 첨부된 청구범위로 한정되며, 상술한 다양한 특징의 조합 및 서브 조합과 수정 및 변경예도 포함할 수 있다는 점은 이 기술 분야의 숙련자가 상기 설명을 읽을 때 알 수 있다.
청구범위에서, 단어 "포함하다"와, "포함하다", "포함하는" 등과 같은 변형예는 나열된 구성요소가 포함되지만 다른 구성요소를 배재하는 것은 아니라는 점을 나타낸다.

Claims (21)

  1. 유전체에 매립된 적어도 하나의 기능식 금속 구성요소를 포함하는 IC 지지 구조체이며,
    상기 적어도 하나의 기능식 금속 구성요소를 외부 전자기장의 간섭으로부터 실드하고, 상기 금속 구성요소로부터의 전자기 방사를 방지시키기 위해 상기 유전체 내에 적어도 하나의 패러데이 배리어를 더 포함하는, IC 지지 구조체.
  2. 제1항에 있어서, 상기 적어도 하나의 기능식 금속 구성요소는 신호 캐리어를 포함하는, 다층 전자 지지 구조체.
  3. 제1항에 있어서, 상기 적어도 하나의 기능식 금속 구성요소는 구리를 포함하는, IC 지지 구조체.
  4. 제1항에 있어서, 상기 적어도 하나의 기능식 금속 구성요소는 위아래의 인접 피쳐층을 링크시키는 접속 비아를 더 포함하는 비아층에 위치되는, IC 지지 구조체.
  5. 제4항에 있어서, 상기 적어도 하나의 기능식 금속 구성요소는 스퍼터링 시드층, 전기도금 금속층 및 스퍼터링 또는 무전해 도금 시드층 위로 침착된 전기도금 금속층으로 구성된 그룹으로부터 선택된 층(언더라잉층)을 더 포함하는, IC 지지 구조체.
  6. 제4항에 있어서, 상기 적어도 하나의 기능식 금속 구성요소는 스퍼터링 시드층, 전기도금 금속층 및 스퍼터링 또는 무전해 도금 시드층 위로 침착된 전기도금 금속층으로 구성된 그룹으로부터 선택된 층(오버라잉층)을 더 포함하는, IC 지지 구조체.
  7. 제4항에 있어서, 상기 적어도 하나의 기능식 금속 구성요소는, 상기 유전체에 매립된 복수의 비아층과 이들 비아층을 접속하는 접속 비아로 구성된 회로를 포함하는, IC 지지 구조체.
  8. 제1항에 있어서, 상기 적어도 하나의 패러데이 배리어는,
    상기 적어도 하나의 금속 구성요소 상의 상부 금속층과,
    상기 적어도 하나의 금속 구성요소 아래의 하부 금속층을 포함하는, IC 지지 구조체.
  9. 제8항에 있어서, 상기 적어도 하나의 패러데이 배리어는,
    패러데이 케이지를 제공하도록 비아 포스트의 열에 의해 상기 상부 및 하부 금속층에 결합된 적어도 하나의 금속 구성요소의 각각의 측면 상의 요소를 더 포함하는, IC 지지 구조체.
  10. 제9항에 있어서, 상기 비아 포스트의 열은 연속적인, IC 지지 구조체.
  11. 제9항에 있어서, 상기 비아 포스트의 열은 불연속적인, IC 지지 구조체.
  12. 제1항에 있어서, 상기 적어도 하나의 패러데이 배리어는 구리를 포함하는, IC 지지 구조체.
  13. 제1항에 있어서, 상기 유전체는 폴리머를 포함하는, IC 지지 구조체.
  14. 제13항에 있어서, 상기 유전체는 세라믹 또는 유리를 더 포함하는, IC 지지 구조체.
  15. 제13항에 있어서, 상기 폴리머는 폴리이미드, 에폭시, 비스메일이미드, 트리아진 및 이들의 혼합물 중 적어도 하나를 포함하는, IC 지지 구조체.
  16. 제14항에 있어서, 상기 유전체는 유리 섬유를 더 포함하는, IC 지지 구조체.
  17. 제14항에 있어서, 상기 유전체는 세라믹 입자 필러를 더 포함하는, IC 지지 구조체.
  18. 제1항의 IC 지지 구조체를 제조하는 방법이며,
    (a) 연속 금속 그라운드면을 갖는 상부층을 구비한 기판을 습득하는 단계와,
    (b) 상기 연속 금속 그라운드면 위로 포토레지스트의 제1층을 도포하는 단계와,
    (c) 상기 포토레지스트의 제1층을 현상하여 금속 비아의 한 쌍의 하부열을 형성할 수 있는 패턴을 형성하는 단계와,
    (d) 상기 포토레지스트의 제1층에 형성된 패턴에 상기 금속 비아의 한 쌍의 하부열을 도금하는 단계와,
    (e) 상기 포토레지스트의 제1층을 박피하는 단계와,
    (f) 상기 금속 비아의 한 쌍의 하부열 위로 유전체의 제1층을 라미네이트하는 단계와,
    (g) 상기 금속 비아의 한 쌍의 하부열의 단부를 노출시키도록 상기 유전체의 제1층을 얇게 하는 단계와,
    (h) 상기 유전체의 제1층 위로 제1 금속 시드층을 침착시키는 단계와,
    (i) 상기 제1 금속 시드층 위로 포토레지스트의 제2층을 도포하는 단계와,
    (j) 상기 포토레지스트의 제2층을 노출시켜 현상하여, 양측면에 금속 요소 및 인접 패러데이 배리어를 형성할 수 있는 패턴을 형성하는 단계와,
    (k) 패턴 도금에 의해 상기 금속 요소 및 인접 패러데이 배리어를 함께 제조하는 단계와,
    (l) 상기 포토레지스트의 제2층을 박피하는 단계와,
    (m) 포토레지스트의 제3층을 도포하는 단계와,
    (n) 상기 포토레지스트의 제3층을 노출시켜 현상하여, 비아 포스트의 상부열을 형성할 수 있는 제3 패턴을 형성하는 단계와,
    (o) 상기 제3 패턴에 상기 비아 포스트의 상부열을 도금하는 단계와,
    (p) 상기 포토레지스트의 제3층을 박피하는 단계와,
    (q) 상기 포토레지스트의 제3층의 박피로 인해 노출된 시드층의 일부를 제거하는 단계와,
    (r) 상기 비아 포스트의 상부열 위로 유전체층을 라미네이트하는 단계와,
    (s) 상기 비아 포스트의 상부열의 단부를 노출시키도록 상기 유전체를 얇게 하는 단계와,
    (t) 상기 노출된 단부 위로 금속의 상부층을 침착시키는 단계를 포함하는, 방법.
  19. 제18항에 있어서, 상기 금속의 상부층은 금속 시드층을 포함하는, 방법.
  20. 제18항에 있어서, 상기 금속의 상부층은 전기도금에 의해 침착된 금속층을 더 포함하는, 방법.
  21. 제20항에 있어서, 상기 단계 (h) 내지 (s)는 보다 복잡한 실드 구조체를 빌드업하기 위해 반복되는, 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220099074A (ko) * 2021-01-05 2022-07-12 (주)와이솔 전자파 차폐 시트가 부착된 연성 회로 기판 및 그 제조 방법

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014174971A1 (ja) * 2013-04-24 2014-10-30 株式会社湘南合成樹脂製作所 信号伝送用フラットケーブル
JP6274917B2 (ja) * 2014-03-11 2018-02-07 三菱電機株式会社 高周波パッケージ
CN105702663A (zh) * 2014-11-28 2016-06-22 北京大学 一种基于石墨烯的集成电路中的屏蔽层结构
WO2016114941A1 (en) * 2015-01-14 2016-07-21 Qualcomm Switch Corp. Integrated circuit assembly with faraday cage
CN104837327A (zh) * 2015-05-21 2015-08-12 小米科技有限责任公司 电路保护结构及电子装置
EP3229033A1 (fr) * 2016-04-08 2017-10-11 ABB Schweiz AG Bloc d essai doté de prises d entrée et de sortie de type rj45
CN209329126U (zh) * 2016-05-17 2019-08-30 株式会社村田制作所 传输线路基板及电子设备
WO2018009269A1 (en) * 2016-07-06 2018-01-11 Lumileds Llc Printed circuit board for integrated led driver
WO2018018441A1 (en) 2016-07-27 2018-02-01 Credo Technology Group Ltd. Enhanced inductors suitable for integrated multi-channel receivers
US10483910B2 (en) 2017-02-02 2019-11-19 Credo Technology Group Limited Multiport inductors for enhanced signal distribution
US10510663B2 (en) * 2017-03-30 2019-12-17 Globalfoundries Inc. Transistor structures having electrically floating metal layer between active metal lines
US10818608B2 (en) * 2017-04-10 2020-10-27 Credo Technology Group Limited Cage-shielded interposer inductances
KR101980963B1 (ko) 2017-05-12 2019-08-28 정규영 인공지능에 기반한 지원자 맞춤형 정보 처리 및 제공 시스템
US11289814B2 (en) * 2017-11-10 2022-03-29 Raytheon Company Spiral antenna and related fabrication techniques
MX2020007086A (es) * 2018-01-12 2021-01-08 Nortech Systems Inc Tarjeta flexible de circuito impreso.
US11864315B2 (en) * 2019-11-29 2024-01-02 Mediatek Inc. Vertical interconnection structure of a multi-layer substrate
TWI805099B (zh) 2021-11-26 2023-06-11 頎邦科技股份有限公司 半導體結構及其製造方法
CN114203652A (zh) * 2021-11-30 2022-03-18 苏州浪潮智能科技有限公司 散热结构

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998047331A1 (fr) * 1997-04-16 1998-10-22 Kabushiki Kaisha Toshiba Tableau de connexions, son procede de fabrication et boitier de semi-conducteur
FI106585B (fi) * 1997-10-22 2001-02-28 Nokia Mobile Phones Ltd Koaksiaalijohto, menetelmä koaksiaalijohdon valmistamiseksi ja langaton viestin
JP2001016007A (ja) * 1999-06-29 2001-01-19 Ngk Spark Plug Co Ltd 伝送線路を有する配線基板
JP3384995B2 (ja) * 2000-05-18 2003-03-10 株式会社ダイワ工業 多層配線基板及びその製造方法
TWI242398B (en) * 2000-06-14 2005-10-21 Matsushita Electric Ind Co Ltd Printed circuit board and method of manufacturing the same
US7239219B2 (en) * 2001-12-03 2007-07-03 Microfabrica Inc. Miniature RF and microwave components and methods for fabricating such components
JP2004023037A (ja) * 2002-06-20 2004-01-22 Daiwa Kogyo:Kk 多層配線基板及びその製造方法
US6870252B2 (en) * 2003-06-18 2005-03-22 Sun Microsystems, Inc. Chip packaging and connection for reduced EMI
IL175011A (en) * 2006-04-20 2011-09-27 Amitech Ltd Coreless cavity substrates for chip packaging and their fabrication
US7682972B2 (en) * 2006-06-01 2010-03-23 Amitec-Advanced Multilayer Interconnect Technoloiges Ltd. Advanced multilayer coreless support structures and method for their fabrication
US8237160B2 (en) * 2007-05-10 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Probe pad on a corner stress relief region in a semiconductor chip
US20090101402A1 (en) * 2007-10-19 2009-04-23 Advantest Corporation Circuit board, and electronic device
US7741567B2 (en) * 2008-05-19 2010-06-22 Texas Instruments Incorporated Integrated circuit package having integrated faraday shield
US20090296310A1 (en) * 2008-06-03 2009-12-03 Azuma Chikara Chip capacitor precursors, packaged semiconductors, and assembly method for converting the precursors to capacitors
JP3173143U (ja) * 2010-12-03 2012-01-26 株式会社村田製作所 高周波信号線路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220099074A (ko) * 2021-01-05 2022-07-12 (주)와이솔 전자파 차폐 시트가 부착된 연성 회로 기판 및 그 제조 방법

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Publication number Publication date
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CN103179784B (zh) 2016-04-06
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