KR101618046B1 - 신규한 전송 라인을 갖는 ic 지지 기판 - Google Patents

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Abstract

본 발명은, X-Y 평면에서 연장되는 복수의 유전체층을 갖는 다층 합성 전자 구조체의 X-Y 평면 내의 방향으로 신호를 이송하기 위한 신호 캐리어에 관한 것으로, 하부 연속 금속층을 갖는 제1 전송 라인과, 상기 연속 금속층에 결합된 금속 비아 포스트열을 포함하고, 상기 전송 라인은 언더라잉 레퍼런스 평면으로부터 유전체에 의해 분리된다.

Description

신규한 전송 라인을 갖는 IC 지지 기판{IC SUPPORT SUBSTRATE WITH NOVEL TRANSMISSION LINES}
본 발명은 전자 구성요소용 지지 구조체에 관한 것으로, 특히 상호접속부 및 인터포져 및 이들의 제조 방법에 관한 것이다.
보다 복잡한 전자 요소의 소형화에 대한 커지는 요구로 인해, 연산 및 통신 장치와 같은 가정용 전자 기기는 보다 집적화된다. 이러한 점은 다층 도전층의 고밀도를 갖는 IC 기판 및 IC 인터포져(interposer)와, 유전체에 의해 서로로부터 전기적으로 절연된 비아와 같은 지지 구조체에 대한 요구를 발생시켰다.
이러한 지지 구조체에 대해 통상적으로 요구되는 점은, 신뢰성과, 적절한 전기 성능, 얇음, 견고성, 평탄화, 양호한 방열성 및 경쟁력 있는 단가이다.
이들 요구사항을 달성하기 위한 다양한 접근법 중, 금속, 통상적으로 구리로 연속 충전하여 도금 기술에 의해 내부 침착되도록 가장 마지막 금속층까지 연속하여 놓여진 유전체 기판을 관통하는 구멍을 드릴링하는 데 레이저를 사용하며, 층들 사이에 상호접속 비아를 생성하는 제조 기술이 널리 실시되고 있다. 이러한 비아 생성을 위한 접근법은 종종 "드릴 앤 필(drill & fill)"로 언급되며, 이로 인해 생성된 비아를 "드릴드 앤 필드 비아(drilled & filled vias)"로 언급될 수 있다.
그러나, 상기 드릴드 앤 필드 비아 접근법에는 단점이 몇 가지 있다.
각각의 비아가 별도로 드릴링되는 것이 요구되기 때문에, 생산량이 제한되고, 복잡해진 다중 비아 IC 기판 및 인터포져 제조 비용은 비싸진다.
큰 어레이에서, 드릴 앤 필 방법론에 의해 서로에 밀접한 근접부에서 상이한 크기 및 형상을 갖는 높은 품질의 비아를 고밀도로 생성하기 어렵다.
또한, 레이저로 드릴링된 비아는 유전체의 두께를 통해 내향하는 테이퍼 및 거친 측벽을 갖는다. 이러한 테이퍼는 비아의 효과적인 직경을 감소시킨다. 또한, 역으로, 특별히 극도로 작은 비아 직경에서 이전 도전체층에의 전기 접속에 영향을 미쳐 신뢰성이 쟁점화될 수도 있다.
측벽은 드릴링된 유전체가 폴리머 매트릭스 형태로 유리 또는 세라믹 섬유를 포함하는 합성 재료인 경우 특히 거칠며, 이러한 거침은 부가의 표유 인덕턴스(stray inductance)를 발생시킬 수 있다.
드릴링된 비아 구멍의 충전 공정은 통상적으로 구리 전기도금에 의해 달성된다. 금속 침착 기술은 비아의 상부에 작은 크레이터(crater)가 생성되는 딤플링이 결과로 나타날 수 있다. 이와 달리, 보유할 수 있는 것보다 많은 구리로 비아 채널이 충전되고 주변 재료 위로 돌출되는 돔형 상부면이 생성되는 과충전(overfill)이 결과로 나타날 수 있다. 딤플링 및 과충전 모두에는, 고밀도 기판 및 인터포져를 제조할 때 요구되는 것과 같이, 다른 것 위에 놓이는 방식으로 비아를 연속하여 적층시킬 때 문제점이 발생되는 경향이 있다.
또한, 큰 비아 채널은, 특히 인터포져 또는 IC 기판 설계의 동일한 상호접속층에서 작은 비아의 근접부에 있을 때, 균일하게 충전하기 어렵다.
레이저 드릴링은 둥근 비아 채널을 생성하는 데 최선이라는 점도 알아야 한다. 슬롯형 비아 채널은 레이저 밀링에 의해 제조될 수 있지만, 그럼에도 불구하고, '드릴 앤 필'에 의해 제조될 수 있는 기하학적 형상의 범위는 다소 제한된다. 드릴 앤 필에 의한 비아의 제조는 고비용이고, 비교적 비용면에서 효과적인 전기도금 공정을 이용하여 생성된 비아 채널에 구리로 균일하고 일정하게 충전하기는 어렵다.
허용가능한 크기 및 신뢰성의 범위가 시간에 지남에 따라 개선되었음에도, 상술한 단점은 드릴 앤 필 기술의 본질적인 문제이며, 가능한 비아 크기의 범위를 제한할 것으로 예상된다.
드릴 앤 필 접근법의 많은 단점을 극복하기 위한 대체 해법으로는, "패턴 도금"으로 공지되어 있는 기술을 사용하여 포토-레지스트에 생성된 패턴으로 구리 또는 다른 금속을 침착시킴으로써 비아를 제조하는 것이다.
패턴 도금에서, 시드층이 우선 침착된다. 이후, 포토-레지스트층이 시드층 위에 배치되고 연속하여 시드층을 노출시키는 트렌치(trench)를 형성하도록 선택적으로 제거되는 패턴을 생성하도록 현상된다. 구리를 포토-레지스트의 트렌치로 침착시킴으로써 비아 포스트(post)가 생성된다. 이후, 나머지 포토-레지스트는 제거되고, 시드층이 에칭되고, 전형적으로 폴리머 침습 유리 섬유 매트(mat)인 유전체가 비아 포스트를 둘러싸도록 그 위와 주위에 적층된다. 이후, 유전체의 일부를 제거하고 비아 포스트의 상부를 노출시켜 다음 금속층을 빌드업하는 것을 허용하기 위해, 그라인딩, 연마 및 화학 기계적 연마와 같은 다양한 기술 및 공정이 표면을 얇게 하여 평탄화하는 데 사용될 수 있다. 양호한 다층 구조를 빌드업하기 위한 공정을 반복함으로써 금속 컨덕터 및 비아 포스트의 연속층이 그 위에 침착될 수 있다.
이후 "패널 도금"으로서 언급된 밀접한 관련 기술 외의 대체 방법에서, 금속 또는 합금의 연속층이 기판 상에 적층된다. 포토-레지스트층이 연속층의 상부에 놓여지고 그 안에 패턴이 현상된다. 현상된 포토 레지스트의 패턴이 박피되어 이후 에칭될 수 있는 아래의 금속을 선택적으로 노출시킨다. 현상되지 않은 포토레지스트는 언더라잉 금속이 에칭되는 것을 보호하여 직립 피쳐(feature) 및 비아의 패턴을 남긴다.
현상되지 않은 포토-레지스트가 박피된 후, 폴리머 침습 유리 섬유와 같은 유전체가 직립 구리 피쳐 및/또는 비아 포스트 주위와 그 위에 적층될 수 있다.
상술한 바와 같은 패턴 도금 또는 패널 도금 방법론에 의해 생성된 비아층은 통상적으로 비아 포스트층 및 피쳐층(feature layer)으로 공지된다. 구리가 양 층을 위한 금속으로 바람직하다.
마이크로 전자 공학 발전의 일반적인 경향은 보다 작고 얇고 경량이고 높은 신뢰성을 갖는 파워풀한 제품의 제조 방향으로 향한다. 두꺼운 코어식 상호접속부의 사용은 극도로 얇은 제품이 달성되는 것을 방해한다. 상호접속 IC 기판 또는 인터포져에서 보다 고밀도의 구조를 생성하기 위해, 보다 작은 접속부의 보다 많은 층이 요구된다. 실제로, 종종 서로의 상부에 구성 요소를 적층시키는 것이 바람직하다.
도금되는 경우, 라미네이트식 구조체는 구리 또는 다른 적절한 희생 기판에 적층되고, 상기 기판은 독립식 코어리스 라미너 구조를 남기고 에칭될 수 있다. 또한, 희생 기판에 미리 부착된 측면 상에 추가의 층이 적층될 수 있어, 휘어짐을 최소화하여 평탄화의 달성에 조력하는 2측면 빌드업이 가능해진다.
고밀도 상호접속부를 제조하기 위한 하나의 탄력적인 기술은 유전체 매트릭스에 금속 비아 또는 피쳐로 구성된 패널 도금 다층 구조 또는 패턴을 빌드업하는 것이다. 금속은 구리일 수 있고, 유전체는 섬유 강화 폴리머일 수 있다. 전형적으로, 예로써 폴리이미드와 같이 높은 유리 천이 온도(Tg)를 갖는 폴리머가 사용된다. 이러한 상호접속부는 코어식 또는 코어리스식일 수 있고, 요소를 적층하기 위한 공동을 포함할 수 있다. 이들은 홀수 또는 짝수의 층을 가질 수 있다. 아미텍-어드밴스드 멀티레이어 인터커넥트 테크놀로지 엘티디.(Amitec-Advanced Multilayer Interconnect Technologies Ltd.)에 허여된 이전 특허에는 허용 가능한 기술이 기재되어 있다.
예로써, 후르비츠(Hurwitz) 등에게 허여된 미국 특허 제7,682,972호(발명의 명칭 : 개선된 다층 코어리스 지지 구조체 및 그 제조 방법)에는 우수한 전자 지지 구조체의 구축에서의 전구체로서 사용하기 위한 유전체 내에 비아 어레이를 구비하는 독립 멤브레인의 제조 방법이 기재되어 있다. 이러한 방법은 희생 캐리어 상에 둘러싸여진 유전체에 도전성 비아의 멤브레인을 제조하는 단계와, 독립식 적층 어레이를 형성하도록 멤브레인을 희생 기판으로부터 탈거하는 단계를 포함한다. 이러한 독립 멤브레인을 베이스로 하는 전자 기판은 비아를 종결한 이후 적층된 어레이를 얇게 하고 평탄화함으로써 형성될 수 있다. 상기 특허의 내용은 본 명세서 전반에 걸쳐 참조한다.
후르비츠에게 허여된 미국 특허 제7,669,320호(발명의 명칭 : 칩 패키징용 코어리스 공동 기판 및 그 제조 방법)에는 제2 IC 다이에 직렬로 접속된 제1 IC 다이를 지지하기 위한 IC 지지체 제조용 방법이 기재되어 있으며, 상기 IC 지지체는 주위와 절연된 상태의 구리 피쳐 및 비아의 교대층의 적층체를 포함하고, 제1 IC 다이는 IC 지지체에 접착가능하고, 제2 IC 칩은 IC 지지체 내측의 공동 내에 접착 가능하고, 상기 공동은 구리 베이스를 에칭하고 빌드업된 구리를 선택적으로 에칭함으로써 형성된다. 상기 특허의 내용은 본 명세서에서 참조한다.
후르비츠에게 허여된 미국 특허 제7,635,641호(발명의 명칭 : 집적 회로 지지체 구조체 및 그 제조 방법)에는, (A) 제1 베이스층을 선택하는 단계와, (B) 제1 베이스층 상에 제1 부착 에칭액 저항 베리어층을 침착하는 단계와, (C) 교대식 도전층 및 절연층의 제1 절반 스택을 빌드업하는 단계로서, 상기 도전층은 절연층을 통해 비아에 접속되는 단계와, (D) 상기 제1 절반 스택 상에 제2 베이스층을 도포하는 단계와, (E) 제2 베이스층에 포토-레지스트의 보호막을 도포하는 단계와, (F) 제1 베이스층을 에칭하는 단계와, (G) 포토-레지스트의 보호막을 제거하는 단계와, (H) 제1 에칭액 저항 베리어층을 제거하는 단계와, (I) 교대식 도전층 및 절연층의 제2 절반 스택을 빌드업하는 단계로서, 상기 도전층은 절연층을 통해 비아에 접속되고 상기 제2 절반 스택은 제1 절반 스택에 사실상 대칭으로 놓여지는 단계와, (J) 교대식 도전층 및 절연층의 제2 절반 스택 상에 절연층을 도포하는 단계와, (K) 제2 베이스층을 제거하는 단계와, (L) 스택의 외부면 상의 비아의 노출 단부를 노출시키고 종결부를 적용함으로써 상기 기판을 종결하는 단계를 포함하는 전자 기판 제조 방법이 기재되어 있다. 상기 특허의 내용은 본 명세서에서 참조한다.
본 발명의 제1 태양은 X-Y 평면에서 연장되는 복수의 유전체층을 갖는 다층 합성 전자 구조체(또는 IC 지지 기판)의 X-Y 평면 내의 방향으로 신호를 이송하기 위한 신호 캐리어에 관한 것으로, 상기 신호 캐리어는 하부 연속 금속층을 갖는 제1 전송 라인과, 상기 하부 연속 금속층에 결합된 금속 비아 포스트열을 포함하고, 상기 제1 전송 라인은 언더라잉 레퍼런스 평면(reference plane)으로부터 유전체에 의해 분리된다.
몇몇 실시예에서, 상기 신호 캐리어는 위로부터 상기 비아 포스트열에 결합된 상부 연속층을 포함한다.
몇몇 실시예에서, 상기 신호 캐리어는 유전체층에 의해 상기 비아 포스트열로부터 분리된 오버라잉 레퍼런스 평면을 포함한다.
몇몇 실시예에서, 상기 비아 포스트열은 연속적이다.
몇몇 실시예에서, 상기 비아 포스트열은 불연속적이다.
몇몇 실시예에서, 상기 하부 연속층은 시드층을 포함한다.
몇몇 실시예에서, 상기 시드층은 구리를 포함한다.
몇몇 실시예에서, 상기 하부 연속층은 전기도금 금속층을 더 포함한다.
몇몇 실시예에서, 상기 전기도금 금속층은 구리를 포함한다.
몇몇 실시예에서, 상기 상부 연속층은 금속 시드층을 갖는 비아 포스트열에 위로부터 결합된다.
몇몇 실시예에서, 상기 상부 연속층은 도금 금속층을 더 포함한다.
몇몇 실시예에서, 상기 신호 캐리어는 상기 제1 전송 라인에 인접한 제2 전송 라인을 더 포함한다.
몇몇 실시예에서, 상기 유전체는 폴리머를 포함한다.
몇몇 실시예에서, 상기 폴리머는 폴리이미드, 에폭시, 비스메일이미드, 트리아진 및 이들의 혼합물 중 적어도 하나를 포함한다.
몇몇 실시예에서, 상기 유전체는 세라믹 또는 유리를 더 포함한다.
몇몇 실시예에서, 상기 유전체는 유리 섬유를 포함한다.
몇몇 실시예에서, 상기 유전체는 입자 필러를 포함한다.
본 발명의 제2 태양은 X-Y 평면에서 연장되는 복수의 유전체층을 갖는 다층 합성 전자 구조체(또는 IC 지지 기판)의 X-Y 평면 내의 방향으로 신호를 이송하기 위한 신호 캐리어를 제조하기 위한 방법을 제공하는 것에 관한 것으로, 상기 신호 캐리어는 하부 연속 금속층을 갖는 제1 전송 라인과, 상기 하부 연속 금속층에 결합된 금속 비아 포스트열을 포함하고, 상기 제1 전송 라인은 언더라잉 레퍼런스 평면으로부터 유전체에 의해 분리되고, 상기 방법은,
(a) 연속 금속 레퍼런스 평면 갖는 상부면을 구비한 기판을 습득하는 단계와,
(b) 상기 연속 금속 레퍼런스 평면을 유전체층으로 커버하는 단계와,
(c) 상기 유전체 상에 시드층을 침착하여 바닥(bottom) 도전성 라인을 제조하는 단계와,
(d) 패턴 도금 또는 패널 도금에 의해 비아 포스트열을 제조하는 단계와,
(e) 상기 비아 포스트열 위로 유전체층을 라미네이트하는 단계와,
(f) 상기 비아 포스트열의 상부면을 노출시키도록 상기 유전체층을 얇게하는 단계와,
(g) 상기 유전체 상에 시드층을 침착하여 상부 도전성 라인을 침착시키는 단계와,
(h) 상기 상부 도전성 라인 위로 유전체의 상부층을 라미네이트하는 단계를 포함한다.
선택적으로, 상기 단계(b)는,
b(i) 포토레지스트의 제1층을 침착시키는 서브단계와,
b(ii) 신호 캐리어의 영역에 피쳐 또는 비아를 포함하지 않는 패턴을 상기 포토레지스트에 현상하는 서브단계와,
b(iii) 구리를 패턴으로 전기도금하는 서브단계와,
b(iv) 상기 포토레지스트의 제1층을 제거하는 서브단계와,
b(v) 상기 구리 비아 위로 유전체층을 라미네이트하는 서브단계를 포함한다.
선택적으로, 상기 단계(b)는
b(i) 상기 연속 금속 레퍼런스 평면 위로 구리층을 패널도금하는 서브단계와,
b(ii) 상기 구리층 위로 포토레지스트의 제1층을 침착시키는 서브단계와,
b(iii) 주위 비아(surrounding via) 및 피쳐를 보호하지만 상기 신호 캐리어의 영역의 구리는 보호하지 않는 패턴을 현상하는 서브단계와,
b(ix) 상기 구리를 에칭하는 서브단계와,
b(x) 상기 포토레지스트의 제1층을 제거하는 서브단계와,
b(xi) 그 위에 유전체층을 침착시키는 서브단계를 포함한다.
전형적으로, 상기 단계(c) 및 (g)는,
(iv) 유전체로 커버하는 서브단계와,
(v) 상기 도전성 라인을 보호하도록 보호층을 패터닝하는 서브단계를 포함한다.
몇몇 실시예에서, 상기 단계(c) 및 (g)는
(1) 상기 시드층 위로 금속층을 전기도금하는 부가 단계를 포함한다.
미크론 또는 ㎛의 용어는 마이크로미터, 또는 10-6 m를 언급한다.
본 발명을 보다 잘 이해하기 위해 그리고 어떻게 효과적으로 진행되는 지를 도시하기 위해, 첨부도면에 순수 예시를 목적으로 도면부호를 도시한다.
이제, 상세하게 도면을 참고하여, 도시된 상세한 점은 본 발명의 양호한 실시예의 예시적 설명을 목적으로 하는 일예이며, 본 발명의 원리 및 개념의 설명이 가장 유용하게 신속하게 이해될 수 있도록 제공되는 것이다. 이와 관련하여, 본 발명의 기본적 이해를 위해 필요한 것 이상으로 상세하게 본 발명의 구조적 상세함을 도시하지 않았으며, 발명의 설명은 이 기술 분야의 숙련자에게는 본 발명의 몇몇 형태가 실제로 어떻게 구현될 수 있는지 알 수 있게 작성된 도면을 참조하여 이루어진다.
도 1은 종래 기술의 다층 전자 지지 구조체(또는 IC 지지 기판)의 단면도이다.
도 2는 종래 기술의 마이크로-스트립 장치의 단면을 도시한 도면이다.
도 3은 종래 기술의 스트립 라인 컨덕터 장치의 단면을 도시한 도면이다.
도 4는 종래 기술의 상이한 쌍의 스트립 라인의 단면을 도시한 도면이다.
도 5는 마이크로 스트립 전송 라인 구조체의 단면을 도시한 도면이다.
도 6은 스트립 라인 전송 라인 구조체의 단면을 도시한 도면이다.
도 7은 상이한 쌍의 스트립 라인 전송 라인의 단면을 도시한 도면이다.
도 8은 비아열이 연속열인 도 5의 마이크로 스트립 전송 라인고조체를 따르는 단면을 도시한 도면이다.
도 9는 비아열이 비아 포스트열인 도 5의 마이크로 스트립 전송 라인 구조체를 따르는 단면을 도시한 도면이다.
도 10은 하나의 제조 기술을 도시한 플로우챠트이다.
도 11은 도 8의 플로우챠트의 단계(b)를 수행하는 하나의 방법을 도시한 도면이다.
도 12는 도 8의 플로우챠트의 단계(b)를 수행하는 다른 방법을 도시한 도면이다.
도 13은 단계(c) 및 (g)를 수행하는 하나의 방법을 도시한 도면이다.
많은 도면에서 유사한 구성 요소에 대해서는 유사한 도면 부호로 나타낸다.
이하의 설명에서, 유전체 매트릭스 형태의 금속 비아로 구성된 지지 구조체, 특히 폴리이미드 또는 에폭시 또는 BT(비스메일이미드/트리아진) 또는 이들의 혼합물과 같이 유리 섬유로 강화된 폴리머 매트릭스 형태의 구리 비아 포스트가 고려된다.
후르비츠에게 허여된 미국 특허 제7,682,972호, 미국 특허 제7,669,320호 및 미국 특허 제7,635,641호에 기재된 바와 같이, 어세스(Access) 포토-레지스트 및 패턴 또는 패널 도금 및 라미네이팅 기술의 피쳐가 본원 명세서에서 참조되며, 피쳐의 평면 치수의 상한에 영향을 미치지 않는다.
도 1은 종래 기술의 다층 합성 지지 구조체(또는 IC 지지 기판)의 간단화된 단면도이다. 종래 기술의 다층 지지 구조체(또는 IC 지지 기판)(100)는 개별층들을 절연시키는 유전체(110, 112, 114, 116)의 층에 의해 분리된 구성요소 또는 피쳐(108)의 기능층(102, 104, 106)을 포함한다. 유전체층을 통한 비아(118)는 인접한 기능 또는 피쳐층 사이의 전기 접속부를 제공한다. 따라서, 피쳐층(102, 104, 106)은 일반적으로 X-Y 평면에서 층 내에 놓여진 피쳐(108)와, 유전체층(110, 112, 114, 116)을 가로질러 전류를 도전시키는 비아(118)를 포함한다. 비아(118)는 최소의 인덕턴스를 갖도록 설계되며, 그들 사이에 최소의 커패시턴스를 갖도록 충분하게 분리된다.
비아가 드릴 앤 필 기술로 제조될 때, 비아는 일반적으로 사실상 원형의 단면을 갖는다.
미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 설명된 바와 같이, 예로써, 도1의 구조체는 포토-레지스트의 패턴으로 도금하고(패턴 도금), 또는 패널 도금한 뒤 선택적으로 에칭하여 직립 비아 포스트를 남긴 뒤 유전체 프레-프레그(pre-preg)를 라미네이팅함으로써 제조될 수 있다.
'드릴드 앤 필드 비아' 접근법을 사용하여, 단면 제어 및 형상면에서의 어려움으로 인해 비원형 비아를 제조하는 것을 금지한다. 또한, 레이저 드릴링의 한계로 인해 최소 비아 크기는 약 50 - 60 미크론이다. 이러한 어려움은 상술한 배경 기술 항목에서 상세하게 설명하였고, 특히 폴리머/유리 유전체에서 트렌치를 생성하기 위한 "라우팅(routing)" 모드에서 슬롯을 밀링하기 위한 비싼 레이저 드릴링 기계의 사용으로 인한 고비용, 레이저 드릴링 공정으로 인해 비아 테이퍼링 형상 및 측벽이 거칠함, 구리 비아 필 전기도금 공정으로 인한 딤플링 및/또는 돔 형상과 관련된다.
놀랍게도, 도금 및 포토-레지스트 기술의 융통성을 사용하여, 넓은 범위의 비아 형상 및 크기가 비용면에서 효과적으로 제조될 수 있다는 점을 발견하였다. 또한, 상이한 비아 형상 및 크기가 동일한 층에서 제조될 수 있다. 아미테크(AMITEC)에 의해 개발된 전매 특허의 비아 포스트 접근법은, 비아층의 큰 치수를 사용하는 '컨덕터 비아' 구조체가 x-y 평면에서 도전시키게 한다. 이러한 점은, 구리 패턴 도금 접근법이 사용될 때, 매끈하고 직선이고 테이퍼지지 않은 트렌치가 포토-레지스트 재료에 제조될 수 있고, 이후 금속 시드층을 사용하고 패턴 도금 구리에 의해 트렌치로 충전됨으로써 연속 침착 구리가 트렌치로 충전될 수 있다는 점이 특히 용이해진다. 드릴드 앤 필드 비아 접근법에 반해, 비아 포스트 기술은 딤플없고 돔이 없는 구리 커넥터를 습득하기 위해 포토레지스트층의 트렌치가 충전되게 한다. 구리의 침착 이후, 포토레지스트는 연속하여 박피되고, 이후 금속 시드층이 제거된 뒤, 영구적인 폴리머-유리 유전체가 그 위와 주위에 도포된다. 이와 같이 생성된 '비아 커넥터' 구조체는, 후르비츠 등에게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 기재된 것과 같은 공정 흐름을 사용할 수 있다.
많은 개별 전자 기판에서, 기판과 인쇄 회로 기판 사이의 접속시킬 때, IC와 다른 전기 구성요소를 서로 접속시키는 금속 도전성 접속부의 길이는 일반적으로 무시될 수 있다. 달리 표현해서, 소정 시간에 도전성 접속부의 전압은 O이 되는 것으로 가정할 수 있고, 모든 지점에서의 전위는 동일하다고 고려될 수 있다. 그러나, 도전성 요소를 가로질러 전기 신호가 이동하는 데 소요되는 시간에 비해 시간 간격에서 전압이 변화되는 적용예에서, 도전성 요소의 길이는 매우 중요해질 수 있고, 컨덕터는 전송 라인으로써 취급되어야 한다. 다른 방법을 설명하자면, 신호가 도전성 요소의 길이에 필적할만한 또는 그 보다 작은 대응 파장을 갖는 주파수 구성요소를 구비할 때, 도전성 요소의 길이 및 그와 관련된 상호접속 비아는 중요하다. 공통의 경험적 법칙은 전체 길이가 파장의 1/10보다 큰 경우 도전성 요소가 전송 라인으로써 취급되어야 한다는 점이다. 이러한 길이에서, 도전성 요소의 임의의 반사의 간섭 또는 위상 지연은 중요해질 수 있고, 전송 라인 이론을 사용하여 주의하여 설계되지 않은 구조체에서 예측못한 거동을 야기할 수 있다. 상기 전송 라인 상태는 예로서 고속 디지털 회로도에서 발견된 신호 및 무선 및 마이크로웨이브 전기 신호로 작동되는 기판에서 발생될 수 있다.
전송 라인이 길이를 따라 균일하다면, 그 거동은 '특성 임피던스'(심볼 ZO)로서 공지될 수 있는 단일 파라미터로 크게 설명된다. '특성 임피던스'는 컨덕터 라인의 임의의 지점에서 동일한 웨이브의 복소 전류(complex current)에 대한 소정 웨이브의 복소 전압의 비이다.
데이터를 적극적으로 이송시키기 위한 복수의 전송 라인이 기판에 사용된다. 데이터를 적극적으로 이송시키기 위해 설계되지 않은 다른 구성요소가 전송라인으로서 고려될 수 있어 생성된 표유 신호를 산출한다.
도 2, 도 3 및 도 4에서는 3개의 전형적인 전송 라인 구성에 대해 설명한다. 도 2에는 마이크로-스트립 장치(200)를 도시하고, 도 3은 스트립 라인 컨덕터 장치(300)를 도시하고, 도 4는 상이한 쌍의 스트립 라인 장치(400)를 도시한다.
IC 기판 전송 라인 컨덕터용 Zo의 전형적인 값은 도 2 및 도 3에 도시된 바와 같이 마이크로-스트립(200) 및 스트립 라인(300) 컨덕터 장치에 대해서는 50 내지 75 옴(ohm)이고, 도 4에 도시된 바와 같은 상이한 상의 스트립 라인 장치(400)에 대해서는 100 옴이다. 도 2, 도4 및 도 4에서, 기판(250)의 유전체는 레퍼런스(그라운드 또는 파워) 평면(212, 312, 314, 412, 414)로부터 전송 라인 컨덕터(210, 310, 410A, 410B)를 분리한다.
파워가 전송라인에 보내어질 때, 가능한 한 많은 파워가 로드에 의해 흡수되고 가능한 한 적게 소스로 반사되는 것이 통상적으로 바람직하다는 점을 알 수 있다. 이것은 전송 라인이 '매칭된(matched)' 또는 '제어된(controlled)'이라고 불리어지는 경우 로드 임피던스를 Zo와 동일하게 하는 것에 의해 보장될 수 있다. '제어된' 전송 라인으로서의 컨덕터를 일정한 임피던스값으로 유지하기 위한 한 가지 방법은 레퍼런스 그라운드(또는 파워) 평면으로부터 폭, 두께 및 수직 거리 사이의 일정한 기하학적 관계를 유지시키는 것이다. 또한, 레퍼런스 평면으로부터 컨덕터를 절연시키기 위해 정상 유전체를 적절한 유기체 상수로 정확하게 선택하는 것도 중요하다.
임의의 특정 이론으로 제한되길 원하지 않는다면, 일반적으로 다음과 같이 설명될 수 있다. 전송 라인으로 공급된 파워의 몇몇은 전송 라인의 저항 때문에 손실된다. 이러한 손실 전류는 '옴의(ohmic)' 또는 저항 손실로써 언급될 수 있다. 고주파수에서, '유전 손실'로 불리우는 다른 효과가 저항에 의한 손실에 부가하여 현저해진다. 유전 손실은, 기판 내측의 절연 재료가 교류 전기장으로부터의 에너지를 흡수하여 그것을 열로 변환할 때 발생된다.
기판은 일반적으로, 양호한 Zo 값을 달성하기 위해 전송 라인으로부터 그라운드(파워) 레퍼런스 평면까지 적절한 수직 두께 및 적절한 유전 상수를 갖는 적절한 유전체로 설계되고 제조된다. 그러나, 많은 경우, 컨덕터의 폭 및 두께는 기판에서 이용가능한 영역이 작음으로서 쟁점이 될 수 있다. 또한, 처리 제한으로 인해 높은 컨덕터의 폭에 대한 두께의 비를 달성하기 어려울 수 있다.
실시예는, 하나의 전송 라인 구조체를 형성하도록 2개의 수직으로 분리되고 X-Y 컨덕터 평면에서 상호접속된 '컨덕터 비아' 구조체에 관한 것이다.
도 5에서, 레퍼런스 평면(512)은 마이크로 스트립 전송 라인 구조체(500)를 형성하도록 유전체(250)에 둘러싸여지고 비아 컨덕터(518)에 의해 상호접속된 2개의 상부 및 바닥 컨덕터 라인(510, 516)으로부터 이격된다. 레퍼런스 평면(512)은 파워 레퍼런스 평면 또는 그라운드 레퍼런스 평면일 수 있다.
2개의 컨덕터 라인(510, 516)의 폭은, 형성된 마이크로 스트립 전송 라인의 DC 저항이 비아 컨덕터(518)의 벌크 특성에 의해 제어되기 때문에, 최소화되어 비아 컨덕터(518)의 폭에 근접하거나 또는 동일해질 수 있다.
또한, 후르비츠 등에게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호의 패턴 도금 비아 포스트 프로세스에 설명된 바와 같이, 바닥 컨덕터 라인(510)은 비아 컨덕터(518)가 [기판(도시 생략)의 동일 층에서의 다른 컨덕터 및 비아 포스트와 함께] 패턴 전기도금되는 것을 허용하도록 시드층으로서 기능하기에 충분하게 두꺼울 필요만 있다는 점을 더 알 수 있다.
또한, 상부 컨덕터 라인(516)은 유사하게 최소 두께를 가질 수 있다는 점을 알 수 있다. 실제, 도 5의 마이크로 스트립 전송 라인에서의 두께는 일반적으로 다른 컨덕터 구조체(도시 생략) 다른 경우에는 기판에 대해 시드층으로써 일반적으로 기능하는 동일층의 다른 영역에 의해 영향받는다. 도 5에 도시된 마이크로 스트립 전송 라인(500)은 후르비츠 등에게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 기재된 바와 같이 패턴 도금 프로세스를 사용하여 제조될 수 있다.
도 6은 비아 컨덕터(618)에 의해 상호접속된 한 쌍의 상부 및 바닥 컨덕터 라인(610, 616)으로부터 이격된 한 쌍의 상부 및 바닥 금속 그라운드 레퍼런스 평면(612, 614) 및 유전체(250)로 구성된 스트립 라인 전송 라인 구조체(600)를 도시한다.
이 기술 분야의 당업자라면, 형성된 스트립 라인 전송 라인(600)의 DC 저항이 비아 컨덕터(618)의 벌크 특성에 의해 크게 영향받기 때문에 2개의 컨덕터 라인(610, 616)은 비아 컨덕터(618)의 폭에 근접하거나 동일해지도록 폭이 최소화될 수 있다는 점을 알 수 있다. 동일한 추론을 사용하여, 도 5의 바닥 도전성 라인(510)과 같이 바닥 컨덕터 라인(610)은 필요한 변경을 가해서 매우 얇아질 수 있고, 그 두께는, 후르비츠 등에게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호의 패턴 도금 비아 포스트 프로세스 플로우에 기재된 바와 같은 일반적인 기술을 사용하여, 기판의 다른 위치에서 동일층의 비아 컨덕터(618)[및 다른 컨덕터 및 비아 포스트(도시 생략)]가 패턴 전기도금되는 것을 허용하도록 시드층으로서 기능함으로써 영향받는다.
금속 시드층은 전형적으로 0.5 미크론 내지 1.5 미크론의 두께이고, 구리를 포함할 수 있으며, 스퍼터링 또는 무전해 도금에 의해 침착될 수 있다. 또한, 티탄, 크롬 또는 니켈-크롬으로부터 제조될 수 있는 상이한 금속의 언더라잉 부착층을 더 포함할 수 있고, 예로써 0.04 미크론 내지 0.1 미크론 범위의 두께를 전형적으로 가질 수 있다. 또한, 후르비츠 등에게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 기재된 바와 같은 패턴 도금 프로세스를 사용하여 동일층, 다른 경우 기판에 다른 컨덕터(도시 생략)가 빌드업되는 것을 허용하도록 상부 도전성 라인(616)의 두께는 시드층으로서만의 기능을 목적으로 하기에 충분하게 얇아질 수 있다는 점을 알 수 있다.
도 7에는, 대응 비아컨덕터(718A, 718B)에 의해 상호접속된 2개 쌍의 바닥 컨덕터 라인(710A, 710B)와 상부 컨덕터 라인(716A,716B)으로부터 이격된 바닥 및 상부 그라운드 레퍼런스 평면(712, 714)와, 유전체(250)로 구성된 상이한 쌍의 스트립 라인 전송 라인(700)을 도시한다. 이 기술 분야의 당업자는, 형성된 상이한 쌍의 스트립 라인 전송 라인(700)의 DC 저항이 비아 컨덕터(718A, 718B)의 벌크 특성에 의해 영향받기 때문에, 2개의 컨덕터 쌍 라인(710A/716A, 710B/716B)은 각각 대응 비아 컨덕터(718A, 718B)의 폭에 근접하거나 또는 동일해지는 폭으로 최소화될 수 있다는 점을 알 수 있다. 동일한 추론을 사용하여, 바닥 도전성 라인(710A, 710B)은, 후르비츠 등에게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호의 패턴 도금 비아 포스트 프로세스 플로우에 기재된 바와 같은 일반적으로 기판의 다른 위치에서 동일한 층의 다른 컨덕터 및 비아 포스트(도시 생략)와 함께 대응 비아 컨덕터(718A, 718B)가 패턴 전기도금되는 것을 허용하도록 시드층으로써의 기능을 목적으로만 하기에 충분한 두께일 필요가 있다는 점을 알아야 한다. 또한, 상기 도 5 및 도 6을 참조하여 설명한 바와 같이, 필요한 변경을 가하여 상부 도전성 라인(716A, 716B)은 후르비츠 등에게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 기재된 바와 같은 패턴 도금 프로세스를 사용하여, 동일층 다른 경우에는 기판에서 다른 컨덕터(도시 생략)가 빌드업되는 것을 허용하도록 시드층으로서 기능하는 것만을 목적으로 하기에 충분하게 얇아질 수 있다는 점을 알 수 있다.
도 8에서, 하나의 마이크로 스트립 전송 라인 구조체(500')는 도 6에 도시된 것에 수직한 방향으로부터 도시한다. 여기서 비아 컨덕터(518')는 연속적인 전기도금 비아 라인이다.
도 9에서, 다른 마이크로 스트립 전송 라인 구조체(500")은 도 6에 도시된 것에 수직한 방향에서 도시한다. 여기서, 비아 컨덕터(518")는 이 기술 분야의 숙련자에게 알려진 바와 같이, I형 구조체의 높이 및 2배의 포스트 분리 거리의 파장을 갖는 것과 같은 적절한 특성의 캐리어 웨이브를 지지할 수 있다는 동일 형상의 비아 포스트의 시리즈이다.
마이크로 스트립 전송 라인 구조체(500)는 연속 비아 라인(600') 또는 포스트(600") 시리즈를 포함하며, 마찬가지로 스트립 라인 전송 라인 구조체(600) 및 상이한 쌍의 스트립 라인 전송 라인(700)은 연속 비아 라인 또는 포스트 시리즈를 포함할 수 있다.
도 10에서, 도 5, 도 6 및 도 7의 장치를 제조하기 위한 일반적인 제조 프로세스에 대해 지금 설명한다. 도 5, 도 6 및 도 7의 서브 구성요소는 이해를 돕기 위해 참조된다.
상기 방법은, 연속 금속 레퍼런스 평면[512, (612, 712)]을 갖는 상부면을 구비한 기판을 습득하는 단계 - 단계(a)를 포함한다. 연속 금속 평면은 언더라잉 유전체에의 부착에 조력하도록 Ti, Ta, W 또는 Cr과 같은 언더라잉 부착 금속으로 또는 언더라잉 부착 금속없이 구리의 0.5 미크론 내지 1.5 미크론과 같은 시드층인 금속 기판일 수 있다. 설명한 구조는 부가 피쳐 및 비아를 갖는 큰 다층 구조체의 일부일 수 있기 때문에, 전기도금 구리층은 피쳐 또는 비아층일 수 있다.
연속적 금속 레퍼런스 평면이 유전체층으로 커버된다 - 단계(b).
이해를 돕기 위해, 상기 방법의 설명의 나머지는 도 4 내지 도 6에 도시된 섹션의 제조에만 관련있다. 그러나, 이 기술 분야의 당업자는 이러한 방법에 필요한 적용예를 일반적으로 패널 또는 패턴 도금된 주위 피쳐와 관련지어 만드는 데 어려움이 없다.
이제 바닥 도전성 라인을 제조한다. 시드층은 유전체층 위에 침착된다 - 단계(c). 전형적으로, 시드층은 구리일 수 있고, 스퍼터링 또는 무전해 도금에 의해 침착될 수 있다. 부착에 조력하도록, 예로써, 탄탈늄, 티탄, 크롬 또는 텅스텐의 예비 부착층을 포함할 수 있다. 시드층은 0.5 미크론 내지 1.5 미크론 두께일 수 있고, 전형적으로는 대략 1 미크론의 두께일 수 있다.
바닥 도전성 라인의 목적을 위해, 얇은 시드층이 적당하다. 주위 구성요소의 목적을 위해, 구리층이 패턴 도금 또는 패널 도금 중 하나에 의해 주위에 전기도금될 수 있다. 이들 하나의 방법으로, 최종 바닥 도전성 라인은 그 위에 성장된 비아 컨덕터의 폭일 수 있거나 또는 주위 시드층이 에칭되어야 하도록 약간 넓어질 수 있다 - 단계(d).
이제, 비아 포스트열이 패턴 도금 또는 패널 도금에 의해 제조된다 - 단계(e). 비아 포스트열은 연속 구조체(618' - 도 8) 즉, 비아 스트립일 수 있거나 또는 웨이브 가이드로서 기능하기에 적절한 치수 및 간격을 갖는 균일하게 이격된 비아 포스트열(618" - 도 9)일 수 있다. 유전체층은 비아 포스트열 위에 라미네이트된 뒤 비아 포스트열의 상부면을 노출하도록 얇게된다 - 단계(f). 이제, 상부 도전성 라인이 침착된다 - 단계(g).
유전체층의 상부층은 상부 도전성 라인 위로 라미네이트된다 - 단계(h). 따라서, 상기 방법은 I형 전송 라인을 갖는 도 5의 마이크로 스트립 전송 라인 구조체(500)를 제조할 수 있다.
그 위에 상부 레퍼런스 평면(614)이 침착되어 - 단계(i), 도 6의 스트립 라인 전송 라인 구조체(600)를 생성한다. 이것은 금속 시드층일 수 있고, I형 전송 라인 위로 유효한 패널을 갖는 전기도금된 부가 금속층 패턴 또는 패널을 가질 수 있다.
도 7의 상이한 쌍의 스트립 라인 전송 라인(700)을 생성하기 위해, 단계(c) 내지 (g)가, 바닥 도전성 라인(710A, 710B), (연속적이거나 불연속적일 수 있는) 비아 포스트열(718) 및 상부 도전성 라인(716)을 패턴 도금 또는 선택적 에칭과 함께 패널 도금함으로써 2개의 인접 I형 전송 라인(A, B)을 생성하도록 적용될 수 있고, 유전체에 매립된 2개의 인접 I형 전송 라인(A, B)을 남기게 된다.
일반적으로, 본 명세서에서 도시한 장치는 큰 다층 구조체의 일부이고, 유전체층은, 후르비츠 등에게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 기재된 것과 같은 기술에 의해 생성되고 일반적으로 그 안에 비아 포스트를 가질 수 있다.
예로써, 유전체층으로 커버하는 단계(b)는 전형적으로 주위 비아를 제조하는 방법의 일부이다.
도 11에서, 주위 비아 및/또는 피쳐를 동시에 제조하면서 바닥 도전성 라인 아래에 유전체를 제조하는 한가지 방법은 포토레지스트의 제1층이 침착되는 - 단계(b(i))와 같은 패턴 도금에 의한 것이다. 포토레지스트에서 현상된 패턴은 도시된 섹션에 피쳐 또는 비아를 포함하지 않는다 - 단계(b(ii)). 구리는 패턴으로 전기도금되고 - 단계(b(iii)), 포토레지스트의 제1층은 제거되고 - 단계(b(iv)), 유전체층은 구리 비아 위로 라미네이트된다 - 단계(b(v)).
제2층의 어떠한 요소도 제1층 뒤로 연장되지 않는 경우, 포토레지스트를 제거하고 노출된 피쳐 위로 포토레지스트의 제2층을 침착시킬 수 있고, 제1층 위로 제2층을 패터닝한 뒤 전기도금 또는 무전해 도금에 의해 제2층을 침착한다. 포토레지스트의 제2층을 박피한 후, 유전체는 제1 및 제2층 위로 라미네이트될 수 있다.
도 12에서, 주위 비아는, 구리가 패널로서 침착되고 - 단계(b(vi)), 포토레지스트의 제1층이 그 위에 침착 - 단계(b(vii))와 같은 패널 도금에 의해 제조될 수 있다. 도시된 단면에 피쳐 또는 비아가 없고 주위 비아 및 피쳐를 구비한 패턴이 현상되고 - 단계(b(viii)), 구리는 에칭된다 - 단계(b(ix)). 이후, 포토레지스트의 제1층은 제거되고 - 단계(b(x)), 유전체층은 그 위로 침착된다 - 단계(b(xi)).
그러나, 비아는 예로써, 드릴 앤 필 기술에 의한 유전체의 개선과 같이 다른 기술에 의해 제조될 수 있다.
도 13에서, 상부 도전성 라인 생성 단계(g)는 상부 시드층을 침착시킴으로써 달성될 수 있다 - 단계(g(ii)). 다시, 부착 금속이 유전체에의 부착에 조력하도록 우선 도포되고 - 단계(g(i)), 두꺼운 전기도금층은 비아 포스트열 상의 시드층 위로 침착될 수 있다 - 단계(g(iii)). 비아 포스트열 위로 연속 보호 스트립을 침착 - 단계(g(iv)) 후, 주위 금속은 용융되어 - 단계(g(v)), 직립 상부 도전성라인을 남긴다.
이 기술 분야의 숙련자는 상기 특별히 도시하고 설명한 것으로 본 발명이 제한되는 것은 아니라는 점을 알아야 한다. 본 발명의 범위는 첨부된 청구범위로 한정되며, 상술한 다양한 특징의 조합 및 서브 조합과 수정 및 변경예도 포함할 수 있다는 점은 이 기술 분야의 숙련자가 상기 설명을 읽을 때 알 수 있다.
청구범위에서, 단어 "포함하다"와, "포함하다", "포함하는" 등과 같은 변형예는 나열된 구성요소가 포함되지만 다른 구성요소를 배재하는 것은 아니라는 점을 나타낸다.

Claims (21)

  1. IC 지지 기판의 X-Y 평면에서 연장되는 복수의 유전체층을 구비하고, 상기 X-Y 평면 내에서 일방향으로 신호를 이송하는 신호 캐리어를 구비하는 IC 지지 기판으로서,
    상기 신호 캐리어는 하부 연속 금속층을 갖는 제1 전송 라인과, 상기 신호가 이송되는 방향으로 연장되는 상기 하부 연속 금속층의 상부에 결합된 연속 금속 비아 라인을 포함하고, 상기 제1 전송 라인과 상기 연속 금속 비아 라인은 하부의 언더라잉 레퍼런스 평면으로부터 유전체에 의해 분리되고,
    동일한 층에 상이한 형상 또는 상이한 크기의 비아가 형성되는, IC 지지 기판.
  2. 제1항에 있어서, 상기 신호가 이송되는 방향으로 연장되면서 상기 연속 금속 비아 라인의 상부에 결합된 상부 연속 금속층을 더 포함하는, IC 지지 기판.
  3. 제1항에 있어서, 상기 제1 전송라인과 상기 연속 금속 비아 라인의 상부로부터 유전체층에 의해 분리된 오버라잉 레퍼런스 평면을 더 포함하는, IC 지지 기판.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 하부 연속 금속층은 시드층을 포함하는, IC 지지 기판.
  7. 제6항에 있어서, 상기 시드층은 구리를 포함하는, IC 지지 기판.
  8. 제6항에 있어서, 상기 하부 연속 금속층은 전기도금 금속층을 더 포함하는, IC 지지 기판.
  9. 제8항에 있어서, 상기 전기도금 금속층은 구리를 포함하는, IC 지지 기판.
  10. 제2항에 있어서, 상기 상부 연속 금속층은 금속 시드층을 갖는 상기 연속 금속 비아 라인의 상부에 결합된, IC 지지 기판.
  11. 제10항에 있어서, 상기 상부 연속 금속층은 도금 금속층을 더 포함하는, IC 지지 기판.
  12. 제1항에 있어서, 상기 제1 전송 라인에 인접한 제2 전송 라인을 더 포함하는, IC 지지 기판.
  13. 제1항에 있어서, 상기 유전체는 폴리머를 포함하는, IC 지지 기판.
  14. 제13항에 있어서, 상기 유전체는 세라믹 또는 유리를 더 포함하는, IC 지지 기판.
  15. 제13항에 있어서, 상기 폴리머는 폴리이미드, 에폭시, 비스메일이미드, 트리아진 및 이들의 혼합물 중 적어도 하나를 포함하는, IC 지지 기판.
  16. 제13항에 있어서, 상기 유전체는 유리 섬유를 더 포함하는, IC 지지 기판.
  17. 제14항에 있어서, 상기 유전체는 입자 필러를 더 포함하는, IC 지지 기판.
  18. 제1항의 IC 지지 기판를 제조하는 방법이며,
    (a) 연속 금속 레퍼런스 평면을 갖는 상부면을 구비한 기판을 습득하는 단계와,
    (b) 상기 연속 금속 레퍼런스 평면을 유전체층으로 커버하는 단계와,
    (c) 상기 유전체 상에 시드층을 침착하여 하부 도전성 라인을 제조하는 단계와,
    (d) 패턴 도금 또는 패널 도금에 의해 상기 하부 도전성 라인 위로 연속 금속 비아 라인을 제조하는 단계와,
    (e) 상기 연속 금속 비아 라인과 상기 하부 도전성 라인 위로 유전체층을 라미네이트하는 단계와,
    (f) 상기 연속 금속 비아 라인의 상부면을 노출시키도록 상기 유전체층을 얇게 하는 단계와,
    (g) 상기 유전체 상에 시드층을 침착하여 상부 도전성 라인을 제조하는 단계와,
    (h) 상기 상부 도전성 라인 위로 유전체의 상부층을 라미네이트하는 단계를 포함하는 방법.
  19. 제18항에 있어서, 시드층을 구비하는 상부 레퍼런스 평면을 상기 유전체의 상부층 위에 침착시키는 단계 (i)를 더 포함하는 방법.
  20. 제19항에 있어서, 상기 상부 레퍼런스 평면을 침착시키는 단계(i)는, 예비 부착 금속을 상기 유전체의 상부층에 미리 침착시키는 단계와 금속층을 후속하여 전기도금하는 단계 중 적어도 하나를 더 포함하는 방법.
  21. 제18항에 있어서, 상기 단계 (c) 내지 (g)는, (i) 상기 하부 도전성 라인; (ii) 상기 연속 금속 비아 라인; 및 (iii) 상기 상부 도전성 라인;을 선택적 에칭으로 패널 도금을 하거나 또는 패턴 도금을 하여 유전체에 매립된 2개의 인접 I형 전송 라인을 남기는 것에 의해 2개의 인접 I형 전송 라인을 생성하는 단계를 포함하는, 방법.
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