JP2013251521A - 新規な伝送線を備えた多層電子構造体 - Google Patents

Abstract

【課題】電子構成部品用の支持構造体、および相互接続部およびインターポーザならびにそれらの製作方法を提供する。
【解決手段】ＸＹ平面内に延在する複数の誘電層を備える多層複合電子構造体のＸＹ平面内の方向に信号を供給するための信号キャリアであって、この信号キャリアが、下部連続金属層を備える第一伝送線を備え、かつ連続金属層に連結される金属ビア柱の行を更に備え、この伝送線が、下層基準面から誘電材料によって隔てられる。
【選択図】なし

Description

本発明の実施態様が、電子構成部品用の支持構造体に、および特に相互接続部およびインターポーザならびにそれらの製作の方法に関する。

ますます複雑になる電子構成部品の小型化に対するますます大きくなる需要によって駆り立てられて、コンピュータおよび遠隔通信装置のような民生用電子機器が、より集積化されるようになっている。これは、誘電材料によって互いに電気的に絶縁される高密度の多数の導電層およびビアを有するＩＣ基板およびＩＣインターポーザのような支持構造体に対する要求を作り出した。

この種の支持構造体に対する一般的な要件は、信頼性および適切な電気性能、薄さ、堅さ、平面性、良い熱放散および競争的な単価である。

これらの要件を達成するための種々のアプローチのうち、層の間に相互接続ビアを作り出す１つの広く実現された製造技法が、メッキ技法によってその中に堆積される金属、通常銅によるその後の充填のために、その後置かれた誘電体基板中に最後の金属層まで通して穴開けするためにレーザーを使用する。ビアを作り出すこのアプローチは時には『ドリルアンドフィル』と称され、それによって作り出されるビアは、『ドリルアンドフィルビア』と称されることができる。

しかしながら、複数の欠点が、ドリルアンドフィルビアアプローチにはある。

各ビアが別々に穴開けされる必要があるので、処理率が限定され、精巧な多ビアＩＣ基板およびインターポーザを製作するコストがひどく高くなる。

大きな配列では、ドリルアンドフィル方法論によって互いに極めて近傍に異なるサイズおよび形状を有する高密度の高品質ビアを生成することは、困難である。

さらに、レーザー穴開けされたビアは誘電材料の厚さを通して内部に粗い側壁およびテーパーを有する。このテーパリングは、ビアの有効径を減少させる。それはまた、特に超小型ビア径で前の導電性金属層に対する電気接触に悪影響を与え、それによって信頼性問題を引き起こすかもしれない。

穴開けされる誘電体がポリマーマトリクスのガラスまたはセラミックファイバを備える複合材料である所で、側壁が特に粗く、この粗さが追加的な迷いインダクタンスを作り出す場合がある。

穴開けされたビアホールの充填プロセスは、通常銅の電気メッキによって達成される。この金属堆積技法は、陥凹形成に結びつく場合があり、そこで小型のクレータがビアの上部に出現する。あるいは、ビアチャネルが、それが保持することができるより多くの銅で充填されるところでオーバフィルが起こる場合があり、および、周囲の材料の上に突き出る半球形の上面が作り出される。高密度基板およびインターポーザを製作する時必要に応じて、その後ビアを順に重ねてスタックする時、陥凹形成およびオーバフィルの両方が困難を作り出す傾向がある。

特にそれらがインターポーザまたはＩＣ基板設計の同じ相互接続層内でより小型のビアに近接している時、大きなビアチャネルは均一に充填するのが困難である。

レーザー穴開けが丸いビアチャネルを作り出すために最良である。スロット形状のビアチャネルがレーザーミリングによって製作されることができるとはいえ、それでもやはり、『ドリルアンドフィル』によって製作されることができる幾何学形状の範囲はいくぶん限定される。ドリルアンドフィルによるビアの製作は高価であり、および相対的に費用効果的な電気メッキプロセスを使用してそれによって銅によって作り出されるビアチャネルを均一に一貫して充填することは困難である。

受け入れられるサイズおよび信頼性の範囲が時間とともに向上しているとはいえ、上記の欠点はドリルアンドフィル技術に固有であり、可能なビアサイズの範囲を限定すると予測される。

ドリルアンドフィルアプローチの欠点の多くを克服する一代替案は、別名『パターンメッキ』技術を使用して、フォトレジスト内に作り出されるパターンに銅または他の金属を堆積することによってビアを製作することである。

パターンメッキでは、シード層が最初に堆積される。次いで、フォトレジストの層がシード層の上に置かれ、その後パターンを作り出すために露光されて、それがシード層を露出させる溝を残すために選択的に除去される。ビア柱が、フォトレジスト溝内に銅を堆積することによって作り出される。残りのフォトレジストが次いで除去され、シード層がエッチング除去され、一般的にポリマー含浸されたガラスファイバマットである誘電材料が、ビア柱をおおうためにその上におよびその周りに積層される。研削、研磨および化学機械研摩のような種々の技法およびプロセスが表面を薄くして平坦化するために次いで使用され、誘電材料の一部を除去してビア柱の上部を露出し、次の金属層を構築することを可能にする。所望の多層構造体を構築するためにこのプロセスを繰り返すことによって、金属導体およびビア柱の以降の層がその上に堆積されることができる。

以下に『パネルメッキ』として知られる、代わりの、しかし密接に関連づけられた技術において、金属または合金の連続層が基板上へ堆積される。フォトレジストの層が連続層の上に置かれてパターンがその中に現像される。現像されたフォトレジストのパターンが剥離されて、その下に金属を選択的に露出し、それが次いでエッチング除去されることができる。未現像のフォトレジストが下層金属をエッチング除去されることから保護して、直立したフィーチャおよびビアのパターンを残す。

未現像のフォトレジストを剥離した後に、ポリマー含浸されたガラスファイバマットのような誘電材料が、直立した銅フィーチャおよび／またはビア柱周辺におよびその上に積層されることができる。

上記したパターンメッキまたはパネルメッキ方法論によって作り出されるビア層は、一般的にビア柱層およびフィーチャ層として公知である。銅が、両層に対する好ましい金属である。

理解されるであろうことは、マイクロエレクトロニクスの進化の全般的な推進力は高い信頼性を有する、ますますより小さい、より薄いおよびより軽い、およびより強力な製品を製作する方へ向けられるということである。厚い、コアを持つ相互接続部の使用は極薄の製品が到達可能であることを妨げる。相互接続ＩＣ基板または『インターポーザ』内にますますより高い密度の構造体を作り出すために、ますますより小さい接続部のますますより多くの層が必要とされる。実際に、時には互いの上に構成要素をスタックすることが、望ましい。

メッキした積層構造体が銅または他の適切な犠牲基板上に堆積されるならば、基板がエッチング除去され、自立コアレス層状構造体を残すことができる。更なる層が、犠牲基板に以前に接着された側面上に堆積され、それによって両面ビルドアップを可能にすることができ、それが反りを最小化して平面性を達成するのを補助する。

高密度相互接続部を製作するための１つの柔軟な技術が、誘電マトリクス内に金属ビアまたはフィーチャからなるパターンまたはパネルメッキした多層構造体を構築することである。金属は銅であることができ、誘電体はファイバ強化ポリマーであることができ、一般的に、例えばポリイミドのような、高ガラス転移温度（Ｔｇ）を備えたポリマーが使用される。これらの相互接続部は、コアを持つかまたはコアレスであることができ、かつ構成要素をスタックするためのキャビティを含むことができる。それらは、奇数または偶数の層を有することができる。可能にする技術は、Ａｍｉｔｅｃ−Ａｄｖａｎｃｅｄ Ｍｕｌｔｉｌａｙｅｒ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ社に付与された以前の特許内に記載されている。

例えば、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）が、上位の電子支持構造体の構成における前駆体としての用途のために、誘電体内にビア配列を含む自立膜を製作する一方法を記載する。この方法は、犠牲キャリア上の誘電体周囲内に導電性ビアの膜を製作するステップと、自立積層配列を形成するために膜を犠牲キャリアから分離するステップとを含む。この種の自立膜に基づく電子基板は、積層配列を薄くして平坦化することによって形成され、ビアを終端することが続くことができる。この刊行物は、全体として本願明細書に引用したものとする。

Ｈｕｒｗｉｔｚ他に付与された（特許文献２）が、第２のＩＣダイと直列に接続される第１のＩＣダイを支持するためのＩＣ支持体を製作するための一方法であって、このＩＣ支持体が絶縁周囲内の銅フィーチャおよびビアの交互層のスタックを備える、方法を記載する。第１のＩＣダイがＩＣ支持体上へボンディング可能であり、および第２のＩＣダイがＩＣ支持体内部でキャビティ内にボンディング可能であり、キャビティが、銅ベースをエッチング除去し、かつビルトアップ銅を選択的にエッチング除去することによって形成される。この刊行物は、全体として本願明細書に引用したものとする。

Ｈｕｒｗｉｔｚ他に付与された（特許文献３）が、以下のステップ、すなわち、（Ａ）第１のベース層を選択するステップと、（Ｂ）第１のベース層上へ第１の耐接着材エッチング液バリア層を堆積するステップと、（Ｃ）交互の導電層および絶縁層の第１のハーフスタックを構築するステップであって、導電層が絶縁層を通してビアによって相互接続されるステップと、（Ｄ）第１のハーフスタック上へ第２のベース層を塗布するステップと、（Ｅ）第２のベース層にフォトレジストの保護コーティングを塗布するステップと、（Ｆ）第１のベース層をエッチング除去するステップと、（Ｇ）フォトレジストの保護コーティングを除去するステップと、（Ｈ）第１の耐接着材エッチング液バリア層を除去するステップと、（Ｉ）交互の導電層および絶縁層の第２のハーフスタックを構築するステップであって、導電層が絶縁層を通してビアによって相互接続され、第２のハーフスタックが、第１のハーフスタックに実質的に対称のレイアップを有するステップと、（Ｊ）交互の導電層および絶縁層の第２のハーフスタック上へ絶縁層を塗布するステップと、（Ｋ）第２のベース層を除去するステップと、（Ｌ）スタックの外面上にビアの端部を露出することによって基板を終端し、かつそれに終端部を付加するステップと、を含む電子基板を製作する一方法を記載する。この刊行物は、全体として本願明細書に引用したものとする。

米国特許第７，６８２，９７２号明細書、名称「先端多層コアレス支持構造体およびそれらの製作のための方法」 米国特許第７，６６９，３２０号明細書、名称「チップパッケージング用のコアレスキャビティ基板およびそれらの製作」 米国特許第７，６３５，６４１号明細書、名称「集積回路支持構造体およびそれらの製作」

本発明の第１の態様が、ＸＹ平面内に延在する複数の誘電層を備える多層複合電子構造体のＸＹ平面内の方向に信号を供給するための信号キャリアであって、この信号キャリアが、下部連続金属層を備える第一伝送線を備え、かつ連続金属層に連結される金属ビア柱の行を更に備え、この伝送線が、下層基準面から誘電材料によって隔てられることを特徴とする信号キャリアに向けられる。

いくつかの実施態様において、信号キャリアが上方からビア柱の行に連結される上部連続層を備える。

いくつかの実施態様において、信号キャリアが誘電材料の層によってビア柱の行から隔てられる上層基準面を備える。

いくつかの実施態様において、ビア柱の行が連続的である。

いくつかの実施態様において、ビア柱の行が、不連続である。

いくつかの実施態様において、下部連続層がシード層を備える。

いくつかの実施態様において、シード層が銅を備える。

いくつかの実施態様において、下部連続層が電気メッキされた金属層を更に備える。

いくつかの実施態様において、電気メッキされた金属層が銅を備える。

いくつかの実施態様において、上方からビア柱の行に連結される上部連続層が、金属シード層を備える。

いくつかの実施態様において、上部連続層がメッキされた金属層を更に備える。

いくつかの実施態様において、信号キャリアが第一伝送線に隣接して第二伝送線を更に備える。

いくつかの実施態様において、誘電材料がポリマーを備える。

いくつかの実施態様において、ポリマーがポリイミド、エポキシ、ビスマレイミド、トリアジンおよびそれの混合物を備えるグループから選択される。

いくつかの実施態様において、誘電材料がセラミックまたはガラスを更に備える。

いくつかの実施態様において、誘電材料がガラスファイバを備える。

いくつかの実施態様において、誘電材料が粒子フィラーを備える。

第２の態様が、ＸＹ平面内に延在する複数の誘電層を備える多層複合電子構造体のＸＹ平面内の方向に信号を供給するための信号キャリアであって、この信号キャリアが、下部連続金属層を備える第一伝送線を備え、かつ連続金属層に連結される金属ビア柱の行を更に備え、この伝送線が、下層基準面から誘電材料によって隔てられることを特徴とする信号キャリア、を製作する方法を提供することに向けられ、この方法が、以下のステップ、すなわち、
（ａ）連続金属基準面を備える上側表面を備えた基板を得るステップと、
（ｂ）誘電体の層によって連続金属基準面を覆うステップと、
（ｃ）底部導電線を製作するステップと、
（ｄ）パターンメッキによってまたはパネルメッキによってビア柱の行を製作するステップと、
（ｅ）ビア柱の行の上に誘電層を積層するステップと、
（ｆ）ビア柱の行の上面を露出するために薄くするステップと、
（ｇ）最上部導電線を堆積するステップと、
（ｈ）最上部導電線の上に誘電材料の上層を積層するステップと、を含む。

任意選択で、ステップ（ｂ）が以下のサブステップ、すなわち、
ｂ（ｉ）フォトレジストの第１層を堆積するステップと、
ｂ（ｉｉ）信号キャリアの領域内に何のフィーチャもまたはビアも含まない、フォトレジスト内のパターンを現像するステップと、
ｂ（ｉｉｉ）パターンに銅を電気メッキするステップと、
ｂ（ｉｖ）フォトレジストの第１層を除去するステップと、
ｂ（ｖ）銅ビアの上に誘電層を積層するステップと、を含む。

任意選択で、ステップ（ｂ）が以下のサブステップ、すなわち、
ｂ（ｖｉ）連続金属基準面の上に銅層をパネルメッキするステップと、
ｂ（ｖｉｉ）銅層の上にフォトレジストの第１層を堆積するステップと、
ｂ（ｖｉｉｉ）周囲のビアおよびフィーチャを保護するが、信号キャリアの領域内の銅を保護しないパターンを現像するステップと、
ｂ（ｉｘ）銅をエッチング除去するステップと、
ｂ（ｘ）フォトレジストの第１層を除去するステップと、
ｂ（ｘｉ）その上に誘電層を堆積するステップと、を含む。

一般的に、ステップ（ｃ）および（ｇ）が以下のサブステップ、すなわち、
（ｉｉ）シード層を堆積するステップと、
（ｉｖ）誘電体によって覆うステップと、
（ｖ）導電線を保護するために保護層をパターン化するステップと、
（ｖｉ）周囲の金属を溶解除去するステップと、を含む。

いくつかの実施態様において、ステップ（ｃ）および（ｇ）が追加的なステップ：
（１）接着金属を塗布するステップと、
（２）シード層の上に金属層を電気メッキするステップと、のうち少なくとも１つを含む。

いくつかの実施態様において、この方法がその上にシード層を備える上部基準面を堆積するステップ（ｉ）を更に含む。

いくつかの実施態様において、上部基準面が、予備接着金属を予備的に堆積するステップ、およびその後金属層を電気メッキするステップ、のうち少なくとも１つを更に含む。

いくつかの実施態様において、ステップ（ｃ）から（ｇ）が、底部導電線、ビア柱の行および最上部導電線の選択エッチングによるパネルメッキまたはパターンメッキによってのいずれかで２本の隣接するＩ形状の伝送線を作り出し、２本の隣接するＩ形状の伝送線を誘電体内に埋め込まれるままにしておくステップを含む。

用語ミクロンまたはμｍは、マイクロメートルまたは１０^−６ｍを指す。

本発明のより良い理解のために、かつ、それがどのように実行に移されることができるかを示すために、参照がここで、単に一例として添付の図面になされる。

次に詳細に図面に対する特定の参照によって、強調されるのは、示される詳細は、例として、および、本発明の好適な実施態様に関する例証となる議論のためだけにあり、ならびに、本発明の原理および概念上の態様の最も役立って容易に理解される記述であると信じられることを提供するために提示されることである。この点に関しては、本発明の基本理解のために必要であるより、より詳細に本発明の構造細部を示すために何の試みもなされず、本発明のいくつかの形態が実際問題としてどのように具体化されることができるかを当業者に明らかにする図面とともに記述がなされる。添付の図面において：

従来技術の多層電子支持構造体の断面図である。 従来技術のマイクロストリップ配置を横切る断面を示す。 従来技術のストリップ線導体配置を横切る断面を示す。 従来技術の差動対ストリップ線配置を横切る断面を示す。 マイクロストリップ伝送線構造体を横切る断面を示す。 ストリップ線伝送線構造体を横切る断面を示す。 差動対ストリップ線伝送線を横切る断面を示す。 ビア行がその中で連続行である所で、図５のマイクロストリップ伝送線構造体に沿った断面を示す。 ビア行がその中でビア柱の行である所で、図５のマイクロストリップ伝送線構造体に沿った断面を示す。 １つの製造法を示す流れ図である。 図８の流れ図のステップ（ｂ）を実行する一方法を示す。 図８の流れ図のステップ（ｂ）を実行する別の方法を示す。および ステップ（ｃ）および（ｇ）を実行する一方法を示す。

種々の図面内の同様な参照番号および指示は、同様な要素を示した。

以下の記述では、ガラスファイバによって強化された、誘電マトリクス内の金属ビア、特にポリイミド、エポキシまたはＢＴ（ビスマレイミド／トリアジン）またはそれらの混合物のような、ポリマーマトリクス内の銅ビア柱からなる支持構造体が考慮される。

本明細書にて組み込まれる、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）に記載されるように、フィーチャの面内方向寸法に何の実効上限もないということが、Ａｃｃｅｓｓのフォトレジストおよびパターンまたはパネルメッキおよび積層技術の特徴である。

図１は、従来技術の多層電子複合支持構造体の簡略断面図である。従来技術の多層支持構造体１００は、個々の層を絶縁する誘電体１１０、１１２、１１４、１１６の層によって隔てられる構成要素またはフィーチャ１０８の機能層１０２、１０４、１０６を含む。誘電層を通してのビア１１８は、隣接する機能またはフィーチャ層間の電気接続を与える。したがって、フィーチャ層１０２、１０４、１０６はＸＹ平面内の、層内に概ね配置されるフィーチャ１０８および誘電層１１０、１１２、１１４、１１６を横切って電流を導通するビア１１８を含む。ビア１１８は、最小のインダクタンスを有するように設計されていて、かつその間に最小静電容量を有するように十分に隔てられる。

ビアがドリルアンドフィル技術によって製作される所で、ビアは概ね実質的に円形の断面を有する。

例えば（特許文献１）、（特許文献２）および（特許文献３）に記載されるように、図１の構造体は、あるいは、フォトレジスト内のパターン内にメッキをする（パターンメッキ）か、またはパネルメッキし、次いで選択的にエッチングし、どちらにせよ直立したビア柱を残し、そして次に、その上に誘電プリプレグを積層することによって製作されることができる。

『ドリルアンドフィルビア』アプローチを使用して非円形ビアを製作すると、断面制御および形状における困難に起因してコストがひどく高くなる。レーザー穴あけの限界に起因する約５０−６０ミクロン直径の最小ビアサイズもまた、ある。これらの困難は、先に背景技術欄で詳細に記載されたものであり、かつ、なかでも、銅ビアフィル電気メッキプロセスに起因する陥凹形成および／または半球形の成型、レーザー穴あけプロセスに起因するビアテーパリング形状および側壁粗さ、およびポリマー／ガラス誘電体内に溝を生成する『ルーティング』モードでスロットをミリングするための高価なレーザー穴あけ機を使用することに起因するより高いコスト、に関連する。

メッキおよびフォトレジスト技法の柔軟性を使用して、広範囲にわたるビア形状およびサイズが、費用対効果が高い状態で製作されることができることが驚くべきことに見いだされた。さらに、異なるビア形状およびサイズが同じ層内に製作されることができる。ＡＭＩＴＥＣによって開発された私有ビア柱アプローチが、ｘ−ｙ平面内に導通するビア層の大きな寸法を利用する『導体ビア』構造体を可能にする。銅パターンメッキアプローチが使用される時、これは特に容易にされ、そこで、円滑な、まっすぐな、テーパーがつかない溝がフォトレジスト材料内に生成され、そして次に、金属シード層を用いてこれらの溝に銅をその後堆積することによって充填され、そして次に、溝に銅をパターンメッキすることによって埋めることができる。ドリルアンドフィルビアアプローチとは対照的に、ビアポスト技術は陥凹なし、半球なしの銅コネクタを得るようにフォトレジスト層内の溝が充填されることを可能にする。銅の堆積の後、フォトレジストがその後剥離され、金属シード層がその後除去され、および、永続的な、ポリマーガラス誘電体がその上におよびその周りに塗布される。このように作り出される『ビア導体』構造体は、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）内に記載されるプロセスフローを使用することができる。

多くの個々の電子基板で、基板とプリント回路基板との間の接続において、ＩＣと他の電気部品を互いに接続する金属導電接続部の長さは、概ね無視されるかもしれない。異なって表現すると、所定の時間で導電接続部を横切る電圧が零であると想定されることができ、全ての点の電位が同じものであるとみなされることができる。しかしながら、電気信号が導電要素を横切って伝わるのにかかる時間と同等の時間間隔で電圧が変化する用途において、導電要素の長さが有意になる可能性があり、導体が伝送線として取り扱われなければならない。換言すると、信号が導電要素の長さに匹敵するかまたはそれより短い対応する波長を備えた周波数成分を含む時、導電要素およびその関連する相互接続ビアの長さが重要である。共通目安は、導電要素はその全長が波長の１／１０より大きい場合、伝送線として取り扱われるべきであるということである。この種の長さにおいて、導電要素の任意の反射の位相遅れおよび干渉が重要になり、かつ伝送線理論を使用して慎重に設計されなかった構造体において、予測不可能な挙動に至る可能性がある。伝送線状態は、無線およびマイクロ波電気信号によっておよび、例えば、高速デジタル回路内に見いだされる信号によって動作する基板で生じることになる。

伝送線がその長さに沿って均一な場合、その挙動は主に『特性インピーダンス』、記号Ｚ_０として公知であることができる単一パラメータによって記述される。『特性インピーダンス』は、導体線の任意の点での同じ波の複素電流に対する所定の波の複素電圧の比率である。

データを能動的に供給するための基板内に使用される複数の伝送線がある。データを能動的に供給するために設計されていない他の構成要素は、それによって作り出される漂遊信号を算出するために伝送線とみなされることができる。

図２、３および４を参照して、３つの典型的伝送線構成が記載されている。図２がマイクロストリップ配置２００を示し、図３がストリップ線導体配置３００を示し、および、図４が差動対ストリップ線配置４００を示す。

ＩＣ基板伝送線導体に対するＺ_０の典型値は、図２および３で示すマイクロストリップ２００およびストリップ線３００導体配置に対して５０から７５オーム、および図４内に示すような差動対ストリップ線配置４００に対して１００オームである。図２、３および４では、基板２５０の誘電材料はそれらの基準（接地または電源）平面２１２、３１２、３１４および４１２、４１４から伝送線導体２１０、３１０、４１０Ａ、４１０Ｂを分離する。

理解されるであろうことは、伝送線をパワーダウンするために送る時、出来るだけ多くの電力が負荷によって吸収され、出来るだけ少なくソースへ反射されることが通常望ましいことである。これは、負荷インピーダンスをＺ_０に等しくすることによって確実にされることができ、その場合、伝送線が、『マッチされる』または『制御される』と言われる。一定インピーダンス値によって『制御された』伝送線として導体を維持する一方法は、その幅、厚さと基準接地（または電源）平面からのその垂直距離との間の一定の幾何学的関係を維持することである。導体をその基準面から絶縁する適切な誘電率値を備えた、正しい誘電材料を正確に選択することもまた、重要である。

任意の特定の理論に束縛されることを望まずに、これは次のように概ね説明されることができる：伝送線に供給される電力の一部が、伝送線の抵抗の理由で失われる。この失われた電流は、「オーミック」または抵抗損失と称することができる。高周波において、抵抗によって引き起こされる損失に加えて、「誘電損」と呼ばれる別の影響が有意になる。基板内部の絶縁体が交流電界からエネルギーを吸収してかつそれを熱に変換する時、誘電損が引き起こされる。

基板は、所望のＺ_０値を達成するために適切な誘電率および伝送線からその接地（電源）基準面への適切な垂直厚さを有する適切な誘電材料によって通常設計されて製作されることができる。しかしながら、多くの場合、導体の幅および厚さは、基板に利用できる小さい領域に起因する問題になる。さらに、加工限界に起因して高い導体厚さ対幅比率を達成する際に困難がある場合がある。

実施態様が、１つの伝送線構造体を形成するために２枚の垂直に分離されかつ位置合わせされたＸ−Ｙ導体平面を相互接続する『導体ビア』構造体に向けられる。

図５を参照して、基準面５１２がマイクロストリップ伝送線構造体５００を形成するためにビア導体５１８によって相互接続されて誘電材料２５０内に封入される２本の最上部および底部導体線５１０、５１６から間隔を置いて配置される。基準面５１２は、電源基準面または接地基準面であることができる。

理解されるであろうことは、このように形成されるマイクロストリップ伝送線のＤＣ抵抗がビア導体５１８のバルク性特性によって制御されるので、ビア導体５１８の幅に近く、または同一であるように、２本の導電線５１０、５１６の幅が最小化されることができることである。

更に認識されるであろうことは、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）のパターンメッキビア柱プロセスフローに実質的に記載されるように、ビア導体５１８が（基板の同じ層内の他の導体およびビア柱（図示せず）と共に）パターン電気メッキされることを可能にするために、底部導電線５１０が、シード層として機能するのに十分厚い必要があるだけであるということである。

さらに、理解されるであろうことは、最上部導電線５１６が同様に最小の厚さを有することができることである。実際に、図５のマイクロストリップ伝送線の厚さは、基板内の他の場所で、他の導体構造体（図示せず）に対するシード層として概ね機能する同じ層の他の領域によって、概ね決定される。図５内に示されるマイクロストリップ伝送線５００は、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）内に記載されるパターンメッキプロセスを使用して製作されることができる。

図６は誘電材料２５０、ビア導体６１８によって相互接続される一対の最上部および底部導体線６１０、６１６から間隔を置いて配置される一対の最上部および底部金属接地基準面、６１２、６１４からなるストリップ線伝送線構造体６００を示す。

当業者によって注意されるように、形成されたストリップ線伝送線６００のＤＣ抵抗がビア導体６１８のバルク特性によって主に決定されるので、２本の導電線６１０、６１６が、ビア導体６１８の幅に近いかまたはそれと同一である幅に最小化されることができる。同じ論拠を使用して更に注意されることは、図５の底部導電線５１０と同様に、必要な変更を加えて、ビア導体６１８（および、基板の他の位置で、同じ層内の他の導体およびビア柱（図示せず））が、パターン電気メッキされることを可能にするために、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）のパターンメッキビア柱プロセスフロー内に概ね記載される技術を使用して、底部導電線６１０が非常に薄くなることができておよびその厚さが、それがシード層として役に立つことによって決定されることである。

金属シード層は、一般的に厚さ０．５ミクロンから１．５ミクロンであって、銅を備えることができて、スパッタリングによってまたは無電解メッキによって堆積されることができる。それは、例えば、チタン、クロムまたはニッケルクロムで製作されることができ、かつ一般的に０．０４ミクロンから０．１ミクロンの範囲内の厚さを有する異なる金属の下位接着材層を更に備えることができる。さらに注意されるのは、他の導体（図示せず）が、基板内の他の場所で、同じ層上に構築されることを可能にするためにＨｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）内に記載されるパターンメッキプロセスを使用して、最上部導電線６１６の厚さが、シード層として機能するだけのために十分に薄くされることができることである。

図７は、誘電材料２５０および対応するビア導体７１８Ａ、７１８Ｂによって相互接続される２対の底部導電線７１０Ａ、７１０Ｂおよび最上部導電線７１６Ａ、７１６Ｂから間隔を置いて配置される底部および最上部接地基準面７１２、７１４からなる差動対ストリップ線伝送線７００を示す。当業者が認識するであろうことは、形成された差動対ストリップ線伝送線７００のＤＣ抵抗がビア導体７１８Ａ、７１８Ｂのバルク特性によって決定されるので、２対の導体対線７１０Ａ／７１６Ａおよび７１０Ｂ／７１６Ｂが、それぞれ対応するビア導体７１８Ａ、７１８Ｂの幅に近いかまたはそれと同一の幅で最小化されることができることである。同じ論拠を使用して、留意する必要があるのは、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）のパターンメッキビア柱プロセスフローに概ね記載されるように、底部導電線７１０Ａ、７１０Ｂが、対応するビア導体７１８Ａ、７１８Ｂが一般的に同じ層内であるが基板の他の位置の他の導体およびビア柱（図示せず）と共に、パターン電気メッキされることを可能にするためにシード層として機能するだけのために十分に厚い必要があることである。さらに、前述のように図５および６を参照して必要な変更を加えて、理解されるであろうことは、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）内に記載されるパターンメッキプロセスを使用して、他の導体（図示せず）が、基板内の他の場所で同じ層で構築されることを可能にするためにシード層としてだけの役に立つために、最上部導電線７１６Ａ、７１６Ｂが十分に薄くされることができることである。

図８を参照して、１個のマイクロストリップ伝送線構造体５００’が図６内に示されるそれに対して垂直な方向から示される。ここで、ビア導体５１８’は連続電気メッキされたビア線である。

図９を参照して、代替マイクロストリップ伝送線構造体５００”が図６内に示されるそれに対して垂直な方向から示される。ここで、ビア導体５１８”は一連の等しく形状化されたビア柱であり、それは、同様に、当業者によって認識されるように、柱分離距離の二倍の波長およびＩ形状の構造体の高さの振幅を有するような、適切な特性の搬送波を支持することができる。

理解されるであろうことは、マイクロストリップ伝送線構造体５００が連続ビア線６００’または一連の柱６００”を含むことができるだけでなく、同様に、ストリップ線伝送線構造体６００および差動対ストリップ線伝送線７００が連続ビア線または一連の柱を含むことができることである。

図１０を参照して、図５、６および７の装置を製作するための一般的な製造プロセスが、次に提示される。図５、６および７のサブ構成要素が、理解の容易さのために参照される。

この方法は、次のステップを含む：連続金属基準面５１２（６１２、７１２）を備える上側表面を備えた基板を得る−ステップ（ａ）。連続金属平面は、金属基板、下層誘電材料に対する接着を補助するＴｉ、Ｔａ、ＷまたはＣｒのような下層接着金属の有無にかかわらず、０．５ミクロンから１．５ミクロンの銅のようなシード層であることができる。記載されている構成が追加的なフィーチャおよびビアを備えたより大きな多層構造の一部分であることができるので、それは、フィーチャまたはビア層であることができる電気メッキされた銅層であることができる。

連続金属基準面が、次に誘電体の層によって覆われる−ステップ（ｂ）。

理解の容易さのために、この方法の記述の残りは図４から６内に示される断面を製作することだけに関する。当業者は、しかしながら、この方法に対する必要な適応を、そこへ概ねパネルまたはパターンメッキされる周囲のフィーチャに関連させることに何の困難も持たないであろう。

底部導電線が次に製作される。シード層が誘電層の上に堆積される−ステップ（ｃ）。一般的に、シード層は銅であって、スパッタリングによってまたは無電解メッキによって堆積されることができる。接着を補助するために、例えば、それはタンタル、チタン、クロムまたはタングステンの予備接着層を含むことができる。シード層は、厚さ０．５ミクロンから１．５ミクロンであることができて、一般的に厚さ約１ミクロンである。

底部導電線のために、薄いシード層が適切である。周囲の構成要素のために、銅の層がパターンメッキによってまたはパネルメッキによってのどちらかでその周りに電気メッキされることができる。どちらにせよ、結果として生じる底部導電線はその上に成長されるビア導体の幅であることができるかまたはわずかにより広くなることができ−それで、周囲のシード層がエッチング除去されなければならない−ステップ（ｄ）。

ビア柱の行が次にパターンメッキによってまたはパネルメッキによって製作される−ステップ（ｅ）。ビア柱の行は、連続的構造体（６１８’−図８）、すなわちビアストリップであることができるか、または導波管として機能するために適切な寸法および間隔で均一に間隔を置かれたビア柱の行（６１８”−図９）であることができる。誘電層がビア柱の行の上に積層されて、そして次に、ビア柱の行の上面を露出するために薄くされる−ステップ（ｆ）。最上部導電線が次に堆積される−ステップ（ｇ）。

誘電材料の上層が最上部導電線の上に積層されることができる−ステップ（ｈ）。この方法は、そのＩ形状の伝送線を備えた、図５のマイクロストリップ伝送線構造体５００をここまで生成することができる。

上部基準面６１４をその上に堆積し−ステップ（ｉ）、図６のストリップ線伝送線構造体６００を作り出す。これは、金属シード層であることができ、かつＩ形状の伝送線の上に効果的なパネルを備えた、その上にパターンまたはパネル電気メッキされる追加的な金属層を有することができる。

図７の差動対ストリップ線伝送線７００を作り出すために、底部導電線７１０Ａ、７１０Ｂ、ビア柱の行７１８（それは連続的または不連続であることができる）および最上部導電線７１６の選択エッチングによるパネルメッキによって、またはパターンメッキによってのどちらかで、ステップ（ｃ）から（ｇ）が２本の隣接するＩ形状の伝送線Ａ、Ｂを作り出し、２本の隣接するＩ形状の伝送線Ａ、Ｂを誘電体内に埋め込まれたままにしておくのに適していることができる。

一般に、本願明細書に示される装置は、より大きな多層構造体の一部分であり、および、誘電体のこの層は、その中に一般にビア柱を有し、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）内に記載される技術によって作り出される。

例証として、誘電体の層によって覆うステップ（ｂ）は、一般的に周囲のビアを製作する方法の一部分である。

図１１を参照して、周囲のビアおよび／またはフィーチャを同時に製作する間に、底部導電線の下に誘電体の層を製作する一方法が、次のようにパターンメッキによる：フォトレジストの第１層が、堆積される−ステップｂ（ｉ）。示される断面内に何のフィーチャもまたはビアも含まない、パターンがフォトレジスト内に現像される−ステップｂ（ｉｉ）。銅が、このパターンに電気メッキされ−ステップｂ（ｉｉｉ）、および、フォトレジストの第１層が除去され−ステップｂ（ｉｖ）、および、誘電層が銅のビアの上に積層される−ステップｂ（ｖ）。

第２層の何の要素も第１層を越えて延在しない所で、フォトレジストを除去してかつ露出されたフィーチャの上に第２のフォトレジスト層を堆積し、第１層の上に第２層をパターン化して、そして次に、電気メッキまたは無電解メッキによって第２層を堆積することが可能であることができる。第２のフォトレジスト層を剥離した後に、誘電材料が第１および第２の層の上に積層されることができる。

図１２を参照して、あるいは、周囲のビアは次のようにパネルメッキによって製作されることができる：銅がパネルとして電気メッキされ−ステップｂ（ｖｉ）、および、フォトレジストの第１層がその上に堆積される−ｂ（ｖｉｉ）。周囲のビアおよびフィーチャを含むが、示される断面内に何のフィーチャもまたはビアも含まないパターンが現像され−ステップｂ（ｖｉｉｉ）、および、銅がエッチング除去される−ステップｂ（ｉｘ）。フォトレジストの第１層が次いで除去され−ステップｂ（ｘ）、および、誘電層がその上に堆積される−ステップｂ（ｘｉ）。

ビアは、しかしながら、例えばドリルアンドフィル技術によって誘電体に後から取付けられるような、他の技法によって製作されることができる。

図１３を参照して、最上部導電線を作り出すステップ（ｇ）が、上部シード層を堆積することによって達成されることができる−ステップｇ（ｉｉ）。再び、誘電体への接着を補助するために、接着金属が最初に塗布されることができ−ステップｇ（ｉ）、および、より厚い電気メッキされた層がビア柱の行の上のシード層の上に堆積されることができる−ステップｇ（ｉｉｉ）。ビア柱の行の上に連続保護ストリップを堆積した後に−ステップｇ（ｉｖ）、周囲の金属が溶解除去され−ステップｇ（ｖ）、直立した最上部導電線を残す。

したがって当業者は、本発明が上に特に図と共に記載されたものに限定されないということを認識する。むしろ本発明の有効範囲は、添付の請求の範囲によって規定され、かつ上記のさまざまな特徴の組合せおよび副組合せ、同じく、前述の記述を読み込むと即座に当業者に思いつくであろう、その変形例および変更態様の両方を含む。

請求項において、語「備える（ｃｏｍｐｒｉｓｅ）」、および「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えた（ｃｏｍｐｒｉｓｉｎｇ）」、等のようなその変形は、記載される構成要素が含まれるが、しかし、一般に他の構成要素の除外ではないことを示唆する。

１００ 多層電子支持構造体
１０２、１０４、１０６ 機能層またはフィーチャ層
１０８ フィーチャ
１１０、１１２、１１４、１１６ 誘電体
１１８ ビア
２００ マイクロストリップ配置
２１０ 伝送線導体
２１２ 基準（接地または電源）平面
２５０ 誘電材料
３００ ストリップ線導体配置
３１０ 伝送線導体
３１２、３１４ 基準（接地または電源）平面
４００ 差動対ストリップ線配置
４１２、４１４ 基準（接地または電源）平面
４１０Ａ、４１０Ｂ 伝送線導体
５００、５００’、５００” マイクロストリップ伝送線構造体
５１０ 底部導体線
５１２ 基準面
５１６ 最上部導体線
５１８、５１８’、５１８” ビア導体
６００ ストリップ線伝送線構造体
６００’ 連続ビア線
６００” 一連の柱
６１０ 底部導体線
６１２ 底部金属接地基準面
６１４ 最上部金属接地基準面
６１６ 最上部導体線
６１８ ビア導体
６１８’ 連続的構造体
６１８” ビア柱の行
７００ 差動対ストリップ線伝送線
７１０Ａ、７１０Ｂ 底部導電線
７１２、７１４ 底部および最上部接地基準面
７１６Ａ、７１６Ｂ 最上部導電線
７１８ ビア柱の行
７１８Ａ、７１８Ｂ ビア導体

Claims (21)

1. ＸＹ平面内に延在する複数の誘電層を備える多層複合電子構造体の前記ＸＹ平面内の方向に信号を供給するための信号キャリアであって、前記信号キャリアが、下部連続金属層を含む第一伝送線、および前記連続金属層に連結される金属ビア柱の行を備え、前記伝送線が、下層基準面から誘電材料によって隔てられることを特徴とする信号キャリア。
2. 上方から前記ビア柱の行に連結される上部連続層を更に備える請求項１に記載の信号キャリア。
3. 誘電材料の層によって前記ビア柱の行から隔てられる上層基準面を更に備える請求項１に記載の信号キャリア。
4. 前記ビア柱の行が、連続的である、ことを特徴とする請求項１に記載の信号キャリア。
5. 前記ビア柱の行が、不連続である、ことを特徴とする請求項１に記載の信号キャリア。
6. 前記下部連続層が、シード層を備える、ことを特徴とする請求項１に記載の多層複合電子構造体。
7. 前記シード層が、銅を備える、ことを特徴とする請求項１に記載の多層複合電子構造体。
8. 前記下部連続層が、電気メッキされた金属層を更に備える、ことを特徴とする請求項６に記載の多層複合電子構造体。
9. 前記電気メッキされた金属層が、銅を備える、ことを特徴とする請求項８に記載の多層複合電子構造体。
10. 上方から前記ビア柱の行に連結される前記上部連続層が、金属シード層を備える、ことを特徴とする請求項２に記載の信号キャリア。
11. 前記上部連続層が、メッキをされた金属層を更に備える、ことを特徴とする請求項１０に記載の信号キャリア。
12. 前記第一伝送線に隣接した第二伝送線を更に備える請求項１に記載の信号キャリア。
13. 前記誘電材料が、ポリマーを備える、ことを特徴とする請求項１に記載の多層複合構造体。
14. 前記誘電材料が、セラミックまたはガラスを更に備える、ことを特徴とする請求項１３に記載の多層複合構造体。
15. 前記ポリマーが、ポリイミド、エポキシ、ビスマレイミド、トリアジンおよびそれの混合物を備える、ことを特徴とする請求項１３に記載の多層複合構造体。
16. 前記誘電材料が、ガラスファイバを備える、ことを特徴とする請求項１３に記載の多層複合構造体。
17. 前記誘電材料が、粒子フィラーを備える、ことを特徴とする請求項１４に記載の多層複合構造体。
18. 請求項１に記載の多層複合電子構造体を製作する方法であって、以下のステップ、すなわち、
    （ａ）連続金属基準面を備える上側表面を備えた基板を得るステップと、
    （ｂ）誘電材料の層によって前記連続金属基準面を覆うステップと、
    （ｃ）底部導電線を製作するステップと、
    （ｄ）パターンメッキによってまたはパネルメッキによって前記底部導電線の上にビア柱の行を製作するステップと、
    （ｅ）前記ビア柱の行および前記底部導電線の上に誘電層を積層するステップと、
    （ｆ）前記ビア柱の行の上面を露出するために前記誘電層を薄くするステップと、
    （ｇ）最上部導電線を堆積するステップと、
    （ｈ）前記最上部導電線の上に誘電材料の上層を積層するステップと、を含む方法。
19. その上にシード層を備える上部基準面を堆積するステップ（ｉ）を更に含む請求項１８に記載の方法。
20. 前記上部基準面が、予備接着金属を予備的に堆積するステップ、および金属層をその後電気メッキするステップ、のうち少なくとも１つを更に含むことを特徴とする請求項１９に記載の方法。
21. 請求項１８に記載の方法であって、ステップ（ｃ）から（ｇ）が、（ｉ）前記底部導電線、（ｉｉ）前記ビア柱の行および（ｉｉｉ）前記最上部導電線、の選択エッチングによるパネルメッキによって、または、パターンメッキによってのいずれかで２本の隣接するＩ形状の伝送線を作り出し、前記２本の隣接するＩ形状の伝送線を誘電体に埋め込まれたままにしておくステップを含むことを特徴とする方法。