JP2013251520A - 一体的ファラデーシールドを備えた多層電子構造体 - Google Patents

Abstract

【課題】一体的ファラデーバリアおよびケージを含む相互接続部のような多層電子支持構造体およびそれらの製法を提供する。
【解決手段】基板の誘電材料２０２内に封入される中心導体２０１を有する構造体が、下部導電プレート２０３、上部導電プレート２０５、中心導体２０１と同じ層上の左右の側面パッド２０７、２０８ならびに下部および上部導電プレート２０３、２０５にパッド２０７、２０８を接続する導体ビア２０４、２０６、２０９、２１０によって電磁シールドされる。
【選択図】図２

Description

本発明は、一体的ファラデーバリアおよびケージを含む、相互接続部のような多層電子支持構造体およびそれらの製作のための方法に関する。

ますます複雑な電子構成部品の小型化に対するますます大きくなる需要によって駆り立てられて、コンピュータおよび遠隔通信装置のような民生用電子機器が、より集積化されるようになっている。これは、誘電材料によって互いに電気的に絶縁される高密度の多数の導電層およびビアを有するＩＣ基板およびＩＣインターポーザのような支持構造体に対する要求を作り出した。

この種の支持構造体に対する一般的な要件は、信頼性および適切な電気性能、薄さ、堅さ、平面性、良い熱放散および競争的な単価である。

これらの要件を達成するための種々のアプローチのうち、層の間に相互接続ビアを作り出す１つの広く実現された製造技法が、メッキ技法によってその中に堆積される金属、通常銅によるその後の充填のために、その後置かれた誘電体基板中に最後の金属層まで通して穴開けするためにレーザーを使用する。ビアを作り出すこのアプローチは時には『ドリルアンドフィル』と称され、それによって作り出されるビアは、『ドリルアンドフィルビア』と称されることができる。

しかしながら、複数の欠点が、ドリルアンドフィルビアアプローチにはある。

各ビアが別々に穴開けされる必要があるので、処理率が限定され、精巧な多ビアＩＣ基板およびインターポーザを製作するコストがひどく高くなる。

大きな配列では、ドリルアンドフィル方法論によって互いに極めて近傍に異なるサイズおよび形状を有する高密度の高品質ビアを生成することは、困難である。

さらに、レーザー穴開けされたビアは誘電材料の厚さを通して内部に粗い側壁およびテーパーを有する。このテーパリングは、ビアの有効径を減少させる。それはまた、特に超小型ビア径で前の導電性金属層に対する電気接触に悪影響を与え、それによって信頼性問題を引き起こすかもしれない。

穴開けされる誘電体がポリマーマトリクスのガラスまたはセラミックファイバを備える複合材料である所で、側壁が特に粗く、この粗さが追加的な迷いインダクタンスを作り出す場合がある。

穴開けされたビアホールの充填プロセスは、通常銅の電気メッキによって達成される。この金属堆積技法は、陥凹形成に結びつく場合があり、そこで小型のクレータがビアの上部に出現する。あるいは、ビアチャネルが、それが保持することができるより多くの銅で充填されるところでオーバフィルが起こる場合があり、および、周囲の材料の上に突き出る半球形の上面が作り出される。高密度基板およびインターポーザを製作する時必要に応じて、その後ビアを順に重ねてスタックする時、陥凹形成およびオーバフィルの両方が困難を作り出す傾向がある。

特にそれらがインターポーザまたはＩＣ基板設計の同じ相互接続層内でより小型のビアに近接している時、大きなビアチャネルは均一に充填するのが困難である。

レーザー穴開けが丸いビアチャネルを作り出すために最良である。スロット形状のビアチャネルがレーザーミリングによって製作されることができるとはいえ、それでもやはり、『ドリルアンドフィル』によって製作されることができる幾何学形状の範囲はいくぶん限定される。ドリルアンドフィルによるビアの製作は高価であり、および相対的に費用効果的な電気メッキプロセスを使用してそれによって銅によって作り出されるビアチャネルを均一に一貫して充填することは困難である。

受け入れられるサイズおよび信頼性の範囲が時間とともに向上しているとはいえ、上記の欠点はドリルアンドフィル技術に固有であり、可能なビアサイズの範囲を限定すると予測される。

ドリルアンドフィルアプローチの欠点の多くを克服する一代替案は、別名『パターンメッキ』技術を使用して、フォトレジスト内に作り出されるパターンに銅または他の金属を堆積することによってビアを製作することである。

パターンメッキでは、シード層が最初に堆積される。次いで、フォトレジストの層がシード層の上に置かれ、その後パターンを作り出すために露光されて、それがシード層を露出させる溝を残すために選択的に除去される。ビア柱が、フォトレジスト溝内に銅を堆積することによって作り出される。残りのフォトレジストが次いで除去され、シード層がエッチング除去され、一般的にポリマー含浸されたガラスファイバマットである誘電材料が、ビア柱をおおうためにその上におよびその周りに積層される。研削、研磨および化学機械研摩のような種々の技法およびプロセスが得られる表面を薄くして平坦化するために次いで使用され、誘電材料の一部を除去してビア柱の上部を露出し、次の金属層を構築することを可能にする。所望の多層構造体を構築するためにこのプロセスを繰り返すことによって、金属導体およびビア柱の以降の層がその上に堆積されることができる。

以下に『パネルメッキ』として知られる、代わりの、しかし密接に関連づけられた技術において、金属または合金の連続層が基板上へ堆積される。フォトレジストの層が連続層の上に置かれてパターンがその中に現像される。現像されたフォトレジストのパターンが剥離されて、その下に金属を選択的に露出し、それが次いでエッチング除去されることができる。未現像のフォトレジストが下層金属をエッチング除去されることから保護して、直立したフィーチャおよびビアのパターンを残す。

未現像のフォトレジストを剥離した後に、ポリマー含浸されたガラスファイバマットのような誘電材料が、直立した銅フィーチャおよび／またはビア柱周辺におよびその上に積層されることができる。

上記したパターンメッキまたはパネルメッキ方法論によって作り出されるビア層は、一般的にビア柱層およびフィーチャ層として公知である。銅が、両層に対する好ましい金属である。

理解されるであろうことは、マイクロエレクトロニクスの進化の全般的な推進力は高い信頼性を有する、ますます小さい、より薄いおよびより軽い、およびより強力な製品を製作する方へ向けられるということである。厚い、コアを持つ相互接続部の使用は極薄の製品が到達可能であることを妨げる。相互接続ＩＣ基板または『インターポーザ』内にますます高い密度の構造体を作り出すために、ますます小さい接続部のますます多くの層が必要とされる。実際に、時には互いの上に構成要素をスタックすることが、望ましい。

メッキした積層構造体が銅または他の適切な犠牲基板上に堆積されるならば、基板がエッチング除去され、自立コアレス層状構造体を残すことができる。更なる層が、犠牲基板に以前に接着された側面上に堆積され、それによって両面ビルドアップを可能にすることができ、それが反りを最小化して平面性を達成するのを補助する。

高密度相互接続部を製作するための１つの柔軟な技術が、誘電マトリクス内に金属ビアまたはフィーチャからなるパターンまたはパネルメッキした多層構造体を構築することである。金属は銅であることができ、誘電体はファイバ強化ポリマーであることができ、一般的に、例えばポリイミドのような、高ガラス転移温度（Ｔｇ）を備えたポリマーが使用される。これらの相互接続部は、コアを持つかまたはコアレスであることができ、かつ構成要素をスタックするためのキャビティを含むことができる。それらは、奇数または偶数の層を有することができる。可能にする技術は、Ａｍｉｔｅｃ−Ａｄｖａｎｃｅｄ Ｍｕｌｔｉｌａｙｅｒ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ社に付与された以前の特許内に記載されている。

例えば、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）が、上位の電子支持構造体の構成における前駆体としての用途のために、誘電体内にビア配列を含む自立膜を製作する一方法を記載する。この方法は、犠牲キャリア上の誘電体周囲内に導電性ビアの膜を製作するステップと、自立積層配列を形成するために膜を犠牲キャリアから分離するステップとを含む。この種の自立膜に基づく電子基板は、積層配列を薄くして平坦化することによって形成され、ビアを終端することが続くことができる。この刊行物は、全体として本願明細書に引用したものとする。

Ｈｕｒｗｉｔｚ他に付与された（特許文献２）が、第２のＩＣダイと直列に接続される第１のＩＣダイを支持するためのＩＣ支持体を製作するための一方法であって、このＩＣ支持体が絶縁周囲内の銅フィーチャおよびビアの交互層のスタックを備える、方法を記載する。第１のＩＣダイがＩＣ支持体上へボンディング可能であり、および第２のＩＣダイがＩＣ支持体内部でキャビティ内にボンディング可能であり、キャビティが、銅ベースをエッチング除去し、かつビルトアップ銅を選択的にエッチング除去することによって形成される。この刊行物は、全体として本願明細書に引用したものとする。

Ｈｕｒｗｉｔｚ他に付与された（特許文献３）が、以下のステップ、すなわち、（Ａ）第１のベース層を選択するステップと、（Ｂ）第１のベース層上へ第１の耐接着材エッチング液バリア層を堆積するステップと、（Ｃ）交互の導電層および絶縁層の第１のハーフスタックを構築するステップであって、導電層が絶縁層を通してビアによって相互接続されるステップと、（Ｄ）第１のハーフスタック上へ第２のベース層を塗布するステップと、（Ｅ）第２のベース層にフォトレジストの保護コーティングを塗布するステップと、（Ｆ）第１のベース層をエッチング除去するステップと、（Ｇ）フォトレジストの保護コーティングを除去するステップと、（Ｈ）第１の耐接着材エッチング液バリア層を除去するステップと、（Ｉ）交互の導電層および絶縁層の第２のハーフスタックを構築するステップであって、導電層が絶縁層を通してビアによって相互接続され、第２のハーフスタックが、第１のハーフスタックに実質的に対称のレイアップを有するステップと、（Ｊ）交互の導電層および絶縁層の第２のハーフスタック上へ絶縁層を塗布するステップと、（Ｋ）第２のベース層を除去するステップと、（Ｌ）スタックの外面上にビアの端部を露出することによって基板を終端し、かつそれに終端部を付加するステップと、を含む電子基板を製作する一方法を記載する。この刊行物は、全体として本願明細書に引用したものとする。

米国特許第７，６８２，９７２号明細書、名称「先端多層コアレス支持構造体およびそれらの製作のための方法」 米国特許第７，６６９，３２０号明細書、名称「チップパッケージング用のコアレスキャビティ基板およびそれらの製作」 米国特許第７，６３５，６４１号明細書、名称「集積回路支持構造体およびそれらの製作」

本発明の第１の態様が、誘電材料内に封入される少なくとも１個の機能金属構成要素を含み、かつ外部電磁場からの干渉から少なくとも１個の機能金属構成要素をシールドするための、かつ金属構成要素からの電磁放出を防ぐための誘電材料内の少なくとも１個のファラデーバリアを更に備える多層電子支持構造体を提供することに向けられる。

いくつかの実施態様において、少なくとも１個の機能金属構成要素が信号キャリアを備える。

いくつかの実施態様において、少なくとも１個の機能金属構成要素が銅を備える。

いくつかの実施態様において、少なくとも１個の機能金属構成要素が上下に隣接するフィーチャ層を連結する接続ビアを更に備えるビア層内に位置する。

いくつかの実施態様において、少なくとも１個の機能金属構成要素が、スパッタリングされたシード層、電気メッキされた金属層およびスパッタリングされたかまたは無電解メッキされたシード層の上に堆積される電気メッキされた金属層からなるグループから選択される下位層を更に備える。

いくつかの実施態様において、少なくとも１個の機能金属構成要素が、スパッタリングされたシード層、電気メッキされた金属層およびスパッタリングされたかまたは無電解メッキされたシード層の上に堆積される電気メッキされた金属層からなるグループから選択される上位層を更に備える。

いくつかの実施態様において、少なくとも１個の機能金属構成要素が回路を備える。

いくつかの実施態様において、少なくとも１個のファラデーバリアが、少なくとも１個の金属構成要素より上の上部金属層および少なくとも１個の金属構成要素より下の下部金属層を備える。

いくつかの実施態様において、少なくとも１個のファラデーバリアが、ファラデーケージを与えるために上下の金属層にビア柱の行によって連結される少なくとも１個の金属構成要素の各側面上の要素を更に備える。

いくつかの実施態様において、ビア柱の行が連続的である。

いくつかの実施態様において、ビア柱の行が不連続である。

いくつかの実施態様において、少なくとも１個のファラデーバリアが銅を備える。

一般的に、誘電材料がポリマーを備える。

いくつかの実施態様において、誘電材料がセラミックまたはガラスを更に備える。

いくつかの実施態様において、ポリマーがポリイミド、エポキシ、ビスマレイミド、トリアジンおよびその混合物を備える。

いくつかの実施態様において、誘電材料がガラスファイバを更に備える。

いくつかの実施態様において、誘電材料がセラミック粒子フィラーを更に備える。

第２の態様が、請求項１の多層電子構造体を製作するプロセスであって、以下のステップ、すなわち、
（ａ）連続金属接地面を備える上層を含む基板を得るステップと、
（ｂ）連続金属接地面の上にフォトレジストの第１層を塗布するステップと、
（ｃ）金属ビアの一対の下部行を備えるパターンによってフォトレジストの第１層を現像するステップと、
（ｄ）フォトレジストの第１層に金属ビアの一対の下部行をパターンメッキするステップと、
（ｅ）フォトレジストの第１層を剥離するステップと、
（ｆ）金属ビアの一対の下部行の上に誘電材料の第１層を積層するステップと、
（ｇ）金属ビアの一対の下部行の端部を露出するために誘電材料の第１層を薄くするステップと、
（ｈ）誘電材料の第１層の上に第１の金属シード層を堆積するステップと、
（ｉ）第１の金属シード層の上に第２のフォトレジスト層を塗布するステップと、
（ｊ）第２のフォトレジスト層内の両側面上に金属要素および隣接するファラデーバリアを含むパターンを露光して現像するステップと、
（ｋ）パターンメッキによって金属要素および隣接するファラデーバリアを共に製作するステップと、
（ｌ）第２のフォトレジスト層を剥離するステップと、
（ｍ）第３のフォトレジスト層を塗布するステップと、
（ｎ）第３のフォトレジスト層内にビア柱の上部行を備える第３のパターンを露光して現像するステップと、
（ｏ）露光されて現像されたパターンにビア柱の上部行をパターンメッキするステップと、
（ｐ）第３のフォトレジスト層を剥離するステップと、
（ｑ）シード層を除去するステップと、
（ｒ）ビア柱の上部行の上に誘電材料の層を積層するステップと、
（ｓ）ビア柱の上部行の誘電材料露出端を薄くするステップと、
（ｔ）露出端の上に金属の上層を堆積するステップと、を含むプロセスに向けられる。

いくつかの実施態様において、金属の上層が金属シード層を備える。

いくつかの実施態様において、金属の上層が電気メッキによって堆積される金属の層を更に備える。

いくつかの実施態様において、ステージ（ｈ）から（ｓ）がより複雑なシールドされた構造体を構築するために繰り返される。

用語ミクロンまたはμｍは、マイクロメートルまたは１０^−６ｍを指す。

本発明のより良い理解のために、かつ、それがどのように実行に移されることができるかを示すために、参照がここで、単に一例として添付の図面になされる。

次に詳細に図面に対する特定の参照によって、強調されるのは、示される詳細は、例として、および、本発明の好適な実施態様に関する例証となる議論のためだけにあり、ならびに、本発明の原理および概念上の態様の最も役立って容易に理解される記述であると信じられることを提供するために提示されることである。この点に関しては、本発明の基本理解のために必要であるより、より詳細に本発明の構造細部を示すために何の試みもなされず、本発明のいくつかの形態が実際問題としてどのように具体化されることができるかを当業者に明らかにする図面とともに記述がなされる。添付の図面において：

従来技術の多層電子支持構造体を通しての簡略断面図である。 ファラデーケージによって保護される第１の構成要素の断面の概略図である。 ファラデーケージによって保護される３層回路の断面の概略図である。 ファラデーケージによって保護される３層導電フィーチャの断面の概略図である。 図２の構造体を製作するための１つの製造法の前半を示す流れ図である。 図２の構造体を製作するための１つの後半の製造法を示す流れ図である。 第２の製造法を示す流れ図である。

種々の図面内の同様な参照番号および指示は、同様な要素を示した。

以下の記述では、ガラスファイバによって強化された、誘電マトリクス内の金属ビア、特にポリイミド、エポキシまたはＢＴ（ビスマレイミド／トリアジン）またはそれらの混合物のような、ポリマーマトリクス内の銅ビア柱からなる支持構造体が考慮される。

図１を参照して、従来技術の多層電子支持構造体の簡略断面図が示される。従来技術の多層電子支持構造体１００は、個々の層を絶縁する誘電体１１０、１１２、１１４、１１６の層によって隔てられる構成要素またはフィーチャ１０８の機能層１０２、１０４、１０６を含む。誘電層を通してのビア１１８は、隣接する機能またはフィーチャ層間の電気接続を与える。したがって、フィーチャ層１０２、１０４、１０６はＸＹ平面内の、層内に概ね配置されるフィーチャ１０８および誘電層１１０、１１２、１１４、１１６を横切って電流を導通するビア１１８を含む。ビア１１８は、最小のインダクタンスを有するように設計されていて、かつその間に最小静電容量を有するように十分に隔てられる。

一般に、相互接続部または他の基板内のビアおよびフィーチャが、干渉を防ぐために誘電体によって隔てられる。しかしながら、時には、前述のように相互接続部または他の基板内のビアおよび他の導電性もしくは機能構造体が、電気信号減衰および／またはノイズに結びつくかもしれない無線周波数（ＲＦ）または他の電磁干渉（ＲＦＩ／ＥＭＩ）に、影響されやすいかもしれないということが認識される。

十分に確立されているように、電磁シールドがファラデーバリアとして周知の、導電バリアシールドによってこの種の導体、ビアおよび構造体を保護することによって達成されることができる。ファラデーケージは、その中に封入される構成要素またはダクトの誘導電流およびインダクタンスからの保護を与えるファラデーバリアから作り出される３次元構造体である。

図２を参照して、基板の誘電材料２０２内に封入される中心導体２０１を有する構造体が、下部導電プレート２０３、上部導電プレート２０５、中心導体２０１と同じ層上の左右の側面パッド２０７、２０８ならびに下部および上部導電プレート２０３、２０５にパッド２０７、２０８を接続する導体ビア２０４、２０６、２０９、２１０によって電磁シールドされる。

当業者が理解できるように、導体２０１のまわりに作り出されるファラデーケージ２００は全ての側面で完全に取り囲まれる必要はなく、ならびに、パッド２０７および２０８を通して電気的に接続されると共に、周囲のビア導体２０４、２０６、２０９、２１０は完全に連続構造体である必要がなく、互いに隔てられる別々のビア柱であることができる。したがって、ビア導体２０４、２０６、２０９、２１０は本明細書にて組み込まれる、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）に記載されるような、ビア柱方法論を使用して製作されることができる。あるいは、連続する細長いビアを電気メッキする可能性を活用して、ビア導体２０４、２０６、２０９、２１０が、それを通して断面が示される連続線形ビアであることができる。

図３を参照して、図２内に表示されるものに類似した構造体が、示される。この基板構造体では、種々の導体３０１、３０２、３０３、３０４、３０５、３０６、３０７、３０８が、誘電材料３０２内に全て埋め込まれるビア構造体３１０、３１１、３１２によって相互接続される３層サブ回路を形成し、かつ、基板の所定の領域内の１または数台の電気回路であることができる回路３５０を形成し、それがビア導体３０７Ｂ、３０７Ｄ、３０８Ｂ、３０８Ｄおよびそれらの関連のパッド３０７Ａ、３０７Ｃ、３０７Ｅ、３０８Ａ、３０８Ｃ、３０８Ｅおよび底部と最上部金属平面３０３、３０５によって取り囲まれ、このように封入される回路３５０に対するＲＦＩ／ＥＭＩ保護を与える周囲のファラデーケージ３００を形成することができる。

図２および３の実施態様が、一例としてだけ与えられる模式的な簡略実施態様であり、および、ファラデーケージによってＲＦＩ／ＥＭＩ保護される回路が特定の数の層にまたは基板内の特定の回路位置に限定されないことは、当業者によって認識されるであろう。

導体ビアおよびその関連づけられたパッドによって、かつ最上部と底部金属平面によって与えられるファラデーシールドが、他のセクションから基板内の特定のセクションを切り離すために、例えば、ノイズを防ぐためにアナログをデジタルセクションから、ＲＦ回路をデジタル回路から切り離すために、または基板全体を放射線から隔離するために使用されることができる。

例えば、シールドされた金属構成要素が信号キャリアを備えることができる。

図４を参照して、底部導電線４１１および最上部導電線４１３が、ビア導体４１２によって相互接続され、誘電材料４１８内に埋められて、かつ最上部と底部ＲＦＩ／ＥＭＩ保護のための最上部と底部金属平面４０３および４０５によって代表されるファラデーケージ４５０によって、かつ更なるＲＦＩ／ＥＭＩ側面保護のために、側面で、ビア導体４０７Ｂおよびそれらの相互接続パッド４０７Ａ、４０７Ｃによって、ビア導体４０８Ｂおよびそれらの相互接続パッド４０８Ａ、４０８Ｃによって、取り囲まれるＲＦＩ／ＥＭＩシールドされる導電フィーチャ４１０を生成することができる。

図２の金属導体２０１と比較して相互接続底部および最上部パッド４１１、４１３のＲＦＩ／ＥＭＩ保護されたフィーチャ４１０が有意に低いＤＣ抵抗を有し、集積回路（ＩＣ）内で影響されやすいドライバを動作させる間必要なシールドされた電流の分配および伝送において電気設計者に対して追加的な柔軟性をそれによって与えるので、図４に示される『ビア導体』４１２は、図２に示されるフィーチャ２０１に比べて有意な改良を与える。

底部導体パッド４０７Ａ、４１１、４０８Ａが約１ミクロンまでの厚さを有する、かつスパッタリングによってまたは無電解メッキによって堆積される、シード層のような非常に薄い導電層であることができることが注意されることができる。Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）のパターンメッキビア柱プロセスフローに記載されるように、底部導体パッド４０７Ａ、４１１、４０８Ａは、ビア導体４０７Ｂ、４１２、４０８Ｂが、同じ層内であるが基板の他の位置の、他の導体およびビア柱（図示せず）と共にパターン電気メッキされることを可能にする目的だけに役立つ。

更に注意されることができることは、例えばＨｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）に記載されるパターンメッキプロセスを用いて、他の導体またはビア（図示せず）が基板内の他の場所で、同じまたは以降の層内に構築されることを可能にするために、最上部相互接続導体パッド４０７Ｃ、４１３、４０８Ｃが、シード層として機能するのに十分厚い必要があるだけであることである。したがって、最上部相互接続導体パッド４０７Ｃ、４１３、４０８Ｃは厚さ約１ミクロンまでであることができて、スパッタリングまたは無電解メッキによって堆積されることができる。

全てのパッド対４０７Ａ／４０７Ｃ、４０８Ａ／４０８Ｃおよび４１２が、対応する『ビア導体』４０７Ｂ、４０８Ｂおよび４１２にできるだけ近い寸法を有することができることもまた、注意されることができる。

種々の実施態様において、ビア柱の上下の行が誘電体によって互いに切り離される不連続なビア柱であることができ、かつ、ドリルアンドフィル技術によって形づくれるビアのように実質的に円柱形であることができる。パターンまたはパネルメッキを使用して、ビア柱は丸い必要がなく、かつ、例えば正方形または矩形であることができ、かつ、データ線と平行して延在する連続ストリップであることができる。

いくつかの実施態様において、金属構成要素および周囲のファラデーケージが銅で製作されることができる。

誘電材料が、ポリイミド、エポキシ、ビスマレイミド、トリアジンおよびその混合物のようなポリマーであることができる。

一般的に、誘電材料がガラス強化材ファイバおよびセラミック粒子フィラーのような、セラミックまたはガラスを更に備える。

誘電材料は、例えば、樹脂によって含浸される編ファイバマットからなるプリプレグであることができる。

図５ａおよび図５ｂを参照して、図２内に示されるそのような、ファラデーケージを含む多層電子構造体を製作する１つの方法が、以下のステップを含む：連続金属接地面を備える上側表面を備えた基板が、得られる−ステップ（ａ）。フォトレジストの第１層が、連続接地面の上に塗布され−ステップ（ｂ）、および、フォトレジストの第１層が銅ビアの一対の下部行を備えるパターンによって現像される−ステップ（ｃ）。金属ビアの下部行が、次いでフォトレジストの第１層にパターンメッキされる−ステップ（ｄ）。フォトレジストが、剥離され−ステップ（ｅ）、および、誘電材料の第１層がプリプレグおよび硬化を適用することによって一般的に積層される−ステップ（ｆ）。誘電材料の第１層が、金属ビアの下部行の端部を露出するために薄くされる−ステップ（ｇ）。誘電材料の一部分を除去してかつビア柱の最上部を露出するために、研削、研磨および化学機械研摩のような、種々の技法およびプロセスが薄層化のために使用され、次の金属層を構築することを可能にすることができる。第１の金属シード層が、誘電体の上に次いで堆積される−ステップ（ｈ）。これは、一般的に銅であってかつ概ね厚さ０．５ミクロンから１．５ミクロンであって、例えば、無電解メッキによってまたはスパッタリングによって堆積されることができる。その接着力を増大するために、また、スパッタリングによって、チタンまたはタンタルの接着層が最初に堆積されることができる。接着層は、一般的に厚さ０．０４ミクロンから０．１ミクロンである。第２のフォトレジスト層が、第１の金属シード層の上に塗布され−ステップ（ｉ）、および、パターンが金属要素および両側面の隣接するファラデーバリアを含む第２のフォトレジスト層内に露光されて現像され、隣接するファラデーバリアが、金属ビアの行に連結される−ステップ（ｊ）。金属要素および隣接するファラデーバリアが、露光され現像されたフォトレジストにパターンメッキによって共に製作される−ステップ（ｋ）。第２のフォトレジスト層が剥離され−ステップ（ｌ）、第３のフォトレジスト層が塗布され−ステップ（ｍ）、および、ビア柱の上部行を備える第３のパターンが、第３のフォトレジスト層内に露光されて現像される−ステップ（ｎ）。ビア柱の上部行が、露光され現像されたパターンにパターン電気メッキされる−ステップ（ｏ）。第３のフォトレジスト層が剥離される−ステップ（ｐ）。シード層が除去され−ステップ（ｑ）、任意選択で、例えば、それが水酸化アンモニウムまたは塩化銅のウエットエッチングによってエッチング除去され、および、誘電材料の層がビア柱の上部行の上に積層される−ステップ（ｓ）。誘電材料が、ビア柱の上部行の端部を露出するために薄くされる−ステップ（ｔ）。機械研摩または研削、化学研摩または化学機械研摩（ＣＭＰ）が、使用されることができ、および、金属の上層が誘電体の上に堆積され、露出端に接続される−ステップ（ｔ）。上層は、シード層、一般的に銅であることができ、スパッタリングによってまたは無電解メッキによって堆積される。いくつかの実施態様において、金属の上層が電気メッキによって堆積される金属のより厚い層を更に備える。

構成要素がそこから保護されるべき個々のビアおよびフィーチャ層ならびに周囲のファラデーケージが、一般的に基板内の構造体およびビアのより大きなレイアウト（図示せず）の一部分である。ビア層が続くフィーチャまたはパッドの各二重層が、ステップ（ｈ）から（ｔ）を繰り返すことによって概ね堆積される。

一般的に、シード層およびメッキされた層が銅で製作されることができる。シード層は、厚さ０．５から１．５ミクロンであることができる。下層誘電体へのシード層の付着を更に補助するために、極めて薄い層、チタン、タンタル、タングステン、クロムまたはその混合物のような、一般的に０．０４ミクロンから０．１ミクロンの接着金属が最初に塗布されることができる。

ビア柱の上下の行が、金属の外延的なストリップからなる、連続的であることができるか、または個々のビア柱から成ることができる。

ステージ（ｈ）から（ｓ）が、例えば、図３および４に示すもののようなより複雑なシールドされた構造体を構築するために繰り返されることができる。

図６を参照して、第２の方法が次に記載される。連続金属接地面を備える上側表面を備えた基板が、得られる−ステップ（ｉ）。エッチングバリア層が、連続金属接地面の上に堆積される−ステップ（ｉｉ）。エッチングバリア層は、タンタル、タングステン、クロム、チタン、チタンタングステンの組合せ、チタンタンタルの組合せ、ニッケル、金、金層が続くニッケル層、ニッケル層が続く金層、スズ、鉛、鉛層が続くスズの層、スズ鉛合金およびスズ銀合金で製作されることができ、かつ、物理蒸着プロセスによって塗布されることができる。一般的に、エッチングバリア層は例えば、チタンＴｉ、クロムＣｒ、タンタルＴａ、タングステンＷおよびその組合せのような金属である。

シード層が、エッチングバリア層の上に堆積される−ステップ（ｉｉｉ）。シード層が、例えば、銅からスパッタリングされるかまたは無電解メッキされることができる。厚い金属層が、次にその上にパネル電気メッキされる−ステップ（ｉｖ）。フォトレジストの第１層が、金属層の上に塗布され−ステップ（ｖ）、およびビア柱の一対の下部行および層内の他の場所の他のフィーチャを備えるパターンによって現像される−ステップ（ｖｉ）。金属パネルが、次にエッチング除去され−ステップ（ｖｉ）、金属ビア柱の下部行および他のフィーチャを残す。水酸化アンモニウムまたは塩化銅のようなエッチング液が、使用されることができる。

フォトレジストが、剥離され−ステップ（ｖｉｉ）、および、誘電材料の第１層が金属ビア柱の下部行および他のフィーチャの上に積層される−ステップ（ｖｉｉｉ）。誘電材料の第１層が、金属ビア柱の下部行の端部を露出するために薄くされる−ステップ（ｉｘ）。誘電材料の一部分を除去してかつビア柱の最上部を露出するために、研削、研磨および化学機械研摩のような、種々の技法およびプロセスが薄層化のために使用され、次の金属層を構築することを可能にすることができる。

第１の金属シード層が、誘電体の上に堆積される−ステップ（ｘ）。これは、一般的に銅であって、例えば、無電解メッキによってまたはスパッタリングによって堆積されることができる。シード層は、厚さ０．５から１．５ミクロンであることができる。シード層の上に、金属、一般的に銅の厚い層がパターンまたはパネルメッキされることができる。下層誘電体へのシード層の付着を更に補助するために、極めて薄い層、チタン、タンタル、タングステン、クロムまたはその混合物のような、一般的に０．０４ミクロンから０．１ミクロンの接着金属が最初に塗布されることができる。

以降の層がパターンメッキによってまたはパネルメッキによって堆積されることができ、図３および４に示すもののようなファラデーバリアによって保護される、回路および構成要素を含むより複雑な構造体が構築されることができる。

エッチングバリア層が、次いで銅を腐食しない特定のエッチング液を使用して除去される。例えば、Ｔｉ、Ｗ、Ｔａが、選択的に除去するためにＣＦ_４／Ｏ_２またはＣＦ_４／Ａｒを備えるプラズマエッチングを使用して除去され、Ｃｕを残すことができる。あるいは、１−３％ＨＦ溶液がＴｉを除去するのに非常に効果的であり、銅を残す。バリア層がニッケルである場合、公知の選択的ニッケルストリッパが使用されることができる。

したがって当業者は、本発明が上に特に図と共に記載されたものに限定されないということを認識する。むしろ本発明の有効範囲は、添付の請求の範囲によって規定され、かつ上記のさまざまな特徴の組合せおよび副組合せ、同じく、前述の記述を読み込むと即座に当業者に思いつくであろう、その変形例および変更態様の両方を含む。

請求項において、語「備える（ｃｏｍｐｒｉｓｅ）」、および「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えた（ｃｏｍｐｒｉｓｉｎｇ）」、等のようなその変形は、記載される構成要素が含まれるが、しかし、一般に他の構成要素の除外ではないことを示唆する。

したがって当業者は、本発明が上に特に図と共に記載されたものに限定されないということを認識する。むしろ本発明の有効範囲は、添付の請求の範囲によって規定され、かつ上記のさまざまな特徴の組合せおよび副組合せ、同じく、前述の記述を読み込むと即座に当業者に思いつくであろう、その変形例および変更態様の両方を含む。

請求項において、語「備える（ｃｏｍｐｒｉｓｅ）」、および「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えた（ｃｏｍｐｒｉｓｉｎｇ）」、等のようなその変形は、記載される構成要素が含まれるが、しかし、一般に他の構成要素の除外ではないことを示唆する。

１００ 多層電子支持構造体
１０２、１０４、１０６ 機能層またはフィーチャ層
１０８ フィーチャ
１１０、１１２、１１４、１１６ 誘電体
１１８ ビア
２００ ファラデーケージ
２０１ 中心導体
２０２ 誘電材料
２０３ 下部導電プレート
２０５ 上部導電プレート
２０７、２０８ 左右の側面パッド
２０４、２０６、２０９、２１０ 導体ビア
３００ ファラデーケージ
３０１、３０２、３０３、３０４、３０５、３０６、３０７、３０８ 導体
３０２ 誘電材料
３１０、３１１、３１２ ビア構造体
３５０ 回路
３０７Ｂ、３０７Ｄ、３０８Ｂ、３０８Ｄ ビア導体
３０７Ａ、３０７Ｃ、３０７Ｅ、３０８Ａ、３０８Ｃ、３０８Ｅ パッド
４０３、４０５ 最上部と底部金属平面
４０７Ｂ、４０８Ｂ ビア導体
４０７Ａ、４０７Ｃ、４０８Ａ、４０８Ｃ 相互接続パッド
４１０ 導電フィーチャ
４１１ 底部導電線
４１２ ビア導体
４１３ 最上部導電線
４１８ 誘電材料
４５０ ファラデーケージ

Claims (21)

1. 誘電材料内に封入される少なくとも１個の機能金属構成要素を含み、かつ外部電磁場からの干渉から前記少なくとも１個の機能金属構成要素をシールドするための、かつ前記金属構成要素からの電磁放出を防ぐための、前記誘電材料内に少なくとも１個のファラデーバリアを更に備える多層電子支持構造体。
2. 前記少なくとも１個の機能金属構成要素が、信号キャリアを備える、ことを特徴とする請求項１に記載の多層電子支持構造体。
3. 前記少なくとも１個の機能金属構成要素が、銅を備える、ことを特徴とする請求項１に記載の多層電子支持構造体。
4. 前記少なくとも１個の機能金属構成要素が上下に隣接するフィーチャ層を連結する接続ビアを更に備えるビア層内に位置する、ことを特徴とする請求項１に記載の多層電子支持構造体。
5. 前記少なくとも１個の機能金属構成要素が、スパッタリングされたシード層、電気メッキされた金属層およびスパッタリングされたかまたは無電解メッキされたシード層の上に堆積される電気メッキされた金属層からなるグループから選択される下位層を更に備える、ことを特徴とする請求項４に記載の多層電子支持構造体。
6. 前記少なくとも１個の機能金属構成要素が、スパッタリングされたシード層、電気メッキされた金属層およびスパッタリングされたかまたは無電解メッキされたシード層の上に堆積される電気メッキされた金属層からなるグループから選択される上位層を更に備える、ことを特徴とする請求項４に記載の多層電子支持構造体。
7. 前記少なくとも１個の機能金属構成要素が回路を備える、ことを特徴とする請求項４に記載の多層電子支持構造体。
8. 前記少なくとも１個のファラデーバリアが、
   前記少なくとも１個の金属構成要素より上の上部金属層および前記少なくとも１個の金属構成要素より下の下部金属層を備える、ことを特徴とする請求項１に記載の多層電子支持構造体。
9. 前記少なくとも１個のファラデーバリアが、
   ファラデーケージを与えるために前記上下の金属層にビア柱の行によって連結される前記少なくとも１個の金属構成要素の各側面上の要素を更に備える、ことを特徴とする請求項８に記載の多層電子支持構造体。
10. 前記ビア柱の行が連続的である、ことを特徴とする請求項８に記載の多層電子支持構造体。
11. 前記ビア柱の行が不連続である、ことを特徴とする請求項８に記載の多層電子支持構造体。
12. 前記少なくとも１個のファラデーバリアが銅を備える、ことを特徴とする請求項１に記載の多層電子支持構造体。
13. 前記誘電材料がポリマーを備える、ことを特徴とする請求項１に記載の多層電子支持構造体。
14. 前記誘電材料がセラミックまたはガラスを更に備える、ことを特徴とする請求項１３に記載の多層電子支持構造体。
15. 前記ポリマーがポリイミド、エポキシ、ビスマレイミド、トリアジンおよびその混合物を備える、ことを特徴とする請求項１３に記載の多層電子支持構造体。
16. 前記誘電材料がガラスファイバを更に備える、ことを特徴とする請求項１４に記載の多層電子支持構造体。
17. 前記誘電材料がセラミック粒子フィラーを更に備える、ことを特徴とする請求項１４に記載の多層電子支持構造体。
18. 請求項１に記載の多層電子構造体を製作する方法であって、以下のステップ、すなわち、
    （ａ）連続金属接地面を備える上層を含む基板を得るステップと、
    （ｂ）前記連続金属接地面の上にフォトレジストの第１層を塗布するステップと、
    （ｃ）金属ビアの一対の下部行を備えるパターンによって前記フォトレジストの第１層を現像するステップと、
    （ｄ）前記フォトレジストの第１層に前記金属ビアの一対の下部行をパターンメッキするステップと、
    （ｅ）前記フォトレジストの第１層を剥離するステップと、
    （ｆ）前記金属ビアの一対の下部行の上に誘電材料の第１層を積層するステップと、
    （ｇ）前記金属ビアの一対の下部行の端部を露出するために前記誘電材料の第１層を薄くするステップと、
    （ｈ）前記誘電材料の第１層の上に第１の金属シード層を堆積するステップと、
    （ｉ）前記第１の金属シード層の上に第２のフォトレジスト層を塗布するステップと、
    （ｊ）前記第２のフォトレジスト層内の両側面上に金属要素および隣接するファラデーバリアを含むパターンを露光してかつ現像するステップと、
    （ｋ）パターンメッキによって前記金属要素および隣接するファラデーバリアを共に製作するステップと、
    （ｌ）前記第２のフォトレジスト層を剥離するステップと、
    （ｍ）第３のフォトレジスト層を塗布するステップと、
    （ｎ）前記第３のフォトレジスト層内にビア柱の上部行を備える第３のパターンを露光してかつ現像するステップと、
    （ｏ）前記露光されてかつ現像されたパターンに前記ビア柱の上部行をパターンメッキするステップと、
    （ｐ）前記第３のフォトレジスト層を剥離するステップと、
    （ｑ）前記シード層を除去するステップと、
    （ｒ）前記ビア柱の上部行の上に誘電材料の層を積層するステップと、
    （ｓ）前記ビア柱の上部行の前記誘電材料露出端を薄くするステップと、
    （ｔ）前記露出端の上に金属の上層を堆積するステップと、を含む方法。
19. 前記金属の上層が金属シード層を備える、ことを特徴とする請求項１８に記載の方法。
20. 前記金属の上層が電気メッキによって堆積される金属の層を更に備える、ことを特徴とする請求項１８に記載の方法。
21. ステージ（ｈ）から（ｓ）がより複雑なシールドされた構造体を構築するために繰り返される、ことを特徴とする請求項２０に記載の方法。