CN103178044A - 具有一体化金属芯的多层电子支撑结构 - Google Patents

具有一体化金属芯的多层电子支撑结构 Download PDF

Info

Publication number
CN103178044A
CN103178044A CN2013100678852A CN201310067885A CN103178044A CN 103178044 A CN103178044 A CN 103178044A CN 2013100678852 A CN2013100678852 A CN 2013100678852A CN 201310067885 A CN201310067885 A CN 201310067885A CN 103178044 A CN103178044 A CN 103178044A
Authority
CN
China
Prior art keywords
layer
multilayer electronic
supporting construction
electronic supporting
metal core
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2013100678852A
Other languages
English (en)
Other versions
CN103178044B (zh
Inventor
卓尔·赫尔维茨
黄士辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuhai Yueya Semiconductor Co Ltd
Original Assignee
Zhuhai Advanced Chip Carriers and Electronic Substrate Solutions Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuhai Advanced Chip Carriers and Electronic Substrate Solutions Technologies Co Ltd filed Critical Zhuhai Advanced Chip Carriers and Electronic Substrate Solutions Technologies Co Ltd
Publication of CN103178044A publication Critical patent/CN103178044A/zh
Application granted granted Critical
Publication of CN103178044B publication Critical patent/CN103178044B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/1329—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种迭片电子支撑结构，其包括具有一体化的通孔和特征层的电介质并且还包括平坦金属芯，所述平坦金属芯的特征在于具有小于100微米的厚度。

Description

具有一体化金属芯的多层电子支撑结构
技术领域
本发明涉及大体上薄且刚硬的多层电子支撑结构及其制造方法。
背景技术
倒装芯片球栅阵列（FCBGA）和倒装芯片级封装（FCCSP）格式的改进型IC基板通常采用“芯”结构，其通常为玻璃/聚合物电介质复合材料，在其一侧或两侧上具有小数目一般为2或以上的铜层。该铜层利用镀覆通孔（PTH）进行电互连。
玻璃/聚合物电介质复合材料芯用作在其上构建多层堆叠体的基座。该多层堆叠体包括电介质层，通常为聚合物膜或预浸料，其与铜金属层顺序交替，通过填充铜的微通孔而互连。
成品FCBGA或FCCSP基板单元要求表现出高度的平坦度，并且要求是无翘曲的，用以支持随后的工艺步骤，如连接有源（IC）和无源元件，有时被称为“第一级装配”。
为了平衡在加工中的可能导致翘曲或分层的应力，该多层堆叠体优选构建在基座的两侧。在第一级装配之后，包括IC、无源元件和携载它们的基板的总体单元有时也被称为“IC封装”。
IC封装要求连接至下一级电子子系统，其通常包括印刷电路板（PCB）。用于连接IC封装至PCB的一系列过程有时被称为“第二级装配”。
许多现代电子系统，特别是手持设备，如智能电话、平板电脑等，需要额外的功能，即增强的电气性能、低散热和比以往任何时候都更轻薄的IC封装。因此，第一级和第二级装配过程变得比以往更加复杂，这是因为IC基板可以利用有时也被称为“PoP”（即封装上封装的首字母）的技术继续进行3D封装架构，例如一系列的堆叠芯片或甚至是另一个IC封装。
从上面的讨论中将会认识到，FCBGA或FCCSP格式的改进型IC基板需要具有优异的平坦度，不仅在其自身的制造过程中，而且还在后续加工中，这是因为在第一和第二级装配过程中，它们通常暴露于高温和恶劣的加工条件之下。
鉴于以上所述，IC基板的翘曲可能严重降低第一和第二级装配过程中的产量，尤其是在采用芯片堆叠和3D PoP架构时。翘曲FCBGA和FCCSP基板或IC封装可导致在将IC互连至基板的倒装芯片凸点中的产生裂缝，在将IC封装互连至PCB（或PoP结构中的另一IC封装）的BGA球中产生裂缝或者甚至是芯片破裂，所有这些都可能导致系统故障。
对越来越薄的IC基板的需求在不断增加，这受到满足现代手持设备低波形因素空间要求以及实现与更多设备功能的更高接触点之间的更低的电感和更低的热阻抗所带动。因此，微电子产业已经考虑采用被称为“无芯”的IC基板，其具有FCBGA或FCCSP型的格式并构造为累积层，但不包括中央的“芯”部分。此类无芯基板显著减小了厚度，由于来往IC的短通孔路径从而提高了系统电感并且改善了热阻抗。然而，无芯基板由于内在地缺乏机械刚度并且缺少通常由所缺少的芯部提供的支撑导致其也更易于翘曲。在其上制造第一和第二级装配时而暴露于升高的加工温度期间，这些问题可能变得尖锐，特别是由于堆叠芯片和/或封装所采用的热处理所致。
近年来提出了具有电介质膜的特征累积结构的多种无芯基板技术。大多数无芯基板技术需要一个安装在IC基板侧面上的外部金属框架加强体，以保持可接受水平的平坦度和补偿结构中所缺少的芯。然而，应该认识到，这样的外部增强体占据了基板顶表面上的优质不动产空间，并且这种被占据的空间不可用于其它目的，如安装无源元件和/或焊盘，可能需要它们连接堆叠在基板表面上的额外IC封装。
解决该问题的一种方法是如由阿米泰克（AMITEC）公司开发并且描述在赫尔维茨（Hurwitz）等人的美国专利号为US7,682,972、US7,669,320和US7,635,641的专利中的无芯IC基板的应用。阿米泰克（AMITEC）公司的技术允许制造可采用玻璃纤维/聚合物复合材料（预浸料）的无芯基板，其增强了所有基板的平坦性和抗翘曲性，因此，消除了对于上述外部金属框架加强体的需求。
然而，对于降低基板厚度和减少其热阻抗的日益增加的需求构成了挑战，甚至如在美国专利号为US7,682,972、US7,669,320和US7,635,641的专利中描述的阿米技术（AMITEC）的无芯结构也会发现难以克服。
发明内容
本发明方向涉及进一步提高无芯基板的平坦度和散热特性。这种提高可通过对于独特的制造工艺流程和所得到的结构进行精微改进来实现。
本发明的一个方面涉及提供一种多层电子支撑结构，其包括具有一体化通孔和特征层的电介质并且还包括平坦金属芯，所述平坦金属芯的特征在于具有小于100微米的厚度。
在一些实施方案中，所述平坦金属芯被完全包封。
在一些实施方案中，所述平坦金属芯包括铜。
在一些实施方案中，所述平坦金属芯包括由铜种子层分隔开的两部分。
在一些实施方案中，所述两部分不完全对齐，使得沿所述种子层的至少一个边缘存在台阶。
在一些实施方案中，所述两部分进一步被亚微米粘附金属层分隔开，所述亚微米粘附金属层包括铬、钽、钛和钨的组别中的至少其一。
在一些实施方案中，所述平坦金属芯还包括分隔所述两部分的中央阻挡金属层。
在一些实施方案中，所述中央阻挡金属层选自包括镍、金、镍层后续金层、金层后续镍层、锡、铅、锡层后续铅层、锡-铅合金和锡银合金的组别中，并且所述中央阻挡金属层通过选自包括电镀、化学镀和PVD的组别中的电镀方法进行涂覆。
在一些实施方案中，所述电介质的材料包括聚合物。
在一些实施方案中，所述聚合物包括聚酰亚胺、环氧树脂、双马来酰亚胺、三嗪及其混合物。
在一些实施方案中，所述电介质材料还包括无机夹杂物。
在一些实施方案中，所述无机夹杂物包括玻璃纤维和颗粒填料中的至少其一。
在一些实施方案中，所述平坦金属芯的厚度小于80微米。
在一些实施方案中，所述一体化通孔和特征层包括铜。
在一些实施方案中，所述结构围绕所述平坦金属芯基本对称建立，在所述平坦金属芯的每侧具有相同数目的层。
在一些实施方案中，所述结构围绕所述平坦金属芯不对称建立，在所述平坦金属芯的每侧具有不同数目的层。
在一些实施方案中，所述平坦金属芯导热连接至所述多层电子支撑结构的至少一个外表面并用作散热器。
本发明的第二方面涉及一种具有一体化平坦金属芯的多层电子支撑结构的制造方法，该方法包括以下步骤：
·获得牺牲基板；
·在所述牺牲基板上沉积抗蚀刻导电阻挡层；
·在所述阻挡层上制造第一半芯和周边特征结构；
·制造穿过所述第一半芯的通孔柱；
·移除所述导电阻挡层和周边特征结构；
·在所述第一半芯、周边特征结构和通孔柱上层压第一电介质层；
·蚀刻掉所述牺牲基板；
·移除所述导电阻挡层；
·制造第二半芯和周边特征结构；
·制造穿过所述第二半芯和周边特征结构的通孔柱；
·在所述第二半芯、周边特征结构和通孔柱上层压电介质层；和
·减薄两侧上的所述电介质层以暴露出所述通孔柱的末端。
在一些实施方案中，所述方法包括以下步骤：
（a）获得牺牲基板；
（c）涂覆第一种子层；
（d）涂覆第一光刻胶层；
（e）曝光和显影包括第一半芯和周边特征结构的图案；
（g）在所述第一图案中镀覆第一半芯和周边通孔柱；
（h）在所述第一层上涂覆第二光刻胶层；
（i）曝光和显影通孔柱图案；
（j）在所述图案中图案镀覆金属层以制造所述通孔柱；
（k）剥除所述第一和第二光刻胶层；
（m）在暴露的第一半芯和周边通孔柱上层压第一电介质层；
（n）蚀刻掉所述牺牲基板；
（q）涂覆第三光刻胶层；
（r）曝光和显影包括第二半芯和周边特征结构的图案；
（s）在所述图案中镀覆所述第二半芯和周边特征结构；
（t）在所述第二半芯和周边特征结构上涂覆第四光刻胶层；、
（u）曝光和显影第二通孔柱图案；
（v）在所述第四光刻胶层中的所述图案内镀覆第二通孔柱层；
（w）剥除所述第三和第四光刻胶层，由此暴露出所述第二半芯、周边特征结构和通孔柱；
（x）蚀刻掉所述种子层；
（y）在所述第二半芯、周边特征结构和通孔柱上层压第二电介质层；和
（z）减薄所述电介质层，以暴露出通孔柱的末端。
在一些变化方案中，所述方法还包括以下步骤：
（b）面板镀覆阻挡层；和
（o）移除所述阻挡层。
在一些变化方案中，该方法进一步包括以下步骤：
（l）移除所述第一种子层；和
（p）涂覆第二种子层。
在一些变化方案中，步骤（x）还包括步骤（x2）：蚀刻掉所述阻挡层和所述第一种子层。
在一些变化方案中，所述方法还包括：
步骤（f）：图案镀覆阻挡层；和
步骤（p）：在新暴露出的表面上沉积第二种子层。
在一些实施方案中，所述方法还包括：在至少一侧上建立附加层。
在一些实施方案中，所述平坦金属芯被完全包封。
术语微米或μm是指微米或10-6米。
附图说明
为了更好地理解本发明并示出本发明的实施方式，纯粹以举例的方式参照附图。
具体参照附图时，必须强调的是特定的图示是示例性的并且目的仅在于说明性讨论本发明的优选实施方案，并且基于提供被认为是对于本发明的原理和概念方面的描述最有用和最易于理解的图示的原因而被呈现。就此而言，没有试图将本发明的结构细节以超出对本发明基本理解所必需的详细程度来图示；参照附图的说明使本领域技术人员认识到本发明的几种形式可如何实际体现出来。在附图中：
图1是现有技术的多层电子支撑结构的截面图；
图2是可通过本文所述方法制造的芯片支撑结构的示意图；
图3是用于制造如图4(xv)所示的具有一体化芯的基板的方法的一般流程图；
图4(i)至(xv)是中间结构的示意图；
图4是一般根据图3所示的一种方法的具体流程图，其可与图4(i)至(xv)一并阅读；
图5是图4所示方法的一个变体方法的具体流程图。
图6(i)-图6(xiv)是中间结构的示意图；
图6是一般根据图3的变体方法的具体流程图，其可与图4(i)至4(iv)和图6(v)-图6(xiv)一并阅读；
图7是一般根据图3的变体方法的具体流程图3；
图8是可通过本文所述方法制造的结构的第二实施例。
在各个附图中，相同的数字和附图标记指示相同的要素。
具体实施方式
在以下说明书中，涉及的是包括在电介质基体中的金属通孔的支撑结构，特别是在聚合物基体中的铜通孔柱，所述聚合物基体是例如考虑玻璃纤维增强的聚酰亚胺、环氧树脂或BT（双马来酰亚胺/三嗪）或它们的混合物。
特征结构的平面内尺寸无有效上限是阿瑟斯（Access）公司的光刻胶和图案或面板镀覆及层压技术的特征，如在赫尔维茨（Hurwitz）等人的美国专利号为US7,682,972、US7,669,320和US7,635,641的专利中描述的，其通过引用并入本文。
图1是现有技术的多层复合支撑结构的简化截面图。现有技术的多层支撑结构100包括被绝缘各层的电介质层110、112、114、116隔离的组件或特征结构108的功能层102、104、106。穿过电介质层的通孔118提供在相邻的功能层或特征层之间的电连接。因此，特征层102、104、106包括在X-Y平面内通常敷设在所述层内的特征结构108，以及跨电介质层110、112、114、116导通电流的通孔118。通孔118设计为具有最小的电感并得到充分的隔离以在其间具有最小的电容。
当利用钻填技术制作通孔时，通孔一般具有大致圆形的横截面。但是，例如美国专利号为US7,682,972、US7,669,320和US7,635,641的专利中所述，图1的结构可替代地通过在光刻胶内的图案中电镀（图案镀覆）或通过面板镀覆然后选择性蚀刻来制作；无论何种方式均留下直立的通孔柱，随后在其上层压电介质预浸料。
利用“钻填通孔”的方法，由于截面控制和形状方面的困难，使得不能制造非圆形孔。由于激光钻孔的限制，还存在约50-60微米直径的最小通孔尺寸。这些困难在上文的背景技术部分中作了详细描述，并且这些困难特别涉及由于铜通孔填充电镀过程导致的凹痕和/或半球形顶部、由于激光钻孔过程导致的通孔锥度形状和侧壁粗糙、以及由于在“路径模式（routingmode）”中用以产生在聚合物/玻璃电介质中的沟槽而使用的用于铣削狭缝的昂贵的激光钻孔机所导致的较高成本。
已经出乎意料地发现，利用镀覆和光刻胶技术的灵活性，可以成本有效地制造出形状和尺寸范围广泛的通孔。此外，可以在同一层中制造出不同形状和尺寸的通孔。阿米技术（AMITEC）公司开发的专有通孔柱方法实现了“导体通孔”结构，其利用大尺寸的通孔层在x-y平面内进行导电。这在使用铜图案镀覆方法时尤其有利，此时可以在光刻胶材料中产生光滑、笔直，无锥度的沟道，然后通过使用金属种子层将铜后续沉积到这些沟道中，然后通过图案镀覆将铜填充到这些沟道内。与钻填通孔方法相反的是，通孔柱技术使得光刻胶层中的沟道被填充从而得到无凹痕、无圆顶的铜连接器。在铜沉积后，随后剥除光刻胶，然后移除金属种子层并在其上和其周边涂覆永久的聚合物-玻璃电介质。由此产生的“通孔导体”结构可使用在赫尔维茨（Hurwitz）等人的美国专利号为US7,682,972，US7,669,320和US7,635,641的专利中描述的工艺流程。
应该认识到，互连需要具有足够的刚硬度，以使芯片能够可靠地与其连接。翘曲和弯曲可能造成连接不良或断开。
确保刚度的一种方法在基板或芯上沉积互连结构。不幸的是，这增加了互连结构的厚度。
存在对于既具有刚硬度又越来越薄的互连的驱动力。
出乎意料地发现，可以通过电镀一体化金属芯作为累积体的一部分来制造既薄又刚硬的互连结构。除了提供刚度外，这样的芯可有助于散热，特别是在连接互连结构表面的位置处。
参考图2，示出根据本发明的一个实施方案的多层电子互连支撑结构200的示意性截面图。多层电子互连支撑结构200可以具有以下特征：包括中央区222，该中央区222包括由两个电镀层210B、210B’构成的芯224，所述电镀层可包括种子层、粘附金属和/或阻挡金属的薄层205。薄层205的尺寸和材料在下面更详细地讨论。
芯片226可以接合至端子层236，例如通过使用球栅阵列244或通过倒装芯片接合。在芯片226的一侧或多侧上可设置由通孔和特征薄层组成的常规结构230、232。
虽然需要可通过溅射或化学镀形成的种子层以便在电介质上电镀金属，但是也可以使用粘附层，为了简单起见，除薄层205外，这些都没有在图2中示出。
图3示出用于制造具有一体化金属芯224的互连结构200的中央区222的一般方法。所述一般方法包括以下步骤：
获得牺牲基板；
在所述牺牲基板上沉积抗蚀刻且导电的阻挡层；
在所述阻挡层上制造第一半芯和周边特征结构或焊盘，通常通过电镀进行；
（通常利用电镀）制造穿过所述第一半芯的通孔柱；
在所述第一半芯和周边柱上层压第一电介质层；
蚀刻掉所述牺牲基板；
通过电镀制造第二半芯和周边特征结构或焊盘；
制造延伸穿过所述第二半芯的通孔柱；
在所述第二半芯、周边焊盘和通孔柱上层压电介质层；和
减薄两侧上的所述电介质层以暴露出所述通孔柱的末端。
为了能够实现，参照图4(i)至4(xv)并进一步参照图4的流程，描述了一种制造具有薄金属芯的互连的具体方法。
首先，得到牺牲基板402—步骤（4a），并且在平坦金属基板402上沉积抗蚀刻且导电的阻挡层404—步骤（4b）。阻挡层404可以是镍、金、镍层后续金层、金层后续镍层、锡、铅、锡层后续铅层、锡-铅合金及锡银合金，并且可以通过诸如电镀或化学镀的镀覆方法进行涂覆。通常，阻挡层为0.1微米至10微米厚。
随后在阻挡层604上沉积种子层406—步骤（4c）。所得到的结构示于图4(i)的示意图中。种子层可以例如通过溅射或化学镀来沉积并且通常为0.5至1.5微米厚。
涂覆第一光刻胶层408—步骤（4d），然后曝光并显影以形成包括大中央区的沟道的负性图案（4e），如图4(ii)所示。在所述图案中沉积金属层410—步骤（4g）。该金属层包括中央半芯410B和周边特征结构或焊盘410A。所得的中间结构示意性地示于图4(iii)中。
如图44(iv)所示意性示出，涂覆第二光刻胶层412（4h），然后曝光并图案化—步骤（4i），在所述图案中电镀第二金属层414，其通常包括通常为铜的通孔柱—步骤（4j）。参见图4(iv)中的示意图。剥除第一和第二光刻胶层408、412—步骤（4k），留下图4(v)中所示意性示出的结构。
目前存在用于进一步制造的几个不同路线。在第一路线中，如下所述，参照图4(vi)至4(xv)并进一步参照图4，移除铜种子层406—步骤（4l）。这可利用任意的铜专用蚀刻剂来实现，下方的阻挡层404抗蚀刻并且保护牺牲基板202。参见图4(vi)。
在直立的沉积铜410、414上层压电介质材料416—步骤（4m）。通常，电介质材料416是预浸料，其包括在自身包含陶瓷颗粒填料的聚合物树脂中的玻璃纤维织造束。在图4(vii)中示出所得到的结构。
现在蚀刻掉牺牲基板402—步骤（4n）。所得的中间结构示意性示于图4(viii)中。
现在可以选择性地移除阻挡层404—步骤（4o）。已知用于移除阻挡层404而不损害在先沉积的铜410、414的选择性方法。例如，可以利用包括CF4/O2或CF4/Ar的等离子蚀刻剂来选择性地移除Ti、W、Ta，并保留铜。或者，1-3%的HF溶液对于移除Ti保留铜非常有效。同样，如果阻挡层是镍，则可以使用已知的选择性镍剥离剂。利用合适的已知蚀刻剂移除每个阻挡层。所得到的结构示于图4(ix)中。
参照图4(x)的示意图，现在可以在暴露的铜和电介质上沉积第二种子层406’—步骤（4p）。第二种子层406’可以例如通过溅射或化学镀来沉积并通常为0.5微米至1.5微米厚。可在第二种子层406’上涂覆第三光刻胶层408’—（4q），并且图案化具有沟道和中央区的负性图案—步骤（4r）的中央区，在其中可电镀金属410’，其包括第二半芯410B’，通常是铜—步骤（4s）。
在第三光刻胶层408’上沉积第四光刻胶层412’（4t）并且在其中显影第二图案—步骤（4u），在其中可沉积铜通孔414’—步骤（4v），参见图4(xi)的示意图。然后剥除第三和第四光刻胶层408’、412’—步骤（4w），留下图4(xii)所示的结构。然后蚀刻掉种子层406’—步骤（4x），留下图4(xiii)所示的结构。这可以通过使结构暴露于例如氢氧化铵或氯化铜的湿蚀刻剂中来实现。在直立铜上层压电介质层416—步骤（4y）。所得的中间结构示意性示于图4(xiv)中。然后，减薄该电介质层以暴露出通孔柱的末端—步骤（4z）。所得的中间结构示意性示于图4(xv)中。
该芯具有两个通孔柱的厚度，并且通常具有小于100微米的厚度。基本上为图2中的区域222的图4(xv)所示的基础4层结构通常为约200微米厚。在该实施方案中，中央层205是种子层，如果是铜，则可只区别于在其周边的电镀铜210B、210B’，该种子层的铜通过溅射或化学镀铜形成，具有与电镀铜不同的微结构。但是，种子层205可包括可首先涂覆的钛、钨、钽或铬的下方粘附层。这样的粘附层通常是0.04微米至0.1微米厚。
参照图5，在一个变化方法中，不移除第一种子层，并且在步骤（5o）中移除阻挡层后，在第一种子层的底侧上沉积第三光刻胶层。因此，在流程图5中，描述了没有步骤（l）—移除第一种子层和步骤（p）—涂覆第二种子层的方法。
参照图6(v)-6(xiv)的示意图并且进一步参照图6的流程图，在一个变型的制造技术中，步骤（6a）至（6k）与步骤（4a）至（4k），除必要修正外，是相同的，其提供与图4(v)的结构除必要修正外相同的图6(v)的结构。
不采用步骤(4l)—移除种子层406，而是在种子层406上简单地层压电介质材料416—步骤（6m），以提供图6(vi)中所示的结构。接着，移除牺牲基板402—步骤（6n），可使用诸如氢氧化铵或氯化铜的湿蚀刻剂，利用阻挡层404保护第一半芯40B以及通孔410A、414。所得到的结构示于图6(vii)中。
可以移除阻挡层—步骤（6o），暴露出种子层406的底侧。
或者，如图6(viii)所示，不采用步骤（6o）—移除阻挡层，而是可以在阻挡层404的底侧上沉积第二种子层—（6p）。种子层406’可利用溅射、化学镀、PVD等进行沉积。
无论哪种方式，现在可以涂覆第三光刻胶层408’—步骤（6q），并且在其中进行图案曝光和显影—（6r），并且在图案中电镀铜410A’、410B’—步骤（6s）。所得到的结构示于图6(ix)中。可自其上沉积第四光刻胶层412’—步骤（6t），并在其中显影图案—步骤（6u）。可在光刻胶412’的图案中沉积铜通孔柱414’—步骤（6v）。所得到的结构示于图6(x)中。
可剥除光刻胶408’、412’—步骤（6w），留下直立的第二半芯410B’和周边元件410B’、414’。参见图6(xi)。
现在，可以蚀刻掉第二种子层406’以及阻挡层404和第一种子层406—步骤（6x和6x2），得到图6(xii)所示的结构。
可在直立的中央芯410B’和周边元件410A’、414’上层压电介质材料416’—步骤（6y），提供图6(xiii)中所示的结构。该结构可在两侧进行减薄—步骤（6z），提供示于图6(xiv)中的结构。
可在一侧或两侧上通过图案或面板镀覆建立附加层。这样，电镀的芯结构不需要在由此形成的支撑结构的对称中心。
参照图7的流程图，在又一变型方法中，不采用面板镀覆阻挡层，即在步骤（a）和（c）之间的上述步骤（b），可以在显影光刻胶之后和电镀第一半芯之前在步骤（f）中将阻挡层图案镀覆至第一光刻胶中。在移除牺牲基板（步骤n）之后和涂覆第三光刻胶层之前沉积第二种子层（步骤p）。在这样的实施方案中，通常不剥除图案镀覆的阻挡层，而是将其包括作为隔离金属芯的两个部分的层。
在所有实施方案中，当第三光刻胶层中的图案与第一层中的图案未完全对准时，可能会在中央芯的两个部分之间存在轻微的不匹配，从而沿中央芯的一个或多个边缘提供小而明显的台阶。种子层的微结构与镀覆的芯部分的微结构略有不同，但可能难以辨别这种差别，因为分割可能弄脏软铜。当使用粘附层时或者当阻挡层留下残留物或留下痕迹时，有可能沿两个部分之间的连接处确定非铜金属。
参考图8，示出根据本发明的一个实施方案的多层电子互连支撑结构800。多层电子互连支撑结构800的特征在于包括中央区822，该中央区822包括芯824，芯824包括包围中央层805的两个电镀层810B、810B’，中央层805可任选地为铜种子层并且任选地还包括粘附金属层，如钛、钽、钨或铬和/或阻挡层如镍、金、镍层后续金层、金层后续镍层、锡、铅、锡层后续铅层、锡-铅合金和锡-银合金。芯片826可通过例如焊接或利用导热胶粘剂844连接至端子焊盘828。可以提供包括在其一侧或优选多于一侧上并且可能包围其外周的通孔和特征层的常规结构830、832，利用例如导线接合834电连接至芯片826。
虽然需要可通过溅射或化学镀形成的种子层以便在电介质上进行电镀，但是也可以使用粘附层，为了简单起见，除层805外，这些都没有在图8中示出。
端子焊盘828可以通过通孔和焊盘的常规结构838连接至中央芯824，并且芯824可通过另一常规结构通孔840连接至下焊盘842，其可以连接到散热器或以其他方式冷却。因此，虽然端子焊盘828和中央芯824可以不提供电子连接功能，但是它们可提供导热功能以冷却芯片826，以及提供机械支撑。
图8示出为有芯的电子支撑结构通过通孔柱互连堆叠体提高从芯片或器件到金属芯的散热性的能力，不仅是穿过基板自身的Z轴，而且通过所述中央金属芯的相对大的金属质量辅助穿过XY平面。
本领域技术人员将会认识到，本发明不限于上文中具体图示和描述的内容。相反，本发明的范围由所附权利要求限定，包括上文所述的各个技术特征的组合和子组合以及其变化和改进，本领域技术人员在阅读前述说明后将会预见到这样的组合、变化和改进。
在权利要求书中，术语“包括”及其变体例如“包含”、“含有”等是指所列举的组件被包括在内，但一般不排除其他组件。

Claims (25)

1.一种多层电子支撑结构，其包括具有一体化的通孔和特征层的电介质并且还包括平坦金属芯，所述平坦金属芯的特征在于具有小于100微米的厚度。
2.如权利要求1所述的多层电子支撑结构，其中所述平坦金属芯被完全包封。
3.如权利要求1所述的多层电子支撑结构，其中所述平坦金属芯包括铜。
4.如权利要求1所述的多层电子支撑结构，其中所述平坦金属芯包括由铜种子层分隔开的两部分。
5.如权利要求4所述的多层电子支撑结构，其中所述两部分不完全对齐，使得沿所述种子层的至少一个边缘存在台阶。
6.如权利要求4所述的多层电子支撑结构，其中所述两部分进一步被亚微米粘附金属层分隔开，所述亚微米粘附金属层包括铬、钽、钛和钨的组别中的至少其一。
7.如权利要求4所述的多层电子支撑结构，其中所述平坦金属芯还包括分隔所述两部分的中央阻挡金属层。
8.如权利要求7所述的多层电子支撑结构，其中所述中央阻挡金属层选自包括镍、金、镍层后续金层、金层后续镍层、锡、铅、锡层后续铅层、锡铅合金和锡银合金的组别中，并且所述中央阻挡金属层通过选自电镀、化学镀和PVD的组别中的镀覆方法进行涂覆。
9.如权利要求1所述的多层电子支撑结构，其中所述电介质的材料包括聚合物。
10.如权利要求9所述的多层电子支撑结构，其中所述聚合物包括聚酰亚胺、环氧树脂、双马来酰亚胺、三嗪及其混合物。
11.如权利要求9所述的多层电子支撑结构，其中所述电介质的材料还包括无机夹杂物。
12.如权利要求9所述的多层电子支撑结构，其中所述无机夹杂物包括玻璃纤维和颗粒填料中的至少其一。
13.如权利要求1所述的多层电子支撑结构，其中所述平坦金属芯的厚度小于80微米。
14.如权利要求1所述的多层电子支撑结构，其中所述一体化通孔和特征层包括铜。
15.如权利要求1所述的多层电子支撑结构，其中所述结构围绕所述平坦金属芯基本对称建立，在所述平坦金属芯的每侧具有相同数目的层。
16.如权利要求1所述的多层电子支撑结构，其中所述结构围绕所述平坦金属芯不对称建立，在所述平坦金属芯的每侧具有不同数目的层。
17.如权利要求1所述的多层电子支撑结构，其中所述平坦金属芯导热连接至所述多层电子支撑结构的至少一个外表面并用作散热器。
18.一种制造具有一体化平坦金属芯的多层电子支撑结构的方法，该方法包括以下步骤：
·获得牺牲基板；
·在所述牺牲基板上沉积抗蚀刻导电阻挡层；
·在所述阻挡层上制造第一半芯和周边特征结构；
·制造穿过所述第一半芯和周边特征结构的通孔柱；
·在所述第一半芯、周边特征结构和通孔柱上层压第一电介质层；
·蚀刻掉所述牺牲基板；
·通过电镀制造第二半芯和周边特征结构；
·将所述通孔柱延伸穿过所述第二半芯；
·在所述第二半芯、周边特征结构和通孔柱上层压电介质层；和
·减薄两侧上的所述介电层以暴露出所述通孔柱的末端。
19.如权利要求18所述的方法，包括以下步骤：
（a）获得牺牲基板；
（c）涂覆第一种子层；
（d）涂覆第一光刻胶层；
（e）曝光和显影包括第一半芯和周边特征结构的图案；
（g）在所述图案中电镀第一半芯和周边特征结构；
（h）在所述第一层上涂覆第二光刻胶层；
（i）曝光和显影通孔柱图案；
（j）图案镀覆金属层以制造所述通孔柱；
（k）剥除所述第一和第二光刻胶层；
（m）在暴露的第一半芯和周边通孔柱上层压第一电介质层；
（n）蚀刻掉所述牺牲基板；
（q）涂覆第三光刻胶层；
（r）曝光和显影包括第二半芯和周边特征结构的图案；
（s）在所述图案中镀覆所述第二半芯和周边特征结构；
（t）在所述第二半芯和周边特征结构上涂覆第四光刻胶层；、
（u）曝光和显影通孔柱图案；
（v）在所述第四光刻胶层中的所述图案内镀覆第四通孔柱层；
（w）剥除所述第三和第四光刻胶层，由此暴露出所述第二半芯、周边特征结构和通孔柱；
（x）蚀刻掉所述种子层；
（y）在所述第二半芯、特征结构和周边通孔柱上层压第二电介质层；和
（z）减薄所述电介质层，以暴露出通孔柱的末端。
20.如权利要求19所述的方法，还包括以下步骤：
（b）面板镀覆阻挡层；和
（o）移除所述阻挡层。
21.如权利要求19所述的方法，还包括以下步骤：
（l）移除所述第一种子层；和
（p）涂覆第二种子层。
22.如权利要求19所述的方法，其中所述步骤（x）还包括步骤（x2）：蚀刻掉所述阻挡层和所述第一种子层。
23.如权利要求19所述的方法，还包括：
步骤（f）：图案镀覆阻挡层；和
步骤（p）：在新暴露出的表面上沉积第二种子层。
24.如权利要求19所述的方法，还包括在至少一侧上建立附加层。
25.如权利要求19所述的方法，其中所述平坦金属芯被完全包封。
CN201310067885.2A 2012-06-14 2013-03-04 具有一体化金属芯的多层电子支撑结构 Active CN103178044B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/523,102 2012-06-14
US13/523,102 US8987602B2 (en) 2012-06-14 2012-06-14 Multilayer electronic support structure with cofabricated metal core

Publications (2)

Publication Number Publication Date
CN103178044A true CN103178044A (zh) 2013-06-26
CN103178044B CN103178044B (zh) 2016-04-06

Family

ID=48637805

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310067885.2A Active CN103178044B (zh) 2012-06-14 2013-03-04 具有一体化金属芯的多层电子支撑结构

Country Status (5)

Country Link
US (1) US8987602B2 (zh)
JP (1) JP6079992B2 (zh)
KR (2) KR101470881B1 (zh)
CN (1) CN103178044B (zh)
TW (1) TWI579989B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3011979A1 (fr) * 2013-10-15 2015-04-17 St Microelectronics Grenoble 2 Dispositif electronique a puce de circuits integres et systeme electronique
CN106898594A (zh) * 2017-02-28 2017-06-27 美的智慧家居科技有限公司 用于无线保真系统级封装芯片的基板及其形成方法
US20200395225A1 (en) * 2016-08-29 2020-12-17 Infineon Technologies Ag Method for Producing a Metal-Ceramic Substrate with at Least One Via
WO2021253574A1 (zh) * 2020-06-17 2021-12-23 珠海越亚半导体股份有限公司 多层基板及其制作方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015156451A (ja) * 2014-02-21 2015-08-27 株式会社デンソー 電子装置
CN105321898A (zh) * 2014-06-03 2016-02-10 住友电木株式会社 金属基座安装基板以及金属基座安装基板安装部件
US9978686B1 (en) 2016-02-19 2018-05-22 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Interconnection of semiconductor devices in extreme environment microelectronic integrated circuit chips
US10340251B2 (en) 2017-04-26 2019-07-02 Nxp Usa, Inc. Method for making an electronic component package
US11380609B2 (en) * 2018-05-21 2022-07-05 Intel Corporation Microelectronic assemblies having conductive structures with different thicknesses on a core substrate
CN116111309B (zh) * 2023-02-20 2024-05-03 中国电子科技集团公司第三十八研究所 微同轴功分器结构的晶圆级制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3918926A (en) * 1971-10-08 1975-11-11 Yates Industries Plural copper-layer treatment of copper foil and article made thereby
TW200526104A (en) * 2003-12-22 2005-08-01 Nokia Corp A printed wire board and associated mobile terminal
CN101331814A (zh) * 2005-12-16 2008-12-24 揖斐电株式会社 多层印刷线路板及其制造方法
CN101436578A (zh) * 2007-11-14 2009-05-20 新光电气工业株式会社 配线基板和制造配线基板的方法
CN101496227A (zh) * 2005-10-11 2009-07-29 Amitec多层互连技术有限公司 新型集成电路支撑结构及其制作方法
US20100123123A1 (en) * 2008-11-19 2010-05-20 Xerox Corporation Organic thin-film transistors
CN102098882A (zh) * 2009-12-15 2011-06-15 三星电机株式会社 用于制作基板的载体以及使用该载体制作基板的方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5142775A (en) * 1990-10-30 1992-09-01 International Business Machines Corporation Bondable via
JP2002332544A (ja) * 2001-05-08 2002-11-22 Hitachi Metals Ltd メタルコア基板用金属板およびその製造方法およびそれを用いたメタルコア基板、ビルドアップ基板
JP2004087623A (ja) * 2002-08-23 2004-03-18 Ngk Spark Plug Co Ltd 位置合わせ構造を有する配線基板及びその製造方法
US7402758B2 (en) * 2003-10-09 2008-07-22 Qualcomm Incorporated Telescoping blind via in three-layer core
CN1771771B (zh) * 2004-02-04 2014-09-24 揖斐电株式会社 多层印刷电路板
JP2007115809A (ja) * 2005-10-19 2007-05-10 Ngk Spark Plug Co Ltd 配線基板
IL175011A (en) 2006-04-20 2011-09-27 Amitech Ltd Coreless cavity substrates for chip packaging and their fabrication
US7682972B2 (en) 2006-06-01 2010-03-23 Amitec-Advanced Multilayer Interconnect Technoloiges Ltd. Advanced multilayer coreless support structures and method for their fabrication
JP2008112987A (ja) * 2006-10-04 2008-05-15 Ngk Spark Plug Co Ltd 配線基板
KR20090061504A (ko) * 2007-12-11 2009-06-16 삼성전기주식회사 양면 비대칭형 ｆｃｂ 기판 및 그 제조방법
KR101044200B1 (ko) * 2009-09-25 2011-06-28 삼성전기주식회사 리지드-플렉서블 회로기판 및 그 제조방법
KR101044127B1 (ko) * 2009-11-16 2011-06-28 삼성전기주식회사 방열기판 및 그 제조방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3918926A (en) * 1971-10-08 1975-11-11 Yates Industries Plural copper-layer treatment of copper foil and article made thereby
TW200526104A (en) * 2003-12-22 2005-08-01 Nokia Corp A printed wire board and associated mobile terminal
CN101496227A (zh) * 2005-10-11 2009-07-29 Amitec多层互连技术有限公司 新型集成电路支撑结构及其制作方法
CN101331814A (zh) * 2005-12-16 2008-12-24 揖斐电株式会社 多层印刷线路板及其制造方法
CN101436578A (zh) * 2007-11-14 2009-05-20 新光电气工业株式会社 配线基板和制造配线基板的方法
US20100123123A1 (en) * 2008-11-19 2010-05-20 Xerox Corporation Organic thin-film transistors
CN102098882A (zh) * 2009-12-15 2011-06-15 三星电机株式会社 用于制作基板的载体以及使用该载体制作基板的方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3011979A1 (fr) * 2013-10-15 2015-04-17 St Microelectronics Grenoble 2 Dispositif electronique a puce de circuits integres et systeme electronique
US9349671B2 (en) 2013-10-15 2016-05-24 Stmicroelectronics (Grenoble 2) Sas Integrated circuit chip comprising electronic device and electronic system
US20200395225A1 (en) * 2016-08-29 2020-12-17 Infineon Technologies Ag Method for Producing a Metal-Ceramic Substrate with at Least One Via
US11557490B2 (en) * 2016-08-29 2023-01-17 Infineon Technologies Ag Method for producing a metal-ceramic substrate with at least one via
US11804383B2 (en) 2016-08-29 2023-10-31 Infineon Technologies Ag Method for producing a metal-ceramic substrate with electrically conductive vias
CN106898594A (zh) * 2017-02-28 2017-06-27 美的智慧家居科技有限公司 用于无线保真系统级封装芯片的基板及其形成方法
WO2021253574A1 (zh) * 2020-06-17 2021-12-23 珠海越亚半导体股份有限公司 多层基板及其制作方法

Also Published As

Publication number Publication date
KR20130140526A (ko) 2013-12-24
JP2014003266A (ja) 2014-01-09
TWI579989B (zh) 2017-04-21
US20130333924A1 (en) 2013-12-19
KR101470885B1 (ko) 2014-12-09
KR101470881B1 (ko) 2014-12-09
CN103178044B (zh) 2016-04-06
JP6079992B2 (ja) 2017-02-15
KR20130143536A (ko) 2013-12-31
TW201403769A (zh) 2014-01-16
US8987602B2 (en) 2015-03-24

Similar Documents

Publication Publication Date Title
CN103178044B (zh) 具有一体化金属芯的多层电子支撑结构
CN101536181B (zh) 半导体装置及其制造方法
JP5084509B2 (ja) 集積回路チップの外面に露出した端子で相互接続するための相互接続要素およびその製造方法、複数の前記相互接続要素を含む多層相互配線基板およびその製造方法、ならびに多層配線基板の製造方法
US9554469B2 (en) Method of fabricating a polymer frame with a rectangular array of cavities
TWI508196B (zh) 具有內建加強層之凹穴基板之製造方法
US8206530B2 (en) Manufacturing method of printed circuit board having electro component
US20140020945A1 (en) Multilayer Electronic Support Structure with Integral Constructional Elements
US20050263874A1 (en) Semiconductor package, method of production of same, and semiconductor device
KR20150117195A (ko) 내장형 칩 제조 방법
JP6489460B2 (ja) 超微細ピッチフリップチップバンプを備えた基板
KR101732471B1 (ko) 다층 복합 전자 구조체 및 그 일면을 종결시키는 방법
TW201448700A (zh) 在芯片和基板之間的新型端接和連接
CN104269384A (zh) 嵌入式芯片
US20170127527A1 (en) Interposer frame with polymer matrix and methods of fabrication
CN101364586B (zh) 封装基板结构
KR101770148B1 (ko) 폴리머 매트릭스를 가진 인터포저 프레임
CN101740403B (zh) 封装基板结构及其制作方法
CN102208390B (zh) 一种高密度凸点基板及其制造方法
CN101295698A (zh) 倒装基板的结构及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP03 Change of name, title or address
CP03 Change of name, title or address

Address after: FPC Plant 3209 North Everest Avenue, Doumen District, Zhuhai City, Guangdong Province

Patentee after: Zhuhai Yueya Semiconductor Co., Ltd.

Address before: The first and second floors south of FPC factory building in Fangzheng PCB Industrial Park, Hushan Village, Fushan Industrial Zone, Zhuhai City, Guangdong Province

Patentee before: Zhuhai Advanced Chip Carriers & Electronic Substrates Solutions Technologies Co., Ltd.