CN101436578A - 配线基板和制造配线基板的方法 - Google Patents
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Abstract
本发明公开了一种配线基板和制造配线基板的方法,所述配线基板(10)包括:配线基板主体(21),其具有介电层(25),即第一介电层;电子元件连接焊盘,其具有与电子元件(11)连接的连接表面(24A),并且布置在介电层(25)内部;介电层(31),即第二介电层,其层叠在介电层(25)上;以及导通孔(27、33)和配线图案(28),其设置在所述介电层(25、31)上,并且与电子元件连接焊盘(24)电连接,其中在介电层(25)内部布置有减少翘曲的部件(22),该部件(22)用于减少配线基板主体(21)的翘曲。
Description
技术领域
本发明涉及具有配线基板主体的配线基板及其制造方法,更具体地说,本发明涉及如下配线基板及其制造方法,即:可以减少配线基板主体的翘曲并且使配线基板在厚度方向上的尺寸更小。
背景技术
传统上,存在一种称为无芯基板的配线基板,其中,配线基板在厚度方向上的尺寸更小。由于无芯基板不具有芯基板,所以与具有芯基板的积层配线基板(由芯基板的两个表面上的积层结构形成的配线基板)相比,强度较低并且更容易发生翘曲。存在如图1所示的配线基板200,该配线基板可以减少无芯基板的翘曲。
图1是传统配线基板的横截面图。
参考图1,传统配线基板200具有加强构件202和作为无芯基板的配线基板主体201。配线基板主体201具有电子元件连接焊盘211、介电层212和216、导通孔213和217、配线图案215、外部连接焊盘219以及阻焊层221。
电子元件连接焊盘211具有与电子元件204(例如,半导体芯片)连接的连接表面211A。电子元件连接焊盘211布置在介电层212内部,使得连接表面211A可以与介电层212的表面212A(介电层212的布置有加强构件202一侧的表面)几乎齐平。
介电层212具有开口部分225,以便露出电子元件连接焊盘211的位于连接表面211A相反侧的表面211B的一部分。导通孔213设置在开口部分225内。导通孔213的一个端部与电子元件连接焊盘211连接。
配线图案215具有焊盘227和配线228。焊盘227设置在介电层212的位于表面212A相反侧的表面212B上。焊盘227与配线228形成一体。焊盘227通过配线228与电子元件连接焊盘211电连接。
配线228设置在导通孔213的另一个端部,并且位于介电层212的表面212B上。配线228与导通孔213和焊盘227形成一体,并且与电子元件连接焊盘211和焊盘227连接。
介电层216设置在介电层212的表面212B上,以便覆盖配线228。介电层216具有开口部分231,以便露出焊盘227的一部分。导通孔217设置在开口部分231内。导通孔217的一个端部与焊盘227连接。
外部连接焊盘219设置在导通孔217的另一个端部,并且位于介电层216的表面216A(介电层216的位于与介电层212接触的接触表面的相反侧的表面)上。外部连接焊盘219与导通孔217形成一体。外部连接焊盘219具有连接表面219A,外部连接端子(未示出)布置在连接表面219A上。外部连接焊盘219通过布置在连接表面219A上的外部连接端子(未示出)与例如母板等封装板(未示出)电连接。
阻焊层221设置在介电层216的表面216A(介电层216的位于与介电层212接触的接触表面的相反侧的表面)上,以便覆盖连接表面219A。阻焊层221具有开口部分221A,以便露出连接表面219A。
加强构件202为框架形状的结构,并且具有用于接收电子元件204的穿通部分202A(露出形成有电子元件连接焊盘211的区域)。通过具有粘性的树脂(例如,环氧树脂)将加强构件202与介电层212的表面212A结合。例如,通过蚀刻或者冲压Cu板或者Cu合金板形成加强构件202。例如,加强构件202的厚度可以为2mm。
可以通过在配线基板主体201(即,无芯基板)上设置具有这种构造的加强构件202来减少配线基板主体201的翘曲。
图2至图5示出传统配线基板的制造步骤。在图2至图5中,与图1所示的传统配线基板200相同的附图标记或符号表示相同或相似的部件。
参考图2至图5,下面将描述制造传统配线基板200的方法。首先,在图2所示的步骤中,通过已知方法在诸如Cu箔或Cu板等具有导电性的载体235的上表面235A上形成配线基板主体201。接下来,在图3所示的步骤中,去除设置在如图2所示结构上的载体235。例如,通过湿法蚀刻去除载体235。
接下来,在图4所示的步骤中,形成加强构件202,将配线基板主体201和加强构件202布置为彼此相对,使得设置在配线基板主体201上的介电层212可以面对加强构件202。例如,通过蚀刻或者冲压Cu板或者Cu合金板形成加强构件202。例如,加强构件202的厚度可以为2mm。
然后,在图5所示的步骤中,通过具有粘性的树脂203(例如,环氧树脂)将加强构件202与配线基板主体201结合。于是,制成了配线基板200(参考专利文献JP-A-2000-323613)。
然而,在传统的配线基板200中,通过在配线基板主体201(即,无芯基板)上设置加强构件202来减少配线基板主体201的翘曲。因此,存在配线基板200在厚度方向上的尺寸较大的问题。
发明内容
因此,鉴于上述问题而做出了本发明,本发明的目的是提供一种配线基板及其制造方法,其中该配线基板及其方法可以减少配线基板主体的翘曲并且使配线基板在厚度方向上的尺寸制作得更小。
根据本发明的第一方面,提供了一种配线基板,包括:
配线基板主体;
第一介电层;
电子元件连接焊盘,其具有与电子元件连接的连接表面,并且布置在所述第一介电层内部以露出所述连接表面;
至少一个第二介电层,其层叠在所述第一介电层上;
导通孔和配线图案,其设置在所述第一介电层和所述至少一个第二介电层中,并且与所述电子元件连接焊盘电连接;以及
减少翘曲的部件,其布置在所述第一介电层内部,用于减少所述配线基板主体的翘曲。
根据本发明的第二方面,提供了根据第一方面的配线基板,其中,
所述电子元件连接焊盘的连接表面与所述第一介电层的一个表面几乎齐平,并且
所述减少翘曲的部件的位于所述电子元件连接焊盘的连接表面一侧的表面与所述第一介电层的一个表面几乎齐平。
根据本发明的第三方面,提供了根据第二方面的配线基板,其中,
所述减少翘曲的部件布置在与所述电子元件连接焊盘相同的平面上,
所述减少翘曲的部件的厚度与所述电子元件连接焊盘的厚度几乎相等,并且
所述减少翘曲的部件的材料与所述电子元件连接焊盘的材料基本上相同。
根据本发明的第四方面,提供了根据第一至第三方面中任一方面的配线基板,其中,
所述减少翘曲的部件为金属膜。
根据本发明的第五方面,提供了根据第一至第四方面中任一方面的配线基板,其中,
所述减少翘曲的部件布置在所述第一介电层中,位于所述第一介电层的与所述电子元件连接焊盘的形成区域相对应的部分的外侧,并且
所述减少翘曲的部件在平面图中具有框架形状。
根据本发明的第六方面,提供了根据第一至第五方面中任一方面的配线基板,其中,
所述减少翘曲的部件具有多个减少翘曲的部分,并且
所述多个减少翘曲的部分彼此隔开。
根据本发明的第七方面,提供了根据第一至第六方面中任一方面的配线基板,还包括:
阻焊层,其位于所述第一介电层的一个表面上,露出所述电子元件连接焊盘的连接表面,并且覆盖所述减少翘曲的部件的位于所述电子元件连接焊盘的连接表面一侧的表面。
对于本发明,由于用于减少配线基板主体翘曲的减少翘曲的部件布置在第一介电层内部,所以可以减少配线基板主体的翘曲,并且与具有加强构件的传统配线基板相比,该配线基板在厚度方向上的尺寸可以更小。
根据本发明的第八方面,提供了一种制造配线基板的方法,所述配线基板包括:配线基板主体;第一介电层;电子元件连接焊盘,其具有与电子元件连接的连接表面,并且布置在所述第一介电层内部以露出所述连接表面;至少一个第二介电层,其层叠在所述第一介电层上;导通孔和配线图案,其设置在所述第一介电层和所述至少一个第二介电层中,并且与所述电子元件连接焊盘电连接,
所述方法包括:
电子元件连接焊盘和减少翘曲的部件形成步骤,其中在具有导电性的载体上同时形成电子元件连接焊盘和用于减少配线基板主体翘曲的减少翘曲的部件;
第一介电层形成步骤,其中在所述载体上形成第一介电层以覆盖所述电子元件连接焊盘和所述减少翘曲的部件;以及
载体去除步骤,其中在形成第一介电层、至少一个第二介电层以及导通孔和配线图案之后,去除所述载体。
根据本发明的第九方面,提供了根据第八方面的制造配线基板的方法,其中,
所述电子元件连接焊盘和所述减少翘曲的部件为金属膜,并且
所述金属膜由电镀法形成。
根据本发明的第十方面,提供了根据第八或第九方面的制造配线基板的方法,还包括:
阻焊层形成步骤,其中在所述载体去除步骤之后,在所述第一介电层的位于所述电子元件连接焊盘的连接表面一侧的表面上形成具有开口部分的阻焊层,所述开口部分露出所述电子元件连接焊盘的连接表面。
通过本发明,由于在具有导电性的载体上同时形成电子元件连接焊盘和用于减少配线基板主体翘曲的减少翘曲的部件,在所述载体上形成第一介电层以覆盖电子元件连接焊盘和减少翘曲的部件,然后在形成第一介电层、至少一个第二介电层以及导通孔和配线图案之后去除所述载体,所以可以减少配线基板主体的翘曲。此外,由于所述减少翘曲的部件的与所述载体接触的表面与所述电子元件连接焊盘的表面以及所述第一介电层的与所述载体接触的表面齐平,所以与具有加强构件的传统配线基板相比,该配线基板在厚度方向上的尺寸可以更小。
此外,由于可以在不增加制造步骤的情况下通过同时形成电子元件连接焊盘和减少翘曲的部件的方式形成减少翘曲的部件,所以与具有加强构件的传统配线基板相比,该配线基板的成本(包括制造成本)可以更少。
通过本发明,可以减少配线基板主体的翘曲,并且配线基板在厚度方向上的尺寸可以更小。
附图说明
图1是传统配线基板的横截面图。
图2是示出传统配线基板的制造步骤的视图(No.1)。
图3是示出传统配线基板的制造步骤的视图(No.2)。
图4是示出传统配线基板的制造步骤的视图(No.3)。
图5是示出传统配线基板的制造步骤的视图(No.4)。
图6是根据本发明第一实施例的配线基板的横截面图。
图7是图6所示配线基板的平面图。
图8是根据本发明第一实施例的修改形式的配线基板的横截面图。
图9是用于解释另一个减少翘曲的部件的平面图(No.1)。
图10是用于解释另一个减少翘曲的部件的平面图(No.2)。
图11是示出根据本发明第一实施例的配线基板的制造步骤的视图(No.1)。
图12是示出根据本发明第一实施例的配线基板的制造步骤的视图(No.2)。
图13是示出根据本发明第一实施例的配线基板的制造步骤的视图(No.3)。
图14是示出根据本发明第一实施例的配线基板的制造步骤的视图(No.4)。
图15是示出根据本发明第一实施例的配线基板的制造步骤的视图(No.5)。
图16是示出根据本发明第一实施例的配线基板的制造步骤的视图(No.6)。
图17是示出根据本发明第一实施例的配线基板的制造步骤的视图(No.7)。
图18是示出根据本发明第一实施例的配线基板的制造步骤的视图(No.8)。
图19是示出根据本发明第一实施例的配线基板的制造步骤的视图(No.9)。
图20是根据本发明第二实施例的配线基板的横截面图。
图21是图20所示配线基板的平面图。
图22是用于解释另一个减少翘曲的部件的平面图(No.1)。
图23是用于解释另一个减少翘曲的部件的平面图(No.2)。
图24是示出根据本发明第二实施例的配线基板的制造步骤的视图(No.1)。
图25是示出根据本发明第二实施例的配线基板的制造步骤的视图(No.2)。
图26是示出根据本发明第二实施例的配线基板的制造步骤的视图(No.3)。
图27是示出根据本发明第二实施例的配线基板的制造步骤的视图(No.4)。
图28是示出根据本发明第二实施例的配线基板的制造步骤的视图(No.5)。
具体实施方式
下面,将参考附图描述本发明的实施例。
(第一实施例)
图6是根据本发明第一实施例的配线基板的横截面图。
参考图6,第一实施例的配线基板10具有配线基板主体21(即,无芯基板)和减少翘曲的部件22。
配线基板主体21具有电子元件连接焊盘24、介电层25(即,第一介电层)、导通孔27和33、配线图案28、介电层31(即,第二介电层)、外部连接焊盘34以及阻焊层36。
电子元件连接焊盘24具有与电子元件11(例如,半导体芯片)连接的连接表面24A。电子元件连接焊盘24布置在介电层25内部,以使连接表面24A可以从介电层25露出来。连接表面24A构造成与介电层25的表面25A(介电层25的布置有电子元件11一侧的表面)几乎齐平。电子元件连接焊盘24可以为Au/Pd/Ni层叠膜(其中,Au层(例如,0.05μm厚)、Pd层(例如,0.5μm厚)和Ni层(例如,5.0μm厚)从介电层25的表面25A一侧按顺序层叠)、Au/Pd/Ni/Cu层叠膜、Au/Ni层叠膜或Au/Ni/Cu层叠膜。在使用Ni层作为电子元件连接焊盘24的成分之一的情况下,Ni层的膜厚度应当大于其它层的厚度。这样,如果把Ni层的膜厚度制作得大于其它层的厚度,那么可以减少配线基板主体21的翘曲。此外,在使用容易通过电镀法进行大量沉积的Cu层作为电子元件连接焊盘24的成分之一的情况下,可以通过增加Cu层的厚度来减少配线基板主体21的翘曲。在使用Au/Pd/Ni层叠膜作为电子元件连接焊盘24的情况下,可以通过电镀法形成电子元件连接焊盘24。例如,电子元件连接焊盘24的厚度可以为5.0μm-15μm。
减少翘曲的部件22和电子元件连接焊盘24布置在介电层25内部。介电层25露出电子元件连接焊盘24的连接表面24A和减少翘曲的部件22的表面22A(减少翘曲的部件22的布置有电子元件11一侧的表面)。介电层25的表面25A构造成与电子元件连接焊盘24的连接表面24A和减少翘曲的部件22的表面22A几乎齐平。介电层25具有开口部分41,以便露出电子元件连接焊盘24的位于连接表面24A相反侧的表面24B。例如,介电层25可以是以诸如环氧树脂或聚酰胺树脂等绝缘树脂为母材的树脂层。例如,在使用以环氧树脂为母材的树脂层作为介电层25的情况下,介电层25的厚度可以为45μm。此外,例如,可以通过激光处理方法形成开口部分41。
导通孔27设置在开口部分41内。导通孔27的一个端部与电子元件连接焊盘24连接,另一个端部与配线图案28形成一体。因此,导通孔27使电子元件连接焊盘24与配线图案28电连接。
配线图案28具有焊盘43和配线44。焊盘43设置在介电层25的表面25B上。焊盘43与配线44形成一体。焊盘43通过配线44与导通孔27电连接。
配线44设置在导通孔27的另一个端部,并且位于介电层25的表面25B上。配线44与导通孔27和焊盘43形成一体。例如,具有上述构造的配线图案28的厚度可以为15μm。例如,导通孔27和配线图案28的材料可以为Cu。例如,可以通过半加成法形成导通孔27和配线图案28。
介电层31设置在介电层25的表面25B上,以便覆盖配线28。介电层31具有开口部分46,以便露出焊盘43的一部分。例如,介电层31可以是以诸如环氧树脂或聚酰胺树脂等绝缘树脂为母材的树脂层。例如,在使用以环氧树脂为母材的树脂层作为介电层31的情况下,介电层31的厚度可以为45μm。此外,例如,可以通过激光处理方法形成开口部分46。
导通孔33设置在开口部分46内。导通孔33的一个端部与焊盘43连接,另一个端部与外部连接焊盘34形成一体。因此,导通孔33使外部连接焊盘34与焊盘43电连接。
外部连接焊盘34设置在导通孔33的另一个端部,并且位于介电层31的表面31A(介电层31的位于设置有介电层25的表面的相反侧的表面)上。外部连接焊盘34具有布置外部连接端子13的端子布置表面34A。外部连接焊盘34通过布置在端子布置表面34A上的外部连接端子13与设置在例如母板等安装板12上的焊盘14电连接。外部连接焊盘34与导通孔33形成一体。例如,外部连接焊盘34的厚度可以为15μm。例如,导通孔33和外部连接焊盘34的材料可以为Cu。例如,可以通过半加成法形成导通孔33和外部连接焊盘34。
阻焊层36设置在介电层31的表面31A上,并露出外部连接焊盘34的端子布置表面34A。阻焊层36具有开口部分36A,以便露出端子布置表面34A。例如,阻焊层36的材料可以是诸如环氧树脂或丙烯酸树脂等感光树脂。例如,阻焊层36的厚度可以为20μm。
图7是图6所示配线基板的平面图。在图7中,与第一实施例的配线基板10相同的附图标记或符号表示相同或相似的部件。
参考图6和图7,减少翘曲的部件22是用于减少配线基板主体21的翘曲的部件,并布置在介电层25的表面25A一侧内部。减少翘曲的部件22的位于布置有电子元件11一侧的表面22A构造成与电子元件连接焊盘24的表面24A和介电层25的表面25A几乎齐平。
这样,由于用于减少配线基板主体21翘曲的减少翘曲的部件22布置在介电层25内部,并且减少翘曲的部件22的位于布置有电子元件11一侧的表面22A构造成与电子元件连接焊盘24的表面24A和介电层25的表面25A几乎齐平,所以可以减少配线基板主体21的翘曲,并且与具有加强构件202的传统配线基板200(见图1)相比,配线基板10在厚度方向上的尺寸可以更小(更薄)。换言之,可以在不增加配线基板主体21的尺寸的情况下减少配线基板主体21的翘曲。
减少翘曲的部件22在平面图中具有框架形状。减少翘曲的部件22的外部形状与配线基板主体21在平面图中的外部形状(换言之,介电层25在平面图中的外部形状)几乎相同。减少翘曲的部件22布置在介电层25的电子元件连接焊盘形成区域A外侧的部分上,在该电子元件连接焊盘形成区域A中形成有多个电子元件连接焊盘24。
减少翘曲的部件22布置在与电子元件连接焊盘24相同的平面上。此外,减少翘曲的部件22的厚度与电子元件连接焊盘24的厚度大致上相等,减少翘曲的部件22的材料与电子元件连接焊盘24的材料基本上相同。
这样,由于减少翘曲的部件22布置在与电子元件连接焊盘24相同的平面上,减少翘曲的部件22的厚度与电子元件连接焊盘24的厚度大致上相等,减少翘曲的部件22的材料与电子元件连接焊盘24的材料基本上相同,所以在形成电子元件连接焊盘24时,可以同时形成电子元件连接焊盘24和减少翘曲的部件22。
例如,减少翘曲的部件22可以是金属膜。在使用金属膜作为减少翘曲的部件22的情况下,减少翘曲的部件22可以为Au/Pd/Ni层叠膜(其中,Au层(例如,0.05μm厚)、Pd层(例如,0.5μm厚)和Ni层(例如,5.0μm厚)从介电层25的表面25A一侧按顺序层叠)、Au/Pd/Ni/Cu层叠膜、Au/Ni层叠膜或Au/Ni/Cu层叠膜。此外,在使用Ni层作为减少翘曲的部件22的成分之一的情况下,Ni层的膜厚度应当大于其它层的厚度。这样,如果把Ni层的膜厚度制作得大于其它层的厚度,那么可以减少配线基板主体21的翘曲。此外,在使用容易通过电镀法进行大量沉积的Cu层作为减少翘曲的部件22的成分之一的情况下,可以通过增加Cu层的厚度来减少配线基板主体21的翘曲。
这样,通过使用金属膜作为减少翘曲的部件22,减少翘曲的部件22的成本(包括制造成本)可以比设置在传统配线基板200上的加强构件202(见图1)的成本更低,因而可以降低配线基板10的成本。此外,通过使用金属膜作为减少翘曲的部件22,减少翘曲的部件22的厚度可以更薄。例如,减少翘曲的部件22的厚度可以为5.0μm-15.0μm。此外,例如,如果配线基板主体21在平面图中的外部形状为34mm×34mm,电子元件连接焊盘形成区域A在平面图中的外部形状为10mm×10mm,那么减少翘曲的部件22的宽度W1可以为5.0mm。
在本实施例的配线基板中,用于减少配线基板主体21翘曲的减少翘曲的部件22布置在介电层25内部,并且减少翘曲的部件22的位于布置有电子元件11一侧的表面22A构造成与电子元件连接焊盘24的表面24A和介电层25的表面25A几乎齐平,因而可以减少配线基板主体21的翘曲,并且配线基板10在厚度方向上的尺寸可以比具有加强构件202的传统配线基板200(见图1)更小。换言之,可以在不增加配线基板主体21(即,无芯基板)尺寸的情况下减少配线基板主体21的翘曲。
此外,通过使用金属膜作为减少翘曲的部件22,减少翘曲的部件22的成本(包括制造成本)可以比设置在传统配线基板200上的加强构件202(见图1)的成本更低,因而可以降低配线基板10的成本。
应当注意,减少翘曲的部件22可以接地或与电源连接,并且作为接地层或电源层。
图8是根据本发明第一实施例的修改形式的配线基板的横截面图。在图8中,与第一实施例的配线基板10相同的附图标记或符号表示相同或相似的部件。
参考图8,除了用配线基板主体51代替设置在第一实施例的配线基板10中的配线基板主体21以外,根据第一实施例的修改形式的配线基板50与配线基板10相同。
配线基板主体51与配线基板主体21的不同之处在于,除了包括设置在第一实施例的配线基板10中的配线基板主体21的构造以外,还增加了阻焊层53。
阻焊层53设置在介电层25的表面25A上,以便覆盖减少翘曲的部件22的表面22A。阻焊层53具有开口部分53A,以便露出电子元件连接焊盘24的连接表面24A。
具有这种构造的配线基板50可以实现与第一实施例的配线基板10相同的效果。
如下文所述,可以通过以下方式制造根据第一实施例的修改形式的具有上述构造的配线基板50,即:在图18所示步骤之后,进行用于在介电层25的表面25A上形成阻焊层53的阻焊层形成步骤和如图19所示的切割步骤。
图9和图10是用于解释另一个减少翘曲的部件的平面图。在图9和图10中,与第一实施例的配线基板10相同的附图标记或符号表示相同或相似的部件。
虽然在本实施例中是将在平面图中具有框架形状的减少翘曲的部件22设置在配线基板主体21和51中,但是可以用图9所示的减少翘曲的部件56或图10所示的减少翘曲的部件61来代替减少翘曲的部件22。
参考图9,减少翘曲的部件56具有四个减少翘曲的部分57。减少翘曲的部分57设置在与电子元件连接焊盘24相同的平面上。减少翘曲的部分57的表面57A构造成与电子元件连接焊盘24的表面24A和介电层25的表面25A几乎齐平。减少翘曲的部分57的厚度与电子元件连接焊盘24的厚度大致上相等,减少翘曲的部分57的材料与电子元件连接焊盘24的材料基本上相同。四个减少翘曲的部分57排列在彼此隔开的位置上。
这样,由于在配线基板主体21和51中设置有减少翘曲的部件56,该减少翘曲的部件56具有排列在彼此隔开的位置上的多个(在本实施例的情况下为四个)减少翘曲的部分57,所以可以减小在配线基板主体21和51内产生的应力。
参考图10,减少翘曲的部件61具有多个减少翘曲的部分62,这些减少翘曲的部分的面积比如图9所示的减少翘曲的部分57的面积更小。减少翘曲的部分62设置在与电子元件连接焊盘24相同的平面上。减少翘曲的部分62的表面62A构造成与电子元件连接焊盘24的表面24A和介电层25的表面25A几乎齐平。减少翘曲的部分62的厚度与电子元件连接焊盘24的厚度大致上相等,减少翘曲的部分62的材料与电子元件连接焊盘24的材料基本上相同。四个减少翘曲的部分62排列在彼此隔开的位置上。
在将具有这种构造的减少翘曲的部件61设置在配线基板主体21和51中的情况下,同样可以减小在配线基板主体21和51内产生的应力。
如果包含金属膜的减少翘曲的部件22在平面图中以框架形状布置,并且减少翘曲的部件22的面积大,那么会由于减少翘曲的部件22与介电层25和31之间热膨胀系数差异而在减少翘曲的部件22与介电层25和31之间产生应力,从而可能会在配线基板主体21和51中引起翘曲。然而,可以通过使用减少翘曲的部件56和61来降低减少翘曲的部件56和61与介电层25和31之间的应力,其中减少翘曲的部件56和61被切口状空间(未形成减少翘曲的部件56和61的区域)分成多个减少翘曲的部分57和62。
虽然在上述实施例中,通过线性切口将减少翘曲的部件56和61分成多个减少翘曲的部分57和62,但是可以利用弧形切口或曲线切口将减少翘曲的部件56和61分成多个减少翘曲的部分57和62。这样,与通过线性切口将减少翘曲的部件56和61分成多个减少翘曲的部分57和62相比,通过利用弧形切口或曲线切口将减少翘曲的部件56和61分成多个减少翘曲的部分57和62,可以效果更好地减少配线基板主体21和51中的翘曲。
应当注意,减少翘曲的部件56和61可以接地或与电源配线连接,并且作为接地层或电源层。
虽然在上述实施例的配线基板主体21和51中,将一个介电层31(第二介电层)层叠在介电层25(第一介电层)上,但是可以将两个或者更多个介电层31(第二介电层)层叠在介电层25(第一介电层)上,并且可以在两个或者更多个层叠的介电层31上设置用于使电子元件连接焊盘24与外部连接盘34电连接的导通孔和配线图案。
图11至图19是示出根据本发明第一实施例的配线基板的制造步骤的视图。在图11至图19中,与第一实施例的配线基板10相同的附图标记或符号表示相同或相似的部件。此外,如下文所述,图11至图19中所示的附图标记C表示对形成在载体71上的如图19所示结构进行切割的切割位置(以下称为“切割位置C”)。
参考图11至图19,下面将描述第一实施例的配线基板10的制造方法。首先,在图11所示的步骤中,在载体71的上表面71A上形成具有开口部分72A和72B的抗蚀膜72,该载体具有多个形成配线基板10的配线基板形成区域B。此时,形成开口部分72A,以便使载体71的与电子元件连接焊盘24的形成区域相对应的部分中的上表面71A露出。此外,形成开口部分72B,以便使载体71的与减少翘曲的部件22的形成区域相对应的部分中的上表面71A露出。可以使用金属板(例如,Cu板)或金属箔(例如,Cu箔)作为具有导电性的载体71。
接下来,在图12所示的步骤中,通过电镀法在载体71的从开口部分72A露出的部分中的表面71A上形成电子元件连接焊盘24,并且在载体71的从开口部分72B露出的部分中的表面71A上形成减少翘曲的部件22。也就是说,通过电镀法,在载体71的上表面71A上同时形成电子元件连接焊盘24和减少翘曲的部件22(电子元件连接焊盘和减少翘曲的部件的形成步骤)。在本阶段,减少翘曲的部件22与设置在相邻配线基板形成区域B中的减少翘曲的部件22形成一体。如下文所述,沿着切割位置C对图12所示的减少翘曲的部件22进行切割,并通过图19所示的步骤将其分成图6所示的减少翘曲的部件22。
电子元件连接焊盘24和减少翘曲的部件22可以由如下层叠膜制成:Au/Pd/Ni层叠膜(其中,Au层(例如,0.05μm厚)、Pd层(例如,0.5μm厚)和Ni层(例如,5.0μm厚)按顺序层叠)、Au/Pd/Ni/Cu层叠膜、Au/Ni层叠膜或Au/Ni/Cu层叠膜。在使用Ni层作为电子元件连接焊盘24和减少翘曲的部件22的成分之一的情况下,Ni层的膜厚度应当大于其它层的厚度。这样,如果把Ni层的膜厚度制作得大于其它层的厚度,那么可以减少配线基板主体21的翘曲。此外,在使用容易通过电镀法进行大量沉积的Cu层作为电子元件连接焊盘24和减少翘曲的部件22的成分之一的情况下,可以通过增加Cu层的厚度来减少配线基板主体21的翘曲。
在使用Au/Pd/Ni层叠膜作为电子元件连接焊盘24和减少翘曲的部件22的情况下,通过将具有导电性的载体71作为馈电层的电解电镀法,在载体71的从开口部分72A和72B露出的部分中的上表面71A上按顺序沉积并生长Au层(例如,0.05μm厚)、Pd层(例如,0.5μm厚)和Ni层(例如,5.0μm厚),由此同时形成电子元件连接焊盘24和减少翘曲的部件22。
这样,由于通过电镀法同时形成电子元件连接焊盘24和减少翘曲的部件22,所以不必单独进行形成减少翘曲的部件22的步骤和单独制备用于制造减少翘曲的部件22的材料,因而可以降低具有减少翘曲的部件22的配线基板10的成本(包括制造成本)。
此外,由于通过电镀法形成电子元件连接焊盘24和减少翘曲的部件22,所以减少翘曲的部件22的厚度可以更薄。例如,减少翘曲的部件22的厚度可以为5.0μm-15μm。
接下来,在图13所示的步骤中,去除抗蚀膜72。接下来,在图14所示的步骤中,在载体71的上表面71A上形成介电层25,以便覆盖电子元件连接焊盘24和减少翘曲的部件22(第一介电层形成步骤),然后在介电层25中形成使电子元件连接焊盘24的表面24B的一部分露出的开口部分41。例如,介电层25可以是以诸如环氧树脂或聚酰胺树脂等绝缘树脂为母材的树脂层。此外,例如,可以通过激光处理方法形成开口部分41。
接下来,在图15所示的步骤中,同时形成导通孔27和配线图案28。例如,导通孔27和配线图案28的材料可以为Cu。例如,在导通孔27和配线图案28的材料为Cu的情况下,可以通过半加成法形成导通孔27和配线图案28。例如,配线图案28的厚度可以为15μm。
接下来,在图16所示的步骤中,通过进行与前述图14和图15所示步骤相同的方法,形成具有开口部分46的介电层31(第二介电层)、导通孔33和外部连接焊盘34。例如,介电层31可以是以诸如环氧树脂或聚酰胺树脂等绝缘树脂为母材的树脂层。此外,例如,可以通过激光处理方法形成开口部分46。在图16所示的步骤中,同时形成导通孔33和外部连接焊盘34。例如,导通孔33和外部连接焊盘34的材料可以为Cu。例如,在导通孔33和外部连接焊盘34的材料为Cu的情况下,可以通过半加成法形成导通孔33和外部连接焊盘34。例如,外部连接焊盘34的厚度可以为15μm。
接下来,在图17所示的步骤中,通过已知方法在介电层31的表面31A上形成具有开口部分36A的阻焊层36,其中开口部分36A露出外部连接焊盘34的端子布置表面34A(阻焊层形成步骤)。因此,在载体71的与多个配线基板形成区域B相对应的部分中形成相当于多个配线基板10的结构。阻焊层36的材料可以是诸如环氧树脂或丙烯酸树脂等感光树脂。例如,阻焊层36的厚度可以为20μm。
接下来,在图18所示的步骤中,去除图17所示的载体71(载体去除步骤)。更具体地说,例如,如果载体71为Cu板或Cu箔,那么通过蚀刻法去除载体71。
接下来,在图19所示的步骤中,沿着切割位置C对图18所示的结构进行切割,并将其分成多个配线基板10,因而制成了多个配线基板10。在这种情况下,对形成一体的多个减少翘曲的部件22进行切割,并将其分成多个减少翘曲的部件22。例如,可以采用切块设备来切割图18所示的结构。
通过根据本实施例的配线基板制造方法,在具有导电性的载体71上同时形成电子元件连接焊盘24和用于减少配线基板主体21翘曲的减少翘曲的部件22,然后在载体71上形成介电层25以便覆盖电子元件连接焊盘24和减少翘曲的部件22,再形成导通孔27和33、配线图案28、介电层31、外部连接焊盘34以及阻焊层36,再去除载体71,由此可以减少配线基板主体21的翘曲,并且因为减少翘曲的部件22布置在介电层25内部,使得减少翘曲的部件22的与载体71接触的表面22A可以与电子元件连接焊盘24的与载体71接触的表面24A和介电层25的表面25A几乎齐平,所以与具有加强构件202的传统配线基板200(见图1)相比,配线基板10在厚度方向上的尺寸可以更小。
由于同时形成电子元件连接焊盘24和减少翘曲的部件22,所以可以在不增加制造工序的步骤数量的情况下形成减少翘曲的部件22,因而与具有加强构件202的传统配线基板200相比,配线基板10的成本(包括制造成本)可以更低。
(第二实施例)
图20是根据本发明第二实施例的配线基板的横截面图,图21是图20所示配线基板的平面图。在图20和图21中,与第一实施例的配线基板10相同的附图标记或符号表示相同或相似的部件。
参考图20和图21,除了用减少翘曲的部件81来代替设置在第一实施例的配线基板10中的减少翘曲的部件22以外,根据第二实施例的配线基板80与配线基板10相同。
减少翘曲的部件81为用于减少配线基板主体21翘曲的部件,并且布置在介电层25的表面25A一侧的内部。减少翘曲的部件81的位于布置有电子元件11一侧的表面81A构造成与电子元件连接焊盘24的表面24A和介电层25的表面25A几乎齐平。
这样,由于用于减少配线基板主体21翘曲的减少翘曲的部件81布置在介电层25内部,并且减少翘曲的部件81的位于布置有电子元件11一侧的表面81A构造成与电子元件连接焊盘24的表面24A和介电层25的表面25A几乎齐平,所以可以减少配线基板主体21的翘曲,并且与具有加强构件202的传统配线基板200(见图1)相比,配线基板80在厚度方向上的尺寸可以更小(更薄)。换言之,可以在不增加配线基板主体21的尺寸的情况下减少配线基板主体21的翘曲。
减少翘曲的部件81在平面图中具有框架形状。减少翘曲的部件81的外部形状构造成小于配线基板主体21的外部形状。减少翘曲的部件81布置在介电层25的位于电子元件连接焊盘形成区域A外侧的部分中,在该电子元件连接焊盘形成区域中形成有多个电子元件连接焊盘24,并且这些电子元件连接焊盘与介电层25的外边缘隔开一定距离。例如,如果配线基板主体21的外部形状为34mm×34mm,电子元件连接焊盘形成区域A的外部形状为10mm×10mm,那么减少翘曲的部件81的宽度W2可以为5.0mm。在这种情况下,例如,从介电层25的外边缘到减少翘曲的部件81的距离D可以为0.5mm。
减少翘曲的部件81布置在与电子元件连接焊盘24相同的平面上。此外,减少翘曲的部件81的厚度与电子元件连接焊盘24的厚度大致上相等,减少翘曲的部件81的材料与电子元件连接焊盘24的材料基本上相同。
这样,由于减少翘曲的部件81布置在与电子元件连接焊盘24相同的平面上,减少翘曲的部件81的厚度与电子元件连接焊盘24的厚度大致上相等,减少翘曲的部件81的材料与电子元件连接焊盘24的材料基本上相同,所以在形成电子元件连接焊盘24时,可以同时形成电子元件连接焊盘24和减少翘曲的部件81。
例如,减少翘曲的部件81可以是金属膜。减少翘曲的部件81可以为Au/Pd/Ni层叠膜(其中,Au层(例如,0.05μm厚)、Pd层(例如,0.5μm厚)和Ni层(例如,5.0μm厚)从介电层25的表面25A一侧按顺序层叠)、Au/Pd/Ni/Cu层叠膜、Au/Ni层叠膜或Au/Ni/Cu层叠膜。此外,在使用Ni层作为减少翘曲的部件81的成分之一的情况下,Ni层的膜厚度应当大于其它层的厚度。这样,如果把Ni层的膜厚度制作得大于其它层的厚度,那么可以减少配线基板主体21的翘曲。此外,在使用容易通过电镀法进行大量沉积的Cu层作为减少翘曲的部件81的成分之一的情况下,可以通过增加Cu层的厚度来减少配线基板主体21的翘曲。
这样,通过使用金属膜作为减少翘曲的部件81,减少翘曲的部件81的成本(包括制造成本)可以比设置在传统配线基板200上的加强构件202(见图1)的成本更低,因而可以降低配线基板80的成本。此外,通过使用金属膜作为减少翘曲的部件81,减少翘曲的部件81的厚度可以更薄。例如,减少翘曲的部件81的厚度可以为5.0μm-15.0μm。
此外,由于具有上述构造的减少翘曲的部件81的侧向表面(减少翘曲的部件81的没有从配线基板80的侧向表面露出的侧向表面)被介电层25覆盖,所以可以防止配线基板80外侧与减少翘曲的部件81之间短路。
对于本实施例的配线基板,用于减少配线基板主体21翘曲的减少翘曲的部件81布置在介电层25内部,并且减少翘曲的部件81的位于布置有电子元件11一侧的表面81A构造成与电子元件连接焊盘24的表面24A和介电层25的表面25A几乎齐平,因而可以减少配线基板主体21的翘曲,并且与具有加强构件202的传统配线基板200(见图1)相比,配线基板80在厚度方向上的尺寸可以更小。换言之,可以在不增加配线基板主体21的尺寸的情况下减少配线基板主体21的翘曲。
此外,通过使用金属膜作为减少翘曲的部件81,减少翘曲的部件81的成本(包括制造成本)可以比设置在传统配线基板200上的加强构件202(见图1)的成本更低,因而可以降低配线基板80的成本。
应当注意,可以把前文所述并且在图8中示出的阻焊层53设置在介电层25的表面25A上,其中该介电层设置在根据本实施例的配线基板80上。
图22和图23是用于解释另一个减少翘曲的部件的平面图。在图22和图23中,与第二实施例的配线基板80相同的附图标记或符号表示相同或相似的部件。
虽然在本实施例中,将在平面图中具有框架形状的减少翘曲的部件81设置在配线基板主体21中,但是如下文所述,可以用图22所示的减少翘曲的部件85或图23所示的减少翘曲的部件87来代替减少翘曲的部件81。
参考图22,减少翘曲的部件85布置在介电层25的位于电子元件连接焊盘形成区域A外侧的部分内,在该电子元件连接焊盘形成区域中形成有多个电子元件连接焊盘24,并且这些电子元件连接焊盘与介电层25的外边缘隔开一定距离。减少翘曲的部件85具有多个(在本实施例的情况下为四个)减少翘曲的部分86。减少翘曲的部分86设置在与电子元件连接焊盘24相同的平面上。减少翘曲的部分86的表面86A构造成与电子元件连接焊盘24的表面24A和介电层25的表面25A几乎齐平。减少翘曲的部分86的厚度与电子元件连接焊盘24的厚度大致上相等,减少翘曲的部分86的材料与电子元件连接焊盘24的材料基本上相同。多个减少翘曲的部分86排列在彼此隔开的位置上。
这样,由于在配线基板主体21中设置有具有多个(在本情况中为四个)减少翘曲的部分86的减少翘曲的部件85,并且这些减少翘曲的部分排列在彼此隔开的位置上,所以可以减小在配线基板主体21内产生的应力。
参考图23,减少翘曲的部件87布置在介电层25的位于电子元件连接焊盘形成区域A外侧的部分内,在该电子元件连接焊盘形成区域中形成有多个电子元件连接焊盘24,并且这些电子元件连接焊盘与介电层25的外边缘隔开一定距离。减少翘曲的部件87具有多个减少翘曲的部分88,这些减少翘曲的部分的面积比如图22所示的减少翘曲的部分86的面积更小。减少翘曲的部分88设置在与电子元件连接焊盘24相同的平面上。减少翘曲的部分88的表面88A构造成与电子元件连接焊盘24的表面24A和介电层25的表面25A几乎齐平。减少翘曲的部分88的厚度与电子元件连接焊盘24的厚度大致上相等,减少翘曲的部分88的材料与电子元件连接焊盘24的材料基本上相同。多个减少翘曲的部分88排列在彼此隔开的位置上。
在将具有这种构造的减少翘曲的部件87设置在配线基板主体21中的情况下,同样可以减小在配线基板主体21内产生的应力。
图24至图28是示出根据本发明第二实施例的配线基板的制造步骤的视图。在图24至图28中,与第二实施例的配线基板80相同的附图标记或符号表示相同或相似的部件。
参考图24至图28,将在下文描述第二实施例的配线基板80的制造方法。首先,在图24所示的步骤中,在载体71的上表面71A上形成具有开口部分93A和93B的抗蚀膜93,其中该载体具有导电性并且具有形成配线基板80的多个配线基板形成区域E。此时,形成开口部分93A,以便使载体71的与电子元件连接焊盘24的形成区域相对应的部分中的上表面71A露出。此外,形成开口部分93B,以便使载体71的与减少翘曲的部件81的形成区域相对应的部分中的上表面71A露出。可以使用金属板(例如,Cu板)或金属箔(例如,Cu箔)作为具有导电性的载体71。
接下来,在图25所示的步骤中,通过电镀法在载体71的从开口部分93A露出的部分中的表面71A上形成电子元件连接焊盘24,并且在载体71的从开口部分93B露出的部分中的表面71A上形成减少翘曲的部件81(电子元件连接焊盘和减少翘曲的部件的形成步骤)。也就是说,通过电镀法,在载体71的上表面71A上同时形成电子元件连接焊盘24和减少翘曲的部件81。减少翘曲的部件81布置在配线基板形成区域E的位于切割位置F内侧的部分中,并且与形成在另一配线基板形成区域E中的减少翘曲的部件81分开。
这样,由于减少翘曲的部件81布置在配线基板形成区域E的位于切割位置F内侧的部分中,并且形成在多个配线基板形成区域E中的减少翘曲的部件81与形成在其他配线基板形成区域E中的减少翘曲的部件81彼此分开,所以如下文所述,在图28所示的步骤中不必切割比介电层25、31和阻焊层36更难切割的金属膜(减少翘曲的部件81),因而可以提高配线基板80的生产率。
电子元件连接焊盘24和减少翘曲的部件81可以由如下层叠膜制成:Au/Pd/Ni层叠膜(其中,Au层(例如,0.05μm厚)、Pd层(例如,0.5μm厚)和Ni层(例如,5.0μm厚)按顺序层叠)、Au/Pd/Ni/Cu层叠膜、Au/Ni层叠膜或Au/Ni/Cu层叠膜。在使用Ni层作为电子元件连接焊盘24和减少翘曲的部件81的成分之一的情况下,Ni层的膜厚度应当大于其它层的厚度。这样,如果把Ni层的膜厚度制作得大于其它层的厚度,那么可以减少配线基板主体21的翘曲。此外,在使用容易通过电镀法进行大量沉积的Cu层作为电子元件连接焊盘24和减少翘曲的部件81的成分之一的情况下,可以通过增加Cu层的厚度来减少配线基板主体21的翘曲。
在使用Au/Pd/Ni层叠膜作为电子元件连接焊盘24和减少翘曲的部件81的情况下,通过将具有导电性的载体71作为馈电层的电解电镀法,在载体71的从开口部分93A和93B露出的部分中的上表面71A上按顺序沉积并生长Au层(例如,0.05μm厚)、Pd层(例如,0.5μm厚)和Ni层(例如,5.0μm厚),由此同时形成电子元件连接焊盘24和减少翘曲的部件81。
这样,由于通过电镀法同时形成电子元件连接焊盘24和减少翘曲的部件81,所以不必单独进行形成减少翘曲的部件81的步骤和单独制备用于制造减少翘曲的部件81的材料,因而可以降低具有减少翘曲的部件81的配线基板80的成本(包括制造成本)。
此外,由于通过电镀法形成电子元件连接焊盘24和减少翘曲的部件81,所以减少翘曲的部件81的厚度可以更薄。例如,减少翘曲的部件81的厚度可以为5.0μm-15μm。
接下来,在图26所示的步骤中,去除抗蚀膜93。接下来,在图27所示的步骤中,通过进行与前面在第一实施例中描述并且在图14至图18中示出的步骤相同的步骤,形成图27所示的结构(多个配线基板80形成一体的结构)。
接下来,在图28所示的步骤中,沿着切割位置F对图27所示的结构进行切割,并将其分成多个配线基板80,因而制成了多个配线基板80。
通过根据本实施例的配线基板制造方法,在介电层25的位于切割位置F内侧的部分中布置减少翘曲的部件81,并且形成在多个配线基板形成区域E中的减少翘曲的部件81与形成在其他配线基板形成区域E中的减少翘曲的部件81彼此分开,所以在图28所示的步骤中仅需要切割比金属膜(减少翘曲的部件81)更容易切割的介电层25、31和阻焊层36,因而可以提高配线基板80的生产率。
本实施例的配线基板80的制造方法可以实现与根据第一实施例的配线基板10的制造方法相同的效果。
虽然在上文中详细地描述了本发明的优选实施例,但是本发明不限于这些具体实施例,而是在不脱离权利要求书所限定的本发明精神或范围的情况下,可以进行各种变型和修改。
本发明可以应用于配线基板及其制造方法,其中该配线基板及其方法可以减少配线基板主体的翘曲并且使配线基板在厚度方向上的尺寸制作得更小。
Claims (10)
1.一种配线基板,包括:
配线基板主体;
第一介电层;
电子元件连接焊盘,其具有与电子元件连接的连接表面,并且布置在所述第一介电层内部以露出所述连接表面;
至少一个第二介电层,其层叠在所述第一介电层上;
导通孔和配线图案,其设置在所述第一介电层和所述至少一个第二介电层中,并且与所述电子元件连接焊盘电连接;以及
减少翘曲的部件,其布置在所述第一介电层内部,用于减少所述配线基板主体的翘曲。
2.根据权利要求1所述的配线基板,其中,
所述电子元件连接焊盘的连接表面与所述第一介电层的一个表面几乎齐平,并且
所述减少翘曲的部件的位于所述电子元件连接焊盘的连接表面一侧的表面与所述第一介电层的一个表面几乎齐平。
3.根据权利要求2所述的配线基板,其中,
所述减少翘曲的部件布置在与所述电子元件连接焊盘相同的平面上,
所述减少翘曲的部件的厚度与所述电子元件连接焊盘的厚度几乎相等,并且
所述减少翘曲的部件的材料与所述电子元件连接焊盘的材料基本上相同。
4.根据权利要求1所述的配线基板,其中,
所述减少翘曲的部件为金属膜。
5.根据权利要求1所述的配线基板,其中,
所述减少翘曲的部件布置在所述第一介电层中,位于所述第一介电层的与所述电子元件连接焊盘的形成区域相对应的部分外侧,并且
所述减少翘曲的部件在平面图中具有框架形状。
6.根据权利要求1所述的配线基板,其中,
所述减少翘曲的部件具有多个减少翘曲的部分,并且
所述多个减少翘曲的部分彼此隔开。
7.根据权利要求1所述的配线基板,还包括:
阻焊层,其位于所述第一介电层的一个表面上,露出电子元件连接焊盘的连接表面,并且覆盖所述减少翘曲的部件的位于电子元件连接焊盘的连接表面一侧的表面。
8.一种制造配线基板的方法,所述配线基板包括:配线基板主体;第一介电层;电子元件连接焊盘,其具有与电子元件连接的连接表面,并且布置在所述第一介电层内部以露出所述连接表面;至少一个第二介电层,其层叠在所述第一介电层上;导通孔和配线图案,其设置在所述第一介电层和所述至少一个第二介电层中,并且与所述电子元件连接焊盘电连接,
所述方法包括:
电子元件连接焊盘和减少翘曲的部件形成步骤,其中在具有导电性的载体上同时形成电子元件连接焊盘和用于减少配线基板主体翘曲的减少翘曲的部件;
第一介电层形成步骤,其中在所述载体上形成第一介电层以覆盖所述电子元件连接焊盘和减少翘曲的部件;以及
载体去除步骤,其中在形成所述第一介电层、至少一个第二介电层以及导通孔和配线图案之后,去除所述载体。
9.根据权利要求8所述的制造配线基板的方法,其中,
所述电子元件连接焊盘和所述减少翘曲的部件为金属膜,并且
所述金属膜由电镀法形成。
10.根据权利要求8所述的制造配线基板的方法,还包括:
阻焊层形成步骤,其中在所述载体去除步骤之后,在所述第一介电层的位于所述电子元件连接焊盘的连接表面一侧的表面上形成具有开口部分的阻焊层,所述开口部分露出所述电子元件连接焊盘的连接表面。
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---|---|---|---|
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TW (1) | TWI426845B (zh) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102376667A (zh) * | 2010-08-06 | 2012-03-14 | 台湾积体电路制造股份有限公司 | 封装装置及其制造方法 |
CN103178044A (zh) * | 2012-06-14 | 2013-06-26 | 珠海越亚封装基板技术股份有限公司 | 具有一体化金属芯的多层电子支撑结构 |
CN103515247A (zh) * | 2012-06-14 | 2014-01-15 | 钰桥半导体股份有限公司 | 具有内建加强层的凹穴基板的制造方法 |
CN103632981A (zh) * | 2012-08-24 | 2014-03-12 | 索尼公司 | 配线板及配线板的制造方法 |
CN103857181A (zh) * | 2012-12-06 | 2014-06-11 | 华为终端有限公司 | Pcb板以及具有该pcb板的电子设备 |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100704919B1 (ko) * | 2005-10-14 | 2007-04-09 | 삼성전기주식회사 | 코어층이 없는 기판 및 그 제조 방법 |
JP5157587B2 (ja) * | 2008-03-31 | 2013-03-06 | 凸版印刷株式会社 | 多層配線基板の製造方法 |
KR100956688B1 (ko) * | 2008-05-13 | 2010-05-10 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
WO2010050627A1 (ja) * | 2008-10-31 | 2010-05-06 | 太陽誘電株式会社 | プリント配線板およびその製造方法 |
JP5193809B2 (ja) * | 2008-11-05 | 2013-05-08 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
WO2010064467A1 (ja) * | 2008-12-05 | 2010-06-10 | イビデン株式会社 | 多層プリント配線板、及び、多層プリント配線板の製造方法 |
KR101042060B1 (ko) * | 2009-05-27 | 2011-06-16 | 주식회사 코리아써키트 | 회로기판의 제조방법 |
KR101037450B1 (ko) * | 2009-09-23 | 2011-05-26 | 삼성전기주식회사 | 패키지 기판 |
US20110114372A1 (en) * | 2009-10-30 | 2011-05-19 | Ibiden Co., Ltd. | Printed wiring board |
JP5001395B2 (ja) * | 2010-03-31 | 2012-08-15 | イビデン株式会社 | 配線板及び配線板の製造方法 |
JP5772134B2 (ja) * | 2011-03-26 | 2015-09-02 | 富士通株式会社 | 回路基板、その製造方法および半導体装置 |
JP2013048205A (ja) * | 2011-07-25 | 2013-03-07 | Ngk Spark Plug Co Ltd | 配線基板の製造方法 |
JP5653893B2 (ja) * | 2011-12-07 | 2015-01-14 | 信越化学工業株式会社 | 積層基板 |
US20130241058A1 (en) * | 2012-03-16 | 2013-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wire Bonding Structures for Integrated Circuits |
JP2014229761A (ja) * | 2013-05-23 | 2014-12-08 | 株式会社東芝 | 電子機器 |
US9355967B2 (en) | 2013-06-24 | 2016-05-31 | Qualcomm Incorporated | Stress compensation patterning |
JP2015032649A (ja) * | 2013-08-01 | 2015-02-16 | イビデン株式会社 | 配線板の製造方法および配線板 |
KR20150125424A (ko) * | 2014-04-30 | 2015-11-09 | 삼성전기주식회사 | 강연성 인쇄회로기판 및 강연성 인쇄회로기판의 제조 방법 |
JP6358431B2 (ja) | 2014-08-25 | 2018-07-18 | 新光電気工業株式会社 | 電子部品装置及びその製造方法 |
JP6373219B2 (ja) * | 2015-03-31 | 2018-08-15 | 太陽誘電株式会社 | 部品内蔵基板および半導体モジュール |
US10177130B2 (en) * | 2015-04-01 | 2019-01-08 | Bridge Semiconductor Corporation | Semiconductor assembly having anti-warping controller and vertical connecting element in stiffener |
US20170064821A1 (en) * | 2015-08-31 | 2017-03-02 | Kristof Darmawikarta | Electronic package and method forming an electrical package |
KR20190019324A (ko) * | 2017-08-17 | 2019-02-27 | 엘지이노텍 주식회사 | 통신 모듈 |
JP2019179831A (ja) | 2018-03-30 | 2019-10-17 | 新光電気工業株式会社 | 配線基板、配線基板の製造方法 |
JP2020031090A (ja) * | 2018-08-21 | 2020-02-27 | イビデン株式会社 | プリント配線板 |
TWI682517B (zh) * | 2019-03-12 | 2020-01-11 | 力成科技股份有限公司 | 超薄型晶片封裝結構及其製造方法 |
KR102698698B1 (ko) * | 2019-08-05 | 2024-08-27 | 삼성전자주식회사 | 반도체 패키지 장치 |
KR20230019650A (ko) * | 2021-08-02 | 2023-02-09 | 엘지이노텍 주식회사 | 회로기판 |
KR20230065808A (ko) * | 2021-11-05 | 2023-05-12 | 엘지이노텍 주식회사 | 회로기판 및 이를 포함하는 패키지 기판 |
JP2023137137A (ja) * | 2022-03-17 | 2023-09-29 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999021224A1 (fr) * | 1997-10-17 | 1999-04-29 | Ibiden Co., Ltd. | Substrat d'un boitier |
JP3635219B2 (ja) | 1999-03-11 | 2005-04-06 | 新光電気工業株式会社 | 半導体装置用多層基板及びその製造方法 |
JP2001015638A (ja) * | 1999-06-30 | 2001-01-19 | Mitsumi Electric Co Ltd | Icパッケージの基板 |
JP4553466B2 (ja) * | 2000-09-05 | 2010-09-29 | パナソニック株式会社 | プリント回路基板 |
US6291268B1 (en) * | 2001-01-08 | 2001-09-18 | Thin Film Module, Inc. | Low cost method of testing a cavity-up BGA substrate |
JP3492348B2 (ja) * | 2001-12-26 | 2004-02-03 | 新光電気工業株式会社 | 半導体装置用パッケージの製造方法 |
TWI315657B (en) | 2005-06-07 | 2009-10-01 | Phoenix Prec Technology Corp | Reverse build-up structure of circuit board |
JP4452222B2 (ja) * | 2005-09-07 | 2010-04-21 | 新光電気工業株式会社 | 多層配線基板及びその製造方法 |
JP5117692B2 (ja) * | 2006-07-14 | 2013-01-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2007
- 2007-11-14 JP JP2007295519A patent/JP5144222B2/ja active Active
-
2008
- 2008-11-12 KR KR20080112374A patent/KR101508782B1/ko active IP Right Grant
- 2008-11-13 US US12/270,143 patent/US8119930B2/en active Active
- 2008-11-14 CN CNA2008101809126A patent/CN101436578A/zh active Pending
- 2008-11-14 TW TW097144031A patent/TWI426845B/zh active
-
2011
- 2011-12-30 US US13/340,979 patent/US20120096711A1/en not_active Abandoned
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102376667A (zh) * | 2010-08-06 | 2012-03-14 | 台湾积体电路制造股份有限公司 | 封装装置及其制造方法 |
CN103178044A (zh) * | 2012-06-14 | 2013-06-26 | 珠海越亚封装基板技术股份有限公司 | 具有一体化金属芯的多层电子支撑结构 |
CN103515247A (zh) * | 2012-06-14 | 2014-01-15 | 钰桥半导体股份有限公司 | 具有内建加强层的凹穴基板的制造方法 |
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PB01 | Publication | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20090520 |