JP6393878B2 - 電子チップパッケージ、及び電子チップパッケージを製作する方法 - Google Patents

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Description

本発明は電子チップパッケージングおよびそれの製作の方法に関する。
コンピュータおよび遠隔通信デバイスのような民生用電子機器が、集積回路チップを含む。これらは、チップパッケージングの一部としてＩＣ基板を必要とする。
ＩＣ基板は、高い平面性を有してかつ下層基板との良い接触を確実にするために剛直で耐反り性であることを必要とされる。この種の支持構造体に対する一般的な要件は、信頼性および適切な電気性能、薄さ、堅さ、平面性、良い熱放散および競争的な単価である。
比較的安価でかつＩＣ回路が外界と通信することを可能にする確立した一般的なタイプのチップパッケージが、リードフレームである。リードフレームは、ハウジングの外側に延伸する金属リードワイヤを使用する。リードフレーム技術は、ＤＩＰチップの初期に戻るが、多くのパッケージの種類でなお広く使われている。
リードフレームはＩＣパッケージの『骨組』として機能し、完成品へのそのアセンブリ中にダイに対して機械的支持をもたらす。それは、ダイが取り付けられるダイパドルおよび外界に対する外部電気接続のための手段として機能するリードから成る。ダイは、ワイヤボンディングを通してワイヤによってまたはテープ自動ボンドによってリードに接続される。
一旦接続ワイヤによってリードフレームに取り付けられると、ダイまたはチップはプラスチック保護材料であるモールドコンパウンドによって覆われる。
より高度な積層基板を製作するために使われる他の技術が、誘電材料内に接続パッドまたはフィーチャの層を備える。ビアが、異なる層内のフィーチャを連結するために誘電材料を通して設けられる。
この種のビアを製作するための１つの方法が、ドリルアンドフィルによるものであり、一般的にレーザーを使用して誘電体を通して穴があけられ、銅のような導電材料が穴を充填するのに用いられて、ビアを作り出す。
代わりのアプローチは、『パターンメッキ』として公知の技術を用いてフォトレジスト内に作り出されるパターンに、銅または他の金属を堆積することによってビアを製作することである。フォトレジストが次いで除去され、および、直立したビア柱が強化された剛直性のために好ましくはポリマー含浸ガラスファイバマットプリプレグである誘電材料によって積層される。
パターンメッキでは、シード層が最初に堆積される。次いで、フォトレジストの層がその上に堆積され、その後露光されてシード層を露出させる溝を作るために選択的に除去されるパターンを作り出す。ビア柱が、フォトレジスト内の溝に銅を堆積することによって作り出される。残りのフォトレジストが次いで除去され、シード層がエッチング除去され、一般的にポリマー含浸されたガラスファイバマットプリプレグである誘電材料が、ビア柱をおおうためにその上におよびその周りに積層される。種々の技法およびプロセスが、次いで誘電材料を薄くするために使用され、それを平坦化してビア柱の上部を露出し、そこで次の金属層を構築するためにそれによって接地または基準面に対する導電接続を可能にすることができる。所望の多層構造体を構築するためにこのプロセスを繰り返すことによって、金属導体およびビア柱の以降の層がその上に堆積されることができる。
以下に『パネルメッキ』として知られる、代わりの、しかし密接に関連づけられた技術において、金属または合金の連続層が基板上へ堆積される。フォトレジストの層がこれの上部に堆積され、パターンがその中に現像され、および、現像されたフォトレジストのパターンが剥離され、その下に金属を選択的に露出し、それが次いでエッチング除去されることができる。未現像のフォトレジストが下層金属をエッチング除去されることから保護して、直立したフィーチャおよびビアのパターンを残す。未現像のフォトレジストを剥離した後に、ポリマー含浸されたガラスファイバマットのような誘電材料が、直立した銅フィーチャおよび／またはビア柱周辺におよびその上に積層されることができる。
上記したもののようなパターンメッキまたはパネルメッキ方法論によって作り出されるビア層は、一般的に『ビア柱』として公知である。フィーチャ層は、類似した技法を使用して製作されることができる。
高密度相互接続部を製作するための１つの柔軟な技術が、誘電マトリクス内に金属ビアまたはフィーチャからなるパターンまたはパネルメッキした多層構造体を構築することである。金属は銅であることができ、誘電体はファイバ強化ポリマーマトリクスからなることができる。一般的に、例えばポリイミドのような、高ガラス転移温度（Ｔｇ）を備えたポリマーが使用される。これらの相互接続部は、コアを持つかまたはコアレスであることができ、かつ構成要素をスタックするためのキャビティを含むことができる。それらは、奇数または偶数の層を有することができる。可能にする技術は、Ａｍｉｔｅｃ−Ａｄｖａｎｃｅｄ Ｍｕｌｔｉｌａｙｅｒ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ社に付与された以前の特許内に記載されている。例えば、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）が、上位の電子支持構造体の構成における前駆体としての用途のために、誘電体内にビア配列を含む自立膜を製作する一方法を記載する。この方法は、犠牲キャリア上の誘電体周囲内に導電性ビアの膜を製作するステップと、自立積層配列を形成するために膜を犠牲キャリアから分離するステップとを含む。この種の自立膜に基づく電子基板は、積層配列を薄くして平坦化し、その後ビアを終端することによって形成することができる。この刊行物は、参照によりその全体が本明細書に組み込まれる。
Ｈｕｒｗｉｔｚ他に付与された（特許文献２）が、以下のステップ、すなわち、（Ａ）第１のベース層を選択するステップと、（Ｂ）第１のベース層上へ第１の耐エッチング液バリア層を堆積するステップと、（Ｃ）交互の導電層および絶縁層の第１のハーフスタックを構築するステップであって、導電層が絶縁層を通してビアによって相互接続されるステップと、（Ｄ）第１のハーフスタック上へ第２のベース層を塗布するステップと、（Ｅ）第２のベース層にフォトレジストの保護コーティングを塗布するステップと、（Ｆ）第１のベース層をエッチング除去するステップと、（Ｇ）フォトレジストの保護コーティングを除去するステップと、（Ｈ）第１の耐エッチング液バリア層を除去するステップと、（Ｉ）交互の導電層および絶縁層の第２のハーフスタックを構築するステップであって、導電層が絶縁層を通してビアによって相互接続され、第２のハーフスタックが、第１のハーフスタックに実質的に対称のレイアップを有するステップと、（Ｊ）交互の導電層および絶縁層の第２のハーフスタック上へ絶縁層を塗布するステップと、（Ｋ）第２のベース層を除去するステップと、（Ｌ）スタックの外面上にビアの端部を露出することによって基板を終端し、かつそれに終端部を付加するステップと、を含む電子基板を製作する一方法を記載する。この刊行物は、参照によりその全体が本明細書に組み込まれる。
積層基板が、より高い密度の接続を可能にして、かつさらにより精巧なＩＣチップによって用いられる。それらは単純な単層リードフレームより高価であり、多くの電子用途にとって、より経済的なリードフレームが適切である。
リードフレーム技術は、しかしいくつかの限界を有する。チップは、ワイヤボンディングによってリードフレームに取り付けられ、および接続ワイヤが長くなるほど、切断を作り出して故障に導くワイヤ断線の危険性がより大きくなる。その上、ワイヤがより近く共に詰められるほどショートの可能性がより高くなる。
誘電材料アプローチにおけるビア柱は、積層基板に適しているが、概して単層で用いられるにはあまりに薄く、反りおよび曲げが、接触不良、非信頼性およびショートを作り出すと理解されている。
本発明の実施態様は、これらの課題に対処する。
米国特許第７，６８２，９７２号明細書、名称「先端多層コアレス支持構造体およびそれらの製作のための方法」 米国特許第７，６３５，６４１号明細書、名称「集積回路支持構造体およびそれらの製作」
古河レビュー３８、２０１０年、ｈｔｔｐ：／／ｗｗｗ．ｆｕｒｕｋａｗａ．ｃｏ．ｊｐ／ｒｅｖｉｅｗ／ｆｒ０３８／ｆｒ３８＿０６．ｐｄｆ
本発明の実施態様は、新規なチップパッケージング解決策を提供することを目的とする。
ルーティング層およびビア柱層を備えるインターポーザのルーティング層に接合される少なくとも１個のチップを備える電子チップパッケージにおいて、ビア柱層が、ポリマー樹脂内にガラスファイバを備える誘電材料によって取り囲まれ、ならびに、チップおよびルーティング層がこのチップおよびルーティング層を封入する誘電材料の第２層内に埋め込まれる。
いくつかの実施態様において、この電子チップパッケージがルーティング層からビア柱層の反対側の側面上の金属犠牲ベースを更に備える。
いくつかの実施態様において、ビア柱層内の少なくとも１本のビア柱が、ＸＹ平面内の短い寸法の長さの少なくとも３倍のＸＹ平面内の長い寸法を有することによって特徴づけられる非円柱形の形状を有する。
いくつかの実施態様において、インターポーザの下側が、ビア柱の銅端部が誘電材料と同一平面上にあるように誘電材料によって取り囲まれるビア柱の銅端部を備える。
他の実施態様において、インターポーザの下側が、ビア柱の銅端部が誘電材料に対して５ミクロンまでだけへこむように誘電材料によって取り囲まれるビア柱の銅端部を備える。
他の実施態様では、電子チップパッケージが、銅ビア柱、およびビア柱のバリアメタル端部が誘電材料と同一平面上にあるように誘電材料によって取り囲まれるバリアメタルを備えるビア柱の端部をインターポーザの下側が備えるようにルーティング層から遠ざけられるビア柱の端部を覆うバリアメタル層を更に備える。
一般的に、バリアメタル層は、ニッケル、金、スズ、鉛、パラジウム、銀およびそれらの組合せからなる群から選択される。
いくつかの実施態様において、ビアバリアメタル層は１ミクロンから１０ミクロンの範囲内の厚さを有する。
いくつかの実施態様において、この少なくとも１個のチップは、ルーティング層にバンプの配列によって接合されるフリップチップとして構成される。
そういった実施態様において、誘電体の第２層はガラスファイバ強化ポリマーである。
一般的に、この少なくとも１個のチップはワイヤボンドによってルーティング層に接合され、および、誘電体の第２層はモールドコンパウンドである。
任意選択で、ビア柱を取り囲む誘電体の第１層が第１のポリマー樹脂を備え、ならびに、ルーティング層およびこの少なくとも１個のチップを取り囲む誘電材料の第２層が第２のポリマー樹脂を備え、第１のポリマー樹脂が、第２のポリマー樹脂と異なる。
任意選択で、ビア柱を取り囲む誘電体の第１層が、無機フィラーを備える。
任意選択で、ビア柱を取り囲む誘電体の第１層のポリマー樹脂が、ポリイミド、エポキシ、ＢＴ（ビスマレイミド／トリアジン）、ポリフェニレンエーテル（ＰＰＥ）、ポリフェニレンオキシド（ＰＰＯ）およびそれらの混和物からなる群から選択される。
第２の態様が、次のステップを含む電子チップパッケージを製作するための方法を提供することを目的とする：
（ａ）犠牲基板を選択するステップ；
（ｂ）前記犠牲基板上へ耐エッチング液バリア層を堆積するステップ；
（ｃ）ビア柱の層をメッキするステップ；
（ｄ）誘電材料によってビア柱の層を積層するステップ；
（ｅ）誘電層を薄くして平坦化するステップ；
（ｆ）ビア層の上にルーティングフィーチャの層をメッキするステップ；
（ｇ）少なくとも１個のチップを取り付けるステップ、および
（ｈ）第２の誘電材料によってこの少なくとも１個のチップおよびルーティングフィーチャを封入するステップ。
（ｉ）犠牲基板を除去するステップ、および
（ｊ）バリア層を除去するステップ。
いくつかの実施態様において、ステップ（ｇ）がルーティングフィーチャにこの少なくとも１個のチップをワイヤボンディングするステップを含み、および、ステップ（ｈ）がモールディング材料によってこの少なくとも１個のチップおよびルーティングフィーチャを封入するステップを含む。
いくつかの実施態様において、ステップ（ｇ）がバンプの配列によってルーティングフィーチャにこの少なくとも１個のチップをフリップチップボンディングするステップを含む。
任意選択でこの種の実施態様において、ステップ（ｈ）がポリマープリプレグ内のガラスファイバによって封入するステップを含む。
いくつかの実施態様において、犠牲基板が剥離可能な銅基板、剥離層および超微細銅箔を備え、および、犠牲基板の除去のステップ（ｉ）が剥離可能な銅基板を剥離して残りの銅箔をエッチング除去するステップを含む。
いくつかの実施態様において、犠牲基板が銅張り積層板を備え、および、犠牲基板の除去のステップ（ｉ）が銅をエッチング除去するステップを含む。
いくつかの実施態様において、この方法がスタックの外面上にビアの端部を露出するために耐エッチング液バリア層を除去してかつ前記ビアの端部に終端部を付加することによって基板を終端するステップ（ｋ）を更に含む。
いくつかの実施態様において、ステップ（ｂ）のバリア層が０．１ミクロンから数１０ミクロンの範囲内の厚さに堆積され、かつ：
・タンタル、タングステン、チタン、チタンタンタル合金、チタンタングステン合金、ニッケル、スズ、鉛およびスズ鉛合金のリストから選択される金属を備え、および、前記堆積するステップがスパッタリングを含むか、または
・ニッケル、スズ、鉛およびスズ／鉛合金のリストから選択される金属を備え、および、前記堆積するステップが電気メッキおよび無電解メッキのリストから選択されるプロセスによるものであるか、のどちらかである。
いくつかの実施態様において、ビア柱の層をメッキするステップ（ｃ）が、次のサブステップによって前記ビア柱の層をパターンメッキするステップを含む：
・フォトレジストの層を置くステップ；
・前記フォトレジストの層内にビアのパターンを現像するステップ；
・前記パターンに銅をメッキするステップ、および
・フォトレジストを剥離して前記ビアを直立したままにするステップ。
いくつかの実施態様において、ビア柱の層をメッキするステップ（ｃ）が、終端材料を堆積してかつ前記終端材料上にビア柱を構築するステップを含む。
いくつかの実施態様において、終端金属がスズ、スズ−鉛合金、金、銀およびパラジウムから成る群の少なくとも１つを含む。
いくつかの実施態様において、ビア柱の層をメッキするステップ（ｃ）が、次のサブステップによって前記ビア柱の層をパネルメッキするステップを含む：
・銅の連続層をパネルメッキするステップ；
・前記銅の連続層の上にフォトレジストの層を堆積するステップ；
・前記フォトレジストの層内にビアのパターンを現像するステップ；
・前記パターンを残すために余剰銅をエッチング除去するステップ、および
・現像されたフォトレジストを剥離して前記ビアを直立したままにするステップ。
いくつかの実施態様において、第１の誘電材料がテフロン、テフロンの誘導体、ビスマレイミドトリアジン樹脂、エポキシ樹脂、ポリイミド樹脂、ポリフェニレンエーテル（ＰＰＥ）、ポリフェニレンオキシド（ＰＰＯ）およびそれらの混合物からなる群から選択されるポリマー樹脂を備える。
いくつかの実施態様において、第１の誘電材料が次の少なくとも１つを更に備える：
（ａ）０．５ミクロンと３０ミクロンの間の平均粒子径および１５重量％と３０重量％の間の微粒子を有する無機粒状フィラー；
（ｂ）直交積層配置、編マットおよびランダムな向きに切り刻まれたファイバのリストから選択される配置で配置される有機ファイバおよびガラスファイバのリストから選択されるファイバ。
いくつかの実施態様において、誘電材料によってビア柱の層を積層するステップ（ｄ）が、ポリイミド、エポキシまたはＢＴ（ビスマレイミド／トリアジン）、ポリフェニレンエーテル（ＰＰＥ）、ポリフェニレンオキシド（ＰＰＯ）またはそれらの混和物からなる群から選択されるマトリクス内のガラスファイバを備えるプリプレグを塗布し、かつビアの上にプリプレグをホットプレス積層することによって硬化するステップを含む。
いくつかの実施態様において、第２の誘電材料がテフロン、テフロンの誘導体、ビスマレイミドトリアジン樹脂、エポキシ樹脂、ポリイミド樹脂、ポリフェニレンエーテル（ＰＰＥ）、ポリフェニレンオキシド（ＰＰＯ）およびそれらの混合物からなる群から選択されるポリマー樹脂を備える。
いくつかの実施態様において、第２の誘電材料が以下のうち少なくとも１つを更に備える：
（ａ）０．５ミクロンと３０ミクロンの間の平均粒子径および１５重量％と３０重量％の間の微粒子を有する無機粒状フィラー；
（ｂ）直交積層配置、編マットおよびランダムな向きに切り刻まれたファイバのリストから選択される配置で配置される有機ファイバおよびガラスファイバのリストから選択されるファイバ。
いくつかの実施態様において、誘電材料によってビア柱の層を積層するステップ（ｈ）が、ポリイミド、エポキシまたはＢＴ（ビスマレイミド／トリアジン）、ポリフェニレンエーテル（ＰＰＥ）、ポリフェニレンオキシド（ＰＰＯ）またはそれらの混和物からなる群から選択されるマトリクス内のガラスファイバを備えるプリプレグを塗布し、かつチップおよびルーティング層の上にプリプレグをホットプレス積層することによって硬化するステップを含む。
いくつかの実施態様において、誘電層を薄くして平坦化するステップ（ｅ）が、ドライエッチング、機械研削、化学機械研摩ＣＭＰ、それらの組合せおよび２ステージプロセスからなる群から選択されるプロセスを備える。
いくつかの実施態様において、ビア層の上にルーティングフィーチャの層をメッキするステップ（ｆ）が、次のステップのどちらかを含む：
（ｉ）誘電層の上に銅をパネルメッキして、その上にフォトレジストの層を置き、ルーティングフィーチャのポジパターンを現像し、余分な銅を選択的にエッチング除去してルーティングフィーチャを残し、かつフォトレジストを剥離するステップか、または
（ｉｉ）フォトレジストの層を置き、溝のパターンを現像し、前記溝の中にルーティングフィーチャをパターンメッキし、かつフォトレジストを剥離するステップ。
いくつかの実施態様において、ステップ（ｆ）が薄くされた誘電材料上へ接着金属層を堆積する予備ステップを更に含む。
いくつかの実施態様において、接着金属層がチタン、クロム、タングステン、ニッケルクロム合金およびチタン−タングステン合金からなる群から選択される。
いくつかの実施態様において、少なくとも１個のチップを取り付けるステップ（ｇ）が、はんだを塗布するステップを含む。
いくつかの実施態様において、少なくとも１個のチップをルーティングフィーチャに取り付けるステップ（ｇ）が、前記チップから前記ルーティングフィーチャまで及ぶ金、アルミニウムまたは銅のワイヤを備える。
いくつかの実施態様において、犠牲基板を除去するステップ（ｉ）が、銅をエッチング除去するステップを含む。
いくつかの実施態様において、犠牲基板を除去するステップ（ｉ）が、第１の銅層を剥がして残りの銅をエッチング除去するステップを含む。
いくつかの実施態様において、犠牲基板をエッチング除去するステップ（ｉ）がウエットエッチングプロセスを使用し、および、ステップ（ｂ）で作られる耐エッチング液バリア層がエッチストップ層として作用する。
いくつかの実施態様において、ステップ（ｂ）で作られるバリア層がタンタルを備え、および、犠牲基板をエッチング除去するステップ（ｉ）用のエッチングプロセスが犠牲基板を高い温度で水酸化アンモニウムの溶液にさらすステップを含む。
いくつかの実施態様において、ステップ（ｂ）で作られる耐エッチング液バリア層がタンタル、チタンおよびタングステンならびにチタンタングステン合金からなる群から選択され、かつ、耐エッチング液バリア層を除去するステップ（ｊ）がＣＦ４およびアルゴンの混合物を使用するプラズマエッチングを含み、混合物が、一般的に１：１と３：１の間のＣＦ４対アルゴン比率を有する。
いくつかの実施態様において、ステップ（ｂ）で作られる耐エッチング液バリア層がタンタル、チタン、タングステンおよびチタンタングステン合金からなる群から選択され、ならびに、耐エッチング液バリア層を除去するステップ（ｊ）がＣＦ４および酸素の混合物を使用するプラズマエッチングを含む。
いくつかの実施態様において、この方法がニッケル、金、スズ、鉛、銀、パラジウムおよびそれらの合金からなる群から選択されるビアの露出端部に対する最終コーティングおよび有機反変色仕上げを塗布するステップを更に含む。
用語ミクロンまたはμｍは、マイクロメートルまたは１０−６ｍを指す。
本発明のより良い理解のために、かつ、それがどのように実行に移されることができるかを示すために、参照がここで、単に一例として添付の図面になされる。
次に詳細な図面に対する特定の参照によって、強調されるのは、示される詳細は、例として、および、本発明の好適な実施態様に関する例証となる議論のためだけにあり、ならびに、本発明の原理および概念上の態様の最も役立って容易に理解される記述であると信じられることを提供するために提示されることである。この点に関しては、本発明の基本理解のために必要であるより、より詳細に本発明の構造細部を示すために何の試みもなされず、本発明のいくつかの形態が実際問題としてどのように具体化されることができるかを当業者に明らかにする図面とともに記述がなされる。添付の図面において：
本発明の一実施態様に従う電子チップパッケージを通しての簡略断面図である； 本発明の第２の実施態様に従う電子チップパッケージを通しての簡略断面図である； 本発明の第３の実施態様に従う電子チップパッケージを通しての簡略断面図である； 第４の実施態様に従う電子チップパッケージを通しての簡略断面図であり、ランドグリッドアレイ（ＬＧＡ）またはボールグリッドアレイ（ＢＧＡ）によってチップを基板に連結することを可能にするインターポーザを示す、および 本明細書に記述される電子チップパッケージがどのように製作されることができるかについて示す流れ図である。
種々の図面内の同様な参照番号および指示は、同様な要素を示した。
以下の記述では、ガラスファイバによって強化された、誘電マトリクス内の金属ビア、特にポリイミドまたはエポキシまたはＢＴ（ビスマレイミド／トリアジン）、ポリフェニレンエーテル（ＰＰＥ）、ポリフェニレンオキシド（ＰＰＯ）またはそれらの混和物のような、ポリマーマトリクス内の銅ビア柱からなる支持構造体が考慮される。
図１を参照して、極薄電子チップパッケージを通しての概略例証となる断面が示される。極薄チップパッケージ１００は、ガラスファイバによって強化されるポリマーマトリクスからなる誘電材料１１６周囲内の銅ビア柱１１２に銅ルーティングフィーチャ１１４の層によって連結される１個以上のチップ１１０を備える。チップ１１０はワイヤボンド１１８、一般的に金ワイヤによってルーティングフィーチャ１１４の層にワイヤボンドされることができ、および、極薄チップパッケージ１００はチップ１１０、ルーティングフィーチャ１１４およびワイヤボンド１１８を封入するモールディング材料１２０を更に備える。
極薄チップパッケージ１００は犠牲基板１２２、一般的に銅または銅合金上に作られ、および、一旦チップ１１０がインターポーザ１２４、すなわちルーティング層１１４およびビア１１２に接合されてモールディング材料１２０によって封入されると、犠牲基板１２２は除去されることができる。
チップ１１０およびモールディング材料１２０がバルク性をもたらし、それによって単層のビア１１２を備える非常に薄いインターポーザ１２４に剛直性をもたらすこの独特の構成によって、非常に薄いチップパッケージが達成可能である。実際に、チップスケールパッケージングＣＳＰが達成可能である。この種のパッケージは、小型集積回路ＳＯＩＣ、クワッドフラットノーリードＱＦＮおよび２層チップスケールパッケージ２Ｌ ＣＳＰに対するコスト効果的な高性能代替物である。
示すように、チップ１１０は研磨されて薄くされたビア層に取り付けられる。提唱される構成は、積層基板より薄いが、非常に高密度の大きな数の相互接続には適していない。それにもかかわらず、従来のリードフレームパッケージとは異なり、ルーティング層１１４を用いて、短いワイヤボンド１１８をもたらし、折れる傾向を有する長いワイヤボンドを回避することが可能である。また、ワイヤボンディングは金ワイヤによって概ね達成され、および、ルーティング層は銅である。したがって、実際のインターポーザ１２４が一般的に、従来のリードフレームより高価であるとはいえ、チップ１１０あたりの全部のパッケージングコストが考慮される時、この種の極薄チップパッケージ１００はコスト効果的であることができる。さらに、理解されるであろうことは、２個以上のチップ１１０が共通インターポーザ１２４上に並んで取り付けられることができることである。
図２の構成において、犠牲基板２２２は市販の剥離可能な銅基板、剥離層および超微細銅箔を備える。古河が、Ｆ−ＤＰおよびＨ−ＤＰとして商業的にこの種の箔を供給する、さらなる詳細は（非特許文献１）を参照。
この種のフィルムの使用は、基板２２２の大部分が剥離されることを可能にし、かつビア柱１１２の端部でエッチングバリア層１２６を露出させるために銅の比較的薄い層、一般的に２から５ミクロンの銅２２２をエッチング除去する必要があるだけである。これは、従来のチップパッケージング設備で達成されることができる。あるいは、基板製造設備がチップ１１０をインターポーザ１２４に取り付け、かつ興味深い垂直統合で封入することができる。
別の候補基板は、例えばプリント回路基板を製作するために広く使われている銅張り積層板ＣＣＬである。
ビア柱の端部に損傷を与えずに銅基板がエッチング除去されることを可能にするために、いくつかの実施態様において、概ね銅であるビア柱の堆積が、スパッタリングによって堆積されるタンタル、タングステン、チタン、チタンタンタル合金、チタンタングステン合金、ニッケル、スズ、鉛もしくはスズ−鉛合金、または電気メッキおよび無電解メッキによって堆積されるニッケル、スズ、鉛もしくはスズ−鉛合金のような、耐エッチング材料のバリア層１２６の堆積によって始まる。この耐エッチングバリア層なしで、最初の数ミクロン、一般的に、３から５ミクロンのビア柱がそれ自体エッチング除去され、誘電材料に対してへこむビア柱の端部に結びつく。チップパッケージがプリント回路基板ＰＣＢに取り付けられる時に、電子接続をもたらすために凹型ビア柱がより多くのはんだまたは他の接続材料を必要とするとはいえ、バリア層の追加は単価を増大し、かつ、時には不要にされる。
本発明の構成は、より薄くより良い熱性能を有し、かつ２層チップスケールパッケージ（ＣＳＰ）より低い単価を有し、かつより良い電気性能を有してかつマイクロリードフレームより総合的により低いコストを有することが予想される。
図３を参照して、変形支持構造体３００が示され、必要な変更を加えてチップ３１０が、フリップチップ構成で取り付けられて、ボールグリッドアレイ３１８によってインターポーザ３２４のルーティングフィーチャ３１４に接続される。この変形支持構造体において、１個以上のチップ３１０がポリマープリプレグ３２０内にモールディング材料１２０の代わりにガラスファイバを使用して封入されることができる。
図４に対する更なる参照によって、ファンイン配置でチップ１１０またはマルチチップアレイを基板に連結するために、ランドグリッドアレイＬＧＡまたはボールグリッドアレイＢＧＡが用いられることができる。銅ビア４１２は矩形グリッド内に等間隔に設置され、それは、断面図が例示されるので、それの１行が一連の等間隔に設置されたビア柱４１２として示される。ルーティング層４１４は、銅ワイヤ４１８がまたがる必要がある距離を短縮し、かつ、ビア柱４１２が利用されるべきチップ１１０の下に位置することを可能にする。このように、チップはランドグリッドアレイに連結されるインターポーザ４２４にワイヤボンドされることができる（または、フリップチップがバンプの配列を使用して連結されることができる）。
図１から３において、図を単純に保つために何のソルダーマスクも示されない。しかしながら、ソルダーマスクがルーティング層の端部を絶縁するのに用いられることができることが理解されよう。
図５を参照して、電子チップパッケージを製作する方法が、以下の諸ステップを含む：犠牲基板１２２を選択する−ステップ（ａ）。基板１２２は、一般的に銅または銅合金であって以下に記載する単純な銅板または市販の剥離可能な銅基板２２２であることができる。
次に、耐エッチング液バリア層１２６が前記犠牲基板上へ堆積される−ステップ（ｂ）。一般的に、耐エッチング液バリア層は０．１ミクロンから数１０ミクロンの範囲の厚さに堆積され、および、スパッタリングによって堆積されるタンタル、タングステン、チタン、チタンタンタル合金、チタンタングステン合金、ニッケル、スズ、鉛もしくはスズ−鉛合金または電気メッキおよび無電解メッキによって堆積されるニッケル、スズ、鉛もしくはスズ−鉛合金を備えることができる。
ビア柱１１２の層が、バリア層１２６の上に次いでメッキをされる−ステップ（ｃ）。
１つの変形製作ルートにおいて、ビア柱の層をメッキするステップ（ｃ）が、次のサブステップによって前記ビア柱の層をパターンメッキするステップを含む：
（ｉ）フォトレジストの層を置くステップ；
（ｉｉ）前記フォトレジストの層内にビア１１２のパターンを現像するステップ；
（ｉｉｉ）前記パターンに銅ビア１１２をメッキするステップ、および
（ｉｖ）フォトレジストを剥離してビア柱１１２を直立したままにするステップ。
任意選択で、ビア柱１１２の層をメッキするステップ（ｃ）が、ニッケル、金、スズ、鉛、スズ−鉛合金、銀、パラジウムおよびそれらの合金のような終端材料１２８をパターンに堆積し、かつ銅をその上に電気メッキすることによって終端材料上へ銅のビア柱を構築するステップを含む。
別の変形製作ルートでは、ビア柱の層をメッキするステップ（ｃ）が、次のサブステップによって前記ビア柱の層をパネルメッキするステップを含む：
・銅の連続層をパネルメッキするステップ；
・前記銅の連続層の上にフォトレジストの層を堆積するステップ；
・前記フォトレジストの層内にビアのパターンを現像するステップ；
・直立ビア柱１１２を残すために余剰銅をエッチング除去するステップ、および
・現像されたフォトレジストを剥離してビア柱１１２を直立したままにするステップ。
理解されるであろうことは、実質的に円柱形のビアおよび同一の全てのビアによって特徴づけられるビアを作り出すためのドリルアンドフィル技法とは異なり、メッキを使用する本技術の製作ルートでは、ビア柱が、フォトレジストパターンにメッキされるか、または周囲材料がパネルメッキをされた層からエッチング除去されてビア柱を残し、製作にはるかにより大きな柔軟性があり、および、ビア柱の一部または全てが、平面ルーティングでそれ自体もたらすことができることである。この種のビア柱はストリップ様であることができてかつ他の平面方向寸法より有意により大きい、おそらく３倍以上の、１つの平面方向寸法を有する。
ビア柱１１２の層が、次に誘電材料１１６によって積層される−ステップ（ｄ）。誘電材料１１６は、テフロン、テフロンの誘導体、ビスマレイミドトリアジン樹脂、エポキシ樹脂、ポリイミド樹脂、ポリフェニレンエーテル（ＰＰＥ）、ポリフェニレンオキシド（ＰＰＯ）およびそれらの混合物および混和物（ｍｉｘｔｕｒｅｓ ａｎｄ ｂｌｅｎｄｓ）から成ることができる。
一般的に、誘電材料１１６は次のうち少なくとも１つを更に備える：
（ａ）０．５ミクロンと３０ミクロンの間の平均粒子径および１５重量％と３０重量％の間の微粒子を有する無機粒状フィラー；
（ｂ）直交積層配置、編マットおよびランダムな向きに切り刻まれたファイバのリストから選択される配置で配置される有機ファイバおよびガラスファイバのリストから選択されるファイバ。
いくつかの実施態様において、誘電材料１１６によってビア柱１１２の層を積層するステップ（ｄ）が、ポリイミド、エポキシまたはＢＴ（ビスマレイミド／トリアジン）、ポリフェニレンエーテル（ＰＰＥ）、ポリフェニレンオキシドまたはそれらの混和物からなる群から選択されるマトリクス内のガラスファイバを備えるプリプレグを塗布し、かつプリプレグをホットプレス積層することによって硬化するステップを含む。
ビア柱の上にプリプレグを積層することによって、基板は剛直で耐そり性であることができる。選択されるポリマーは、銅柱に対して良い接着を有する。
誘電層１１６は、次にビア柱１１２の端部を露出させるために薄くされて平坦化される−ステップ（ｅ）。種々の処理ルートにおいて、誘電層の薄層化および平坦化がドライエッチング、機械研削、化学機械研摩ＣＭＰ、それらの組合せおよび２ステージプロセスによって達成される。
ルーティングフィーチャ１１４が、次にビア柱１１２層の上の層内にメッキをされる−ステップ（ｆ）。
ビア柱１１２層の上のルーティングフィーチャ１１４の層にメッキをするステップが、次のステップのどちらかを含むことができる：
（ｉ）前記誘電層の上に銅をパネルメッキして、その上にフォトレジストの層を置き、ルーティンフィーチャのポジパターンを現像し、余分な銅を選択的にエッチング除去してルーティングフィーチャ１１４を残し、かつフォトレジストを剥離するステップか、または
（ｉｉ）フォトレジストの層を置き、溝のパターンを現像し、この溝の中にルーティングフィーチャ１１４をパターンメッキし、かつフォトレジストを剥離するステップ。
下層誘電材料１１６へのルーティングフィーチャの接着を補助するために、チタン、クロムまたはニッケル／クロム合金のような接着金属層が、薄くされた誘電材料上へ最初に堆積されることができてかつ一般的に０．０４ミクロンから０．１ミクロンの範囲内の厚さを有する。一般的にスパッタリングまたは無電解メッキによってシード層を最初に堆積することによって銅がその上に堆積され、および次いで、銅層が電気メッキによってその上に構築される。
チップ１１０が、次に誘電層１１６に取り付けられる−ステップ（ｇ）。いくつかの実施態様において、チップ１１０を誘電層１１６に取り付けるステップ（ｇ）が、はんだを塗布するステップを含む。これは、単純な機械ボンディングに対してまたは、図３を参照して、フリップチップ構成でボールグリッドアレイ３１８によってチップ１１０を基板に電気的に接続するのに用いられることができる（それは、従来のリードフレームを使用して実行されることができない）。
ボールグリッドアレイ３１８を使用するフリップチップセットアップによって、チップ１１０およびルーティング層３１２は従来のモールドコンパウンドを使用する代わりにプリプレグ３２０によって積層されることができる。これは、より薄い、剛直な製品をもたらす。
他の実施態様において、図１および２に示すように、チップ１１０がチップ１１０からルーティングフィーチャ１１４まで及ぶ金（またはより一般的でない、アルミニウムもしくは銅）ワイヤ１１８によってルーティングフィーチャ１１４にチップ１１０をワイヤボンディングすることによってインターポーザ１２４に連結される。
ルーティングフィーチャに起因して、必要とされるワイヤ１１８の長さが従来のリードフレーム配置のために必要とされるより少なくなることができる。必要とされる金ワイヤがより少なくなるので、これは有意にチップパッケージの信頼性を増大してかつ概ね総合的なコストを減少する。
チップ１１０、ルーティングフィーチャ１１４およびワイヤボンド１１８が、次にモールドコンパウンド１２０によって封入される−ステップ（ｈ）。ボールグリッドアレイ（３１８ 図３）がフリップチップ３１０をインターポーザ３２４に連結するのに用いられる場合、ファイバマトリクスプリプレグ３２０のような、補強ファイバを備えた誘電材料が用いられることができる。これはモールディング材料１２０より良い剛直特性を有するが、ガラスファイバが金ワイヤボンド１１８を断線するので、ワイヤボンディングに用いられることができない。
チップ１１０および構造体１００（３００）を剛直化するためのモールドコンパウンド１２０（ファイバ強化誘電体３２０）を使用して、犠牲基板１２２が除去されることができる−ステップ（ｉ）。それがパッケージングアセンブラまたはチップ１１０をさらに加える基板アセンブラに未完成の基板を供給することを必要とするので、犠牲基板１２２が除去される前にチップ１１０およびモールディング材料１２０を塗布するこの処理ルートは、極めて革命的である。ボールグリッドアレイが使用されるところで、モールディング材料１２０の代わりに誘電プリプレグ３２０を使用することは、更なる革命的展開を加える。
いくつかの実施態様において、犠牲基板を除去するステップ（ｉ）が、剥離可能な銅基板２２２を剥がして残りの銅箔をエッチング除去するステップを含む。
いくつかの実施態様において、犠牲基板１２２／２２２をエッチング除去するステップ（ｉ）がウエットエッチングプロセスを使用し、および、ステップ（ｂ）で作られる耐エッチング液バリア層１２６がエッチストップ層として作用する。
１つの製作ルートにおいて、ステップ（ｂ）で作られるバリア層１２６がタンタルを備え、および、犠牲基板をエッチング除去するステップ（ｉ）用のエッチングプロセスが犠牲基板を高い温度で水酸化アンモニウムの溶液にさらすステップを含む。あるいは、塩化銅がエッチング液として用いられることができる。
バリア層が、適切なエッチング液によって次いでまた、除去されることができる−ステップ（ｊ）。
１つの製作ルートにおいて、ステップ（ｂ）で作られる耐エッチング液バリア層１２６がタンタル、チタンおよびタングステンからなる群から選択され、および、耐エッチング液バリア層を除去するステップ（ｋ）がＣＦ４およびアルゴンの混合物を使用するプラズマエッチングを含み、この混合物が、一般的に１：１と３：１の間のＣＦ４対アルゴン比率を有する。別の例では、バリア層をエッチング除去する方法が、９３：７の比率のＣＦ４：Ｏ２混合物を使用するプラズマエッチングによる。
一旦犠牲基板１２２（２２２）が除去されると、耐エッチング液バリア層１２６が終端のために不適切な場合、任意選択で、この方法が耐エッチング液バリア層１２６を除去して−ステップ（ｊ）、ビア柱１１２の端部を露出させ、ビアの端部に終端１２８を付加する−ステップ（ｋ）を更に含む。
耐エッチング液バリア層１２６がパターンメッキによって銅ビアを施着する前にパターン化されるところで、それらが終端目的のために用いられることができる。一般に、しかしながら、この方法がニッケル、金、スズ、鉛、銀、パラジウムおよびそれらの合金またはアマルガムからなる群から選択されるビア１１２の露出端部に対する最終コーティングならびに有機反変色仕上げを塗布するステップ（ｌ）を更に含む。
単一ビアおよびルーティング層からなるインターポーザ１２４は、全体として一般的に厚さ２５から４０ミクロンであってそれ自体を支持することは可能でない。それはしかしながら厚さ２０ミクロンほどの銅板のような犠牲基板１２２（２２２）上に作られることができる。伝統的に、インターポーザは完全に完成した形状でチップパッケージング設備に供給される。インターポーザが、基板上でチップ包装者に供給されるか、または、基板製造業者がチップ１１０をインターポーザ１２４（３２４）に取り付け、製造プロセスを垂直に統合して簡単にすることが本技術の特徴である。
上記の通りに、チップパッケージ１００（３００）は単一ダイまたはチップ１１０を含有するが、理解されるであろうことは、２個のダイが共にパッケージ化されることができることである。例えば、メモリチップおよびコントローラが、ルーティング層およびビア層を備えるインターポーザ上に並んで配置されることができ、ボールグリッドアレイ３１８経由でもしくはワイヤボンド１１８経由でルーティング層３１４に電気的に接続されるか、または１個のチップ１１０がフリップチップ技術によって、残りがワイヤボンディングによって連結され、そして次に、基板１２２のチップ１１０およびルーティング層１１４が、モールドコンパウンドによって封入されることができるか、または両方のチップがボールグリッドアレイ３１８によってインターポーザ３２４に連結されるフリップチップである場合、その上にプリプレグ３２０を積層することによって封入されることができる。
本明細書に記述される新規のパッケージング技術は、非電着性金属析出ニッケル／非電着性金属析出パラジウム／漬浸金（ＥＮＥＰＩＧ）終端技法と両立する。
当業者は、本発明が上に特に図と共に記載されたものに限定されないということを認識する。むしろ本発明の範囲は、添付の請求の範囲によって規定され、かつ上記のさまざまな特徴の組合せおよび副組合せ、同じく、前述の記述を読み込むと即座に当業者に思いつくであろう、その変形および変更の両方を含む。
請求項において、語「備える（ｃｏｍｐｒｉｓｅ）」、および「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えた（ｃｏｍｐｒｉｓｉｎｇ）」、等のようなその変形は、記載される構成要素が含まれるが、しかし、一般に他の構成要素の除外ではないことを示す。
１００ 極薄チップパッケージ
１１０ チップ
１１２ 銅ビア柱
１１４ 銅ルーティングフィーチャ
１１６ 誘電材料
１１８ ワイヤボンド
１２０ モールディング材料
１２２ 犠牲基板
１２４ インターポーザ
１２６ エッチングバリア層
１２８ 終端材料
２２２ 犠牲基板
３００ 変形支持構造体
３１０ チップ
３１４ ルーティング層
３１８ ボールグリッドアレイ
３２０ ポリマープリプレグ ファイバ強化誘電体
３２４ インターポーザ
４１２ ビア柱
４１４ ルーティング層
４１８ 銅ワイヤ
４２４ インターポーザ

Claims (41)

  1. 単層のルーティング層および単層のビア柱層を備えるインターポーザのルーティング層に接合される少なくとも１個のチップを備える電子チップパッケージであって、
    前記ビア柱層のビア柱が、ポリマー樹脂内にガラスファイバを備える第１の誘電材料によって取り囲まれ、ならびに、前記チップおよび前記ルーティング層が前記チップおよび前記ルーティング層を封入する第２の誘電材料の層の内部に埋め込まれ、
    前記ビア柱層は銅のビア柱を備え、前記電子チップパッケージの底面には露出した前記ビア柱の銅端部が備えられ、前記銅端部は前記第１の誘電材料によって隙間なく取り囲まれ、前記第１の誘電材料の層と同一平面上にあり、
    前記電子チップパッケージは、前記インターポーザの層構成が上下方向において非対称であり、かつ、底面が平坦であることを特徴とする電子チップパッケージ。
  2. 前記ビア柱層内の少なくとも１本のビア柱が、ビア柱の長手方向に垂直な断面における寸法のうちの、もっとも長い寸法の長さが最も短い寸法の少なくとも３倍である、非円柱形の形状を有することを特徴とする請求項１に記載の電子チップパッケージ。
  3. 前記ビア柱層のバリアメタルが、ニッケル、金、スズ、鉛、パラジウム、銀およびそれらの組合せからなる群から選択されることを特徴とする請求項１に記載の電子チップパッケージ。
  4. 前記ビア柱層のバリアメタルが、１ミクロンから１０ミクロンの範囲の厚さを有することを特徴とする請求項３に記載の電子チップパッケージ。
  5. 前記少なくとも１個のチップが前記ルーティング層にバンプの配列によって接合されるフリップチップとして構成されることを特徴とする請求項１に記載の電子チップパッケージ。
  6. 前記第２の誘電材料が、ガラスファイバ強化ポリマーであることを特徴とする請求項５に記載の電子チップパッケージ。
  7. 前記少なくとも１個のチップがワイヤボンドによって前記ルーティング層に接合され、および、前記第２の誘電材料がモールドコンパウンドであることを特徴とする請求項５に記載の電子チップパッケージ。
  8. 前記ビア柱を取り囲む前記第１の誘電材料の層が、第１のポリマー樹脂を備え、ならびに、前記ルーティング層および前記少なくとも１個のチップを取り囲む前記第２の誘電材料の層が、第２のポリマー樹脂を備え、前記第１のポリマー樹脂が、前記第２のポリマー樹脂と異なることを特徴とする請求項１に記載の電子チップパッケージ。
  9. 前記ビア柱を取り囲む前記第１の誘電材料が、無機フィラーを備えることを特徴とする請求項１に記載の電子チップパッケージ。
  10. 前記ビア柱を取り囲む前記第１の誘電材料が、ポリイミド、エポキシ、ＢＴ（ビスマレイミド／トリアジン）、ポリフェニレンエーテル（ＰＰＥ）、ポリフェニレンオキシド（ＰＰＯ）およびそれらの混和物からなる群から選択されることを特徴とする請求項１に記載の電子チップパッケージ。
  11. 電子チップパッケージを製作する方法であって以下のステップ、すなわち：
    （ａ）犠牲基板を選択するステップ；
    （ｂ）前記犠牲基板上へ耐エッチング液バリア層を堆積するステップ；
    （ｃ）ビア柱層のビア柱をメッキするステップ；
    （ｄ）第１の誘電材料によって前記ビア柱層を積層するステップ；
    （ｅ）前記第１の誘電材料の層を薄くしてかつ平坦化するステップ；
    （ｆ）前記ビア柱層の上にルーティングフィーチャの層をメッキするステップ；
    （ｇ）少なくとも１個のチップを取り付けるステップ、および
    （ｈ）第２の誘電材料によって前記少なくとも１個のチップおよびルーティングフィーチャを封入するステップ
    （ｉ）前記犠牲基板を除去するステップ、および
    （ｊ）前記耐エッチング液バリア層を除去するステップを含み、
    前記第２の誘電材料によって前記少なくとも１個のチップおよびルーティングフィーチャを封入したのち前記犠牲基板を除去することによって、前記電子チップパッケージの底面が平坦で反りが発生しないこと、および
    前記ビア柱層は銅のビア柱を備え、前記電子チップパッケージの底面には露出した前記ビア柱の銅の端部が備えられ、前記銅の端部は前記第１の誘電材料によって隙間なく取り囲まれ、前記第１の誘電体層と同一平面上にあること、を特徴とする方法。
  12. 前記ステップ（ｇ）が前記ルーティングフィーチャに前記少なくとも１個のチップをワイヤボンディングするステップを含み、および、前記ステップ（ｈ）がモールディング材料によって封入するステップを含むことを特徴とする請求項１１に記載の方法。
  13. 前記ステップ（ｇ）がバンプの配列によって前記ルーティングフィーチャに前記少なくとも１個のチップをフリップチップボンディングするステップを含むことを特徴とする請求項１１に記載の方法。
  14. 前記ステップ（ｈ）がポリマープリプレグ内のガラスファイバによって封入するステップを含むことを特徴とする請求項１３に記載の方法。
  15. 前記犠牲基板が剥離可能な銅基板、剥離層および超微細銅箔を備え、および、前記犠牲基板を除去する前記ステップ（ｉ）が前記剥離可能な銅基板を剥離してかつ残りの銅箔をエッチング除去するステップを含むことを特徴とする請求項１１に記載の方法。
  16. 前記電子チップパッケージの外面上にビアの端部を露出するために前記耐エッチング液バリア層を除去してかつ前記ビアの端部に終端部を付加するステップ（ｋ）を更に含む請求項１１に記載の方法。
  17. 請求項１１に記載の方法であって、前記ステップ（ｂ）の前記バリア層が０．１ミクロンから数１０ミクロンの範囲内の厚さに堆積され、かつ：
    タンタル、タングステン、チタン、チタンタンタル合金、チタンタングステン合金、ニッケル、スズ、鉛およびスズ鉛合金のリストから選択される金属を備え、および、前記堆積するステップがスパッタリングを含むか、または、
    ニッケル、スズ、鉛およびスズ−鉛合金のリストから選択される金属を備え、および、前記堆積するステップが電気メッキおよび無電解メッキのリストから選択されるプロセスによるものである、のどちらかであることを特徴とする方法。
  18. 請求項１７に記載の方法であって、ビア柱層をメッキする前記ステップ（ｃ）が、以下のサブステップ、すなわち：
    フォトレジストの層を置くステップ；
    前記フォトレジストの層内にビアのパターンを現像するステップ；
    前記パターンに銅をメッキし、かつ前記フォトレジストを剥離して前記ビアを直立したままにするステップ、によって前記ビア柱層をパターンメッキするステップを含むことを特徴とする方法。
  19. ビア柱層をメッキする前記ステップ（ｃ）が、終端部材料を堆積してかつ前記終端部材料上にビア柱を構築するステップを含むことを特徴とする請求項１７に記載の方法。
  20. 前記終端部材料がスズ、スズ−鉛合金、金、銀およびパラジウムから成る群の少なくとも１つを備えることを特徴とする請求項１９に記載の方法。
  21. 請求項１１に記載の方法であって、ビア柱層をメッキする前記ステップ（ｃ）が、以下のサブステップ、すなわち：
    銅の連続層をパネルメッキするステップ；
    前記銅の連続層の上にフォトレジストの層を堆積するステップ；
    前記フォトレジストの層内にビアのパターンを現像するステップ；
    前記パターンを残すために余剰銅をエッチング除去し、かつ現像された前記フォトレジストを剥離して前記ビアを直立したままにするステップ、によって前記ビア柱層をパネルメッキするステップを含むことを特徴とする方法。
  22. 前記第１の誘電材料がテフロン（登録商標）（登録商標）、テフロン（登録商標）の誘導体、ビスマレイミドトリアジン樹脂、エポキシ樹脂、ポリイミド樹脂、ポリフェニレンエーテル（ＰＰＥ）、ポリフェニレンオキシド（ＰＰＯ）およびそれらの混合物からなる群から選択されるポリマー樹脂を備えることを特徴とする請求項１１に記載の方法。
  23. 請求項２２に記載の方法であって、前記第１の誘電材料が以下、すなわち：
    （ａ）０．５ミクロンと３０ミクロンの間の平均粒子径および１５重量％と３０重量％の間の微粒子を有する無機粒状フィラー；
    （ｂ）直交積層配置、編マットおよびランダムな向きに切り刻まれたファイバのリストから選択される配置で配置され、有機ファイバおよびガラスファイバのリストから選択されるファイバ、のうち少なくとも１つを更に備えることを特徴とする方法。
  24. 前記第１の誘電材料によって前記ビア柱層を積層する前記ステップ（ｄ）が、ポリイミド、エポキシまたはＢＴ（ビスマレイミド／トリアジン）、ポリフェニレンエーテル（ＰＰＥ）、ポリフェニレンオキシド（ＰＰＯ）またはそれらの混和物からなる群から選択されるマトリクス内のガラスファイバを備えるプリプレグを塗布し、かつ前記ビア柱の上に前記プリプレグをホットプレス積層することによって硬化するステップを含むことを特徴とする請求項１１に記載の方法。
  25. 前記第２の誘電材料がテフロン（登録商標）（登録商標）、テフロン（登録商標）の誘導体、ビスマレイミドトリアジン樹脂、エポキシ樹脂、ポリイミド樹脂、およびそれらの混合物からなる群から選択されるポリマー樹脂を備えることを特徴とする請求項１１に記載の方法。
  26. 請求項２５に記載の方法であって、前記第２の誘電材料が以下、すなわち：
    （ａ）０．５ミクロンと３０ミクロンの間の平均粒子径および１５重量％と３０重量％の間の微粒子を有する無機粒状フィラー；
    （ｂ）直交積層配置、編マットおよびランダムな向きに切り刻まれたファイバのリストから選択される配置で配置され、有機ファイバおよびガラスファイバのリストから選択されるファイバ、のうち少なくとも１つを更に備えることを特徴とする方法。
  27. 誘電材料によって前記ビア柱層を積層する前記ステップ（ｈ）が、ポリイミド、エポキシまたはＢＴ（ビスマレイミド／トリアジン）、ポリフェニレンエーテル（ＰＰＥ）、ポリフェニレンオキシド（ＰＰＯ）またはそれらの混和物からなる群から選択されるマトリクス内のガラスファイバを備えるプリプレグを塗布し、かつ前記チップおよびルーティングフィーチャの層の上に前記プリプレグをホットプレス積層することによって硬化するステップを含むことを特徴とする請求項１１に記載の方法。
  28. 前記第１の誘電材料の層を薄くしてかつ平坦化する前記ステップ（ｅ）が、ドライエッチング、機械研削、化学機械研摩ＣＭＰ、それらの組合せおよび２ステージプロセスからなる群から選択されることを特徴とする請求項１１に記載の方法。
  29. 請求項１１に記載の方法であって、前記ビア柱層の上にルーティングフィーチャの層をメッキする前記ステップ（ｆ）が、次のステップ、すなわち：
    （ｉ）前記第１の誘電材料の層の上に銅をパネルメッキして、その上にフォトレジストの層を置き、ルーティンフィーチャのポジパターンを現像し、余分な銅を選択的にエッチング除去して前記ルーティングフィーチャを残し、かつ前記フォトレジストを剥離するステップか、または
    （ｉｉ）フォトレジストの層を置き、溝のパターンを現像し、前記溝の中にルーティンフィーチャをパターンメッキし、かつ前記フォトレジストを剥離するステップ、のどちらかを含むことを特徴とする方法。
  30. 前記ステップ（ｆ）が前記薄くされた第１の誘電材料の層の上へ接着金属層を堆積する予備ステップを更に含むことを特徴とする請求項２９に記載の方法。
  31. 前記接着金属層がチタン、クロム、およびニッケル／クロム合金からなる群から選択されることを特徴とする請求項３０に記載の方法。
  32. 前記チップを取り付ける前記ステップ（ｇ）が、はんだを塗布するステップを含むことを特徴とする請求項１１に記載の方法。
  33. 前記チップを前記ルーティングフィーチャに取り付ける前記ステップ（ｇ）が、前記チップから前記ルーティングフィーチャまで及ぶ金、アルミニウムまたは銅のワイヤを備えることを特徴とする請求項１１に記載の方法。
  34. 前記犠牲基板を除去する前記ステップ（ｉ）が、銅をエッチング除去するステップを含むことを特徴とする請求項１１に記載の方法。
  35. 前記犠牲基板を除去する前記ステップ（ｉ）が、第１の銅層を剥がしてかつ残りの銅をエッチング除去するステップを含むことを特徴とする請求項１１に記載の方法。
  36. 前記犠牲基板をエッチング除去する前記ステップ（ｉ）がウエットエッチングプロセスを使用し、および、前記ステップ（ｂ）で作られる前記耐エッチング液バリア層がエッチストップ層として作用することを特徴とする請求項３５に記載の方法。
  37. 前記ステップ（ｂ）で作られる前記耐エッチング液バリア層がタンタルを備え、および、前記犠牲基板をエッチング除去するステップ（ｉ）用の前記エッチングプロセスが前記犠牲基板を高い温度で水酸化アンモニウムの溶液にさらすステップを含むことを特徴とする請求項３６に記載の方法。
  38. 前記犠牲基板が、銅張り積層板を備えることを特徴とする請求項１１に記載の方法。
  39. 前記ステップ（ｂ）で作られる前記耐エッチング液バリア層がタンタル、チタンおよびタングステンおよびチタンタングステン合金からなる群から選択され、ならびに、耐エッチング液バリア層を除去するステップ（ｊ）がＣＦ４およびアルゴンの混合物を使用するプラズマエッチングを含むことを特徴とする請求項１１に記載の方法。
  40. 前記ステップ（ｂ）で作られる前記耐エッチング液バリア層がタンタル、チタン、タングステンおよびチタンタングステン合金からなる群から選択され、ならびに、耐エッチング液バリア層を除去する前記ステップ（ｊ）がＣＦ４および酸素の混合物を使用するプラズマエッチングを含むことを特徴とする請求項１１に記載の方法。
  41. ニッケル、金、スズ、鉛、銀、パラジウムおよびそれらの合金からなる群から選択される前記ビア柱の露出端部に対する最終コーティングおよび有機反変色仕上げを塗布するステップを更に含む請求項１１に記載の方法。
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