JP2011159944A - 単層ボードオンチップパッケージ基板及びその製造方法 - Google Patents

単層ボードオンチップパッケージ基板及びその製造方法 Download PDF

Info

Publication number
JP2011159944A
JP2011159944A JP2010149378A JP2010149378A JP2011159944A JP 2011159944 A JP2011159944 A JP 2011159944A JP 2010149378 A JP2010149378 A JP 2010149378A JP 2010149378 A JP2010149378 A JP 2010149378A JP 2011159944 A JP2011159944 A JP 2011159944A
Authority
JP
Japan
Prior art keywords
layer
solder ball
wire bonding
pair
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010149378A
Other languages
English (en)
Inventor
Mi Sun Hwang
美 善 黄
Myung-Sam Kang
明 杉 姜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2011159944A publication Critical patent/JP2011159944A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】単層ボードオンチップパッケージ基板及びその製造方法を提供する。
【解決手段】単層ボードオンチップパッケージ基板は、ウインドウが形成された絶縁体１０と、絶縁体の一面に埋め込まれた配線２４、ワイヤーボンディングパッド２６、及びハンダボールパッド２２と、配線を覆い、ワイヤーボンディングパッド及びハンダボールパッドの少なくとも一部が開放されるように、絶縁体の一面に設けられたソルダーレジスト層３０と、を含むことを特徴とする。
【選択図】図２

Description

本発明は単層ボードオンチップパッケージ基板及びその製造方法に関する。
最近の電子機器は、従来と比し小型化になりつつあり、このため、より小型で高性能の半導体チップパッケージが要求されている。このような傾向に伴い、半導体チップパッケージは、主にパッケージ内に複数の半導体チップを上下に積層したり、または平面上に配列された形態で内蔵するマルチチップパッケージ、または基板に半導体チップを直接付着しこれを密封することで大きさを減少させたボードオンチップパッケージなどが用いられている。
ボードオンチップ（ＢＯＣ：Ｂｏａｒｄ ｏｎ Ｃｈｉｐ）は、半導体をリードフレームを介して基板に装着する既存方式とは異なって、ベアダイ自体を基板に直接実装することで、Ｄラム（ＤＲＡＭ）の高速化に応ずる熱的・電気的性能損失を最小化することができるようになり、ＤＤＲ２などＤラム高速化に適する次世代高速半導体用基板として注目されている。現在、Ｄラムの容量は、１２８ＭＢ、２５６ＭＢ、５１２ＭＢ、１ＧＢ、２ＧＢなどで速く容量が増加していて、これに対応するためには基板の厚みを減少させて電気的損失を最小化しかつ製品の信頼性を確保するべきである。既存に製作されたボードオンチップパッケージには、基板の中央に半導体チップを連結するためのホールが存在し、このようなホールを介してワイヤーボンディングが実現される構造を有する。
しかし、このようなボードオンチップパッケージにおいても高集積化のための入出力端子の増加が問題となっており、印刷回路基板の製造コストを低減するための対策が求められている。
こうした従来技術の問題点に鑑み、本発明は、パッド間のピッチを微細化して入出力端子を増加することができる高密度の単層ボードオンチップパッケージ基板及びその製造方法を提供することをその目的とする。
本発明の一実施形態によれば、ウインドウが形成された絶縁体と、上記絶縁体の一面に埋め込まれた配線、ワイヤーボンディングパッド、及びハンダボールパッドと、上記配線を覆い、上記ワイヤーボンディングパッド及びハンダボールパッドの少なくとも一部が開放されるように、上記絶縁体の一面に設けられたソルダーレジスト層と、を含む単層ボードオンチップパッケージ基板が提供される。
一方、上記絶縁体の他面に載置される半導体素子と、上記ウインドウを介して上記半導体素子と上記ワイヤーボンディングパッドとを電気的に接続させるワイヤーと、上記ワイヤー及び上記ワイヤーボンディングパッドを覆うカプセル化部と、上記ハンダボールパッドに結合されるハンダボールと、をさらに含んでもよい。
本発明の他の実施形態によれば、接着層の両面のそれぞれにキャリアが積層された資材を用意する工程と、上記一対のキャリアのそれぞれの表面に配線、ワイヤーボンディングパッド、及びハンダボールパッドを形成する工程と、上記一対のキャリアを上記接着層から分離する工程と、上記一対のキャリアの間に、一対の絶縁体及び上記一対の絶縁体の間に位置する離型層を配置して圧着する工程であって、上記それぞれのキャリアに形成された配線、ワイヤーボンディングパッド、及びハンダボールパッドは上記それぞれの絶縁体の一面に埋め込まれる工程と、上記配線、ワイヤーボンディングパッド、及びハンダボールパッドの一面が露出されるように上記キャリアを除去する工程と、上記キャリアが除去された上記絶縁体のそれぞれの表面全体にソルダーレジスト膜をコーティングする工程と、上記ワイヤーボンディングパッド及びハンダボールパッドの少なくとも一部が開放されるように、上記ソルダーレジスト膜をパターニングしてソルダーレジスト層を形成する工程と、上記一対の絶縁体を上記離型層から分離する工程と、上記分離された絶縁体にウインドウを形成する工程と、を含む単層ボードオンチップパッケージ基板の製造方法が提供される。
本発明のまた他の実施形態によれば、接着層の両面のそれぞれに軟性絶縁層及び金属層が順次積層された資材を用意する工程と、上記一対の金属層の表面に、パターニングされたエッチングレジストを形成する工程と、上記一対の金属層を選択的にエッチングして上記軟性絶縁層の表面に配線、ワイヤーボンディングパッド、及びハンダボールパッドを形成する工程と、上記一対の軟性絶縁層を上記接着層から分離する工程と、上記一対の軟性絶縁層の間に、一対の絶縁体及び上記一対の絶縁体の間に位置する離型層を配置して圧着する工程であって、上記それぞれの軟性絶縁層に形成された配線、ワイヤーボンディングパッド、及びハンダボールパッドが上記それぞれの絶縁体の一面に埋め込まれる工程と、上記ワイヤーボンディングパッド及びハンダボールパッドの少なくとも一部が開放されるように、上記軟性絶縁層をパターニングしてソルダーレジスト層を形成する工程と、上記一対の絶縁体を上記離型層から分離する工程と、上記分離された絶縁体にウインドウを形成する工程と、を含む単層ボードオンチップパッケージ基板の製造方法が提供される。
一方、上記絶縁体の他面に半導体素子を載置する工程と、ワイヤーを用いて上記ウインドウを介して上記半導体素子と上記ワイヤーボンディングパッドとを電気的に接続させる工程と、上記ハンダボールパッドにハンダボールを結合する工程と、をさらに含んでもよい。
また、ソルダーレジスト層を形成する工程の後に、上記ワイヤーボンディングパッド及びハンダボールパッドの開放された部分に表面処理層を形成する工程をさらに含んでもよい。
本発明の実施例によれば、パッド間のピッチが微細化されて入出力端子を増加することができる高密度の単層ボードオンチップパッケージ基板を提供することができる。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一実施形態に係る単層ボードオンチップパッケージ基板を示す断面図である。 本発明の一実施形態に係る単層ボードオンチップパッケージ基板を示す断面図である。 本発明の他の実施形態に係る単層ボードオンチップパッケージ基板の製造方法の一実施例を示す図面である。 本発明の他の実施形態に係る単層ボードオンチップパッケージ基板の製造方法の一実施例を示す図面である。 本発明の他の実施形態に係る単層ボードオンチップパッケージ基板の製造方法の一実施例を示す図面である。 本発明の他の実施形態に係る単層ボードオンチップパッケージ基板の製造方法の一実施例を示す図面である。 本発明の他の実施形態に係る単層ボードオンチップパッケージ基板の製造方法の一実施例を示す図面である。 本発明の他の実施形態に係る単層ボードオンチップパッケージ基板の製造方法の一実施例を示す図面である。 本発明の他の実施形態に係る単層ボードオンチップパッケージ基板の製造方法の一実施例を示す図面である。 本発明の他の実施形態に係る単層ボードオンチップパッケージ基板の製造方法の一実施例を示す図面である。 本発明の他の実施形態に係る単層ボードオンチップパッケージ基板の製造方法の一実施例を示す図面である。 本発明の他の実施形態に係る単層ボードオンチップパッケージ基板の製造方法の他の実施例を示す図面である。 本発明の他の実施形態に係る単層ボードオンチップパッケージ基板の製造方法の他の実施例を示す図面である。 本発明の他の実施形態に係る単層ボードオンチップパッケージ基板の製造方法の他の実施例を示す図面である。 本発明の他の実施形態に係る単層ボードオンチップパッケージ基板の製造方法の他の実施例を示す図面である。 本発明の他の実施形態に係る単層ボードオンチップパッケージ基板の製造方法の他の実施例を示す図面である。 本発明の他の実施形態に係る単層ボードオンチップパッケージ基板の製造方法の他の実施例を示す図面である。 本発明の他の実施形態に係る単層ボードオンチップパッケージ基板の製造方法の他の実施例を示す図面である。 本発明の他の実施形態に係る単層ボードオンチップパッケージ基板の製造方法の他の実施例を示す図面である。 本発明の他の実施形態に係る単層ボードオンチップパッケージ基板の製造方法の他の実施例を示す図面である。
本発明は多様な変換を加えることができ、様々な実施例を有することができるため、本願では特定実施例を図面に例示し、詳細に説明する。しかし、これは本発明を特定の実施形態に限定するものではなく、本発明の思想及び技術範囲に含まれるあらゆる変換、均等物及び代替物を含むものとして理解されるべきである。本発明の説明において、かかる公知技術に対する具体的な説明が本発明の要旨をかえって不明瞭にすると判断される場合、その詳細な説明を省略する。
以下、本発明に係る単層ボードオンチップパッケージ基板及びその製造方法の好ましい実施例を添付図面を参照して詳しく説明するが、添付図面を参照して説明することにおいて、同一かつ対応する構成要素は同一の図面番号を付し、これに対する重複説明は省略する。
図１は、本発明の一実施例に係る単層ボードオンチップパッケージ基板を示す断面図である。本発明の一実施例に係る単層ボードオンチップパッケージ基板によれば、ウインドウ１２が形成された絶縁体１０の一面に配線２４、ワイヤーボンディングパッド２６、及びハンダボールパッド２２が埋め込まれる。本実施例によれば、配線２４、ワイヤーボンディングパッド２６、及びハンダボールパッド２２などのすべてが絶縁体１０に埋め込まれる構造により、配線２４及び各種パッド２２，２６の間のピッチを小さくすることができるとともに、配線２４及びパッド２２，２６の幅を狭くすることもできるため、製品の高密度化に非常に有効である。
このとき、配線２４、ワイヤーボンディングパッド２６、及びハンダボールパッド２２が埋め込まれた絶縁体１０の表面にはソルダーレジスト層３０が形成される。ソルダーレジスト層３０は、配線２４を覆い外部から保護し、上記ワイヤーボンディングパッド２６及びハンダボールパッド２２の少なくとも一部が開放されるように形成される。
図２に示すように、ワイヤーボンディングパッド２６は絶縁体１０の他面（図１では下面）に載置される半導体素子９０との接続のための部分である。より具体的に、絶縁体１０の他面に半導体素子９０が載置されると、ワイヤーがウインドウ１２を介して半導体素子９０とワイヤーボンディングパッド２６とを電気的に接続させることになる。このとき、ワイヤー９４及び上記ワイヤーボンディングパッド２６は、カプセル化部９６により覆われて外部から保護される。
ハンダボールパッド２２はハンダボール９８が結合される部分である。ハンダボールパッド２２に結合されるハンダボール９８は、メインボード（図示せず）のような外部装置に接続可能であり、その結果、本実施例に係る単層ボードオンチップパッケージ基板の信号入出力ができるようになる。
以上では本発明の一実施例に係る単層ボードオンチップパッケージ基板の構造について説明したが、以下では上記のような構造の単層ボードオンチップパッケージ基板を製造する方法について説明する。製造方法を説明するに当たって構造的な特徴に関する説明は上述した通りであるため、具体的な説明は省略する。
図３から図１１は、本発明の一実施例に係る単層ボードオンチップパッケージ基板の製造方法の各工程を示す図面である。
先ず、図３のように、接着層５０の両面のそれぞれにキャリア６０が積層された資材を用意した後、上記一対のキャリア６０のそれぞれの表面に配線２４、ワイヤーボンディングパッド２６、及びハンダボールパッド２２を形成する。キャリア６０は銅のような金属からなることができ、配線２４、ワイヤーボンディングパッド２６、及びハンダボールパッド２２を形成するために、金属のキャリア６０表面に無電解メッキを用いたシード層６２を形成し、その後、電解メッキを行う方法を用いてもよい。
一方、図３に示すように、接着層５０の両面のそれぞれにキャリア６０が積層された資材を用いることにより、１回の工程で２つの製品を製造できるため、生産収率が向上する効果を期待できる。
次に、図４のように、一対のキャリア６０を上記接着層５０から分離する。接着層５０が熱可塑性材質から形成された場合は、分離する前に所定の熱を加えて接着層５０の接着力を弱化させることにより、キャリア６０の分離をより容易に行うことができる。
その後、図５のように、上記一対のキャリア６０の間に、一対の絶縁体１０及び上記一対の絶縁体１０の間に離型層４０を配置して圧着する。具体的に、前工程により同時に製造された配線２４及びパッド２２，２６が対向するように１対のキャリア６０を配置した後、その間に一対の絶縁体１０を位置させ、絶縁体１０の間に離型層４０を位置させる。このように各種資材を配置して圧着することにより、それぞれのキャリア６０に形成された配線２４、ワイヤーボンディングパッド２６、及びハンダボールパッド２２が、それぞれの絶縁体１０の一面に埋め込まれることになる（図６参照）。一方、離型層４０としてはテフロン（登録商標）など離型性に優れた材料を用いてもよい。
このように離型層４０の両面に対して圧着工程を行うことにより、１回の工程で２つの製品を製造できるため、生産収率が向上する効果を期待できる。
次に、キャリア６０を除去すると、図６に示すように、上記配線２４、ワイヤーボンディングパッド２６、及びハンダボールパッド２２の一面が露出される。
その後、図７のように、キャリア６０の除去された絶縁体１０のそれぞれの表面全体にソルダーレジスト膜３２をコーティングする。このとき、ソルダーレジスト膜３２は、インク状態の材料を絶縁体１０の全面に塗布する方法でコーティングされてもよく、フィルムタイプの材料を貼り付ける方法でコーティングされてもよい。
次に、図８に示すように、ワイヤーボンディングパッド２６及びハンダボールパッド２２の少なくとも一部が開放されるように、ソルダーレジスト膜３２をパターニングしてソルダーレジスト層３０を形成する。このために、部分的な露光及び現像工程を含むフォトリソグラフィ工程を行ってもよい。
このように、ソルダーレジスト層３０を形成した後に、ワイヤーボンディングパッド２６及びハンダボールパッド２２の開放された部分に、ニッケルメッキ層２３及び金メッキ層２５のような表面処理層を形成する工程を行ってもよい。このような表面処理層２３，２５はワイヤーボンディングパッド２６及びハンダボールパッド２２の酸化を防止する機能を行う。
その後、図９に示すように、一対の絶縁体１０を上記離型層４０から分離し、その後、図１０に示すように、分離された絶縁体１０にウインドウ１２を形成する。ウインドウ１２を形成するためにはルータビットなどの装備を用いてもよく、その他の装備を用いてもよい。
次に、図１１に示すように、ハンダボールパッド２２にハンダボール９８を結合し、接着剤９２を用いて絶縁体１０の他面に半導体素子９０を付着した後、金のような金属からなるワイヤー９４を用いてウインドウ１２を介して半導体素子９０とワイヤーボンディングパッド２６とをワイヤーボンディングさせることにより、ボードオンチップパッケージを実現することができる。
このとき、ワイヤー９４及び上記ワイヤーボンディングパッド２６を外部から保護するためにカプセル化部９６を形成する工程が行われる。
図１２から図２０は本発明の他の実施例に係る単層ボードオンチップパッケージ基板の製造方法の各工程を示す図面である。
先ず、図１２に示すように、接着層７２の両面のそれぞれにポリイミド（ＰＩ）のような軟性絶縁層７４及び金属層７６を順次積層した資材７０を用意する。すなわち、接着層７２の両面のそれぞれに片面ＦＣＣＬ７４，７６が積層された構造の資材を用意する。
次に、図１３に示すように、一対の金属層７６の表面に、パターニングされたエッチングレジスト７８を形成する。エッチングレジスト７８は、形成しようとする配線２４、ワイヤーボンディングパッド２６、及びハンダボールパッド２２の位置に合わせてパターニングされる。
次に、エッチング液を用いて一対の金属層７６を選択的にエッチングする。その結果、図１４に示すように、軟性絶縁層７４の表面に配線２４、ワイヤーボンディングパッド２６、及びハンダボールパッド２２が形成される。
その後、図１５のように、一対の軟性絶縁層７４を接着層７２から分離する。
次に、図１６のように、一対の軟性絶縁層７４の間に、一対の絶縁体１０及び上記一対の絶縁体１０の間に離型層４０を配置して圧着する。具体的に、前工程を経て同時に製造された配線２４及びパッド２２，２６が対向するように１対の軟性絶縁層７４を配置した後、その間に一対の絶縁体１０を位置させ、絶縁体１０の間に離型層４０を位置させる。このように各種資材を配置して圧着することにより、それぞれの軟性絶縁層７４の表面に形成された配線２４、ワイヤーボンディングパッド２６、及びハンダボールパッド２２が、それぞれの絶縁体１０の一面に埋め込まれる（図１７参照）。一方、離型層４０としてはテフロン（登録商標）など離型性に優れた材料を用いてもよい。
このように離型層４０の両面に対して圧着工程を行うことにより、１回の工程で２つの製品を製造できるため、生産収率が向上する効果を期待できる。
次に、図１７のように、ワイヤーボンディングパッド２６及びハンダボールパッド２２の少なくとも一部が開放されるように、軟性絶縁層７４をパターニングしてソルダーレジスト層３０を形成する。すなわち、配線２４とパッド２２，２６の支持体の機能を果たす軟性絶縁層７４をソルダーレジスト層３０として活用することになる。
このように、ソルダーレジスト層３０を形成した後に、ワイヤーボンディングパッド２６及びハンダボールパッド２２の開放された部分に、ニッケルメッキ層２３及び金メッキ層２５のような表面処理層を形成する工程を行ってもよい。このような表面処理層２３，２５はワイヤーボンディングパッド２６及びハンダボールパッド２２の酸化を防止する機能を果たすことになる。
次に、図１８のように、一対の絶縁体１０を離型層４０から分離し、その後、図１９のように、分離された絶縁体１０にウインドウ１２を形成する。ウインドウ１２を形成するためにはルータビットなどの装備を用いてもよく、その他の装備を用いてもよい。
次に、図２０のように、ハンダボールパッド２２にハンダボール９８を結合し、接着剤９２を用いて絶縁体１０の他面に半導体素子９０を付着した後、金のような金属からなるワイヤー９４を用いてウインドウ１２を介して半導体素子９０とワイヤーボンディングパッド２６とをワイヤーボンディングさせることにより、ボードオンチップパッケージを実現することができる。
ここで、ワイヤー９４及び上記ワイヤーボンディングパッド２６を外部から保護するためにカプセル化部９６を形成する工程を行う。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
１０ 絶縁体
１２ ウインドウ
２２ ハンダボールパッド
２４ 配線
２６ ワイヤーボンディングパッド
３０ ソルダーレジスト層
４０ 離型層
５０ 接着層
６０ キャリア
９０ 半導体素子

Claims (8)

  1. ウインドウが形成された絶縁体と、
    前記絶縁体の一面に埋め込まれた配線、ワイヤーボンディングパッド、及びハンダボールパッドと、
    前記配線を覆い、前記ワイヤーボンディングパッド及びハンダボールパッドの少なくとも一部が開放されるように、前記絶縁体の一面に設けられたソルダーレジスト層と、
    を含むことを特徴とする単層ボードオンチップパッケージ基板。
  2. 前記絶縁体の他面に載置される半導体素子と、
    前記ウインドウを介して前記半導体素子と前記ワイヤーボンディングパッドを電気的に接続させるワイヤーと、
    前記ワイヤー及び前記ワイヤーボンディングパッドを覆うカプセル化部（ｅｎｃａｐｓｕｌａｔｉｏｎ ｐａｒｔ）と、
    前記ハンダボールパッドに結合されるハンダボールと、をさらに含むことを特徴とする請求項１に記載の単層ボードオンチップパッケージ基板。
  3. 接着層の両面のそれぞれにキャリアが積層された資材を用意する工程と、
    前記一対のキャリアのそれぞれの表面に配線、ワイヤーボンディングパッド、及びハンダボールパッドを形成する工程と、
    前記一対のキャリアを前記接着層から分離する工程と、
    前記一対のキャリアの間に、一対の絶縁体及び前記一対の絶縁体の間に位置する離型層を配置して圧着する工程であって、前記それぞれのキャリアに形成された配線、ワイヤーボンディングパッド、及びハンダボールパッドが前記それぞれの絶縁体の一面に埋め込まれる工程と、
    前記配線、ワイヤーボンディングパッド、及びハンダボールパッドの一面が露出するように前記キャリアを除去する工程と、
    前記キャリアが除去された前記絶縁体のそれぞれの表面全体にソルダーレジスト膜をコーティングする工程と、
    前記ワイヤーボンディングパッド及びハンダボールパッドの少なくとも一部が開放されるように、前記ソルダーレジスト膜をパターニングしてソルダーレジスト層を形成する工程と、
    前記一対の絶縁体を前記離型層から分離する工程と、
    前記分離された絶縁体にウインドウを形成する工程と、
    を含むことを特徴とする単層ボードオンチップパッケージ基板の製造方法。
  4. 前記絶縁体の他面に半導体素子を載置する工程と、
    ワイヤーを用いて前記ウインドウを介して前記半導体素子と前記ワイヤーボンディングパッドを電気的に接続させる工程と、
    前記ハンダボールパッドにハンダボールを結合する工程と、をさらに含むことを特徴とする請求項３に記載の単層ボードオンチップパッケージ基板の製造方法。
  5. ソルダーレジスト層を形成する工程の後に、
    前記ワイヤーボンディングパッド及びハンダボールパッドの開放された部分に表面処理層を形成する工程をさらに含むことを特徴とする請求項３または４に記載の単層ボードオンチップパッケージ基板の製造方法。
  6. 接着層の両面のそれぞれに軟性絶縁層及び金属層が順次積層された資材を用意する工程と、
    前記一対の金属層の表面に、パターニングされたエッチングレジストを形成する工程と、
    前記一対の金属層を選択的にエッチングして前記軟性絶縁層の表面に配線、ワイヤーボンディングパッド、及びハンダボールパッドを形成する工程と、
    前記一対の軟性絶縁層を前記接着層から分離する工程と、
    前記一対の軟性絶縁層の間に、一対の絶縁体及び前記一対の絶縁体の間に位置する離型層を配置して圧着する工程であって、前記それぞれの軟性絶縁層に形成された配線、ワイヤーボンディングパッド、及びハンダボールパッドは前記それぞれの絶縁体の一面に埋め込まれる工程と、
    前記ワイヤーボンディングパッド及びハンダボールパッドの少なくとも一部が開放されるように、前記軟性絶縁層をパターニングしてソルダーレジスト層を形成する工程と、
    前記一対の絶縁体を前記離型層から分離する工程と、
    前記分離された絶縁体にウインドウを形成する工程と、
    を含むことを特徴とする単層ボードオンチップパッケージ基板の製造方法。
  7. 前記絶縁体の他面に半導体素子を載置する工程と、
    ワイヤーを用いて前記ウインドウを介して前記半導体素子と前記ワイヤーボンディングパッドを電気的に接続させる工程と、
    前記ハンダボールパッドにハンダボールを結合する工程と、をさらに含むことを特徴とする請求項６に記載の単層ボードオンチップパッケージ基板の製造方法。
  8. ソルダーレジスト層を形成する工程の後に、
    前記ワイヤーボンディングパッド及びハンダボールパッドの開放された部分に表面処理層を形成する工程をさらに含むことを特徴とする請求項６または７に記載の単層ボードオンチップパッケージ基板の製造方法。
JP2010149378A 2010-01-29 2010-06-30 単層ボードオンチップパッケージ基板及びその製造方法 Pending JP2011159944A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2010-0008674 2010-01-29
KR1020100008674A KR101099688B1 (ko) 2010-01-29 2010-01-29 단층 보드온칩 패키지 기판 및 그 제조방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012126061A Division JP2012195603A (ja) 2010-01-29 2012-06-01 単層ボードオンチップパッケージ基板及びその製造方法

Publications (1)

Publication Number Publication Date
JP2011159944A true JP2011159944A (ja) 2011-08-18

Family

ID=44340897

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2010149378A Pending JP2011159944A (ja) 2010-01-29 2010-06-30 単層ボードオンチップパッケージ基板及びその製造方法
JP2012126061A Pending JP2012195603A (ja) 2010-01-29 2012-06-01 単層ボードオンチップパッケージ基板及びその製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2012126061A Pending JP2012195603A (ja) 2010-01-29 2012-06-01 単層ボードオンチップパッケージ基板及びその製造方法

Country Status (3)

Country Link
US (2) US20110186997A1 (ja)
JP (2) JP2011159944A (ja)
KR (1) KR101099688B1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101120903B1 (ko) * 2009-10-28 2012-02-27 삼성전기주식회사 볼 그리드 어레이 기판, 반도체 칩 패키지 및 이들의 제조방법
CN112259518A (zh) * 2020-01-08 2021-01-22 王之奇 芯片的扇出封装结构及其扇出封装方法
US12107037B2 (en) * 2021-11-03 2024-10-01 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing electronic devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007266025A (ja) * 2006-03-27 2007-10-11 Walton Advanced Engineering Inc チップパッケージ構造

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3651413B2 (ja) 2001-05-21 2005-05-25 日立電線株式会社 半導体装置用テープキャリア及びそれを用いた半導体装置、半導体装置用テープキャリアの製造方法及び半導体装置の製造方法
JP3939707B2 (ja) 2004-03-29 2007-07-04 シャープ株式会社 樹脂封止型半導体パッケージおよびその製造方法
KR100871386B1 (ko) * 2007-07-31 2008-12-02 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007266025A (ja) * 2006-03-27 2007-10-11 Walton Advanced Engineering Inc チップパッケージ構造

Also Published As

Publication number Publication date
US20110186997A1 (en) 2011-08-04
JP2012195603A (ja) 2012-10-11
US20120225521A1 (en) 2012-09-06
KR20110088932A (ko) 2011-08-04
KR101099688B1 (ko) 2011-12-28

Similar Documents

Publication Publication Date Title
US7754530B2 (en) Thermal enhanced low profile package structure and method for fabricating the same
JP4171499B2 (ja) 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
TWI460834B (zh) 嵌埋穿孔晶片之封裝結構及其製法
JP6393878B2 (ja) 電子チップパッケージ、及び電子チップパッケージを製作する方法
JPWO2007126090A1 (ja) 回路基板、電子デバイス装置及び回路基板の製造方法
TW200839992A (en) Varied solder mask opening diameters within a ball grid array substrate
TWI465171B (zh) 承載電路板、承載電路板的製作方法及封裝結構
JP5611315B2 (ja) パッケージキャリア
TW201304623A (zh) 封裝基板及其製法
TWI429043B (zh) 電路板結構、封裝結構與製作電路板的方法
JP4956643B2 (ja) 単層ボードオンチップパッケージ基板の製造方法
JP2012195603A (ja) 単層ボードオンチップパッケージ基板及びその製造方法
KR100734403B1 (ko) 전자소자 패키지 및 그 제조방법
TW200933831A (en) Integrated circuit package and the method for fabricating thereof
US7479704B2 (en) Substrate improving immobilization of ball pads for BGA packages
TWI493682B (zh) 內嵌封裝體之封裝模組及其製造方法
TWI483320B (zh) 半導體封裝結構及其製作方法
TWI418006B (zh) 單層線路之封裝基板及其製法暨封裝結構
TW201446086A (zh) 封裝結構及其製作方法
US20010000156A1 (en) Package board structure and manufacturing method thereof
US20080303150A1 (en) High-Density Fine Line Structure And Method Of Manufacturing The Same
KR101578109B1 (ko) 전자소자용 리드 프레임 이를 이용한 전자소자용 패키지 및 이들의 제조방법
TWI442482B (zh) 封裝基板之製法
JP2008305952A (ja) 高密度細線実装構造及びその製造方法
TWI520276B (zh) 封裝基板及其製法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120306

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120731