KR100734403B1 - 전자소자 패키지 및 그 제조방법 - Google Patents

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KR100734403B1
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Abstract

전자소자 패키지 및 제조 방법이 개시된다. (a) 제1 케리어판에 돌출부를 형성하는 단계, (b) 제1 케리어판에 절연층을 적층하고, 절연층의 표면에 본딩 패드 및 솔더 볼 패드를 포함하는 회로 패턴을 형성하는 단계, (c) 절연층의 표면에 전자소자를 실장하고 전자소자와 본딩 패드를 전기적으로 연결하는 단계, 및 (d) 제1 케리어판과 돌출부를 제거하는 단계를 포함하는 전자소자 패키지의 제조 방법은 하나의 회로 패턴층만으로 전자소자를 실장할 수 있게 된다.
솔더 볼 패드, 본딩 패드, 케리어판, 돌출부, 시드층

Description

전자소자 패키지 및 그 제조방법{ Electro component package and manufacturing method thereof}
도 1a 종래 기술에 따른 전자소자 패키지의 사시도.
도 1b 종래 기술에 따른 전자소자 패키지의 단면도.
도 2는 본 발명의 바람직한 제1 실시예에 따른 전자소자 패키지의 제조 방법의 순서도.
도 3은 본 발명의 바람직한 제1 실시에에 따른 전자소자 패키지의 제조 공정도.
도 4는 본 발명의 바람직한 제2 실시예에 따른 전자소자 패키지의 제조 공정도.
도 5는 본 발명의 바람직한 제3 실시예에 따른 전자소자 패키지의 제조 공정도.
도 6은 본 발명의 바람직한 제4 실시예에 따른 전자소자 패키지의 제조 공정도.
도 7은 본 발명의 바람직한 제4 실시예에 따른 전자소자 패키지의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
30: 전자소자 패키지 31a: 제1 케리어판
31b: 제2 케리어판 32a, 32b: 시드층(seed layer)
33: 돌출부 34: 절연층
35: 홀 36a: 솔더 볼 패드
36: 회로 패턴 36c: 본딩 패드
37: 솔더 레지스트 38: 전자소자
38a: 칩 패드 39: 몰딩재
본 발명은 전자소자 패키지 및 그 제조 방법에 관한 것이다.
전자 산업의 발달에 따라 많은 전자기기에 전자소자가 탑재 되어있는 전자소자 패키지의 사용량이 급증하고 있다. 또한, 이러한 전자소자 패키지를 제조하여 공급하고 있는 회사들 또한 늘어나고 있으며, 전자소자 패키지에 대한 사업영역을 확장하는 회사들도 증가하고 있다. 이러한 시장 상황으로 인하여 전자소자 패키지의 가격 경쟁력이 심화되어 전자소자 패키지의 가격도 점차 낮아지고 있으며 비용을 줄일 수 있는 방법에 대한 여러 가지 방안이 제시되고 있다.
현재는 이러한 전자소자 패키지의 대부분이 도 1a, 도 1b와 같이 와이어 본딩(Wire bonding)을 이용하여 전자소자(Memory chip)를 기판과 연결하여 하나의 패키지를 만드는 방향으로 구현되고 있으며, 이러한 기판을 BOC(Board-on-chip)라고 부르고 있다. BOC는 전자소자의 특성을 위하여 특별하게 개발된 기판으로서 전자소 자의 패드가 중심에 위치해 있으며 신호처리 속도 증가를 위하여 패드에서 바로 기판으로 연결하기 위한 구조로 되어 있다. 전자소자를 기판 아래에 부착시키고 패드에서 바로 기판으로 연결하기 위하여 패드가 위치해 있는 부분에 슬롯을 형성하여 그 사이로 와이어 본딩하는 구조이다. 그렇기 때문에 기판의 메탈층은 단순히 한층만 필요하게 되어 있어 그 제조 비용이 저렴하여 전자소자 패키지의 가격 경쟁력에 우위를 점할 수가 있게 된 것이다.
그러나, 반도체를 제조하는 기술이 매우 빠르게 발전함에 따라서 전자소자 패키지의 용량도 증가하게 되었다. 이러한 기술의 발전으로 인하여 종래의 BOC를 사용할 경우 와이어(wire)에서의 신호의 손실이 발생하게 되는 문제가 있다.
본 발명은 단층의 메탈층에 고용량의 전자소자를 탑재할 수 있는 전자소자 패키지 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, (a) 제1 케리어판에 돌출부를 형성하는 단계, (b) 제1 케리어판에 절연층을 적층하고, 절연층의 표면에 본딩 패드 및 솔더 볼 패드를 포함하는 회로 패턴을 형성하는 단계, (c) 절연층의 표면에 전자소자를 실장하고 전자소자와 본딩 패드를 전기적으로 연결하는 단계, 및 (d) 제1 케리어판과 돌출부를 제거하는 단계를 포함하는 전자소자 패키지의 제조 방법이 제공된다. 이 러한 전자소자 패키지는 하나의 회로 패턴층만으로 전자소자를 실장할 수 있게 된다.
단계 (d) 이후에 절연층의 일부를 제거하여 솔더 볼 패드를 노출시키는 단계를 더 포함할 수 있다. 솔더 볼 패드는 후에 솔더 볼이 접착되는 부분으로 외부로 노출되어야 할 부분이다.
단계 (a)는 (a1) 제1 케리어판에 시드층(Seed Layer)을 적층하는 단계, (a2) 시드층에 드라이 필름을 적층하는 단계, 및 (a3) 드라이 필름 일부를 제거하여 돌출부를 형성하는 단계를 포함하는 것이 바람직하다.
또한, 단계 (a1) 내지 단계 (a3)는 두개의 제1 케리어판을 배향하여 부착하는 단계를 포함하고 단계 (a3)은 두개의 제1 케리어판 각각에 상기 돌출부를 형성하는 단계를 포함할 수 있다. 두개의 제1 케리어판을 사용함으로써 공정의 진행 효율을 높일 수 있다.
단계 (b)는 (b1) 제2 케리어판에 시드층을 적층하는 단계, (b2) 시드층에 회로 패턴을 형성하는 단계, (b3) 회로 패턴이 절연층을 향하도록 제2 케리어판을 절연층에 적층하는 단계, (b4) 제2 케리어판을 제거하는 단계, 및 (b5) 시드층을 제거하는 단계를 포함할 수 있다.
또한, 단계 (b4)과 단계 (b5) 사이에 (b6) 시드층에 드라이 필름을 적층하고, 드라이 필름의 일부를 제거하여 본딩 패드 상면의 시드층을 노출하는 단계, (b7) 본딩 패드 주변의 시드층을 제거하는 단계, (b8) 잔존하는 시드층에 전원을 인가하여 본딩 패드를 표면처리하는 단계를 더 포함할 수 있다. 이러한 방법은 시 드층을 리드선으로 하여 표면처리하는 방법이다.
본 발명의 다른 측면은, 절연층과, 절연층에 매립되어 형성되어 표면이 절연층의 일면으로 노출되며 본딩패드 및 솔더 볼 패드를 포함하는 단층의 회로 패턴과, 절연층의 일면에 실장되어 상기 본딩 패드와 전기적으로 연결된 전자소자를 포함하는 전자소자 패키지가 재공된다. 단층의 회로 패턴층으로 전자소자를 실장할 수 있는 방법이다.
한편, 솔더 볼 패드의 위치에 상응하여 절연층의 일부가 제거되어, 솔더 볼 패드가 절연층의 타면으로 노출되는 것이 바람직하다. 솔더 볼 패드는 솔더 볼이 부착되는 지점이 된다.
이하, 본 발명에 따른 전자소자 패키지 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 2는 본 발명의 바람직한 제1 실시예에 따른 전자소자 패키지의 제조 방법의 순서도이며, 도 3은 본 발명의 바람직한 제1 실시에에 따른 전자소자 패키지의 제조 공정도이다. 도 3을 참조하면, 전자소자 패키지(30), 제1 케리어판(31a), 제2 케리어판(31b), 시드층(seed layer, 32a, 32b), 돌출부(33), 절연층(34), 홀(35), 솔더 볼 패드(36a), 회로 패턴(36), 본딩 패드(36c), 솔더 레지스트(37), 전자소자(38), 칩 패드(38a), 몰딩재(39)가 도시되어 있다.
도 2의 S21은 제1 케리어판에 돌출부를 형성하는 단계로서, 도 3의 (a)는 이에 상응되는 공정이다. 제1 케리어판(31a)에 돌출부(33)를 형성하는 단계는 평판형의 제1 케리어판(31a)을 준비하는 단계, 제1 케리어판(31a)에 무전해 도금으로 시드층(32a)을 적층하는 단계, 솔더 볼 패드(36c)에 대응되는 시드층(32a) 상면에 돌출부(33)를 형성하는 단계로 나누어 진다. 돌출부(33)는 드라이 필름을 시드층(32a) 상면에 적층한 후, 노광, 현상 공정을 거쳐 돌출부(33)만 남기고 나머지 드라이 필름을 제거함으로써 형성된다. 한편, 시드층(32a)은 제1 케리어판(31a)이 쉽게 분리되도록 하기 위하여 형성한 것이다. 따라서, 시드층(32a)을 개재하지 않고도 제1 케리어판(31a)이 쉽게 제거할 수 있다면 시드층(32a)을 적층하는 공정은 불필요 하다.
도 2의 S22는 제1 케리어판(31a)에 절연층(34)를 적층하고, 절연층(34) 표면에 본딩 패드(36c) 및 솔더 볼 패드(36a)를 포함하는 회로 패턴(36)을 형성하는 단계로서 도 3의 (b)에서 (e)는 이에 상응하는 공정이다. 도 3의 (b)와 같이 본딩 패드(36c) 및 솔더 볼 패드(36a)를 포함하는 회로 패턴(36)이 형성된 제2 케리어판(31b)과 이미 도 3의 (a)공정에서 형성된 제1 케리어판(31a) 사이에 절연층(34)를 개재하여 정렬한다. 이때, 제1 케리어판(31a)의 돌출부(33)와 제2 케리어판(31b)의 회로 패턴(36)은 서로 대향되도록 정렬한다.
한편, 도 3의 (b)에 도시된 회로 패턴(36)은 제2 케리어판(31b) 상면에 세미 -에디티브(semi-additive) 공법으로 제조 된다. 이를 보다 상세히 설명하면, 제2 케리어판(31b) 상면에 시드층(32b)과 드라이 필름을 순차적으로 적층한다. 이후 노광, 현상 공정을 거쳐, 회로 패턴(36)이 형성될 부분의 드라이 필름을 제거한다. 이후 제거된 부분을 도금하고, 나머지 드라이 필름을 제거하면, 도 3의 (b)에 도시된 바와 같이 제2 케리어판(31b) 상면에 회로 패턴(36)을 형성할 수 있다.
도 3의 (c)는 제1 케리어판(31a)과 제2 케리어판(31b)이 일괄적층한 형태로서, 절연층(34) 내부에 돌출부(33)와 솔더 볼 패드(36a) 및 본딩 패드(36c)를 포함하는 회로 패턴(36)이 함침되어 있다. 이때, 돌출부(33)는 솔더 볼 패드(36a)에 대응되는 위치에 적층된다. 따라서, 돌출부(33)는 도 3의 (a) 공정에서 솔더 볼 패드(36a)에 대응되는 지점에 미리 형성되는 것이 바람직하다. 또한, 돌출부(33)와 솔더 볼 패드(36a) 사이에 절연층(34)이 개재되지 않도록 돌출부(33)의 두께를 형성하는 것이 바람직하다. 한편, 절연층(34)은 돌출부(33)가 함침될 수 있도록 낮은 경도의 재료를 사용한다. 이러한 재료로는 순수한 레진이 적합하다.
도 3의 (d)는 제2 케리어판(31b)과 시드층(32b)를 제거하는 공정이다. 시드층(32b)은 플래쉬(flash) 에칭으로 제거한다. 플래쉬 에칭이란 박막의 시드층을 제거하기 위하여 일반 에칭보다 낮은 강도로 수행되는 에칭 공정이다. 이러한 에칭 공정이 끝나면 도 3의 (d)와 같은 형태가 된다. 도 3의 (d)와 같이 솔더 볼 패드(36a) 및 본딩 패드(36c)를 포함하는 회로 패턴(36)이 절연층(34)에 함침된 형태가 된다.
도 3의 (e)는 본딩 패드(36c)에 표면처리를 하는 공정으로, 본딩 패드(36c) 부분을 제외하고 솔더 레지스트(37)를 도포한다. 이후 무전해 도금으로 Ni층을 본딩 패드(36c)에 적층하고, 전해 도금을 Ni층 상면에 금도금을 한다.
도 2의 S23은 절연층(34)의 표면에 전자소자(38)를 실장하고 전자소자(38)와 본딩 패드(36c)를 전기적으로 연결하는 단계이다. 본딩 패드(36c)는 전자소자(38)의 칩 패드(38a)와 대응되는 위치에 형성되어 있으며, 본딩 패드(36c) 상면에 칩 패드(38a)를 위치시킨 후 플루어링하여 접합한다. 또한, 전자소자(38)를 보호하기 위하여 전자소자(38)와 절연층(34) 주변에는 몰딩재(39)를 사용하여 마무리 한다.
도 2의 S24는 제1 케리어판(31a)과 돌출부(33)를 제거하는 단계로서, 도 3의 (g)와 (h)는 이와 상응하는 공정이다.
도 3의 (g)는 제1 케리어판(31a)을 제거하고, 시드층(32a)을 제거하는 공정이다. 제1 케리어판(31a)은 일종의 지지물로서, 전자소자(38)가 실장된 이후에는 제거하게 된다. 제1 케리어판(31a)이 제거된 이후에는 시드층(32a)을 제거한다. 시드층(32a)이 제거되면 돌출부(33)가 노출된다. 노출된 돌출부(33)는 일반 웨트(wet)처리를 거쳐 제거된다.
도 3의 (h)는 돌출부(33)가 제거된 후의 전자소자 패키지(30)의 형태를 보여준다. 돌출부(33)가 제거되면 홀(35)이 형성되고 홀(35) 내부에는 솔더 볼 패드(36a)가 외부로 노출된다. 솔더 볼 패드(36a)에는 절연층(34) 일부가 잔존할 수도 있는바, 이를 제거하는 디스미어(desmear)공정을 후에 추가적으로 더 진행할 수도 있다.
도 4는 본 발명의 바람직한 제2 실시예에 따른 전자소자 패키지의 제조 공정도이다. 도 4를 참조하면, 전자소자 패키지(40), 제1 케리어판(41), 시드층(seed layer, 42a, 42b), 돌출부(43), 절연층(44), 솔더 볼 패드(46a), 회로 패턴(46), 본딩 패드(46c), 솔더 레지스트(47), 전자소자(48), 칩 패드(48a), 몰딩재(49)가 도시되어 있다. 본 실시예의 특징은 두개의 제1 케리어판(41)을 접착하여 공정을 진행함으로써, 전자소자 패키지(40)의 제조 효율을 높이는 것에 있다.
본 실시예는 도 3의 제1 실시예와 전반적으로 동일하나, 두개의 제1 케리어판(41a)을 접합하여 공정을 진행함으로써 효율적으로 메모리 페키지(40)를 제조하고자 한다. 본 실시예를 도 4의 공정도를 참조하여 상세히 설명하면 다음과 같다.
도 4의 (a)는 도 3의 (a)와 동일한 공정으로 제1 케리어판(41a)에 돌출부(43)를 형성하는 공정이다.
도 4의 (b)는 돌출부(43)가 외부로 노출되도록 두개의 제1 케리어판(41a)을 배향하여 부착하고, 이를 기준으로 절연층(44)과 솔더 볼 패드(46a) 및 본딩 패드(46a)를 포함하는 회로 패턴(46)이 형성된 제2 케리어판(41b)을 대칭되도록 정렬한다. 이와 같이 두개의 제1 케리어판(41a)을 접합하여 사용하면, 동시에 공정을 진행할 수 있는 장점이 있다.
도 4의 (c)는 두개의 접합된 제1 케리어판(41a)을 중심으로 대칭적으로 절연층(44), 제2 케리어판(41b)이 적층된 형태를 보여준다. 제1 케리어판(41a)의 돌출부(43)와 제2 케리어판(41b)의 회로 패턴(46)은 절연층(44)에 함침된다. 절연층(44)은 경도가 낮은 재질을 사용하는 것이 바람직하며, 본 실시예에서는 순수 레 진을 사용한다.
도 4의 (d)는 제2 케리어판(41b)과 시드층(42b)을 제거하는 공정이다. 제2 케리어판(41b)과 시드층(42b)를 제거함으로써 회로 패턴(46)이 절연층(44)의 표면으로 드러난다.
도 4의 (e)는 본딩 패드(46c)를 제외하고 솔더 레지스트(47)를 도포한 후, 본딩 패드(46c)를 표면처리하는 공정이다. 본딩 패드(46c)는 후에 전자소자(38)의 칩 패드(38a)와 접합될 부분이다.
도 4의 (f)는 두개의 제1 케리어판(41a)을 분리하고, 각각의 제1 케리어판(41a)의 본딩 패드(46c)에 전자소자(38)를 실장하는 공정이다. 도 4의 (e)공정 까지는 두개의 제1 케리어판(41a)을 접합하여 사용하였으나, 이후 도 4의 (f)공정부터는 제1 케리어판(41a)을 분리하여 공정을 진행한다. 도 4의 (f)는 칩 패드(38a)와 본딩 패드(46c)가 대응되도록 접합하여 전자소자(38)를 본딩 패드(46c) 상면에 실장하는 공정을 보여준다. 전자소자(38)를 보호하기 위하여 전자소자(38)의 주변에는 몰딩재(49)로 충전한다. 몰딩재(49)로는 에폭시 수지를 사용한다.
도 4의 (g)와 (h)는 도 3의 제1 실시예에서 충분히 설명하였으므로 이하 상세한 설명은 생략한다.
도 5는 본 발명의 바람직한 제3 실시예에 따른 전자소자 패키지의 제조 공정도이다. 도 5를 참조하면, 전자소자 패키지(50), 제1 케리어판(51a), 제2 케리어판(51b), 시드층(seed layer, 52a, 52b), 돌출부(53), 절연층(54), 솔더 볼 패 드(56a), 회로 패턴(56), 본딩 패드(56c), 레지스트(57), 전자소자(58), 칩 패드(58a), 몰딩재(59)가 도시되어 있다.
본 실시예는 시드층(52b)을 리드선으로 하여 본딩 패드(56c)에 표면처리하는 공정을 보여준다. 도 5의 (a)에서 (c)의 공정은 도3의 (a)에서 (c)의 공정과 동일하다. 도5의 (d)는 제2 케리어판(52b)을 제거하는 공정이다. 제2 케리어판(51b)이 제거되면 시드층(52b)이 드러난다.
도 5의 (e)는 표면처리할 기판 패드(56c) 상면과 주변의 시드층(52b)을 제거하고, 나머지 시드층(52b)의 상면에는 레지스트(57)를 적층하는 공정이다. 레지스트(57)로는 드라이 필름을 사용한다. 제거되지 않은 시드층(52b)은 본딩 패드(56c)에 전류를 공급하는 리드선 역할을 한다. 이와 같은 공정은 별도의 리드선을 형성하지 않고 공정중 형성된 시드층(52b)을 리드선으로 활용한 것이다. 레지스트(57)는 본딩 패드(56c) 이외의 부분이 표면처리되지 않도록 한다.
도5의 (f)는 전자소자(58)를 실장하는 공정이다. 전자소자(58)를 실장하기 위해서는 도5의 (e)에서 시드층(52b)과 레지스트(57)를 제거하여야 한다. 시드층(52b)을 남겨두면 원하지 않는 부분의 회로 패턴(56)이 전기적으로 연결된다. 따라서, 시드층(52b)을 제거하는 것이 바람직하다. 시드층(52b)을 제거한 후 전자소자(58)를 실장하는 공정은 도 3에서 설명한 바와 동일하므로 이하 상세한 설명은 생략한다.
도 6은 본 발명의 바람직한 제4 실시예에 따른 전자소자 패키지의 제조 공정 도이다. 도 6을 참조하면, 전자소자 패키지(60), 제1 케리어판(61a), 동박적층판(61b), 시드층(seed layer, 62a), 동박(62b), 돌출부(63), 동박적층판(64), 솔더 볼 패드(66a), 회로 패턴(66), 본딩 패드(66c), 솔더 레지스트(67), 전자소자(68), 칩 패드(68a), 몰딩재(69)가 도시되어 있다.
본 실시예는 제1 케리어판(61)에 동박적층판(64)을 적층한 후, 동박(62b)을 제거하여 회로 패턴(66)을 형성하는 공정이다. 이를 도 6을 참조로 상세히 살명하면, 도6의 (a)는 도 3의 (a)와 동일한 공정으로 제1 케리어판(61b)에 돌출부(63)를 형성하는 공정이다.
도 6의 (b)는 두개의 제1 케리어판(61a)을 돌출부(63)가 외향하도록 접합하고, 대칭적으로 동박적층판(64)을 정렬하는 공정을 보여준다. 도 6의 (c)는 동박적층판(64)과 제1 케리어판(61a)을 일괄적층한다. 이때, 두개의 제1 케리어판(61a)은 이후 공정에서 분리하여야 하기 때문에 이를 고려하여 접합한다.
도 6의 (d)는 동박(62b)의 일부를 제거하여 솔더 볼 패드(66a) 및 본딩 패드(66c)를 포함하는 회로 패턴(66)을 형성하는 공정이다. 도 6의 (e)는 본딩 패드(66c)에 표면처리하는 공정이며, (f)는 두개의 제1 케리어판(61a)을 분리한 후에 전자소자(68)를 실장하는 공정이다. 이후의 공정은 제1 케리어판(61a), 시드층(62a), 돌출부(63)를 제거하는 공정으로 이미 도 3의 실시예에서 설명한 바 있다.
도 7은 본 발명의 바람직한 제4 실시예에 따른 전자소자 패키지의 단면도이 다. 도 7을 참조하면, 전자소자 패키지(70), 솔더 볼 패드(76a), 회로 패턴(76), 본딩 패드(76c), 솔더 레지시트(77), 전자소자(78), 칩 패드(78a), 몰딩재(79)가 도시되어 있다.
본 실시예는 단층의 회로 패턴(76)의 일면에 전자소자(78)와 전기적으로 연결될 본딩 패드(76c)를 형성하고, 타면에는 솔더 볼과 연결될 솔더 볼 패드(76a)를 형성한 것을 특징으로 한다. 이러한 솔더 볼 패드(76a) 및 본딩 패드(76c)는 회로 패턴(76)의 일부분으로서, 회로 패턴(76)을 형성할 때 동시에 형성한다.
전자소자(78)는 플립 칩의 형태로서 바닥면에 다수의 칩 패드(78a)가 형성되어 있다. 이러한 칩 패드(78a)는 본딩 패드(76c)와 대응되는 지점에 형성되어 있으며, 전기적으로 서로 연결되어 있다. 한편 전자 소자(78)는 몰딩재(79)에 의하여 고정된다. 솔더 볼 패드(76a)는 표면이 외부로 노출되어 있으며, 노출된 부분은 표면처리된다. 표면처리는 후에 솔더 볼과 접착력을 좋게 하기 위함이다.
본 발명의 기술 사상이 상술한 실시예에 따라 구체적으로 기술되었으나, 상술한 실시예는 그 설명을 위한 것이지 그 제한을 위한 것이 아니며, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같은 구성을 갖는 실시예에 의하면, 기존 전자소자 패키지 보다 신호 선의 길이가 짧아져 빠른 신호의 처리가 가능하다. 또한, 세미 에디티브 공법으로 고밀도 회로 형성이 가능하다. 또한, 종래와 같이 와이어 본딩을 실시하지 않기 때문에 홀을 가공할 필요가 없으며, 단층의 회로 패턴층으로 이루어져 있어 방열 효과가 좋다.

Claims (8)

  1. (a) 제1 케리어판에 돌출부를 형성하는 단계;
    (b) 상기 제1 케리어판에 절연층을 적층하고, 상기 절연층의 표면에 본딩 패드 및 솔더 볼 패드를 포함하는 회로 패턴을 형성하는 단계;
    (c) 상기 절연층의 표면에 전자소자를 실장하고 상기 전자소자와 상기 본딩 패드를 전기적으로 연결하는 단계; 및
    (d) 상기 제1 케리어판과 상기 돌출부를 제거하는 단계를 포함하는 전자소자 패키지의 제조 방법.
  2. 제1항에 있어서,
    상기 단계 (d) 이후에, 상기 절연층의 일부를 제거하여 상기 솔더 볼 패드를 노출시키는 단계를 더 포함하는 전자소자 패키지의 제조 방법.
  3. 제1항에 있어서,
    상기 단계 (a)는,
    (a1) 상기 제1 케리어판에 시드층(Seed Layer)을 적층하는 단계;
    (a2) 상기 시드층에 드라이 필름을 적층하는 단계; 및
    (a3) 상기 드라이 필름 일부를 제거하여 상기 돌출부를 형성하는 단계를 포함하는 것을 특징으로 하는 전자소자 패키지의 제조 방법.
  4. 제3항에 있어서,
    상기 단계 (a1) 내지 상기 단계 (a3)는,
    두개의 상기 제1 케리어판을 배향하여 부착하는 단계를 포함하고,
    상기 단계 (a3)은,
    두개의 상기 제1 케리어판 각각에 상기 돌출부를 형성하는 단계를 포함하는 것을 특징으로 하는 전자소자 패키지의 제조 방법.
  5. 제1항에 있어서,
    상기 단계 (b)는,
    (b1) 제2 케리어판에 시드층을 적층하는 단계;
    (b2) 상기 시드층에 상기 회로 패턴을 형성하는 단계;
    (b3) 상기 회로 패턴이 상기 절연층을 향하도록 상기 제2 케리어판을 상기 절연층에 적층하는 단계;
    (b4) 상기 제2 케리어판을 제거하는 단계; 및
    (b5) 상기 시드층을 제거하는 단계를 포함하는 것을 특징으로 하는 전자소자 패키지의 제조 방법.
  6. 제5항에 있어서,
    상기 단계 (b4)과 단계 (b5) 사이에,
    (b6) 상기 시드층에 드라이 필름을 적층하고, 상기 드라이 필름의 일부를 제거하여 상기 본딩 패드 상면의 상기 시드층을 노출하는 단계;
    (b7) 상기 본딩 패드 주변의 상기 시드층을 제거하는 단계;
    (b8) 잔존하는 상기 시드층에 전원을 인가하여 상기 본딩 패드를 표면처리하는 단계를 더 포함하는 것을 특징으로 하는 전자소자 패키지 제조 방법.
  7. 절연층과;
    상기 절연층에 매립되어 형성되어 그 표면이 상기 절연층의 일면으로 노출되며, 본딩패드 및 솔더 볼 패드를 포함하는 단층의 회로 패턴과;
    상기 절연층의 일면에 실장되어 상기 본딩 패드와 전기적으로 연결된 전자소자를 포함하는 전자소자 패키지.
  8. 제7항에 있어서,
    상기 솔더 볼 패드의 위치에 상응하여 상기 절연층의 일부가 제거되어, 상기 솔더 볼 패드는 상기 절연층의 타면으로 노출되는 전자소자 패키지.
KR1020060050015A 2006-06-02 2006-06-02 전자소자 패키지 및 그 제조방법 KR100734403B1 (ko)

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