KR20140077090A - 단일층 코어리스 기판 - Google Patents

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KR20140077090A
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디러 허위츠
신후, (알렉스) 후앙
찬(사이몬 찬) 시안밍
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주하이 어드밴스드 칩 캐리어스 앤드 일렉트로닉 서브스트레이트 솔루션즈 테크놀러지즈 컴퍼니 리미티드
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Abstract

본 발명은 유리 섬유를 폴리머 매트릭스로 구비하는 유전체에 의해 둘러싸여진 비아 포스트층 및 라우팅층을 갖는 인터포저의 라우팅층에 접합된 적어도 하나의 칩을 포함하고, 전자칩 패키지는 적어도 하나의 칩, 라우팅층 및 와이어를 캡슐화하는 유전체의 제2 층을 더 포함하는 전자칩 패키지와, 이러한 전자칩 패키지를 제조하는 방법에 관한 것이다.

Description

단일층 코어리스 기판{SINGLE LAYER CORELESS SUBSTRATE}
본 발명은 전자칩 패키징 및 그 제조 방법에 관한 것이다.
연산 및 전송 장치와 같은 가정용 전자 기기는 집적 회로칩을 포함한다. 이러한 것은 IC칩을 칩 패키징의 일부로써 요구한다.
IC칩은 언더라잉 기판과 양호한 접촉을 보정하기 위해 높은 평탄성을 갖고 강성이면서 뒤틀림에 대한 저항성을 가질 필요가 있다. 이러한 지지 구조체에 대한 일반적인 요구로는 신뢰성, 적절한 전기적 성능, 박형화, 강성, 평탄성, 양호한 방열성 및 경쟁력 있는 가격이 있다.
비교적 저렴하고 IC칩이 외부 세계와의 통신하는 것을 허용하는 잘 설정된 통상적인 형태의 칩 패키징이 리드 프레임이다. 리드 프레임은 하우징 외측으로 연장되는 금속 리드를 사용한다. 리드 프레임 기술은 DIP 칩의 초기 시대로 되돌아갔지만, 여전히 많은 패키지 종류에 널리 사용되고 있다.
리드 프레임은 최종 제품으로의 조립 중에 다이의 기계적 지지체를 제공하는 IC 패키지의 "스켈로튼(skeleton)"으로써 기능을 한다. 다이가 부착된 다이 패들과, 외부 세계와의 외부 전기 접속을 위한 수단으로써 기능하는 리드로 구성된다. 다이는 와이어 본딩을 통해 와이어에 의해 또는 테이프 자동식 본드에 의해 리드에 접속된다.
접속 와이어로 리드 플레임에 부착되면, 다이 또는 칩은 플라스틱 보호재인 몰딩 합성물로 커버된다.
보다 개선된 다층 기판을 제조하는 데 사용된 다른 기술은 유전체 내에 접속 패드 또는 피쳐(feature)층을 포함한다. 비아는 상이한 측에서 피쳐를 결합시키기 위한 유전체를 구비한다.
이러한 비아를 제조하기 위한 하나의 방법으로는, 전형적으로 레이저를 사용하여 유전체를 통해 구멍이 드릴링되고 구리와 같은 도전재가 구멍을 충전하는 데 사용되어 비아를 생성하는, 드릴 앤 필(drill & fill)에 의한 것이 있다.
다른 접근법으로는 "패턴 도금"이라고 공지되어 있는 기술을 사용하여 포토-레지스트에 생성된 패턴으로 구리 또는 다른 금속을 침착시킴으로써 비아를 제조하는 것이 있다. 이후, 포토-레지스트는 제거되고, 직립식 비아 포스트(upstanding via post)는 강성의 개선을 위해 바람직하게는 폴리머 침습 유리 섬유 매트 프레프레그(prepreg)인 유전체로 라미네이트된다.
패턴 도금에서, 시드층이 우선 침착된다. 이후, 포토-레지스트층이 그 위에 침착되고 연속하여 시드층을 노출시키는 트렌치(trench)를 형성하도록 선택적으로 제거되는 패턴을 생성하도록 노출된다. 구리를 포토-레지스트의 트렌치로 침착시킴으로써 비아 포스트(post)가 생성된다. 이후, 나머지 포토-레지스트는 제거되고, 시드층이 에칭되고, 전형적으로 폴리머 침습 유리 섬유 매트(mat)인 유전체가 비아 포스트를 둘러싸도록 그 위와 주위에 적층된다. 이후, 유전체를 얇게 하고, 평탄화하고 그 위의 다음 금속층을 빌드업하기 위해 그라운드 또는 기준면에 도전성 접속을 허용하는 비아 포스트의 상부를 노출시키는 데 다양한 기술 및 공정이 사용될 수 있다. 이러한 공정을 반복함으로써, 금속 컨덕터 및 비아 포스트의 연속층이 양호한 다층 구조체를 빌드업하도록 침착될 수 있다.
이후 "패널 도금"으로서 언급된 밀접한 관련 기술 외의 대체 방법에서, 금속 또는 합금의 연속층이 기판 상에 적층된다. 포토-레지스트층이 기판의 상부에 침착되고 그 안에 패턴이 현상되고, 현상된 포토 레지스트의 패턴은 박피되어 이후 에칭될 수 있는 아래의 금속을 선택적으로 노출시킨다. 현상되지 않은 포토레지스트는 언더라잉 금속이 에칭되는 것으로부터 보호하여 직립 피쳐 및 비아의 패턴을 남긴다. 현상되지 않은 포토-레지스트가 박피된 후, 폴리머 침습 유리 섬유와 같은 유전체가 직립 구리 피쳐 및/또는 비아 포스트 주위와 그 위에 라미네이트될 수 있다.
상술한 바와 같은 패턴 도금 또는 패널 도금법에 의해 생성된 비아층은 전형적으로 "비아 포스트"로 공지되어 있다. 피쳐층은 유사한 기술을 사용하여 제조될 수 있다.
고밀도 상호 접속부를 제조하기 위한 하나의 탄력적인 기술은 유전체 매트릭스에 금속 비아 또는 피쳐로 구성된 패널 도금 다층 구조 또는 패턴을 빌드업하는 것이다. 금속은 구리일 수 있고, 유전체는 섬유 강화 폴리머일 수 있다. 전형적으로, 예로써 폴리이미드와 같이 높은 유리 천이 온도(Tg)를 갖는 폴리머가 사용된다. 이러한 상호 접속부는 코어식 또는 코어리스식일 수 있고, 구성 요소를 적층하기 위한 공동을 포함할 수 있다. 이들은 홀수 또는 짝수의 층을 가질 수 있다. 아미텍-어드밴스드 멀티레이어 인터커넥트 테크놀로지 엘티디.(Amitec-Advanced Multilayer Interconnect Technologies Ltd.)에 허여된 이전 특허에는 허용 가능한 기술이 기재되어 있다. 예로써, 후르비츠(Hurwitz) 등에게 허여된 미국 특허 제7,682,972호(발명의 명칭 : 개선된 다층 코어리스 지지 구조체 및 그 제조 방법)에는 우수한 전자 지지 구조체의 구축에서의 전구체로서 사용하기 위한 유전체 내에 비아 어레이를 구비하는 독립 멤브레인의 제조 방법이 기재되어 있다. 이러한 방법은 희생 캐리어 상에 둘라싸여진 유전체에 도전성 비아의 멤브레인을 제조하는 단계와, 독립식 적층 어레이를 형성하도록 멤브레인을 희생 캐리어로부터 탈거하는 단계를 포함한다. 이러한 독립식 멤브레인을 베이스로 하는 전자 기판은 비아를 종결한 이후 적층된 어레이를 얇게 하고 평탄화함으로써 형성될 수 있다. 상기 특허의 내용은 본 명세서 전반에 걸쳐 참조한다.
후르비츠에게 허여된 미국 특허 제7,635,641호(발명의 명칭 : 집적 회로 지지체 구조체 및 그 제조 방법)에는, (A) 제1 베이스층을 선택하는 단계와, (B) 제1 베이스층 상에 제1 에칭액 저항 배리어층을 침착하는 단계와, (C) 교대식 도전층 및 절연층의 제1 절반 스택을 빌드업하는 단계로서, 상기 도전층은 절연층을 통해 비아에 접속되는 단계와, (D) 상기 제1 절반 스택 상에 제2 베이스층을 도포하는 단계와, (E) 제2 베이스층에 포토-레지스트의 보호막을 도포하는 단계와, (F) 제1 베이스층을 에칭하는 단계와, (G) 포토-레지스트의 보호막을 제거하는 단계와, (H) 제1 에칭액 저항 배리어층을 제거하는 단계와, (I) 교대식 도전층 및 절연층의 제2 절반 스택을 빌드업하는 단계로서, 상기 도전층은 절연층을 통해 비아에 접속되고 상기 제2 절반 스택은 제1 절반 스택에 사실상 대칭으로 놓여지는 단계와, (J) 교대식 도전층 및 절연층의 제2 절반 스택 상에 절연층을 도포하는 단계와, (K) 제2 베이스층을 제거하는 단계와, (L) 스택의 외부면 상의 비아의 단부를 노출시키고 종결부로서 적용함으로써 상기 기판을 종결 처리하는 단계를 포함하는 전자 기판 제조 방법이 기재되어 있다. 상기 특허의 내용은 본 명세서에서 참조한다.
다층 기판은 고밀도 접속이 가능하고 보다 복잡한 IC칩과 함께 사용된다. 이러한 것은 간단한 단일층 리드 프레임보다 비싸고, 많은 전자식 적용예에서 보다 경제적인 리드 프레임이 적합하다.
리드 프레임 기술에는 몇 가지 제한이 있다. 칩은 와이어 본딩에 의해 리드 프레임에 부착되고, 접속 와이어가 길수록 와이어 파손의 위험성이 커지므로 접속 해제가 발생하여 손상에 이르게 된다. 또한, 함께 패키징된 와이어들이 긴밀해질수록, 단락의 가능성이 커진다.
유전체 접근법에서의 비아 포스트는 다층 기판에 적절하지만, 일반적으로 단일층에 사용하기에 너무 약해, 휘어짐 및 절곡은 접촉을 약하게 하여, 신뢰할 수 없고 단락되게 한다는 점을 알 수 있다.
본 발명의 실시예에서는 이러한 문제점을 취급한다.
본 발명의 실시예는 신규한 칩 패키징 해결법을 제공하기 위한 것이다.
라우팅(routing)층 및 비아 포스트층을 갖는 인터포저(interposer)의 라우팅층에 접합된 적어도 하나의 칩을 구비한 전자칩 패키지로서, 비아 포스트층은 폴리머 수지에 유리 섬유를 갖는 유전체로 둘러싸여지고, 상기 칩 및 라우팅층은 칩 및 라우팅층을 둘러싸는 유전체의 제2층 내에 매립된다.
몇몇 실시예에서, 상기 전자칩 패키지는 라우팅층으로부터 비아 포스트층의 대향 측면에 금속 희생 베이스를 더 구비한다.
몇몇 실시예에서, 상기 비아 포스트층의 적어도 하나의 비아 포스트는 비원통 형상을 갖고, X-Y 평면에서 짧은 치수보다 적어도 3배인 X-Y 평면에서의 긴 치수를 갖는 것을 특징으로 한다.
몇몇 실시예에서, 상기 인터포저의 밑면은, 비아 포스트의 구리 단부가 유전체와 동일한 높이가 되도록 유전체로 둘러싸여진 비아 포스트의 구리 단부를 포함한다.
다른 실시예에서, 상기 인터포저의 밑면은, 비아 포스트의 구리 단부가 유전체에 대해 5 미크론까지 함입되도록 유전체로 둘러싸여진 비아 포스트의 구리 단부를 포함한다.
다른 실시예에서, 상기 전자칩 패키지는, 비아 포스트의 배리어 금속 단부가 유전체와 동일한 높이가 되도록 유전체로 둘러싸여진 배리어 금속을 갖는 비아 포스트의 단부를 인터포저 밑면이 포함하도록, 라우팅층으로부터 이격된 비아 포스트의 단부를 커버하는 배리어 금속층 및 구리 비아 포스트를 더 포함한다.
전형적으로, 배리어 금속층은 니켈, 금, 주석, 납, 팔라듐, 은 및 이들의 조합으로 구성된 그룹으로부터 선택된다.
몇몇 실시예에서, 상기 비아 배리어 금속층은 1 미크론 내지 10 미크론의 범위의 두께를 갖는다.
몇몇 실시예에서, 상기 적어도 하나의 칩은 범프 어레이에 의해 라우팅층에 접합된 플립-칩(flip-chip)으로서 구성된다.
몇몇 실시예에서, 상기 유전체의 제2층은 유리 섬유 강화 폴리머이다.
전형적으로, 상기 적어도 하나의 칩은 와이어 본드에 의해 라우팅층에 접합되고, 상기 유전체의 제2층은 몰딩 합성물이다.
선택적으로, 상기 비아 포스트를 둘러싸는 유전체의 제1층은 라우팅층을 둘러싸는 유전체의 제2층 및 제1 폴리머 수지를 포함하고, 상기 적어도 하나의 칩은 제2 폴리머 수지를 포함하고, 상기 제1 폴리머 수지는 제2 폴리머 수지와 상이하다.
선택적으로, 상기 비아 포스트를 둘러싸는 유전체의 제1층은 무기(inorganic) 필러이다.
선택적으로, 상기 비아 포스트를 둘러싸는 유전체의 제1층의 폴리머 수지는 폴리이미드, 에폭시, BT(비스메일이미드/트리아진), 폴리페닐렌 에테르(PPE), 폴리페닐렌 옥사이드(PPO) 및 이들의 혼합물로 구성된 그룹으로부터 선택된다.
본 발명의 제2 태양은,
(a) 희생 기판을 선택하는 단계와,
(b) 상기 희생 기판 상에 에칭액 저항 배리어층을 침착시키는 단계와,
(c) 비아 포스트층을 도금하는 단계와,
(d) 상기 비아 포스트층을 유전체와 라미네이트하는 단계와,
(e) 상기 유전체를 얇게 하여 평탄화하는 단계와,
(f) 상기 비아층 위로 라우팅 피쳐층을 도금하는 단계와,
(g) 적어도 하나의 칩을 부착하는 단계와,
(h) 상기 적어도 하나의 칩과 라우팅 피쳐를 제2 유전체로 캡슐화하는 단계와,
(i) 상기 희생 기판을 제거하는 단계와,
(j) 배리어층을 제거하는 단계를 포함하는 전자칩 패키지의 제조 방법에 관한 것이다.
몇몇 실시예에서, (g) 단계는 상기 적어도 하나의 칩을 라우팅 피쳐에 와이어 접합시키는 단계를 포함하고, (h) 단계는 몰딩 재료로 적어도 하나의 칩 및 라우팅 피쳐를 캡슐화하는 단계를 포함한다.
몇몇 실시예에서, (g) 단계는 상기 적어도 하나의 칩을 범프 어레이로 라우팅 피쳐에 플립 칩 접합시키는 단계를 포함한다.
선택적으로, 이러한 실시예에서, (h) 단계는 폴리머 프레-프레그 내에 유리 섬유로 캡슐화하는 단계를 포함한다.
몇몇 실시예에서, 상기 희생 기판은 박피가능 구리 기판, 릴리즈층(release layer) 및 초미세 구리 포일을 포함하고, 상기 희생 기판을 제거하는 (i) 단계는 박피가능 구리 기판을 박피하고 나머지 구리 포일을 에칭하는 단계를 포함한다.
몇몇 실시예에서, 상기 희생 기판은 구리 클래드 라미네이트를 포함하고, 상기 희생 기판을 제거하는 (i) 단계는 구리를 에칭하는 단계를 포함한다.
몇몇 실시예에서, 상기 방법은 스택의 외부면 상의 비아 단부를 노출시키도록 에칭액 저항 배리어층을 제거하고 상기 비아 단부를 종결부로 적용함으로써 기판을 종결시키는 (k) 단계를 더 포함한다.
몇몇 실시예에서, (b) 단계의 배리어층은 0.1 미크론 내지 10 미크론의 범위의 두께로 침착되고,
● 탄탈룸, 텅스텐, 티탄, 티탄-탄탈룸 합금, 티탄-텅스텐 합금, 니켈, 주석, 납 및 주석-납 합금의 리스트로부터 선택된 금속을 포함하고, 상기 침착 단계는 스퍼터링 단계를 포함하거나,
● 니켈, 주석, 납 및 주석/납 합금의 리스트로부터 선택된 금속을 포함하고, 상기 침착 단계는 전기 도금 및 무전해 도금의 리스트로부터 선택된 프로세스에 의해 수행된다.
몇몇 실시예에서, 상기 비아 포스트층을 도금하는 (c) 단계는,
● 포토-레지스트층을 배치하는 서브단계와,
● 상기 포토-레지스트층에 비아 패턴을 현상하는 서브단계와,
● 상기 패턴으로 구리를 도금하는 서브단계와,
● 상기 포토-레지스트를 박피하여 직립의 비아를 남기는 서브단계에 의해 비아 포스트층을 패턴 도금하는 단계를 포함한다.
몇몇 실시예에서, 비아 포스트층을 도금하는 (c) 단계는, 종결 재료를 침착시키는 단계와, 상기 종결 재료 상에 비아 포스트를 세우는 단계를 포함한다.
몇몇 실시예에서, 상기 종결 금속은 주석, 주석-납 합금, 금, 은 및 팔라듐으로 구성된 그룹의 적어도 하나를 포함한다.
몇몇 실시예에서, 비아 포스트층을 도금하는 (c) 단계는,
● 연속 구리층을 패널 도금하는 서브단계와,
● 상기 연속 구리층 위로 포토-레지스트층을 침착시키는 서브단계와,
● 상기 포토-레지스트층에 비아 패턴을 현상하는 서브단계와,
● 상기 패턴을 남기도록 나머지 구리를 에칭하는 서브단계와,
● 상기 현상된 포토-레지스트를 박피하여 직립의 비아를 남기는 서브단계에 의해 비아 포스트층을 패널 도금하는 단계를 포함한다.
몇몇 실시예에서, 상기 제1 유전체는 테프론(Teflon), 테프론의 파생물, 비스메일이미드 트리아진 수지, 에폭시 수지, 폴리이미드 수지, 폴리페닐렌 에테르(PPE), 폴리페닐렌 옥사이드(PPO) 및 이들의 혼합물로 구성된 그룹으로부터 선택된 폴리머 수지를 포함한다.
몇몇 실시예에서, 상기 제1 유전체는,
(a) 0.5 미크론과 30 미크론 사이의 평균 입자 크기를 갖고 15 %와 30 % 사이의 중량 당 미립자를 갖는 무기 미립자 필러와,
(b) 크로스-파일드(cross-filed) 배열, 직포 매트 및 임의적으로 배향된 초퍼 섬유(chopped fiber)의 리스트로부터 선택된 배열로 배치된 유기 섬유 및 유리 섬유의 리스트로부터 선택된 섬유, 중 적어도 하나를 더 포함한다.
몇몇 실시예에서, 유전체로 비아 포스트층을 라미네이트하는 (d) 단계는, 폴리이미드, 에폭시 또는 BT(비스메일이미드/트리아진), 폴리페닐렌 에테르(PPE), 폴리페닐렌 옥사이드(PPO) 또는 이들의 혼합물로 구성된 그룹으로부터 선택된 매트릭스의 유리 섬유를 포함하는 프레-프레그를 도포하고, 상기 비아 위로 프레-프레그를 고온 가압 라미네이트함으로써 경화시키는 단계를 포함한다.
몇몇 실시예에서, 상기 제2 유전체는 테프론, 테프론의 파생물, 비스메일이미드 트리아진 수지, 에폭시 수지, 폴리이미드 수지, 폴리페닐린 에테르(PPE), 폴리페닐린 옥사이드(PPO) 및 이들의 혼합물로 구성된 그룹으로부터 선택된 폴리머 수지를 포함한다.
몇몇 실시예에서, 상기 제2유전체는,
(a) 0.5 미크론과 30 미크론 사이의 평균 입자 크기를 갖고, 15%와 30% 사이의 중량 당 미립자를 갖는 무기 미립자 필러와,
(b) 크로스-파일드 배열, 직포 매트 및 임의적으로 배향된 초퍼 섬유의 리스트로부터 선택된 배열로 배치된 유기 섬유 및 유리 섬유의 리스트로부터 선택된 섬유, 중 적어도 하나를 더 포함한다.
몇몇 실시예에서, 유전체로 비아 포스트층을 라미네이트하는 (h) 단계는, 폴리이미드, 에폭시 또는 BT(비스메일이미드/트리아진), 폴리페닐렌 에테르(PPE), 폴리페닐렌 옥사이드(PPO) 또는 이들의 혼합물로부터 선택된 매트릭스의 유리 섬유를 포함하는 프레-프레그를 도포하고, 상기 칩 및 라우팅층 위로 프레-프레그를 고온 가압 라미네이트함으로써 경화시키는 단계를 포함한다.
몇몇 실시예에서, 유전체를 얇게 하여 평탄화하는 (e) 단계는, 건식 에칭, 기계식 그라인딩, 화학 기계식 연마(CMP), 이들의 조합 및 2개의 스테이지 프로세스로부터 선택된 프로세스를 포함한다.
몇몇 실시예에서, 상기 비아층 위로 라우팅 피쳐층을 도금하는 (f) 단계는,
(i) 상기 유전체층 위로 초퍼를 패널 도금하고, 그 위에 포토-레지스트층을 배치하고, 라우팅 피쳐의 포지티브 패턴을 현상하고, 과잉의 구리를 선택적으로 에칭하여 라우팅 피쳐를 남기고, 포토-레지스트를 박피하는 단계, 또는
(ii) 포토-레지스트층을 배치하고, 트렌치 패턴을 현상하고, 상기 트렌치 내에 라우팅 피쳐를 패턴 도금하고, 상기 포토-레지스트를 박피하는 단계, 중 어느 하나를 포함한다.
몇몇 실시예에서, 상기 (f) 단계는 얇아진 유전체 위에 부착성 금속층을 침착시키는 예비 단계를 더 포함한다.
몇몇 실시예에서, 상기 부착성 금속층은 티탄, 크롬, 텅스텐, 니켈-크롬 합금 및 티탄-텅스텐 합금으로 구성된 그룹으로부터 선택된다.
몇몇 실시예에서, 상기 적어도 하나의 칩을 부착하는 (g) 단계는 땜납을 도포하는 단계를 포함한다.
몇몇 실시예에서, 상기 라우팅 피쳐에 적어도 하나의 칩에 부착하는 (g) 단계는 상기 칩으로부터 라우팅 피쳐까지 금, 알루미늄 또는 구리 와이어를 연장시키는 단계를 포함한다.
몇몇 실시예에서, 상기 희생 기판을 제거하는 (i) 단계는 구리를 에칭하는 단계를 포함한다.
몇몇 실시예에서, 상기 희생 기판을 제거하는 (i) 단계는 제1 구리층을 박피하고 나머지 구리를 에칭하는 단계를 포함한다.
몇몇 실시예에서, 상기 희생 기판을 에칭하는 (i) 단계는 습식 에칭 프로세스를 사용하고, (b) 단계에서 제조된 에칭액 저항 배리어층은 에칭 정지부로써 작용한다.
몇몇 실시예에서, (b) 단계에서 제조된 배리어층은 탄탈룸을 포함하고, 희생 기판을 에칭하는 (i) 단계를 위한 에칭 프로세스는 상승 온도에서 수산화 암모늄의 용액에 희생 기판을 노출시키는 단계를 포함한다.
몇몇 실시예에서, (b) 단계에서 제조된 에칭액 저항 배리어층은 탄탈룸, 티탄 및 텅스텐, 및 티탄-텅스텐 합금으로 구성된 그룹으로부터 선택되고, 에칭액 저항 배리어층을 제거하는 (j) 단계는 CF4 및 아르곤의 혼합물을 사용하여 플라즈마 에칭하는 단계를 포함하고, 상기 혼합물은 전형적으로 1:1의 비로 아르곤에 대한 CF4를 갖는다.
몇몇 실시예에서, (b) 단계에서 제조된 에칭액 저항 배리어층은 탄탈룸, 티탄, 텅스텐 및 티탄-텅스텐 합금으로 구성된 그룹으로부터 선택되고, 에칭액 저항 배리어층을 제거하는 (j) 단계는 CF4 및 산소의 혼합물을 사용하여 플라즈마 에칭하는 단계를 포함한다.
몇몇 실시예에서, 상기 방법은 니켈, 금, 주석, 납, 은, 팔라듐 및 이들의 합금 및 유기 안티-타니쉬(anti-tarnish) 마무리재로 구성된 그룹으로부터 선택된 비아의 노출 단부에 최종 코팅을 도포하는 단계를 더 포함한다.
미크론 또는 ㎛의 용어는 마이크로미터, 또는 10-6 m를 언급한다.
본 발명을 보다 잘 이해하기 위해 그리고 어떻게 효과적으로 진행되는 지를 도시하기 위해, 첨부도면에 순수 예시를 목적으로 도면부호를 도시한다.
이제, 상세하게 도면을 참고하여, 도시된 상세한 점은 본 발명의 양호한 실시예의 예시적 설명을 목적으로 하는 일예이며, 본 발명의 원리 및 개념의 설명이 가장 유용하게 신속하게 이해될 수 있도록 제공되는 것이다. 이와 관련하여, 본 발명의 기본적 이해를 위해 필요한 것 이상으로 상세하게 본 발명의 구조적 상세함을 도시하지 않았으며, 발명의 설명은 이 기술 분야의 숙련자에게는 본 발명의 몇몇 형태가 실제로 어떻게 구현될 수 있는지 알 수 있게 작성된 도면을 참조하여 이루어진다.
도 1은 본 발명의 제1 실시예에 따른 전자칩 패키지의 간단화된 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 전자칩 패키지의 간단화된 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 전자칩 패키지의 간단화된 단면도이다.
도 4는 랜드 그리드 어레이(LGA) 도는 볼 그리드 어레이(BGA)에 의해 기판에 칩의 결합을 허용하는 인터포저를 도시하는, 제 4 실시예에 따른 전자칩 패키지의 간단화된 단면도이다.
도 5는 본 명세서에 기재된 전자칩 패키지가 어떻게 제조되는 지를 도시한 플로우챠트이다.
많은 도면에서 유사한 요소에 대해서는 유사한 도면 부호와 표시로 나타낸다.
상술한 설명에서는, 특히 유리 섬유가 보강된, 폴리이미드 또는 에폭시 또는 BT(비스메일이미드/트리아진), 폴리페닐렌 에테르(PPE), 폴리페닐렌 옥사이드(PPO) 또는 이들의 혼합물과 같은 폴리머 매트릭스의 구리 비아 포스트와 같은 유전체 매트릭스의 금속 비아로 구성된 지지 구조체에 대해 고려하였다.
도 1에서는, 초박형 전자칩 패키지의 단면을 개략적으로 도시하였다. 초박형 칩 패키지(100)는 유리 섬유가 보강된 폴리머 매트릭스로 둘러싸여진 유전체(116) 내의 구리 비아 포스트(112)에 구리 라우팅 피쳐(114)에 의해 결합된 하나 이상의 칩(110)을 포함한다.
칩(110)은 전형적으로 금 와이어인 와이어 본드(118)로 라우팅 피쳐(114)층에 와이어 접합될 수 있고, 초박형 칩 패키지(100)는 칩(110), 라우팅 피쳐(114) 및 와이어 본드(118)를 캡슐화하는 몰딩 재료(120)를 더 포함한다.
초박형 칩 패키지(100)는 전형적으로 구리 또는 구리 합금인 희생 기판(122) 상에 제조되고, 칩(112)이 인터포저(120) 즉 라우팅층(114) 및 비아(112)에 접합되고 몰딩 재료(120)로 캡슐화되면, 희생 기판(122)은 제거될 수 있다.
이러한 유일한 구성에 의해, 칩(110) 및 몰딩 재료(120)는 벌크를 제공하고 이로써 비아(112)의 단일층을 구비하는 매우 얇은 인터포저(124)에 강성을 제공하여, 매우 얇은 칩 패키지를 달성할 수 있다. 사실, 칩 스케일 패키징(CSP)가 달성가능하다. 이러한 패키지는 스몰-아웃라인 집적 회로(SOIC), 쿼드-플랫 노-리드(QFN) 및 2층 칩 스케일 패키지(2L CSP)에 대한 비용면에서 효과적이고 고성능인 대체물이다.
도시한 바와 같이, 칩(110)은 연마되고 얇아진 비아층에 부착된다. 제안한 구성은 다층 기판보다 얇지만 매우 고밀도로 많은 수의 상호 접속에 대해서는 적절하지 않다. 그럼에도 불구하고, 전형적인 리드 프레임 패키지와 달리, 라우팅층(114)을 사용함으로써, 짧은 와이어 본드(118)를 제공할 수 있고, 부러지는 경향을 갖는 장형 와이어 접합을 피할 수 있다. 또한, 와이어 본딩은 일반적으로 금 와이어로 달성되고 라우팅층은 구리로 달성된다. 따라서, 실제 인터포저(124)가 전형적으로 종래의 리드 프레임보다 비싸지만, 이러한 초박형 칩 패키지(100)는 칩(110) 당 전체 패키징 비용을 고려할 때 비용면에서 효과적일 수 있다. 또한, 2개 이상의 칩(110)은 공통 인터포저(124) 상에 나란히 장착될 수 있음을 알 수 있다.
도 2의 구성에서, 희생 기판(222)은 상업적으로 입수가능한 박피가능 구리 기판, 릴리즈층 및 초미세 구리 포일을 포함한다. 이러한 포일을 후루카와(Furukawa)사에 F-DP 및 H-DP로 상업적으로 제공하고 있다.(후루카와 리뷰 38, 2010 참고; 상세한 것은 http://www.furukawa.co.jp/review/fr038/fr38_06.pdf 참고)
이러한 필름의 사용은 기판(222)의 대부분을 박피하게 하여, 비아 포스트(112)의 단부에서 에칭 배리어층(126)을 노출시키도록 전형적으로는 2 내지 5 미크론의 구리(222)의 비교적 얇은층을 에칭하는 것만 필요하게 한다. 이러한 점은 종래의 칩 패키징 플랜트에서 달성될 수 있다. 이와 달리, 기판 제조 플랜트는 인터포저(124)에 칩(110)을 부착하고 관심의 수직 집적부(integration)를 캡슐화한다.
다른 후보 기판(candidate substrate)은 인쇄 회로 기판 제조에 널리 사용되는 것과 같은 구리 클래드 라미네이트(CCL)이다.
비아 포스트의 단부를 손상시키지 않으면서 구리 기판이 에칭되도록, 몇몇 실시예에서는, 일반적으로 구리인 비아 포스트의 침착은 스퍼터링에 의해 침착된 탄탈룸, 텅스텐, 티탄, 티탄-탄탈룸 합금, 티탄-텅스텐 합금, 니켈, 주석, 납 또는 주석-납 합금, 또는 전기 도금 및 무전해 도금에 의해 침착된 니켈, 주석, 납 또는 주석-납 합금과 같은 에칭 저항성 재료의 배리어층(126)의 침착으로 개시한다. 이러한 에칭 저항 배리어층 없이, 우선 전형적으로 3 내지 5 미크론인 수 미크론의 비아 포스트 자체가 에칭되어 비아 포스트의 단부에는 유전체에 대해 함입된다. 칩 패키지가 인쇄 회로 기판(PCB)에 부착될 때, 함입된 비아 포스트가 전자 접속부를 제공하기 위해 보다 많은 땜납 또는 다른 접속 재료를 필요로 하더라도, 배리어층의 첨가는 단가를 증가시키므로 때로는 제거된다.
본 발명의 구성은, 2층 칩 스케일 패키지(CSP)보다 얇아지도록 우수한 열성능을 갖고 낮은 단가를 갖고, 마이크로 리드 프레임보다 우수한 전기적 성능을 갖고 전체적으로 낮은 비용을 갖는 것으로 예견된다.
도 3에서, 필요한 부분만 약간만 수정하여 다양한 지지 구조체(300)를 도시하며, 칩(310)은 플립 칩 구성으로 장착되어 볼 그리드 어레이(318)에 의해 인터포저(124)의 라우팅 피쳐(314)에 접속된다. 이러한 다양한 지지 구조체에서, 하나 이상의 칩(10)은 몰딩 재료(120) 대신 폴리머 프레-프레그(320)의 유리 섬유를 사용하여 캡슐화될 수 있다.
도 4에서, 팬-인(fan-in) 배열ㅌ로 기판에 칩(110) 또는 멀티칩 어레이를 결합시키는 데에는 랜드 그리드 어레이(LGA) 또는 볼 그리드 어레이(BGA)가 사용될 수 있다. 구리 비아(412)는 장방형 그리드로 동일한 간격을 갖고, 단면이 도시되었으므로, 일렬은 등간격의 비아 포스트(412)의 라인으로서 도시된다. 라우팅층(414)은 구리 와이어(418)가 걸쳐지는 거리를 짧게 하여 칩(110) 아래에 위치된 비아 포스트(412)가 사용될 수 있게 한다. 이러한 방식으로, 칩은 랜드 그리드 어레이에 결합된 인터포저(424)에 와이어 접합될 수 있다.(또는 범프 어레이를 사용하여 플립 칩이 결합될 수 있다.)
도 1 내지 도 3에서, 도면을 간단화를 유지하기 위해 땜납 마스크는 도시하지 않는다. 그러나, 땜납 마스크가 라우팅층의 단부를 절연시키는 데 사용될 수 있다는 점을 알아야 한다.
도 5에서, 전자칩 패키지의 제조 방법은 이하의 단계, 희생 기판(122)을 선택하는 단계를 포함한다 - 단계 (a). 기판(122)은 전형적으로 구리 또는 구리 합금이며, 이하 설명한 간단한 구리판 또는 상업적으로 입수가능한 박피가능 구리 기판(222)일 수 있다.
이후, 에칭액 저항 배리어층(126)은 의 희생 기판 상에 침착된다 - 단계 (b). 전형적으로, 에칭액 저항 배리어층은 0.1 미크론 내지 10 미크론의 범위의 두께로 침착되고, 스퍼터링에 의해 침착된 탄탈룸, 텅스텐, 티탄, 티탄-탄탈룸 합금, 티탄-텅스텐 합금, 니켈, 주석, 납 또는 주석-납 합금을 포함할 수 있거나 또는 전기 도금 및 무전해 도금에 의해 침착된 니켈, 주석, 납 또는 주석-납 합금일 포함할 수 있다.
이후, 비아 포스트층(112)은 배리어층(126) 위로 도금된다 - 단계 (c).
하나의 변형 제조 루트에서, 비아 포스트층을 도금하는 (c) 단계는,
(i) 포토-레지스트층을 배치하는 서브단계와,
(ii) 상기 포토-레지스트층에 비아 패턴(112)을 현상하는 서브단계와,
(iii) 상기 패턴으로 구리 비아(112)를 도금하는 서브단계와,
(iv) 상기 포토-레지스트를 박피하여 비아 포스트(112)를 직립 상태로 남기는 서브단계에 의해 비아 포스트층을 패턴 도금하는 단계를 포함한다.
선택적으로, 비아 포스트층(112)을 도금하는 (c) 단계는, 니켈, 금, 주석, 납, 주석-납 합금, 은, 팔라듐 및 이들의 합금과 같은 종결 재료(128)를 패턴으로 침착시키는 단계와, 구리를 전기 도금함으로써 종결 재료에 구리의 비아 포스트를 세우는 단계를 포함한다.
다른 변형 제조 루트에서, 비아 포스트층을 도금하는 (c) 단계는,
● 연속 구리층을 패널 도금하는 서브단계와,
● 상기 연속 구리층 위로 포토-레지스트층을 침착시키는 서브단계와,
● 상기 포토-레지스트층에 비아 패턴을 현상하는 서브단계와,
● 직립의 비아 포스트(112)를 남기도록 나머지 구리를 에칭하는 서브단계와,
● 상기 현상된 포토-레지스트를 박피하여 비아 포스트(112)가 직립 상태로 남게 하는 서브단계에 의해 비아 포스트층을 패널 도금하는 단계를 포함한다.
비아가 사실상 원통형이고 모든 비아가 동일한 것을 특징으로 하는 비아 생성용 드릴 앤 필 기술과 달리 도금법을 사용하는 본 기술의 제조 루트에서, 비아 포스트는 포토 레지스트 패턴으로 도금되거나 또는 주위 재료는 패널 도금층으로부터 에칭되어 비아 포스트가 남겨지고, 제조에 있어 큰 융통성이 있고 몇몇 또는 모든 비아 포스트 자체가 평면에 라우팅을 구비한다는 점을 알아야 한다. 이러한 비아 포스트는 유사하게 벗겨질 수 있고, 다른 평면(in-plane) 치수보다 대략 3배 이상 현저하게 큰 하나의 평면 치수를 가질 수 있다.
비아 포스트층(112)은 이제 유전체 재료(116)와 함께 라미네이트된다 - 단계 (d). 유전체(116)는 테프론, 테프론의 파생물, 비스메일이미드 트리아진 수지, 에폭시 수지, 폴리이미드 수지, 폴리페닐렌 에테르(PPE), 폴리페닐렌 옥사이드(PPO) 및 이들의 혼합물 및 조합으로 구성될 수 있다.
전형적으로, 유전체(116)는,
(a) 0.5 미크론과 30 미크론 사이의 평균 입자 크기를 갖고 중량 당 15 %와 30 % 사이의 미립자를 갖는 무기 미립자 필러와,
(b) 크로스-파일드 배열, 직포 매트 및 임의적으로 배향된 초퍼 섬유의 리스트로부터 선택된 배열로 배치된 유기 섬유 및 유리 섬유의 리스트로부터 선택된 섬유, 중 적어도 하나를 더 포함한다.
몇몇 실시예에서, 유전체(116)와 함께 비아 포스트층(112)을 라미네이트하는 (d) 단계는 폴리이미드, 에폭시 또는 BT(비스메일이미드/트리아진), 폴리페닐렌 에테르(PPE), 폴리에틸렌 옥사이드(PPO) 또는 이들의 혼합물을 포함하는 그룹으로부터 선택된 매트릭스의 유리 섬유를 포함하는 프레-프레그를 도포하고, 상기 프레-프레그를 고온 가압 라미네이트함으로써 경화시키는 단계를 포함한다.
비아 포스트 위로 프레프레그를 라미네이트함으로써, 기판은 강성이고 휘어짐에 저항성을 가질 수 있다. 선택된 폴리머는 구리 포스트에 양호한 부착성을 갖는다.
이제, 유전체(116)층은 비아 포스트(112)의 단부를 노출시키도록 얇아지고 평탄화된다 - 단계 (e). 다양한 처리 루트에서, 유전체층을 얇게 하여 평탄화시키는 단계는 건식 에칭, 기계식 그라인딩, 화학 기계식 연마(CMP) 및 이들의 조합과 2개 스테이지 프로세스에 의해 달성된다.
라우팅 피쳐(114)는 비아 포스트층(112) 위로 층식으로 도금된다 - 단계 (f).
비아 포스트(112) 위로 라우팅 피쳐(114)층을 도금하는 단계는,
(i) 상기 유전체층 위로 초퍼를 패널 도금하고, 그 위에 포토-레지스트층을 배치하고, 라우팅 피쳐의 포지티브 패턴을 현상하고, 과잉의 구리를 선택적으로 에칭하여 라우팅 피쳐(114)를 남기고, 포토-레지스트를 박피하는 단계, 또는
(ii) 포토-레지스트층을 배치하고, 트렌치 패턴을 현상하고, 상기 트렌치 내에 라우팅 피쳐(112)를 패턴 도금하고, 상기 포토-레지스트를 박피하는 단계, 중 어느 하나를 포함할 수 있다.
언더라잉 유전체(116)에의 라우팅 피쳐의 부착에 조력하도록, 티탄, 크롬 또는 니켈/크롬 합금과 같은 부착성 금속층이 우선 얇아진 유전체에 침착될 수 있고 전형적으로 0.04 미크론 내지 0.1 미크론 범위의 두께를 가질 수 있다. 우선 시드층을 침착함으로써, 전형적으로는 스퍼터링 또는 무전해 도금에 의해 구리가 그 위에 침착된 뒤, 구리층은 전기 도금에 의해 그 위에 빌드업된다.
이제 칩(110)은 유전체(116)층에 부착된다 - 단계 (g). 몇몇 실시예에서, 유전체(116)층에의 칩(110)의 부착 단계 (g)는 땜납을 도포하는 단계를 포함한다. 이것은 간단한 기계적 접합에 사용될 수 있거나, 또는 도 3을 참조할 때, (종래의 리드 프레임을 사용하여 이루어질 수 없는) 볼 그리드 어레이(318)로 칩(110)을 기판에 전기 접속시키기 위한 플립 칩 구성으로 사용될 수 있다.
볼 그리드 어레이(318)를 사용하는 플립 칩 셋업에 의해, 칩(110) 및 라우팅층(312)은 전형적인 몰딩 합성물을 사용하는 대신 프레-프레그(320)와 함께 라미네이트될 수 있다. 이것은 얇고 강성의 제품을 제공한다.
도 1 및 도 2에 도시된 바와 같이, 다른 실시예에서 칩(110)은 금(또는 통상적이지는 않지만 알루미늄 또는 구리)을 칩(10)으로부터 라우팅 피쳐(114)까지 연장시킴으로써 칩(10)을 라우팅 피쳐(114)에 와이어 접합시킴으로써 인터포저(124)에 결합된다.
라우팅 피쳐로 인해, 와이어(118)의 길이는 종래의 리드 프레임 배치에 요구되어졌던 것 보다 덜 요구될 수 있다. 이것은 칩 패키지의 신뢰성을 현저하게 증가시키고, 금 와이어가 덜 요구되기 때문에 전체 비용을 저감시킬 수 있다.
이제, 칩(110), 라우팅 피쳐(114) 및 와이어 본드(118)는 몰딩 합성물(120)으로 캡슐화된다 - 단계 (h). 볼 그리드 어레이(도 3에서 318)가 플립-칩(310)을 인터포저(324)에 결합시키는 데 사용되면, 섬유 매트릭스 프레-프레그(320)와 같은 보강 섬유를 갖는 유전체가 사용될 수 있다. 이것은 몰딩 재료(120)보다 우수한 강성의 특성을 갖지만, 유리 섬유가 금 와이어 본드(118)를 파손시키기 때문에 와이어 본딩과 함께 사용될 수 없다.
구조체(100, 300)의 강성을 위해 칩(110) 및 몰딩 합성물[120; 섬유 강과 유전체(320)]을 사용함으로써, 희생 기판(112)이 제거될 수 있다 - 단계 (i). 이러한 희생 기판(112)이 제거되기 전에 칩(110) 및 몰딩 재료(120)를 도포하는 처리 루트는 패키징 어셈블러에게 마무리되지 않은 기판을 공급하거나 또는 기판 어셈블러가 칩(110)을 부가할 필요가 있기 때문에 꽤 혁신적인 것이다. 볼 그리드 어레이가 채용되는 경우, 몰딩 재료(120) 대신 유전체 프레프레그(320)를 사용함으로써 보다 혁신적인 진전을 부가한다.
몇몇 실시예에서, 희생 기판을 제거하는 (i) 단계는 박피가능 구리 기판(222)을 박피하고 잔여 구리 포일을 에칭하는 단계를 포함한다.
몇몇 실시예에서, 희생 기판(112/222)을 에칭하는 (i) 단계는 습식 에칭 프로세스를 사용하고, (b) 단계에서 제조된 에칭액 저항 배리어층은 에칭 정지부로써 작용한다.
하나의 제조 루트에서, (b) 단계에서 제조된 배리어층(126)은 탄탈룸을 포함하고, 희생 기판을 에칭하는 (i) 단계를 위한 에칭 프로세스는 상승 온도에서 수산화 암모늄의 용액에 희생 기판을 노출시키는 단계를 포함한다.
이후, 배리어층도 적절한 에칭액으로 제거될 수 있다 - 단계(j).
하나의 제조 루트에서, (b) 단계에서 제조된 배리어층(126)은 탄탈룸, 티탄 및 텅스텐으로 구성된 그룹으로부터 선택되고, 에칭액 저항 배리어층을 제거하는 (k) 단계는 CF4 및 아르곤의 혼합물을 사용하는 플라즈마 에칭 단계를 포함하고, ㅅ상기 혼합물은 전형적으로 1:1과 3:1 사이의 비의 아르곤에 대한 CF4를 갖는다. 다른 예에서, 배리어층을 에칭하는 방법은 93:7의 비의 CF4:O2 혼합물을 사용하는 플라즈마 에칭에 의한 것이다.
희생 기판(112, 222)이 제거되면, 에칭액 저항 배리어층(126)이 종결부로 적용되는 데 적절하지 않은 경우, 선택적으로 상기 방법은 비아 포스트(122)의 단부를 노출시키기 위해 에칭액 저항 배리어층(126)을 제거하고 - 단계 (j), 비아 단부에 종결부(128)로 적용하는 - 단계 (k)를 더 포함한다.
에칭액 저항 배리어층(126)이 패턴 도금에 의해 구리 비아를 도포하기 전에 패턴되는 경우, 종결 목적에 사용될 수 있다. 그러나, 일반적으로, 상기 방법은 니켈, 금, 주석, 납, 은, 팔라듐 및 이들의 혼합물 및 결합물과 안티-타니쉬(anti-tarnish) 마감재로 구성된 그룹으로부터 선택된 비아(112)의 노출 단부에 최종 코팅을 도포하는 단계 (l)를 더 포함한다.
함께 취급되는 단일 비아 및 라우팅층(124)으로 구성된 인터포저는 전형적으로 25 내지 40 미크론 두께이며, 자체적으로 지지할 수는 없다. 그러나, 20 미크론 또는 두꺼운 구리판과 같은 희생 기판(112, 222) 상에 제조될 수 있다. 전형적으로, 인터포저는 완전한 마감 형태의 칩 패키징 설비에 제공된다. 인터포저가 기판 상의 칩 패키지에 제공되거나 또는 기판 제조자가 칩(10)을 인터포저(124, 324)에 부착한다는 본 발명의 특징은 제조 프로세스를 수직으로 집적화하고 간단화할 수 있다.
상술한 바와 같이, 칩 패키지(100, 300)는 단일 다이 또는 칩(10)을 포함하지만, 2개의 다이가 함께 패키지될 수 있다는 점을 알아야 한다. 예로써, 메모리칩 및 컨트롤러는, 볼 그리드 어레이(318)를 통해 또는 와이어 본드(118)를 통해 라우팅층(312)에 전기 접속된 비아층 및 라우팅층, 또는 플립 칩 기술로 결합된 하나의 칩(110)과 와이어 본딩으로 결합된 다른 칩을 포함하는 인터포저 상에 나란히 위치된 뒤, 기판(124)의 칩(110) 및 라우팅층(312)은 몰딩 합성물로 캡슐화되거나 또는 2개의 칩이 볼 그리드 어레이(318)에 의해 인터포저(324)에 결합된 플립 칩인 경우, 그 위에 프레-프레그(320)를 라미네이트함으로써 캡슐화될 수 있다.
본 명세서에 기재한 새로운 패키징 기술은 무전해 니켈/무전해 팔라듐/침지식 금(ENEPIG) 종결 기술과 양립할 수 있다.
이 기술 분야의 숙련자는 상기 특별히 도시하고 설명한 것으로 본 발명이 제한되는 것은 아니라는 점을 알아야 한다. 본 발명의 범위는 첨부된 청구범위로 한정되며, 상술한 다양한 특징의 조합 및 서브 조합과 수정 및 변경예도 포함할 수 있다는 점은 이 기술 분야의 숙련자가 상기 설명을 읽을 때 알 수 있다.
청구범위에서, 단어 "포함하다"와, "포함하다", "포함하는" 등과 같은 변형예는 나열된 구성요소가 포함되지만 다른 구성요소를 배재하는 것은 아니라는 점을 나타낸다.

Claims (45)

  1. 라우팅층 및 비아 포스트층을 갖는 인터포저의 라우팅층에 접합된 적어도 하나의 칩을 구비하는 전자칩 패키지이며, 상기 비아 포스트층은 폴리머 수지에 유리 섬유를 갖는 유전체로 둘러싸여지고, 상기 칩 및 라우팅층은 상기 칩 및 라우팅층을 캡슐화하는 유전체의 제2층 내에 매립되는, 전자칩 패키지.
  2. 제1항에 있어서, 상기 라우팅층으로부터 비아 포스트층의 대향 측면에 금속 희생 베이스를 더 구비하는, 전자칩 패키지.
  3. 제1항에 있어서, 상기 비아 포스트층의 적어도 하나의 비아 포스트는, X-Y 평면에서 긴 치수가 X-Y 평면에서 짧은 치수보다 적어도 3배 긴 특징의 비원통 형상을 갖는, 전자칩 패키지.
  4. 제1항에 있어서, 상기 인터포저의 밑면은, 상기 비아 포스트의 구리 단부가 유전체와 동일한 높이가 되도록 유전체로 둘러싸여진 비아 포스트의 구리 단부를 포함하는, 전자칩 패키지.
  5. 제1항에 있어서, 상기 인터포저의 밑면은, 상기 비아 포스트의 구리 단부가 유전체에 대해 5 미크론까지 함입되도록 유전체로 둘러싸여진 비아 포스트의 구리 단부를 포함하는, 전자칩 패키지.
  6. 제1항에 있어서, 상기 비아 포스트의 배리어 금속 단부가 유전체와 동일한 높이가 되도록 유전체로 둘러싸여진 배리어 금속을 갖는 비아 포스트의 단부를 상기 인터포저 밑면이 포함하도록, 상기 비아층은 라우팅층으로부터 이격된 단부를 커버하는 배리어 금속층 및 구리 비아를 포함하는, 전자칩 패키지.
  7. 제6항에 있어서, 상기 비아 배리어 금속층은 니켈, 금, 주석, 납, 팔라듐, 은 및 이들의 조합으로 구성된 그룹으로부터 선택되는, 전자칩 패키지.
  8. 제7항에 있어서, 상기 비아 배리어 금속층은 1 미크론 내지 10 미크론의 범위의 두께를 갖는, 전자칩 패키지.
  9. 제1항에 있어서, 상기 적어도 하나의 칩은 범프 어레이에 의해 상기 라우팅층에 접합된 플립-칩으로서 구성된, 전자칩 패키지.
  10. 제9항에 있어서, 상기 유전체의 제2층은 유리 섬유 강화 폴리머인, 전자칩 패키지.
  11. 제9항에 있어서, 상기 적어도 하나의 칩은 와이어 본드에 의해 상기 라우팅층에 접합되고, 상기 유전체의 제2층은 몰딩 합성물인, 전자칩 패키지.
  12. 제1항에 있어서, 상기 비아 포스트를 둘러싸는 유전체의 제1층은 상기 라우팅층을 둘러싸는 유전체의 제2층 및 제1 폴리머 수지를 포함하고, 상기 적어도 하나의 칩은 제2 폴리머 수지를 포함하고, 상기 제1 폴리머 수지는 제2 폴리머 수지와 상이한, 전자칩 패키지.
  13. 제1항에 있어서, 상기 비아 포스트를 둘러싸는 유전체의 제1층은 무기 필러인, 전자칩 패키지.
  14. 제1항에 있어서, 상기 비아 포스트를 둘러싸는 유전체의 제1층의 폴리머 수지는 폴리이미드, 에폭시, BT(비스메일이미드/트리아진), 폴리페닐렌 에테르(PPE), 폴리페닐렌 옥사이드(PPO) 및 이들의 혼합물로 구성된 그룹으로부터 선택되는, 전자칩 패키지.
  15. (a) 희생 기판을 선택하는 단계와,
    (b) 상기 희생 기판 상에 에칭액 저항 배리어층을 침착시키는 단계와,
    (c) 비아 포스트층을 도금하는 단계와,
    (d) 상기 비아 포스트층을 유전체와 라미네이트하는 단계와,
    (e) 상기 유전체를 얇게 하여 평탄화하는 단계와,
    (f) 상기 비아층 위로 라우팅 피쳐층을 도금하는 단계와,
    (g) 적어도 하나의 칩을 부착하는 단계와,
    (h) 상기 적어도 하나의 칩과 라우팅 피쳐를 제2 유전체로 캡슐화하는 단계와,
    (i) 상기 희생 기판을 제거하는 단계와,
    (j) 배리어층을 제거하는 단계를 포함하는, 전자칩 패키지의 제조 방법.
  16. 제15항에 있어서, (g) 단계는 상기 적어도 하나의 칩을 라우팅 피쳐에 와이어 접합시키는 단계를 포함하고, (h) 단계는 몰딩 재료로 캡슐화하는 단계를 포함하는, 전자칩 패키지의 제조 방법.
  17. 제15항에 있어서, (g) 단계는 상기 적어도 하나의 칩을 범프 어레이로 라우팅 피쳐에 플립 칩 접합시키는 단계를 포함하는, 전자칩 패키지의 제조 방법.
  18. 제17항에 있어서, (h) 단계는 폴리머 프레-프레그 내에 유리 섬유로 캡슐화하는 단계를 포함하는, 전자칩 패키지의 제조 방법.
  19. 제15항에 있어서, 상기 희생 기판은 박피가능 구리 기판, 릴리즈층 및 초미세 구리 포일을 포함하고, 상기 희생 기판을 제거하는 (i) 단계는 박피가능 구리 기판을 박피하고 나머지 구리 포일을 에칭하는 단계를 포함하는, 전자칩 패키지의 제조 방법.
  20. 제15항에 있어서, 스택의 외부면 상의 비아 단부를 노출시키도록 에칭액 저항 배리어층을 제거하고 상기 비아 단부에 종결 처리를 적용함으로써 기판을 종결시키는 (k) 단계를 더 포함하는, 전자칩 패키지의 제조 방법.
  21. 제15항에 있어서, (b) 단계의 배리어층은 0.1 미크론 내지 수십 미크론의 범위의 두께로 침착되고,
    탄탈룸, 텅스텐, 티탄, 티탄-탄탈룸 합금, 티탄-텅스텐 합금, 니켈, 주석, 납 및 주석-납 합금의 리스트로부터 선택된 금속을 포함하고, 상기 침착 단계는 스퍼터링 단계를 포함하거나,
    니켈, 주석, 납 및 주석-납 합금의 리스트로부터 선택된 금속을 포함하고, 상기 침착 단계는 전기 도금 및 무전해 도금의 리스트로부터 선택된 공정에 의해 수행되는, 전자칩 패키지의 제조 방법.
  22. 제21항에 있어서, 상기 비아 포스트층을 도금하는 (c) 단계는,
    포토-레지스트층을 배치하는 서브단계와,
    상기 포토-레지스트층에 비아 패턴을 현상하는 서브단계와,
    상기 패턴으로 구리를 도금하는 서브단계와,
    상기 포토-레지스트를 박피하여 비아를 직립 상태로 남기는 서브단계에 의해 비아 포스트층을 패턴 도금하는 단계를 포함하는, 전자칩 패키지의 제조 방법.
  23. 제21항에 있어서, 비아 포스트층을 도금하는 (c) 단계는, 종결 재료를 침착시키는 단계와, 상기 종결 재료에 비아 포스트를 세우는 단계를 포함하는, 전자칩 패키지의 제조 방법.
  24. 제23항에 있어서, 상기 종결 금속은 주석, 주석-납 합금, 금, 은 및 팔라듐으로 구성된 그룹의 적어도 하나를 포함하는, 전자칩 패키지의 제조 방법.
  25. 제15항에 있어서, 비아 포스트층을 도금하는 (c) 단계는,
    연속 구리층을 패널 도금하는 서브단계와,
    상기 연속 구리층 위로 포토-레지스트층을 침착시키는 서브단계와,
    상기 포토-레지스트층에 비아 패턴을 현상하는 서브단계와,
    상기 패턴을 남기도록 나머지 구리를 에칭하는 서브단계와,
    상기 현상된 포토-레지스트를 박피하여 비아를 직립 상태로 남기는 서브단계에 의해 비아 포스트층을 패널 도금하는 단계를 포함하는, 전자칩 패키지의 제조 방법.
  26. 제15항에 있어서, 상기 제1 유전체는 테프론, 테프론의 파생물, 비스메일이미드 트리아진 수지, 에폭시 수지, 폴리이미드 수지, 폴리페닐렌 에테르(PPE), 폴리에틸렌 옥사이드(PPO) 및 이들의 혼합물로 구성된 그룹으로부터 선택된 폴리머 수지를 포함하는, 전자칩 패키지의 제조 방법.
  27. 제26항에 있어서, 상기 제1 유전체는,
    (a) 0.5 미크론과 30 미크론 사이의 평균 입자 크기를 갖고 중량 당 15 %와 30 % 사이의 미립자를 갖는 무기 미립자 필러와,
    (b) 크로스-파일드 배열, 직포 매트 및 임의적으로 배향된 초퍼 섬유의 리스트로부터 선택된 배열로 배치된 유기 섬유 및 유리 섬유의 리스트로부터 선택된 섬유, 중 적어도 하나를 더 포함하는, 전자칩 패키지의 제조 방법.
  28. 제15항에 있어서, 유전체로 비아 포스트층을 라미네이트하는 (d) 단계는, 폴리이미드, 에폭시 또는 BT(비스메일이미드/트리아진), 폴리페닐렌 에테르(PPE), 폴리페닐렌 옥사이드(PPO) 또는 이들의 혼합물로 구성된 그룹으로부터 선택된 매트릭스의 유리 섬유를 포함하는 프레-프레그를 도포하고, 상기 비아 위로 프레-프레그를 고온 가압 라미네이트함으로써 경화시키는 단계를 포함하는, 전자칩 패키지의 제조 방법.
  29. 제15항에 있어서, 상기 제2 유전체는 테프론, 테프론의 파생물, 비스메일이미드 트리아진 수지, 에폭시 수지, 폴리이미드 수지 및 이들의 혼합물로 구성된 그룹으로부터 선택된 폴리머 수지를 포함하는, 전자칩 패키지의 제조 방법.
  30. 제29항에 있어서, 상기 제2유전체는,
    (a) 0.5 미크론과 30 미크론 사이의 평균 입자 크기를 갖고, 15%와 30% 사이의 중량 당 미립자를 갖는 무기 미립자 필러와,
    (b) 크로스-파일드 배열, 직포 매트 및 임의적으로 배향된 초퍼 섬유의 리스트로부터 선택된 배열로 배치된 유기 섬유 및 유리 섬유의 리스트로부터 선택된 섬유, 중 적어도 하나를 더 포함하는, 전자칩 패키지의 제조 방법.
  31. 제15항에 있어서, 유전체로 비아 포스트층을 라미네이트하는 (h) 단계는, 폴리이미드, 에폭시 또는 BT(비스메일이미드/트리아진), 폴리페닐렌 에테르(PPE), 폴리페닐렌 옥사이드(PPO) 또는 이들의 혼합물로 구성된 그룹으로부터 선택된 매트릭스의 유리 섬유를 포함하는 프레-프레그를 도포하고, 상기 칩 및 라우팅층 위로 프레-프레그를 고온 가압 라미네이트함으로써 경화시키는 단계를 포함하는, 전자칩 패키지의 제조 방법.
  32. 제15항에 있어서, 유전체를 얇게 하여 평탄화하는 (e) 단계는, 건식 에칭, 기계식 그라인딩, 화학 기계식 연마(CMP), 이들의 조합 및 2개의 스테이지 프로세스로부터 선택되는, 전자칩 패키지의 제조 방법.
  33. 제15항에 있어서, 상기 비아층 위로 라우팅 피쳐층을 도금하는 (f) 단계는,
    (i) 상기 유전체층 위로 구리를 패널 도금하고, 그 위에 포토-레지스트층을 배치하고, 라우팅 피쳐의 포지티브 패턴을 현상하고, 과잉의 구리를 선택적으로 에칭하여 라우팅 피쳐를 남기고, 포토-레지스트를 박피하는 단계, 또는
    (ii) 포토-레지스트층을 배치하고, 트렌치 패턴을 현상하고, 상기 트렌치 내에 라우팅 피쳐를 패턴 도금하고, 상기 포토-레지스트를 박피하는 단계, 중 어느 하나를 포함하는, 전자칩 패키지의 제조 방법.
  34. 제33항에 있어서, 상기 (f) 단계는 상기 얇아진 유전체 위에 부착성 금속층을 침착시키는 예비 단계를 더 포함하는, 전자칩 패키지의 제조 방법.
  35. 제34항에 있어서, 상기 부착성 금속층은 티탄, 크롬 및 니켈/크롬 합금으로 구성된 그룹으로부터 선택된, 전자칩 패키지의 제조 방법.
  36. 제15항에 있어서, 상기 칩을 부착하는 (g) 단계는 땜납을 도포하는 단계를 포함하는, 전자칩 패키지의 제조 방법.
  37. 제15항에 있어서, 상기 라우팅 피쳐에 칩을 부착하는 (g) 단계는 상기 칩으로부터 라우팅 피쳐까지 금, 알루미늄 또는 구리 와이어를 연장시키는 단계를 포함하는, 전자칩 패키지의 제조 방법.
  38. 제15항에 있어서, 상기 희생 기판을 제거하는 (i) 단계는 구리를 에칭하는 단계를 포함하는, 전자칩 패키지의 제조 방법.
  39. 제15항에 있어서, 상기 희생 기판을 제거하는 (i) 단계는 제1 구리층을 박피하고 나머지 구리를 에칭하는 단계를 포함하는, 전자칩 패키지의 제조 방법.
  40. 제39항에 있어서, 상기 희생 기판을 에칭하는 (i) 단계는 습식 에칭 프로세스를 사용하고, (b) 단계에서 제조된 에칭액 저항 배리어층은 에칭 정지부로써 작용하는, 전자칩 패키지의 제조 방법.
  41. 제40항에 있어서, (b) 단계에서 제조된 배리어층은 탄탈룸을 포함하고, 희생 기판을 에칭하는 (i) 단계를 위한 에칭 프로세스는 상승 온도에서 수산화 암모늄의 용액에 희생 기판을 노출시키는 단계를 포함하는, 전자칩 패키지의 제조 방법.
  42. 제15항에 있어서, 상기 희생 기판은 구리 클래드 라미네이트를 포함하는, 전자칩 패키지의 제조 방법.
  43. 제15항에 있어서, (b) 단계에서 제조된 에칭액 저항 배리어층은 탄탈룸, 티탄, 텅스텐 및 티탄-텅스텐 합금으로 구성된 그룹으로부터 선택되고, 에칭액 저항 배리어층을 제거하는 (j) 단계는 CF4 및 아르곤의 혼합물을 사용하는 플라즈마 에칭 단계를 포함하는, 전자칩 패키지의 제조 방법.
  44. 제15항에 있어서, (b) 단계에서 제조된 에칭액 저항 배리어층은 탄탈룸, 티탄, 텅스텐 및 티탄-텅스텐 합금으로 구성된 그룹으로부터 선택되고, 에칭액 저항 배리어층을 제거하는 (j) 단계는 CF4 및 산소의 혼합물을 사용하는 플라즈마 에칭 단계를 포함하는, 전자칩 패키지의 제조 방법.
  45. 제15항에 있어서, 니켈, 금, 주석, 납, 은, 팔라듐 및 이들의 합금 및 유기 안티-타니쉬 마무리재로 구성된 그룹으로부터 선택된 비아의 노출 단부에 최종 코팅을 도포하는 단계를 더 포함하는, 전자칩 패키지의 제조 방법.
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