KR101169580B1 - 배선용 전자 부품 및 그 제조 방법 - Google Patents

배선용 전자 부품 및 그 제조 방법 Download PDF

Info

Publication number
KR101169580B1
KR101169580B1 KR1020107017429A KR20107017429A KR101169580B1 KR 101169580 B1 KR101169580 B1 KR 101169580B1 KR 1020107017429 A KR1020107017429 A KR 1020107017429A KR 20107017429 A KR20107017429 A KR 20107017429A KR 101169580 B1 KR101169580 B1 KR 101169580B1
Authority
KR
South Korea
Prior art keywords
wiring
electronic component
vertical
vertical wiring
support
Prior art date
Application number
KR1020107017429A
Other languages
English (en)
Other versions
KR20100108587A (ko
Inventor
마사미치 이시하라
히로타카 우에다
Original Assignee
고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠 filed Critical 고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠
Publication of KR20100108587A publication Critical patent/KR20100108587A/ko
Application granted granted Critical
Publication of KR101169580B1 publication Critical patent/KR101169580B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명은 반도체 칩을 포함하는 회로 소자를 배치하고, 상기 회로 소자를 그 이면의 배선 패턴에 접속하고, 또, 상기 배선 패턴과는 반대측의 표면에 위치하는 외부 전극에 수직 배선을 통하여 접속되는 전자 디바이스 패키지에 내장하여 사용한다. 이 배선용 전자 부품은 전주 모형(電鑄母型) 재질로서의 도전성의 지지부와, 전주법에 의해 상기 지지부 위에 일체로 연결하여 구성되는 복수의 수직 배선부로 구성된다.

Description

배선용 전자 부품 및 그 제조 방법{Electronic component used for wiring and method for manufacturing the same}
본 발명은 반도체 칩을 포함하는 회로 소자를 배치하고, 상기 회로 소자로부터 수직 배선을 통하여 접속되는 외부 전극을 가지는 전자 디바이스 패키지에 내장하여 사용하기 위한 배선용 전자 부품 및 그 제조 방법에 관한 것이다.
LSI 칩이 고집적화됨에 따라, 패키지 사이즈의 축소화도 강하게 요구되고 있으며, 다양한 실장 패키지 구조가 제안되어 있다. 최근, 반도체 베어 칩에 관통 전극을 형성하여 양면 전극 구조로 하고, 그것을 적층하고자 하는 개발이 활발하게 행해지고 있다. 이러한 기술은 관통 전극 구조를 필요로 하고 있지만(특허문헌 1 참조), 현재의 관통 전극 형성은 실리콘 기판의 개구와 개구부의 절연막 형성 또한 저저항 금속을 충전하는 등, 복잡한 공정이 필요하다. 이렇게, 반도체 기판으로의 관통 전극의 형성과 그 절연 방법에는 아직 과제가 남아 있으며, 관통 전극을 필요로 하지 않고서 양면 전극 구조를 형성할 수 있는 것이 요망된다. 한편, 휴대 전화나 디지털 카메라가 더욱더 진화함에 따른 리얼 사이즈의 전자 디바이스 패키지인 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)도 앞으로 제품 적용이 더욱 확대되는 경향이다.
특허문헌 1은 기판 위에 돌기 전극을 형성하여 양면 전극 구조를 개시하고 있지만, 그 돌기 전극 형성 방법이나 접속 방법 등의 구체적인 개시는 전혀 없다. 또 상면의 재배선도 개시하고 있지만, 이 수법은 상면 도금으로 저저항 금속막을 형성하여 리소그래피를 사용하여 패턴 형성하는 종래 수법만의 개시에 머무르고 있어, 비용적으로는 큰 과제를 가지고 있다고 말할 수 있다.
또한, 일반적으로, 반도체 제조 프로세스는 LSI를 제조해 넣는 전(前) 공정과, 그것을 패키징하는 후(後) 공정으로 나누어지지만, 후 공정 제조사에서 전 공정도 커버할 수 있는 전업 제조사는 적다. 종래의 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)와 같은 전자 디바이스 패키지의 제조는 웨이퍼 상에서 재배선이나 수직 배선부 도금 등의 처리를 하는 프로세스, 즉 전 공정에 가까운 설비를 필요로 하여, 종래의 후 공정 설비만으로는 할 수 없었다.
특허문헌 1: 일본 공개특허공보 2001-127243호
양면 전극 패키지(이하 DFP라고 함)와 같이, LSI 칩 탑재 기판으로부터 멀어져서 다른 쪽으로 전극을 추출하는 경우 또는 웨이퍼 레벨 칩 사이즈 패키지(이하 WLCSP라고 함)와 같이 LSI 칩의 능동면으로부터 멀어져서 다른 쪽으로 전극을 추출하는 경우는 기판과 멀어져서 전극을 추출하기 위한 적어도 수직 배선, 또는 재배선을 위한 수평 배선도 포함시킨 구조가 필요하다. 일반적으로 DFP의 수직 배선은 기판에 미리 제조해 넣은 구조나 수지 밀봉 후에 수지를 개구하여 도금으로 채워넣는 방법, 또한 실리콘 기판을 관통시켜 기판의 양측에 전극을 추출하는 구조가 채용되어 있다. 또한 재배선은 잉크젯 또는 리소그래피를 사용한 재배선 등이 있다. 이렇게 종래 기술에서는 수직 배선이나 재배선의 형성은 공정이 복잡하여 비용 증가로 되기 쉬운 구조로 되어 있다.
본 발명은 이러한 문제점을 해결하기 위해서, DFP 또는 WLCSP의 구조 형성을 위한 추가 공정을 수직 배선이나 재배선을 부품으로서 집약시켜, 공정을 간소화하여 부품은 전문 제조사에 맡김으로써 비용 저감도 실현하는 것을 목적으로 한다. 이러한 부품화에 의해 WLCSP 등은 전(前) 공정에 가까운 설비가 필요한 공정을 오프라인에서 부품에 집약할 수 있고, 이로써, 후(後) 공정 제조사도 큰 투자의 필요 없이 참여할 수 있게 된다. 또 수직 배선을 사용함으로써, DFP 구조가 관통 전극 기술 등을 필요로 하지 않고, 간결하면서도 비용적으로도 저렴하게 제조할 수 있다. 이 결과 DFP나 WLCSP와 같이 소형이며 고밀도의 다양하게 걸친 전자 디바이스 패키지를 용이하게 공급할 수 있게 한다.
본 발명의 배선용 전자 부품 및 그 제조 방법은 반도체 칩을 포함하는 회로 소자를 배치하고, 상기 회로 소자를 표면에 위치하는 외부 전극에 수직 배선을 통하여 접속되는 전자 디바이스 패키지에 내장하여 사용한다. 이 배선용 전자 부품은 전주 모형(電鑄母型) 재질로서의 도전성의 지지부와, 전주법에 의해 상기 지지부 위에 일체로 연결하여 구성되는 복수의 수직 배선부로 구성된다. 이 지지부에는 그것에 지지되는 수직 배선부 뿐만 아니라, 그것에 접속되는 수평 배선부를 형성할 수 있다.
또, 배선용 전자 부품은 절연 기재, 또는 이 절연 기재의 뒤쪽에 박리 조장층을 사이에 두고 접착한 보강판과의 2층 구성의 지지부와, 도금에 의해 상기 지지부 위에 일체로 연결하여 구성되는 복수의 수직 배선부로 구성된다. 이 지지부에는 그것에 지지되는 수직 배선부 뿐만 아니라, 그것에 접속되는 수평 배선부를 형성할 수 있다. 이 지지부는 예를 들어, 실리콘 기판 또는 유리, 또는 스테인리스판 등의 보강판과, 그 보강판의 한쪽의 전체면에 박막 필름의 절연 기재에 의해 작성한 테이프를 접착하여 구성된다. 이 절연 기재 위에, 도금을 위한 시드층을 형성하고, 이 시드층 위에 도금에 의해 상기 수직 배선부 및 수평 배선부를 성장시킨다. 또는 보강판 위에 동박(銅箔)이 부착된 테이프를 접착하고, 그 동박을 가공하여 수평 배선을 형성하고, 상기 수평 배선 위에 도금에 의해 수직 배선을 형성하여도 좋다.
또한, 배선용 전자 부품은 도전성 또는 절연성의 지지부와, 상기 지지부 위에 일체로 연결하여 구성되는 상기 수직 배선을 행하기 위한 복수의 수직 배선부로 구성되지만, 이 수직 배선부는 지지부 위에 도포한 포토 레지스트에 수직 배선부용 구멍을 뚫고, 거기에 도전성 페이스트를 채워넣음으로써 구성된다.
본 발명은 예를 들어 WLCSP에서는 전(前) 공정 설비가 필요한 공정을 오프라인에서 부품에 집약할 수 있고, 후(後) 공정 제조사도 큰 투자가 필요 없이, 참여할 수 있고, 금후의 시장 확대에 용이하게 추종할 수 있게 된다. 이로써, 신규로 고가의 설비와 도금 처리 설비를 준비하지 않아도 되는 만큼 가격을 저렴하게 할 수 있다.
또한, 본 발명에 따르면, DFP를 형성하기 위한 관통 전극 기술을 필요로 하지 않고, 간결하면서도 비용적으로도 저렴하게 실현할 수 있게 된다. 이로써, 전자 기기 휴대 전화 등의 소형 실장 분야, 및 전자 기기에서 3차원 접속이 유효한 센서용 패키지로서 유효하게 된다.
도 1은 본 발명을 구체화하는 배선용 전자 부품의 제 1 예를 도시하는 도면이며, 도 1a 및 도 1b는 1개의 전자 디바이스 패키지를 위한 단체 패턴의 측면 단면도 및 사시도를 각각 도시하고, 또 도 1c는 4개의 전자 디바이스 패키지를 위한 4개의 단체 패턴을 1개에 연결한 패턴의 사시도를 도시하는 도면.
도 2는 다층 유기 기판 위에 LSI 칩을 접착하고 또 접속한 상태로 도시하는 도면.
도 3은 LSI 칩을 접착하고 또 접속한 다층 유기 기판 위에, 도 1에 도시한 배선용 전자 부품의 수직 배선부를 고정하고, 접속한 상태로 도시하는 도면.
도 4는 수지 밀봉한 상태로 도시하는 도면.
도 5는 지지부(전주 모형)를 박리한 후의 상태로 도시하는 도면.
도 6은 수직 배선부의 표면측, 및 이면측에 형성된 단면(端面) 전극부(랜드)에 각각, 외부 접속용의 범프 전극을 형성한 완성 상태로 도시하는 도면.
도 7은 본 발명을 구체화하는 배선용 전자 부품의 제 2 예를 도시하는 도면이며, 도 7a 및 도 7b는 각각 단체 패턴의 측면 단면도 및 사시도를 도시하는 도면.
도 8은 LSI 칩을 접착하고 또 접속한 다층 유기 기판(도 2 참조) 위에, 제 2 예의 배선용 전자 부품을 고정하고, 접속한 상태로 도시하는 도면.
도 9는 수지 밀봉한 상태로 도시하는 도면.
도 10은 지지부를 박리한 후의 상태로 도시하는 도면.
도 11은 수평 배선부 패턴의 선단측, 및 다층 유기 기판의 이면측에 형성된 랜드에 각각, 외부 접속용의 범프 전극을 형성한 완성 상태로 도시하는 도면.
도 12는 본 발명에 기초하여 구성되는 배선용 전자 부품을, 리드 프레임에 고정하고, 접속한 상태로 도시하는 도면.
도 13은 배선용 전자 부품의 지지부 위에, 회로 소자(LSI 칩)가 탑재되어 접속된 상태로 도시하는 도면.
도 14는 수지 밀봉한 상태로 도시하는 도면.
도 15는 지지부 박리 후의 상태를 도시하는 도면.
도 16은 외부 접속용의 범프 전극을 형성한 상태로 도시하는 도면.
도 17은 완성한 LSI 웨이퍼를 도시하는 도면이며, 도 17a는 복수개의 칩이 종횡으로 병치하여 형성되어 있는 1장의 웨이퍼를 도시하고, 도 17b는 그 1 칩만을 추출하여 도시하는 확대한 LSI 칩 사시도이며, 도 17c는 X-X'라인으로 절단한 단면도.
도 18은 배선용 전자 부품과 LSI 칩을 접속 전의 상태로 예시하는 도면.
도 19는 배선용 전자 부품을 LSI 칩 위에 접속, 고정한 후, 수지 밀봉한 상태로 도시하는 도면.
도 20은 지지부(전주 모형)를 박리한 후의 상태로 도시하는 도면.
도 21은 외부 접속용의 범프 전극을 형성한 상태로 도시하는 도면.
도 22는 본 발명을 구체화하는 배선용 전자 부품의 제 3 예를 도시하는 도면이며, 도 22a 및 도 22b는 각각 단체 패턴의 측면 단면도 및 사시도를 도시하고, 또한, 도 22c는 단체 패턴을 4개 연결한 연결 패턴의 사시도.
도 23은 제 1 반도체 칩을 접속한 상태로 나타내는 제 3 예의 배선용 전자 부품의 단면도(도 23a) 및 사시도(도 23b).
도 24는 제 1 반도체 칩을 장착한 배선용 전자 부품을, 제 2 반도체 칩을 장착한 유기 기판 위에 고정하고, 접속한 상태로 도시하는 도면.
도 25는 수지 밀봉한 상태로 도시하는 도면.
도 26은 이면측에 형성된 단면 전극부(랜드)에, 외부 접속용의 범프 전극을 형성한 상태로 도시하는 도면.
도 27은 본 발명을 구체화하는 배선용 전자 부품의 제 4 예를 도시하는 도면이며, 도 27a는 다수가 일체로 연결된 상태로 나타내는 배선용 전자 부품을 도시하는 사시도이며, 도면 중의 Y-Y' 라인으로 절단한 단면도를 도 27b에 도시하는 도면.
도 28은 접속 전의 상태로 예시하는 도면.
도 29는 배선용 전자 부품을 LSI 칩 위에 접속, 고정한 후, 수지 밀봉한 상태로 도시하는 도면.
도 30은 기판을 박리한 후의 상태로 도시하는 도면.
도 31은 외부 접속용의 범프 전극을 형성한 상태로 도시하는 도면.
도 32는 본 발명을 구체화하는 배선용 전자 부품의 제 5 예를 도시하는 도면이며, 도 32a는 다수가 일체로 연결된 상태로 나타내는 배선용 전자 부품을 도시하는 사시도이며, 도 32b는 도면 중의 Z-Z'라인으로 절단한 단면도.
도 33은 접속 전의 상태로 예시하는 도면.
도 34는 배선용 전자 부품을 LSI 칩 위에 접속, 고정한 후, 수지 밀봉한 상태로 도시하는 도면.
도 35는 실리콘 기판(또는 유리)을 박리한 후의 상태로 도시하는 도면.
도 36은 외부 접속용의 범프 전극을 형성한 상태로 도시하는 도면.
도 37은 본 발명을 구체화하는 배선용 전자 부품의 제 6 예의 제조를 위해서, 지지부 위에 수평 배선부를 형성한 상태로 도시하는 도면.
도 38은 지지부 위에 포토 레지스트를 도포한 상태로 도시하는 도면.
도 39는 수직 배선부용 구멍을 뚫은 상태로 도시하는 도면.
도 40은 수직 배선부용 구멍에 동 페이스트를 채워넣은 상태로 도시하는 도면.
도 41은 포토 레지스트를 제거함으로써, 배선용 전자 부품의 제 6 예가 완성된 상태로 도시하는 도면.
도 42는 포토 레지스트를 사용한 전주 부품의 제조 방법을 도시하는 공정도.
이하, 예시에 기초하여 본 발명을 설명한다. 도 1은 본 발명을 구체화하는 배선용 전자 부품의 제 1 예를 도시하는 도면이며, 도 1a 및 도 1b는 1개의 전자 디바이스 패키지를 위한 단체 패턴의 측면 단면도 및 사시도를 각각 도시하고, 또한 도 1c는 4개의 전자 디바이스 패키지를 위한 4개의 단체 패턴을 1개에 연결한 패턴의 사시도를 도시한다. 이 배선용 전자 부품의 제 1 예는 전주법을 사용하여, 복수의 수직 배선부를 도전성 재료의 지지부에 의해 일체로 연결하여 구성된다. 수직 배선부는 예시한 바와 같은 원주형상에 한정되지 않고, 직사각형, 다각형상 등을 포함하는 기둥 형상(봉 형상)이면 좋다. 패턴 중앙부는 예시한 바와 같이 전체면이 꽉찬 견고한(solid) 판으로 하는 것에 한정되지 않고, 속이 빠진 것이라도 가능하다. 일체 연결의 수직 배선부 패턴의 제조는 전주법에 의해서 행해진다.
전주법 자체는 주지의 가공법이다. 전주법이란 “전기 도금법에 의한 금속 제품의 제조?보수 또는 복제법”이며, 기본적으로는 전기 도금과 같지만, 도금 두께, 도금 피막의 분리 조작을 행하는 점이, 전기 도금과는 다르다. 또한, 모형으로부터 도금 피막을 박리하여 사용하는 경우, 도금 피막의 물성의 제어?관리가 중요 포인트가 된다. 본 발명에서 사용하는 전주법에 의해 성장시키는 도전성 재료의 도금 금속으로서는 니켈 또는 구리라든가, 니켈 합금, 또는 동 합금을 포함하는 재료를 사용할 수 있다. 본 발명에서 사용하는 모형 재질로서는 일반적인 도전성 재료인 스테인리스를 사용할 수 있지만, 그 이외에, 예를 들어 베이스에 실리콘 기판을 사용하여, 그 표면을 도금 패턴이 박리하기 쉽도록 도금용의 전기를 통과시킬 정도의 얇은 산화막 등의 재료로 덮은 것을 사용할 수 있다. 내부 응력이 생기지 않는 도금욕의 조성이나 도금 조건을 선정할 필요가 있고, 니켈 도금의 경우, 도금욕으로서, 술파민산니켈욕이 이용되고 있다.
도 42는 포토 레지스트를 사용한 전주 부품의 제조 방법을 도시하는 공정도이다. 이하, 전주법에 대하여 설명하지만, 이 공정도에 도시한 제조 스텝은 도금의 경우에도 적용할 수 있다. 도금(무전해 도금)의 경우는 모형으로서 스테인리스와 같은 도전체 대신에 절연체를 사용함으로써, 이것을 벗기지 않고 반도체 장치의 보호막으로서 기능시킬 수 있다.
전주법은 도 42a에 도시하는 바와 같이, 스테인리스 등의 모형의 상면에, 포토 레지스트(부도체 피막)를 도포한다. 그 다음에, 패턴 필름을 통하여 노광하는 패턴 소결 및 그 후의 현상에 의해, 비도금 부분을 포토 레지스트 패턴으로 덮은 전주용 원판을 형성한다(도 42b). 전주용 원판의 포토 레지스트 패턴의 두께는 제품(수직 배선부, 또는 수평 배선부)의 두께 이상이며, 수직 배선부의 경우는 IC의 칩 두께보다 두꺼운, 예를 들어 50μm로부터 300μ 전후의 두께로 한다. 계속하여, 포토 레지스트 패턴의 개구부에 도금 금속이 형성된다(도 42c). 적성 온도로 유지된 도금욕(예를 들어, 술포민산니켈액) 속에, 양극측에 전주시키고자 하는 전주 금속을 넣고, 음극측에 스테인리스 등의 전주 모형을 배치한다. 음극측의 전주 모형의 표면 위에는 도 42c에 도시하는 바와 같이, 포토 레지스트 패턴이 미리 형성되어 있다. 전류를 흘려보내면, 양극측의 전주 금속이 녹기 시작하여, 전주 모형 위의 포토 레지스트 패턴 개구부에 도금된다.
다음에, 도 42d에 도시하는 바와 같이, 평탄화 가공이 행해진다. 다음에, 레지스트를 제거하면(도 42e), 레지스트 부분 이외가 그대로 수평 배선부나 수직 배선부와 같은 배선부가 된다. 그리고, 이 도금 금속을 전주 모형으로부터 박리한다(도 42f). 형성된 도금 금속과 지지부의 박리를, 열이나 압력으로 용이하게 행할 수 있는 것이 전주법의 특징이다.
도 7을 참조하여 후술하는 수평 배선부가 딸린 배선용 전자 부품의 제조를 위해서는 도 42a 내지 도 42d에 도시하는 공정을 2회 반복하고, 최초의 공정에서, 지지부 위에 수평 배선부를 형성한 후, 2회째의 공정에서, 수평 배선부에 접속되는 수직 배선부를 형성한다.
도 1에 도시하는 바와 같은 배선용 전자 부품은 다양한 전자 디바이스 패키지에 내장하여 사용할 수 있다. 이하, 도 2 내지 도 6을 참조하여, 유기 기판 타입의 전자 디바이스 패키지에 내장한 경우를 예로서, 그 제조에 대하여 설명한다. 도 2는 다층 유기 기판 위에 LSI 칩을 접착하고 또 접속한 상태로 도시하는 도면이다. LSI 칩은 다층 유기 기판 위에 다이 본드재에 의해 접착하고, 유기 기판의 최상층의 배선 패턴과는 본딩 와이어에 의해 접속하는 것으로서 예시한다. 다층 또는 단층 유기 기판의 최상층의 배선 패턴에, 본딩 와이어 접속 전극이 되는 본딩용 금속 패드부가 형성되는 동시에, 상기 패드부로의 배선이 형성된다. 이 다층 또는 단층 유기 기판의 표면의 금속 패드부와, LSI 칩은 Au 본딩 와이어에 의해 접속된다. 또는, LSI 칩은 유기 기판에 대하여 플립칩 본드 접속할 수도 있다(도시 생략).
다층 또는 단층 유기 기판은 단층 2층 배선 구조나 복수층으로 이루어지는 기판의 각 층에, 각각 배선 패턴을 형성한 후 이들의 기판을 접합하고, 필요에 따라서 각 층의 배선 패턴을 접속하기 위한 스루홀을 형성한 것이다. 이 스루홀의 내부에는 도체층이 형성되고, 이 도체층이 이면측에 형성된 단면 전극부인 랜드와 접속되어 있다. 이러한 다층 또는 단층 유기 기판은 예를 들어, “땜납 볼”이라고 불리는 작은 땜납 재료를 뭉친 것(범프)을 이면에 실장한(BGA: Ball Grid Array) 일괄 밀봉 유기 기판으로서 알려져 있다.
도 3은 LSI 칩을 접착하고 또 접속한 다층 유기 기판 위에, 도 1에 도시한 배선용 전자 부품의 수직 배선부를 고정하고, 접속한 상태로 도시하는 도면이다. 수직 배선부는 유기 기판의 배선 패턴의 소정의 위치에, 땜납 접속 혹은 은 페이스트 등의 도전성 페이스트에 의한 접속 등에 의해, 고정되고 또 전기적으로 접속된다. 수직 배선부가 유기 기판의 배선 패턴 위의 소정의 위치에 배치한 접속 전극용 금속 패드부(도 2 참조)에 고정된 단계에서는 모든 수직 배선부가, 판형의 지지부에 의해 일체로 연결되어 있다.
도 4는 수지 밀봉한 상태로 도시하는 도면이다. 일체로 연결되어 있는 수직 배선부가 고정된 후, 이 상태로, 유기 기판의 상면은 지지부의 하면까지 트랜스퍼 몰드되거나, 또는 액상 수지(재질은 예를 들어 에폭시계)를 사용하여 수지 밀봉된다.
도 5는 지지부(전주 모형)를 박리한 후의 상태로 도시하는 도면이다. 지지부를 박리함으로써, 수직 배선부가 전기적으로 각각으로 분리된다. 이 단계의 구성에 의해, 완성 제품으로서 사용 가능하지만, 그 후, 도 6에 도시하는 바와 같이, 수직 배선부의 표면측, 및 이면측에 형성된 단면 전극부(랜드)에 각각, 외부 접속용의 범프 전극을 형성할 수 있다. 이렇게, 지지부인 도전성 재료(전주 모형)에 리소그래피와 도금을 사용하여 기둥형(柱狀)의 수직 배선부를 성장시키고, 지지부와 일체로 된 수직 배선부 패턴을 가지는 배선용 전자 부품을 형성하고, 그리고, 이 전자 부품을, LSI 칩이 탑재된 다층 기판에 접속한 후, 지지부와 다층 기판 사이에 수지를 충전하고, 그 후에 상기 지지부를 벗겨냄으로써 수직 배선부의 단면이 범프 전극에 접속된 양면 전극 구조의 전자 디바이스 패키지가 형성된다. 이로써, LSI 칩을 포함하는 회로 소자가 표면에 위치하는 범프 전극(외부 전극)에, 수직 배선부를 통하여 접속된다.
도 7은 본 발명을 구체화하는 배선용 전자 부품의 제 2 예를 도시하는 도면이며, 도 7a 및 도 7b는 각각 단체 패턴의 측면 단면도 및 사시도를 도시한다. 이 배선용 전자 부품의 제 2 예는 상술한 전주법을 사용하여, 지지부에 지지되는 수직 배선부 뿐만 아니라, 그것에 접속되는 수평 배선부 패턴을 형성한다. 또, 단체 패턴으로서 예시하였지만, 도 1과 마찬가지로 복수개 연결한 연결 패턴으로 할 수도 있다.
도 7에 도시하는 제 2 예의 배선용 전자 부품도 또한, 상술한 제 1 예와 마찬가지로, 다양한 전자 디바이스 패키지에 내장하여 사용할 수 있다. 이하, 도 8 내지 도 11을 참조하여, 유기 기판 타입의 전자 디바이스 패키지에 내장한 경우를 예로서, 그 제조에 대하여 설명한다.
도 8은 LSI 칩을 접착하고 또 접속한 다층 유기 기판(도 2 참조) 위에, 제 2 예의 배선용 전자 부품을 고정하고, 접속한 상태로 도시하는 도면이다. 도 3을 참조하여 상술한 것과 마찬가지로, 유기 기판형의 배선 패턴의 소정의 위치에는 판형의 지지부에 의해 일체로 연결된 수직 배선부가 고정되고 또 전기적으로 접속된다.
도 9는 수지 밀봉한 상태로 도시하는 도면이다. 도 4를 참조하여 상술한 바와 같다. 그 후, 도 10에 도시하는 바와 같이, 지지부가 박리된다. 도 10은 지지부를 박리한 후의 상태로 도시하는 도면이다. 지지부를 박리함으로써, 수직 배선부 및 그것에 접속된 수평 배선부 패턴이 전기적으로 각각으로 분리된다. 그 후, 도 11에 도시하는 바와 같이, 수평 배선부 패턴의 선단측, 및 다층 유기 기판의 이면측에 형성된 랜드에 각각, 외부 접속용의 범프 전극을 형성하고, 또한, 칩들의 개별 분리를 위한 절단을 행하여, 제품으로서 완성시킨다.
이상, 배선용 전자 부품의 제 1 또는 제 2 예를, 유기 기판 타입의 전자 디바이스 패키지의 제조에 사용하는 예에 대하여 설명하였지만, 본 발명의 배선용 전자 부품은 유기 기판 타입 이외에도, 다양한 타입의 전자 디바이스 패키지에 적용할 수 있다. 도 12는 본 발명에 기초하여 구성되는 배선용 전자 부품을, 리드 프레임에 고정하고, 접속한 상태로 도시하는 도면이다. 또, 도 12에서, 배선용 전자 부품으로서, 도 1에 도시하는 바와 같은 제 1 예를 예시하였지만, 도 7에 예시한 제 2 예의 배선용 전자 부품도 마찬가지로 사용할 수 있다. 리드 프레임의 소정의 위치에는 배선용 전자 부품의 수직 배선부가, 땜납 접속이라든가, 은 페이스트 등의 도전성 페이스트에 의한 접속 등에 의해, 고정되고, 또 전기적으로 접속된다. 수직 배선부가 리드 프레임의 소정의 위치에 고정된 단계에서는 모든 수직 배선부가, 지지부에 의해 일체로 연결되어 있다.
리드 프레임 위에는 LSI 칩이 접착되는 동시에 접속되어 있다. LSI 칩은 리드 프레임의 다이 패드 위에 Ag 페이스트 등에 의한 다이 본드재에 의해 접착되어 있다(칩 다이 본드). 리드 프레임의 이너 리드부와, LSI 칩은 Au 본딩 와이어에 의해 접속된다(와이어 본드). 이 리드 프레임을 주위의 회로와 전기적으로 접속하기 위한 아우터 리드부는 그 선단 단면이, 예시한 바와 같은 리드 프레임 이면 뿐만 아니라, 측면으로도 노출시킬 수 있다. 리드 프레임은 예를 들어, Pd 도금한 Cu 합금과 같은 금속판으로, 화학 부식 패터닝(에칭) 가공이나 프레스 가공에 의해, 다수가 동시에 형성되고, 그 후의 공정에서, 이 다수가 동시에 형성된 리드 프레임이, 개별 피스(piece)로 절단되게 된다. 도시한 리드 프레임은 개별 피스로 절단된 상태로 도시되고, 따라서, 리드 프레임 자체도 각각으로 분리되어 도시되어 있지만, 이 제조 단계에 있는 리드 프레임은 실제로는 아직 일체로 연결되어 있다.
그 후, 도 4 내지 도 5를 참조하여 상술한 것과 마찬가지로, 수지 밀봉하고, 그리고, 지지부가 박리되고, 수직 배선부가 각각으로 분리된다. 그 후, 칩들의 개별 분리를 위한 절단이 행해지고, 제품으로서 완성된다. 이렇게, 본 발명을 구체화하는 배선용 전자 부품은 리드 프레임 타입의 전자 디바이스 패키지에도 내장할 수 있다.
다음에, 본 발명에 기초하여 구성되는 배선용 전자 부품에, 직접 LSI 칩을 내장한 타입의 전자 디바이스 패키지의 제조에 대하여 설명한다. 도 13은 배선용 전자 부품의 지지부 위에, 회로 소자(LSI 칩)가 탑재되어 접속된 상태로 도시하는 도면이다. 여기에서 사용하는 배선용 전자 부품은 수직 배선부에 더하여 수평 배선부를 가지는 제 2 예의 배선용 전자 부품(도 7 참조)에 상당한다. 배선용 전자 부품의 수평 배선부 패턴 위에, LSI 칩을 포함하는 전자 부품을, 다이 본드재에 의해 접착하고, 수평 배선부 패턴과는 본딩 와이어(와이어 본드 접속 방식)에 의해 접속한다. 또는, 플립 칩 방식으로 탑재할 수도 있다. 이로써, 수평 배선부 패턴 위에 회로 소자를 배치하고, 상기 회로 소자의 전극 단자와 수평 배선부 패턴의 필요 개소를 전기 접속한다.
도 14는 수지 밀봉한 상태로 도시하는 도면이다. 지지부의 상면은 트랜스퍼 몰드되거나, 또는 액상 수지를 사용하여 수지 밀봉된다. 수지 밀봉은 금형을 사용하여, 수직 배선부 상면 위치까지 충전한다.
도 15는 지지부 박리 후의 상태를 도시하는 도면이다. 완성품에는 사용하지 않는 지지부를 박리한다.
도 16은 외부 접속용의 범프 전극을 형성한 상태로 도시하는 도면이다. 범프 전극은 표면에서는 수직 배선부의 상면에, 또, 이면에서는 수평 배선부 패턴의 소정의 위치에 형성된다. 그 후, 칩들의 개별 분리를 위한 절단이 행해져, 제품으로서 완성된다.
다음에, 도 17 내지 도 21을 참조하여, 본 발명에 기초하여 구성되는 배선용 전자 부품을 내장한 웨이퍼 레벨 칩 사이즈 패키지의 제조에 대하여 설명한다. 칩 사이즈 패키지(CSP)란 LSI 칩 사이즈에 끝없이 가까운 소형화와, 얇기를 구비한 초소형 패키지이고, 또한, 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)란 각각의 LSI로 절단하기(개별 분리) 전에, LSI와 전극끼리를 와이어로 접속하여 주위를 수지로 단단하게 한, 즉, 웨이퍼 위에서 직접 패키지한 초소형 패키지로서 알려져 있다.
도 17은 완성된 LSI 웨이퍼를 도시하는 도면이며, 도 17a는 복수개의 칩이 종횡으로 병치하여 형성되어 있는 1장의 웨이퍼를 도시하고, 도 17b는 그 1 칩만을 추출하여 도시하는 확대된 LSI 칩 사시도이며, 도 17c는 X-X'라인으로 절단한 단면도이다. 도 17b, 17c에 도시하는 LSI 칩은 반도체(예를 들어 실리콘) 기판 위에, 통상의 반도체 프로세스 기술을 사용하여 형성된다. 기판 상면(표면)에는 액티브 영역 및 배선 영역을 포함하는 LSI 영역과, 그 주변부에 본딩 패드 영역이 형성된다. 본딩 패드 영역은 웨이퍼 제조 완성시에는 알루미늄 배선 또한 구리 배선이기 때문에, 웨이퍼 완성 후에 배리어 메탈(예를 들어 금 스퍼터, 또는 금 도금)을 실시한 후에, 도금, 땜납 등을 행한다.
도 18은 배선용 전자 부품과 LSI 칩을 접속 전의 상태로 예시한다. 여기에서 사용하는 배선용 전자 부품은 수직 배선부에 더하여 수평 배선부를 가지는 제 2 예의 배선용 전자 부품(도 7 참조)을 예시하였지만, 마찬가지로, 제 1 예의 배선용 전자 부품(도 1 참조)을 사용할 수 있다. LSI 칩 위의 본딩 패드 영역에는 배선용 전자 부품의 복수의 수직 배선부가, 일괄적으로 고정되고 또 전기적으로 접속된다. 수직 배선부를 고정 및 접속하는 수법으로서는 땜납 접속에 의해 행할 수 있다. 본딩 패드 영역에, 땜납 접속(예를 들어 땜납 리플로)을 행함으로써, 수직 배선부가 일괄 접속된다. 수직 배선부가 본딩 패드 영역에 고정된 단계에서는 모든 수직 배선부와 배선이, 판형의 지지부에 의해 일체로 연결되어 있다.
도 19는 배선용 전자 부품을 LSI 칩 위에 접속, 고정한 후, 수지 밀봉한 상태로 도시하는 도면이다. 일체로 연결되어 있는 수직 배선부가 LSI 칩에 고정된 후, 이 상태로, LSI 칩의 표면은 지지부의 하면까지, 즉 LSI 칩과 지지부 사이의 공간을 채우도록 트랜스퍼 몰드되거나, 또는 액상 수지(재질은 예를 들어 에폭시계)를 사용하여 수지 밀봉된다.
도 20은 지지부(전주 모형)를 박리한 후의 상태로 도시하는 도면이다. 지지부를 박리함으로써, 복수의 수직 배선부(및 그것에 접속된 수평 배선부)가, 전기적으로는 서로 각각으로 분리된다.
도 21은 외부 접속용의 범프 전극을 형성한 상태로 도시하는 도면이다. 지지부를 박리함으로써 노출된 수평 배선부 패턴 위에, 그것에 접속되는 외부 접속용의 범프 전극을 형성한다. 이렇게, 웨이퍼 레벨 칩 사이즈 패키지의 재배선(수평 배선부)과 수직 배선부 작성 공정을, 배선용 전자 부품으로서 집약할 수 있다.
도 22는 본 발명을 구체화하는 배선용 전자 부품의 제 3 예를 도시하는 도면이며, 도 22a 및 도 22b는 각각 단체 패턴의 측면 단면도 및 사시도를 도시하고, 또, 도 22c는 단체 패턴을 4개 연결한 연결 패턴의 사시도를 도시한다. 이 배선용 전자 부품의 제 3 예는 구조적으로는 제 2 예(도 7 참조)와 같고, 지지부에 지지되는 수직 배선부 뿐만 아니라, 그것에 접속되는 수평 배선부 패턴을 가지고 있지만, 전주법에 의해 형성되는 제 2 예와는 달리, 도금법을 사용하여 형성되어 있다.
이 배선용 전자 부품은 복수의 수평 배선부 및 수직 배선부를 지지부에 의해 일체로 연결하여 구성된다. 판형의 지지부는 폴리이미드 테이프 등으로 대표되는 박막 필름의 절연 기재에 의해 작성할 수 있다. 또한, 반도체 장치의 제조 중에, 보다 강한 강성이 이 절연 기재에 요구되는 경우는 이 절연 기재와, 이 뒷쪽(수평 배선부 형성면의 반대측)에 부착한 보강판(예를 들어, 스테인리스판)과의 2층 구성을 사용할 수 있다. 단, 이 보강판은 후술하는 수지 밀봉 공정 후에, 박리하여 제거한다.
주지하는 바와 같이, 무전해 도금 기술을 사용하면, 전기 도금과 같이 통전을 필요로 하지 않기 때문에, 플라스틱이나 세라믹스와 같은 부도체에도 도금 가능하다. 소재의 형상이나 종류에 관계없이 균일한 두께의 피막이 얻어진다. 이 예에 나타낸 배선용 전자 부품의 지지부는 전자 디바이스 패키지로서 제조가 완성되었을 때는 보호막으로서 기능하므로, 지지부를 반도체 장치로부터 벗겨낼 필요는 없다. 이러한 경우, 수평 배선부 패턴의 제작, 및 그것에 이어지는 수직 배선부의 제작을 도금에 의해 행할 수 있다.
다음에, 도 23 내지 도 26을 참조하여, 본 발명에 기초하여 구성되는 배선용 전자 부품을 내장한 2개의 반도체 칩 탑재 타입의 전자 디바이스 패키지의 제조에 대하여 설명한다. 도 23은 제 1 반도체 칩을 접속한 상태로 도시하는 제 3 예의 배선용 전자 부품의 단면도(도 23a) 및 사시도(도 23b)이다. 배선용 전자 부품의 지지부에 지지된 수평 배선부 패턴 위에, 제 1 반도체 칩이 재치되고, 예를 들어, 플립칩 본드 접속에 의해 수평 배선부 패턴과 전기적으로 접속된다.
도 24는 제 1 반도체 칩을 장착한 배선용 전자 부품(도 23 참조)을, 제 2 반도체 칩을 장착한 유기 기판(도 2 참조) 위에 고정하고, 접속한 상태로 도시하는 도면이다. 제 1 반도체 칩을 탑재한 배선용 전자 부품은 별도 조립한, 예를 들어, 도 2를 참조하여 상술한 바와 같은 유기 기판 위에 고정되고, 또한 전기적으로 접속되게 된다. 유기 기판의 배선 패턴의 소정의 위치에는 수직 배선부가 고정되고 또 전기적으로 접속된다.
도 25는 수지 밀봉 상태로 도시하는 도면이다. 일체로 연결되어 있는 수직 배선부가 고정된 후, 이 상태로, 유기 기판의 상면은 지지부의 하면까지 트랜스퍼 몰드되거나, 또는 액상 수지(재질은 예를 들어 에폭시계)를 사용하여 수지 밀봉된다.
이 단계의 구성에 의해, 완성 제품으로서 사용할 수 있다. 지지부는 완성 제품의 보호막으로서 기능한다. 또, 그 후, 도 26에 도시하는 바와 같이, 이면측에 형성된 단면 전극부(랜드)에, 외부 접속용의 범프 전극을 형성할 수 있다. 또한, 칩들의 개별 분리를 위한 절단을 하여, 제품으로서 완성시킨다.
도 27은 본 발명을 구체화하는 배선용 전자 부품의 제 4 예를 도시하는 도면이며, 도 27a는 다수가 일체로 연결된 상태로 나타내는 배선용 전자 부품을 도시하는 사시도이며, 도면 중의 Y-Y' 라인으로 절단한 단면도를 도 27b에 도시한다.
지지부에 스테인리스(SUS)를 사용할 수 있다. 단, 스테인리스를 사용한 경우, 실리콘 기판과 열팽창계수가 달라 웨이퍼 위에 형성된 수직 배선부 접속 위치와 스테인리스에 지지된 수직 배선부의 위치가 어긋나는 경우가 상정되지만, 이 경우는 열팽창이 같은 실리콘 기판 또는 열팽창계수가 작은 유리를 사용하는 것이 바람직하다. 예시한 지지부는 기판(스테인리스, 또는 실리콘 기판 또는 유리)의 한쪽의 전체면에, 폴리이미드 테이프 등으로 대표되는 박막 필름의 절연 기재에 의해 작성한 테이프를 접착한 것을 사용한다. 기판과 테이프는 후 공정에서 서로 박리된다. 따라서, 예를 들어 리플로 온도보다 고온(몰드 온도 이상)을 가하면, 기판과 테이프가 박리하기 쉬운 처리를 미리 행해 둔다. 예를 들어 열 캡슐이 들어간 접착제, 또는 지지부로서 빛을 투과하는 재료(내열 저열팽창 유리 등)로 하고, 자외선 박리형 접착제를 사용한다. 또는 열가소성의 접착제라도 좋다.
또한, 이 테이프 위에, 수평 배선부 패턴이 되어야 할 금속의 시드층을 형성하고, 메탈이 부착된 테이프를 형성한다. 이 시드층으로서는 예를 들어, 동 도금을 가능하게 하는 금, 은, 동, 팔라듐박을 사용할 수 있다. 수평 배선부 패턴은 시드층 위에 레지스트를 도포하고, 패턴을 노광, 현상하여 더욱 에칭을 행하여, 레지스트를 제거하여 완성시킨다. 이 시드층 위에 도금에 의해 배선층을 성장시킨다. 또한 그 위에, 수직 배선부 형성을 위해 레지스트 도포와 현상을 행하고, 포스트부를 도금 성장시킨다. 또는, 배선부는 나노 금속 입자로 직접 시드층을 패터닝으로 하여 리소그래피 공정을 생략할 수도 있다. 이 직접 패터닝은 유기 용매 중에 동 등의 나노 금속 입자를 함유시켜서, 그것을 프린터로 실용되어 있는 잉크젯법으로 원하는 패턴을 그리는 방법이다. 상기한 바와 같이 또한 그 위에, 수직 배선부 형성을 위해 레지스트 도포와 현상을 행하여, 수직 배선부를 도금 성장시킨다. 이로써, 배선용 전자 부품이 완성된다.
다음에, 도 28 내지 도 31을 참조하여, 도 27에 도시하는 바와 같은 제 4 예의 배선용 전자 부품을 사용하여 구성되는, 웨이퍼 레벨 칩 사이즈 패키지의 제조에 대하여 설명한다. 도 27에 도시한 배선용 전자 부품은 도 17을 참조하여 상술한 LSI 칩 위에 접속되어, 고정될 수 있고, 도 28은 그 접속 전의 상태로 예시한다. LSI 칩 위의 본딩 패드 영역에는 배선용 전자 부품의 수직 배선부가 고정되고 또 전기적으로 접속된다.
도 29는 배선용 전자 부품을 LSI 칩 위에 접속, 고정한 후, 수지 밀봉한 상태로 도시하는 도면이다. 일체로 연결되어 있는 배선용 전자 부품이 LSI 칩에 고정된 후, 이 상태로, LSI 칩의 상면은 절연 기재 테이프의 하면까지 트랜스퍼 몰드되거나, 또는 액상 수지(재질은 예를 들어 에폭시계)를 사용하여 수지 밀봉된다.
도 30은 기판을 박리한 후의 상태로 도시하는 도면이다. 예를 들어, 소정의 고온을 가함으로써, 기판(스테인리스, 또는 실리콘 기판 또는 유리)을 박리한다. 이로써 노출된 절연 기재 테이프는 완성 제품의 보호막으로서 기능한다.
도 31은 외부 접속용의 범프 전극을 형성한 상태로 도시하는 도면이다. 절연 기재 테이프에 구멍을 뚫고, 개구에 의해 노출된 배선과 접속되는 외부 접속용의 범프 전극을 형성한다. 이로써, 웨이퍼 레벨 칩 사이즈 패키지가 완성된다.
도 32는 본 발명을 구체화하는 배선용 전자 부품의 제 5 예를 도시하는 도면이며, 도 32a는 다수가 일체로 연결된 상태로 나타내는 배선용 전자 부품을 도시하는 사시도이며, 도면 중의 Z-Z'라인으로 절단한 단면도를 도 32b에 도시한다.
이 예에서는 지지부로서 실리콘 기판 또는 유리를 사용한다. 실리콘 기판에 박리 조장층을 형성하고, 그 후 전체면에 시드층을 형성한다(예를 들어 스퍼터층 또는 나노 금속재료를 도막). 실리콘 기판은 후 공정에서 배선층(시드층)으로부터 박리된다. 따라서, 예를 들어 리플로 온도보다 고온을 가하면, 실리콘 기판(또는 유리)과 배선층이 박리하기 쉬운 처리를 미리 행해 둔다. 그 후에 레지스트를 도포하고, 수평 배선부 패턴으로 현상하고, 그리고, 도금 성장시킨다. 이로써 수평 배선부 패턴이 형성되지만, 또한 그 위에, 수직 배선부 형성을 위해 레지스트 도포와 현상을 행하고, 그리고, 도금 성장시킨다. 또는, 배선 및 수직 배선부를, 나노 금속 입자로 직접 패터닝할 수도 있다. 이로써, 배선용 전자 부품이 완성된다.
다음에, 도 33 내지 도 36을 참조하여, 도 32에 도시하는 바와 같은 제 5 예의 배선용 전자 부품을 사용하여 구성되는, 웨이퍼 레벨 칩 사이즈 패키지의 제조에 대하여 설명한다. 도 32에 도시한 배선용 전자 부품은 도 17을 참조하여 상술한 바와 같은 LSI 칩 위에 접속, 고정할 수 있지만, 도 33은 그 접속 전의 상태로 예시한다. LSI 칩 위의 본딩 패드 영역에는 배선용 전자 부품의 복수의 수직 배선부가, 일괄적으로 고정되고 또 전기적으로 접속된다. 이로써, 배선용 전자 부품이 LSI 칩 위에 결합된다.
도 34는 배선용 전자 부품을 LSI 칩 위에 접속, 고정한 후, 수지 밀봉한 상태로 도시하는 도면이다. 일체로 연결되어 있는 배선용 전자 부품이 LSI 칩에 고정된 후, 이 상태로, LSI 칩의 상면은 실리콘 기판(또는 유리)의 하면까지 트랜스퍼 몰드되거나, 또는 액상 수지(재질은 예를 들어 에폭시계)를 사용하여 수지 밀봉된다.
도 35는 실리콘 기판(또는 유리)을 박리한 후의 상태로 도시하는 도면이다. 예를 들어, 소정의 고온을 가함으로써, 실리콘 기판(또는 유리)을 박리한다.
도 36은 외부 접속용의 범프 전극을 형성한 상태로 도시하는 도면이다. 실리콘 기판(또는 유리)의 박리에 의해 노출된 배선과 접속되는 외부 접속용의 범프 전극을 형성한다. 배선 상면을 보호하는 보호막을 필요에 따라서 형성하였을 때는 보호막에 구멍을 뚫고, 거기에 범프 전극을 형성한다. 이로써, 웨이퍼 레벨 칩 사이즈 패키지가 완성된다.
도 37 내지 도 41은 본 발명을 구체화하는 배선용 전자 부품의 제 6 예의 제조를 설명하는 도면이다. 맨 먼저, 도 37에 도시하는 바와 같이, 지지부 위에 수평 배선부를 형성한다. 이 경우, 수평 배선부는 후 공정에서 지지부와 간단하게 박리할 수 있도록, 전주법으로 도전성의 지지부 위에 형성할 수 있다(단층 구조). 또는, 지지부는 폴리이미드 테이프 등으로 대표되는 박막 필름의 절연 기재에 의해 작성하고(2층 구조), 이 배선용 전자 부품을 내장한 패키지의 보호막으로서 이용할 수 있다.
다음에, 도 38에 도시하는 바와 같이, 수평 배선부를 형성한 지지부 위에 포토 레지스트를 도포한다. 또한, 도시한 예는 지지부 위에, 수평 배선부를 갖지만, 이하에 제시하는 방법은 수평 배선부가 없는 수직 배선부만의 제조에도 적용할 수 있다. 이 경우, 지지부 위에, 수평 배선부를 형성하지 않고, 포토 레지스트를 도포한다.
다음에, 도 39에 도시하는 바와 같이, 수직 배선부가 되는 위치에, 그것을 위한 구멍을 뚫는다. 따라서, 포토 레지스트 위에 수직 배선부 패턴을 전사, 현상한다.
다음에, 도 40에 도시하는 바와 같이, 개구된 수직 배선부용 구멍에 동 페이스트를 채워 넣는다. 이것은 예를 들어, 진공 인쇄 기술이나, 또는 통상의 스크린 인쇄 기술에 의해 행할 수 있다. 동 페이스트는 베이크(bake) 또는 경화(cure)하면 수축하므로, 그것을 고려한 충전을 한다. 예를 들어, 동 페이스트와 같은 정도의 수축의 레지스트 재료를 사용하거나, 또는 수축량을 계산한 레지스트 막 두께로 해 둔다.
다음에, 도 41에 도시하는 바와 같이, 포토 레지스트를 제거함으로써, 배선용 전자 부품이 완성된다. 이 경우, 동 페이스트 상태인 채라도 수직 배선부로서 사용할 수 있지만, 필요에 따라서 저저항화와 강도 보강을 위해 그 외주에 도금을 실시한다. 레지스트 제거 후에 무전해 도금 또는 전해 도금을 행함으로써, 수직 배선부가 보강된다.
이상, 본 개시에서 몇 개의 실시형태만을 단지 일 예로서 상세하게 설명하였지만, 본 발명의 신규의 교시 및 유리한 효과로부터 실질적으로 벗어나지 않고서 그 실시형태에는 많은 개변 예가 가능하다.

Claims (23)

  1. 반도체 칩을 포함하는 회로 소자를 배치하고, 상기 회로 소자와 외부 전극에 접속되는 수직 배선이 내재하는 전자 디바이스 패키지에 내장하여 사용하기 위한 배선용 전자 부품에 있어서,
    절연 기재, 또는 이 절연 기재의 뒤쪽에 박리 가능한 접착제로 접착한 보강판과의 2층 구성의 지지부와,
    상기 지지부 위에 일체로 또한 박리 가능하게 연결하여 구성되는 상기 수직 배선을 행하기 위한 복수의 수직 배선부로 이루어지는 배선용 전자 부품.
  2. 제 1 항에 있어서, 상기 복수의 수직 배선부가 상기 지지부 위에 도금에 의해 구성되는 배선용 전자 부품.
  3. 제 2 항에 있어서, 상기 지지부에 지지되는 수직 배선부 뿐만 아니라 상기 수직 배선부에 접속되는 수평 배선부를 형성한 배선용 전자 부품.
  4. 제 3 항에 있어서, 상기 지지부는 스테인리스판, 실리콘 기판 또는 유리의 한쪽의 전체면에 박막 필름의 절연 기재에 의해 작성한 테이프를 접착하여 구성되는 배선용 전자 부품.
  5. 제 4 항에 있어서, 상기 절연 기재 위에 금속의 시드층을 형성하고, 이 시드층 위에 도금에 의해 상기 수직 배선부 및 수평 배선부를 성장시키는 배선용 전자 부품.
  6. 제 3 항에 있어서, 상기 지지부로서 스테인리스판, 실리콘 기판 또는 유리를 사용하고, 이 지지부에 박리 조장층을 사이에 두고 시드층을 형성하고, 이 시드층 위에 도금에 의해 상기 수직 배선부 및 수평 배선부를 성장시키는 배선용 전자 부품.
  7. 반도체 칩을 포함하는 회로 소자를 배치하고, 상기 회로 소자와 외부 전극에 접속되는 수직 배선이 내재하는 전자 디바이스 패키지에 내장하여 사용하기 위한 배선용 전자 부품에 있어서,
    도전성 또는 절연성의 지지부와,
    상기 지지부 위에 일체로 또한 박리 가능하게 연결하여 구성되는 상기 수직 배선을 행하기 위한 복수의 수직 배선부를 구비하고,
    상기 수직 배선부는 지지부 위에 도포한 포토 레지스트에 수직 배선부용 구멍을 뚫고, 거기에 도전성 페이스트를 채워넣음으로써 상기 지지부로부터 박리 가능하게 구성되는 배선용 전자 부품.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제 7 항에 있어서, 상기 지지부에 지지되는 수직 배선부 뿐만 아니라 상기 수직 배선부에 접속되는 수평 배선부를 형성한 배선용 전자 부품.
  13. 반도체 칩을 포함하는 회로 소자를 배치하고, 상기 회로 소자와 외부 전극에 접속되는 수직 배선이 내재하는 전자 디바이스 패키지에 내장하여 사용하기 위한 배선용 전자 부품의 제조 방법에 있어서,
    전주 모형 재질로서의 도전성의 지지부를 구비하고,
    이 지지부 위에 리소그래피와 도금을 사용하여 상기 수직 배선을 행하기 위한 수직 배선부를 성장시키고, 지지부와 일체로 된 수직 배선부 패턴을, 지지부로부터 박리 가능하게 형성하는 것으로 이루어지는 배선용 전자 부품의 제조 방법.
  14. 제 13 항에 있어서, 상기 지지부 위에 수평 배선부를 형성한 후, 이 수평 배선부에 접속되는 상기 수직 배선부를 형성한 배선용 전자 부품의 제조 방법.
  15. 제 14 항에 있어서, 상기 지지부는 도전성 재료, 또는 도금용의 전기를 통과시킬 정도의 얇은 산화막 재료로 덮은 실리콘 기판인 배선용 전자 부품의 제조 방법.
  16. 반도체 칩을 포함하는 회로 소자를 배치하고, 상기 회로 소자와 외부 전극에 접속되는 수직 배선이 내재하는 전자 디바이스에 내장하여 사용하기 위한 배선용 전자 부품의 제조 방법에 있어서,
    절연 기재, 또는 이 절연 기재의 뒤쪽에 박리 가능한 접착제로 접착한 보강판과의 2층 구성의 지지부를 구비하고,
    도금에 의해 상기 지지부 위에 일체로 또 박리 가능하게 연결하여 구성되는 상기 수직 배선을 행하기 위한 복수의 수직 배선부를 형성한 것으로 이루어지는 배선용 전자 부품의 제조 방법
  17. 제 16 항에 있어서, 상기 지지부 위에 수평 배선부를 형성한 후, 이 수평 배선부에 접속되는 상기 수직 배선부를 형성한 배선용 전자 부품의 제조 방법.
  18. 제 17 항에 있어서, 상기 지지부는 실리콘 기판 또는 유리의 한쪽의 전체면에, 박막 필름의 절연 기재에 의해 작성한 테이프를 접착하여 구성되는 배선용 전자 부품의 제조 방법.
  19. 제 18 항에 있어서, 상기 절연 기재 위에, 금속의 시드층을 형성하고, 이 시드층 위에 도금에 의해 상기 수직 배선부 및 수평 배선부를 성장시키는 배선용 전자 부품의 제조 방법.
  20. 제 17 항에 있어서, 상기 지지부로서 스테인리스판, 실리콘 기판 또는 유리를 사용하고, 이 지지부에 박리 조장층을 사이에 두고 시드층을 형성하고, 이 시드층 위에 도금에 의해 상기 수직 배선부 및 수평 배선부를 성장시키는 배선용 전자 부품의 제조 방법.
  21. 반도체 칩을 포함하는 회로 소자를 배치하고, 상기 회로 소자와 외부 전극에 접속되는 수직 배선이 내재하는 전자 디바이스 패키지에 내장하여 사용하기 위한 배선용 전자 부품의 제조 방법에 있어서,
    도전성 또는 절연성의 지지부를 구비하고,
    상기 지지부 위에 도포한 포토 레지스트에 수직 배선부용 구멍을 뚫고, 거기에 도전성 페이스트를 채워넣은 후, 포토 레지스트를 제거함으로써, 상기 수직 배선부를, 상기 지지부로부터 박리 가능하게 구성하는 것으로 이루어지는 배선용 전자 부품의 제조 방법.
  22. 제 21 항에 있어서, 상기 포토 레지스트를 제거한 후, 수직 배선의 저저항화 및 구조 강화를 위해 도금을 실시한 배선용 전자 부품의 제조 방법.
  23. 제 21 항에 있어서, 상기 지지부 위에 수평 배선부를 형성한 후, 이 수평 배선부에 접속되는 상기 수직 배선부를 형성한 배선용 전자 부품의 제조 방법.
KR1020107017429A 2008-03-31 2009-03-27 배선용 전자 부품 및 그 제조 방법 KR101169580B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2008-090189 2008-03-31
JP2008090189A JP2009246104A (ja) 2008-03-31 2008-03-31 配線用電子部品及びその製造方法
PCT/JP2009/056273 WO2009123048A1 (ja) 2008-03-31 2009-03-27 配線用電子部品及びその製造方法

Publications (2)

Publication Number Publication Date
KR20100108587A KR20100108587A (ko) 2010-10-07
KR101169580B1 true KR101169580B1 (ko) 2012-07-31

Family

ID=41135426

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107017429A KR101169580B1 (ko) 2008-03-31 2009-03-27 배선용 전자 부품 및 그 제조 방법

Country Status (7)

Country Link
US (1) US8399980B2 (ko)
EP (1) EP2261974B1 (ko)
JP (1) JP2009246104A (ko)
KR (1) KR101169580B1 (ko)
CN (1) CN101983429A (ko)
TW (1) TWI420646B (ko)
WO (1) WO2009123048A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8148804B2 (en) * 2008-01-15 2012-04-03 Dai Nippon Printing Co., Ltd. Wiring device for semiconductor device, composite wiring device for semiconductor device, and resin-sealed semiconductor device
JP5665020B2 (ja) * 2009-12-22 2015-02-04 国立大学法人九州工業大学 配線用電子部品の製造方法
WO2013035714A1 (ja) 2011-09-07 2013-03-14 株式会社村田製作所 モジュールの製造方法および端子集合体
JP5768889B2 (ja) * 2011-09-07 2015-08-26 株式会社村田製作所 モジュールの製造方法およびモジュール
WO2013099360A1 (ja) * 2011-12-26 2013-07-04 株式会社村田製作所 モジュールおよびこれを備えるモジュール搭載部品
KR20140126598A (ko) * 2013-04-23 2014-10-31 삼성전자주식회사 반도체 패키지 및 그 제조 방법
DE102013211613B4 (de) * 2013-06-20 2023-01-12 Robert Bosch Gmbh Bauteil in Form eines Waferlevel-Packages und Verfahren zu dessen Herstellung
SG11201610172WA (en) 2014-07-07 2017-01-27 Intel Ip Corp Package-on-package stacked microelectronic structures
CN106601701B (zh) * 2017-01-19 2023-03-28 贵州煜立电子科技有限公司 大功率二端表面引出脚电子元器件立体封装方法及结构
US10804115B2 (en) * 2017-08-03 2020-10-13 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10541209B2 (en) 2017-08-03 2020-01-21 General Electric Company Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof
US10541153B2 (en) 2017-08-03 2020-01-21 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359350A (ja) * 2001-05-31 2002-12-13 Denso Corp 積層回路モジュールの製造方法
WO2007105611A1 (ja) 2006-03-15 2007-09-20 Shin-Etsu Polymer Co., Ltd. 保持治具、半導体ウエハの研削方法、半導体ウエハの保護構造及びこれを用いた半導体ウエハの研削方法、並びに半導体チップの製造方法
JP2008016729A (ja) * 2006-07-07 2008-01-24 Kyushu Institute Of Technology 両面電極構造の半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5239448A (en) * 1991-10-28 1993-08-24 International Business Machines Corporation Formulation of multichip modules
JP2001127243A (ja) 1999-10-26 2001-05-11 Sharp Corp 積層半導体装置
TW550997B (en) * 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
JP3861669B2 (ja) * 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
DE60335074D1 (de) * 2002-12-27 2011-01-05 Panasonic Corp Kondensator und Verfahren zu dessen Herstellung, und Leiterplatte mit einem eingebauten Kondensator und Verfahren zu deren Herstellung
JP4230258B2 (ja) * 2003-03-19 2009-02-25 東北パイオニア株式会社 有機ｅｌパネル、有機ｅｌパネルの製造方法
US7141884B2 (en) * 2003-07-03 2006-11-28 Matsushita Electric Industrial Co., Ltd. Module with a built-in semiconductor and method for producing the same
US7547975B2 (en) * 2003-07-30 2009-06-16 Tdk Corporation Module with embedded semiconductor IC and method of fabricating the module
JP3938921B2 (ja) * 2003-07-30 2007-06-27 Ｔｄｋ株式会社 半導体ｉｃ内蔵モジュールの製造方法
JP2006165252A (ja) * 2004-12-07 2006-06-22 Shinko Electric Ind Co Ltd チップ内蔵基板の製造方法
JP4912716B2 (ja) * 2006-03-29 2012-04-11 新光電気工業株式会社 配線基板の製造方法、及び半導体装置の製造方法
TWI299554B (en) * 2006-06-21 2008-08-01 Advanced Semiconductor Eng Substrate structure and method for manufacturing the same
JP2008065896A (ja) 2006-09-06 2008-03-21 Nidec Sankyo Corp 光ピックアップ装置
JP4274290B2 (ja) * 2006-11-28 2009-06-03 国立大学法人九州工業大学 両面電極構造の半導体装置の製造方法
JP2009070882A (ja) * 2007-09-11 2009-04-02 Kyushu Institute Of Technology 半導体チップパッケージ及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359350A (ja) * 2001-05-31 2002-12-13 Denso Corp 積層回路モジュールの製造方法
WO2007105611A1 (ja) 2006-03-15 2007-09-20 Shin-Etsu Polymer Co., Ltd. 保持治具、半導体ウエハの研削方法、半導体ウエハの保護構造及びこれを用いた半導体ウエハの研削方法、並びに半導体チップの製造方法
JP2008016729A (ja) * 2006-07-07 2008-01-24 Kyushu Institute Of Technology 両面電極構造の半導体装置の製造方法

Also Published As

Publication number Publication date
EP2261974A1 (en) 2010-12-15
CN101983429A (zh) 2011-03-02
EP2261974B1 (en) 2017-09-13
US8399980B2 (en) 2013-03-19
JP2009246104A (ja) 2009-10-22
KR20100108587A (ko) 2010-10-07
EP2261974A4 (en) 2016-04-06
TWI420646B (zh) 2013-12-21
TW201013889A (en) 2010-04-01
US20110012269A1 (en) 2011-01-20
WO2009123048A1 (ja) 2009-10-08

Similar Documents

Publication Publication Date Title
KR101169580B1 (ko) 배선용 전자 부품 및 그 제조 방법
KR101150322B1 (ko) 반도체 칩 패키지 및 그 제조 방법
JP4274290B2 (ja) 両面電極構造の半導体装置の製造方法
KR101193416B1 (ko) 3차원 실장 반도체 장치 및 그의 제조 방법
US8945994B2 (en) Single layer coreless substrate
KR101195786B1 (ko) 칩 사이즈 양면 접속 패키지의 제조 방법
JP2019512168A (ja) シリコン基板に埋め込まれたファンアウト型の３ｄパッケージ構造
US20070111398A1 (en) Micro-electronic package structure and method for fabricating the same
US9779940B2 (en) Chip package
CN101257775A (zh) 制造布线基板的方法和制造电子元件装置的方法
JP2009070882A (ja) 半導体チップパッケージ及びその製造方法
JP3732378B2 (ja) 半導体装置の製造方法
US20060068332A1 (en) Method for fabricating carrier structure integrated with semiconductor element
JP2008198805A (ja) 半導体装置の製造方法
CN113035830A (zh) 半导体结构及其制造方法
JP2009021267A (ja) 外部接続用電極を配置した半導体装置及びその製造方法
JP2009283738A (ja) 配線用電子部品及びその製造方法
JP2006073954A (ja) 半導体装置および半導体装置の製造方法
JP2009059771A (ja) ウエハレベルチップサイズパッケージ及びその製造方法
JP2014143448A (ja) 配線用電子部品及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150707

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160712

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170712

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180712

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190716

Year of fee payment: 8