JP6691835B2 - 半導体パッケージの製造方法 - Google Patents

半導体パッケージの製造方法 Download PDF

Info

Publication number
JP6691835B2
JP6691835B2 JP2016121024A JP2016121024A JP6691835B2 JP 6691835 B2 JP6691835 B2 JP 6691835B2 JP 2016121024 A JP2016121024 A JP 2016121024A JP 2016121024 A JP2016121024 A JP 2016121024A JP 6691835 B2 JP6691835 B2 JP 6691835B2
Authority
JP
Japan
Prior art keywords
semiconductor package
manufacturing
base material
layer
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016121024A
Other languages
English (en)
Other versions
JP2017224787A (ja
Inventor
紘一 町田
紘一 町田
一彦 北野
一彦 北野
Original Assignee
株式会社アムコー・テクノロジー・ジャパン
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社アムコー・テクノロジー・ジャパン filed Critical 株式会社アムコー・テクノロジー・ジャパン
Priority to JP2016121024A priority Critical patent/JP6691835B2/ja
Priority to CN202210263720.1A priority patent/CN114883290A/zh
Priority to US15/625,464 priority patent/US10224256B2/en
Priority to KR1020170076415A priority patent/KR20170142913A/ko
Priority to TW106120272A priority patent/TW201810450A/zh
Priority to CN201710456829.6A priority patent/CN107527825B/zh
Publication of JP2017224787A publication Critical patent/JP2017224787A/ja
Application granted granted Critical
Publication of JP6691835B2 publication Critical patent/JP6691835B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76874—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03914—Methods of manufacturing bonding areas involving a specific sequence of method steps the bonding area, e.g. under bump metallisation [UBM], being used as a mask for patterning other parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/11013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the bump connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/115—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/115—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/11502—Pre-existing or pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Plasma & Fusion (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は、半導体パッケージの製造方法に関する。特に、基材上における半導体装置の実装技術に関する。
従来、携帯電話やスマートホン等の電子機器において、支持基板上にＩＣチップ等の半導体装置を搭載する半導体パッケージ構造が知られている（例えば、特許文献１）。このような半導体パッケージは、一般的には、支持基材上に接着層を介してＩＣチップやメモリ等の半導体装置を接着し、その半導体装置を封止体（封止用樹脂材料）で覆って、半導体デバイス保護する構造を採用している。
半導体装置に用いる支持基材としては、プリント基材、セラミックス基材等の様々な基材が用いられている。特に、近年では、金属基材を用いた半導体パッケージの開発が進められている。金属基材上に半導体装置を搭載し、再配線によりファンアウトする半導体パッケージは、電磁シールド性や熱特性に優れるといった利点を有し、信頼性の高い半導体パッケージとして注目されている。また、このような半導体パッケージは、パッケージデザインの自由度が高いという利点も有する。
また、支持基材上に半導体装置を搭載する構造とした場合、大型の支持基材上に複数の半導体装置を搭載することにより、同一プロセスで複数の半導体パッケージを製造することが可能である。この場合、支持基材上に形成された複数の半導体パッケージは、製造プロセスの終了後に個片化され、個々の半導体パッケージが完成する。このように支持基材上に半導体装置を搭載する半導体パッケージ構造は、量産性が高いという利点も有している。
特開２０１０−２７８３３４号公報
上記のように、支持基材として大型の金属基材を用いた量産を考慮した場合、当該金属基材へ半導体装置を配置する際の高いアライメント精度、又は半導体装置と配線との良好なコンタクト、又は歩留まりが高い半導体パッケージの個片化などが課題となっている。
本発明は、そのような課題に鑑みてなされたものであり、歩留まりが高い半導体パッケージの製造方法を提供することを目的とする。
本発明の一実施形態に係る半導体パッケージの製造方法は、少なくとも１種類の金属を含み、第１面と前記第１面に対向する第２面とを有する基材の前記第１面及び前記第１面と前記第２面との間位置する側面部をエッチングし、且つ前記第１面及び前記側面部に前記金属とは異なる別の金属を付着させ、前記基材の前記第２面に、外部端子を備える半導体装置を前記外部端子が前記第２面に対向しないように配置し、前記半導体装置を覆う樹脂絶縁層を形成し、前記樹脂絶縁層上に第１導電層を形成し、前記第１導電層及び前記樹脂絶縁層に前記半導体装置の前記外部端子を露出させる開口部を形成し、前記基材の前記第１面及び側面部、前記第１導電層上、及び前記開口部内にめっき層を形成すること、を含む
前記基材は、ステンレス基材であってもよい。
前記エッチングは、前記別の金属のイオンを含むエッチャントを用いるウェットエッチングであってもよい。
前記別の金属のイオン化傾向は、前記基材に含まれる少なくとも１種類の金属のイオン化傾向よりも小さくてもよい。
前記めっき層は、無電解めっき法により形成されてもよい。
前記めっき層は、前記別の金属と同一の金属を含んでもよい。
前記めっき層を成長させて第２導電層を形成すること、をさらに含んでもよい。
本発明に係る半導体パッケージの製造方法によると、歩留まりが高い半導体パッケージの製造方法を提供することができる。
本発明の一実施形態に係る半導体パッケージの断面模式図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、支持基材にアライメントマーカを形成する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、支持基材に接着層を形成する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、支持基材の裏面及び側面を粗化する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、接着層の一部を除去する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、支持基材上に半導体装置を配置する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、樹脂絶縁層を形成する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、樹脂絶縁層上に導電層を形成する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、導電層の表面を粗化する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、樹脂絶縁層に開口部を形成する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、導電層の表面の粗化された領域を除去し、開口底部の残渣を除去する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、無電解めっき法によって導電層を形成する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、感光性フォトレジストを形成する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、フォトリソグラフィによって感光性フォトレジストの一部を除去する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、電解めっき法によって導電層を形成する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、感光性フォトレジストを除去する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、導電層の一部を除去して配線を形成する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、配線を覆う樹脂絶縁層を形成する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、樹脂絶縁層に配線を露出する開口部を形成する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、露出された配線に対応する位置にはんだボールを配置する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、はんだボールをリフロ―する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、樹脂絶縁層に支持基材に達する溝を形成する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、支持基材を切断して半導体パッケージを個片化する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの断面模式図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、支持基材を準備する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、支持基材に接着層を形成する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、支持基材の裏面及び側面を粗化する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、接着層にアライメントマーカを形成する工程を示す図である。 本発明の一実施形態に係る半導体パッケージの製造方法において、支持基材上に半導体装置を配置する工程を示す図である。
以下、本発明の一実施形態に係る半導体パッケージの構造及びその製造方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は本発明の実施形態の一例であって、本発明はこれらの実施形態に限定して解釈されるものではない。なお、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。また、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、第１部材と第２部材との上下関係が図示と逆になるように配置されてもよい。また、以下の説明で基板の第１面及び第２面は基板の特定の面を指すものではなく、基板の表面方向又は裏面方向を特定するもので、つまり基板に対する上下方向を特定するための名称である。
〈実施形態１〉
本発明の実施形態１に係る半導体パッケージの概要について、図１を参照しながら詳細に説明する。図１は、本発明の一実施形態に係る半導体パッケージの断面模式図である。
［半導体パッケージ１０の構造］
図１に示すように、半導体パッケージ１０は、支持基材１００、接着層１１０、半導体装置１２０、第１樹脂絶縁層１３０、配線１４０、第２樹脂絶縁層１５０、及びはんだボール１６０を有する。
支持基材１００には、支持基材１００の一部が凹んだ形状のアライメントマーカ１０２が設けられている。接着層１１０は支持基材１００の表面に配置されており、アライメントマーカ１０２を露出するように接着層１１０の一部が開口されている。なお、接着層１１０はアライメントマーカ１０２よりも広い領域で開口されており、アライメントマーカ１０２及びその周辺の支持基材１００の表面を露出している。半導体装置１２０は、接着層１１０上に配置されている。半導体装置１２０の上部には、半導体装置１２０に含まれる電子回路に接続された外部端子１２２が設けられている。ここで、図１では接着層１１０が単層である構造を例示したが、この構造に限定されず、接着層１１０は複数層であってもよい。
第１樹脂絶縁層１３０は半導体装置１２０を覆うように支持基材１００上に配置されている。また、第１樹脂絶縁層１３０には開口部１３２が設けられている。開口部１３２は外部端子１２２に達している。換言すると、開口部１３２は外部端子１２２を露出するように設けられている。
配線１４０は第１導電層１４２及び第２導電層１４４を有する。第１導電層１４２は第１樹脂絶縁層１３０の上面に配置されている。第２導電層１４４は第１導電層１４２上及び開口部１３２内部に配置されており、外部端子１２２に接続されている。図１では、第１導電層１４２は第１樹脂絶縁層１３０の上面のみに配置されており、開口部１３２の内部には全く配置されていない構造を例示したが、この構造に限定されない。例えば、第１導電層１４２の一部が開口部１３２内部に入り込んでいてもよい。第１導電層１４２及び第２導電層１４４の各々は、図１に示すように単層であってもよく、第１導電層１４２及び第２導電層の一方又は両方が複数層であってもよい。
第２樹脂絶縁層１５０は配線１４０を覆うように第１樹脂絶縁層１３０上に配置されている。また、第２樹脂絶縁層１５０には開口部１５２が設けられている。開口部１５２は配線１４０に達している。換言すると、開口部１５２は配線１４０を露出するように設けられている。
はんだボール１６０は開口部１５２内部及び第２樹脂絶縁層１５０の上面に配置されており、配線１４０に接続されている。はんだボール１６０の上面は第２樹脂絶縁層１５０の上面から上方に突出している。はんだボール１６０の突出部は上に凸の湾曲形状を有している。はんだボール１６０の湾曲形状は断面視において円弧であってもよく、放物線であってもよい。
［半導体パッケージ１０の各部材の材質］
図１に示す半導体パッケージ１０に含まれる各部材（各層）の材料について詳細に説明する。
支持基材１００としては、少なくとも１種の金属を含む金属基材を用いることができる。金属基材としては、ステンレス基材、アルミニウム（Ａｌ）基材、チタン（Ｔｉ）基材、銅（Ｃｕ）等の金属材料を用いることができる。
接着層１１０としては、エポキシ系樹脂またはアクリル系樹脂を含む接着剤を用いることができる。
半導体装置１２０としては、中央演算処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；ＣＰＵ）、メモリ、微小電気機械システム（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ；ＭＥＭＳ）、電力用半導体素子（パワーデバイス）などを用いることができる。
第１樹脂絶縁層１３０及び第２樹脂絶縁層１５０としては、ポリイミド、エポキシ樹脂、ポリイミド樹脂、ベンゾシクロブテン樹脂、ポリアミド、フェノール樹脂、シリコーン樹脂、フッ素樹脂、液晶ポリマー、ポリアミドイミド、ポリベンゾオキサゾール、シアネート樹脂、アラミド、ポリオレフィン、ポリエステル、ＢＴレジン、ＦＲ−４、ＦＲ−５、ポリアセタール、ポリブチレンテレフタレート、シンジオタクチック・ポリスチレン、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、ポリエーテルニトリル、ポリカーボネート、ポリフェニレンエーテルポリサルホン、ポリエーテルスルホン、ポリアリレート、ポリエーテルイミドなどを用いることができる。なお、エポキシ系樹脂は電気特性および加工特性に優れているため、第１樹脂絶縁層１３０及び第２樹脂絶縁層１５０としてエポキシ系樹脂を用いることが好ましい。
ここで、本実施形態で用いられる第１樹脂絶縁層１３０にはフィラーが含まれている。フィラーとしては、ガラス、タルク、マイカ、シリカ、アルミナ等の無機フィラーが用いられる。また、フィラーとしてフッ素樹脂フィラーなどの有機フィラーが用いられてもよい。ただし、第１樹脂絶縁層１３０が必ずフィラーを含む樹脂であることを限定するものではない。また、本実施形態では、第２樹脂絶縁層１５０はフィラーを含んでいないが、第２樹脂絶縁層１５０にフィラーが含まれていてもよい。
第１導電層１４２及び第２導電層１４４としては、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、ロジウム（Ｒｈ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）等の金属またはこれらを用いた合金などから選択することができる。第１導電層１４２と第２導電層１４４とは同じ材料を用いてもよく、異なる材料を用いてもよい。
はんだボール１６０としては、例えばＳｎに少量のＡｇ、Ｃｕ、Ｎｉ、ビスマス（Ｂｉ）、又は亜鉛（Ｚｎ）を添加したＳｎ合金で形成された球状の物体を用いることができる。また、はんだボール以外にも一般的な導電性粒子を使用することができる。例えば、導電性粒子として、粒子状の樹脂の周囲に導電性の膜が形成されたものを使用することができる。また、はんだボール以外に、はんだペーストを用いることができる。はんだペーストとしては、Ｓｎ、Ａｇ、Ｃｕ、Ｎｉ、Ｂｉ、リン（Ｐ）、ゲルマニウム（Ｇｅ）、インジウム（Ｉｎ）、アンチモン（Ｓｂ）、コバルト（Ｃｏ）、鉛（Ｐｂ）を用いることができる。
［半導体パッケージ１０の製造方法］
図２乃至図２３を用いて、本発明の実施形態１に係る半導体パッケージ１０の製造方法を説明する。図２乃至図２３において、図１に示す要素と同じ要素には同一の符号を付した。ここで、支持基材１００としてステンレス基材、第１樹脂絶縁層１３０としてエポキシ系樹脂、第１導電層１４２及び第２導電層１４４としてＣｕ、はんだボール１６０として以上に述べたＳｎ合金を使用して半導体パッケージを作製する製造方法について説明する。
図２は、本発明の一実施形態に係る半導体パッケージの製造方法において、支持基材にアライメントマーカを形成する工程を示す図である。支持基材１００は、第１面、第１面に対向する第２面、及び第１面と第２面との間に位置する側面（側面部）を有する。アライメントマーカ１０２は、フォトリソグラフィ及びエッチングによって支持基材１００の上面（支持基材１００の第２面）に形成される。アライメントマーカ１０２の位置及び平面形状は目的に応じて適宜決定することができる。アライメントマーカ１０２は、光学顕微鏡等で支持基材１００を上面（支持基材１００の第２面）側から観察したときに、視認できる程度に段差が設けられていればよい。
図３は、本発明の一実施形態に係る半導体パッケージの製造方法において、支持基材に接着層を形成する工程を示す図である。アライメントマーカ１０２が形成された支持基材１００の上面に接着層１１０を形成する。接着層１１０としてシート状の接着層を貼り付ける。なお、接着層１１０として接着層材料が溶解された溶媒を塗布法によって形成してもよい。図３では、アライメントマーカ１０２の凹部が空洞になっているが、アライメントマーカ１０２が形成された領域の接着層１１０は後の工程で除去されるので、この工程において接着層１１０がアライメントマーカ１０２の凹部に埋め込まれていてもよい。
図４は、本発明の一実施形態に係る半導体パッケージの製造方法において、支持基材の裏面及び側面を粗化する工程を示す図である。ここでは、後の工程で無電解めっき法によって形成されるめっき層が剥離することを抑制する目的で、支持基材１００の裏面（支持基材１００の第１面）及び側面（側面部）を粗化（又は粗面化）するとともに粗化された支持基材１００の裏面及び側面に金属を付着させる。支持基材１００の表面に対する粗化及び金属の付着は、支持基材１００の粗面化された面に付着させる所望の金属のイオンを含む薬液（エッチャント）を用いるウェットエッチングにより実現することができる。図４において、粗化領域１０４を点線で示した。
支持基材１００の粗化及び支持基材１００の表面への金属の付着について、より詳細に説明する。支持基材１００にステンレス基材を用いる場合、ステンレス基材の表面には不働態膜が形成されている。ステンレス基材の表面を粗化及び粗化された表面に金属を析出させるために、支持基材１００の表面に付着させる所望の金属のイオンを含むエッチャントを用いる。具体的には、塩化第二鉄（ＦｅＣｌ3）などの鉄イオンを含む強酸性の溶液に、ステンレス基材に含まれる鉄（Ｆｅ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）などよりもイオン化傾向が小さな別の金属のイオンを含むエッチャントを用いることが好ましい。ステンレス基材のエッチングは局所的に進行するため、ステンレス基材表面は不均一にエッチングされ、エッチング後のステンレス基材表面の凹凸が大きくなる。また、ステンレス基材に含まれる鉄などの金属とエッチャントに含まれる金属とのイオン化傾向の違いにより、ステンレス基材の表面にエッチャントに含まれる金属を析出させることができる。鉄よりもイオン化傾向が小さな金属としては、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）などである。エッチャントに含有される金属としては、後述する無電解めっき法によって形成されるめっき層との密着性を考慮して適宜設定することができる。例えば、めっき層が銅（Ｃｕ）を含む場合、エッチャントに含まれるイオン化傾向が小さな金属のイオンとしては銅イオンが好ましい。銅イオンを含むエッチャントを用いる場合、ステンレス基材表面がエッチングされて粗面化されると同時にステンレス基材表面の鉄（Ｆｅ）、ニッケル（Ｎｉ）及びクロム（Ｃｒ）の何れかがイオン化される代わりに銅（Ｃｕ）がステンレス基材表面に析出する。また、ステンレス基材表面に銅（Ｃｕ）が付着する際、イオン化されたステンレス基材に含まれる鉄（Ｆｅ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）等や、エッチャントに含まれる銅（Ｃｕ）を除く他の金属イオンがエッチャントに含まれる陰イオンと結合して、銅（Ｃｕ）とともに金属化合物としてステンレス基材表面に析出する場合もある。
このようなエッチャントを用いてステンレス基材を表面処理することにより、一つの工程でステンレス基材の裏面及び側面を粗化すると同時に、粗化面に金属粒子を付着させることができる。エッチング後のステンレス基材の表面粗さ（Ｒａ）は、０．１μｍ〜０．２μｍであることが好ましい。ステンレス基材の粗化面に金属が付着することにより、めっき層との密着性を向上させることができ、めっき層の剥離を防止できる。ステンレス基材の粗化面に付着する金属の付着量は、エッチャントに含まれる該金属のイオンの濃度を調節することにより、適宜調節することができる。
ここでは、支持基材１００がステンレス基材であること前提としたが、支持基材１００がステンレス基材ではない場合、支持基材１００に含まれる少なくとも１種の金属のイオン化傾向よりも低いイオン化傾向を有する金属のイオンを含むエッチャントを用いれば、支持基材１００の表面上にエッチャントに含まれた金属を析出することができる。
なお、ここでは、接着層１１０を貼り付けた後にステンレス基材の粗化を行う製造方法を例示したが、この製造方法に限定されない。例えば、接着層１１０を貼り付ける前、又はアライメントマーカ１０２を形成する前に粗化を行ってもよい。
図５は、本発明の一実施形態に係る半導体パッケージの製造方法において、接着層の一部を除去する工程を示す図である。アライメントマーカ１０２をより精度よく読み取るために、アライメントマーカ１０２の上方の接着層１１０を除去して開口部１１２を形成する。接着層１１０の除去はレーザ照射による昇華又はアブレーションによって行うことができる。又は、フォトリソグラフィ及びエッチングによって形成することもできる。開口部１１２はアライメントマーカ１０２を確実に露出するためにアライメントマーカ１０２よりも広い領域に形成される。つまり、開口部１１２は支持基材１００の表面を露出する。換言すると、平面視において、開口部１１２はアライメントマーカ１０２を囲むように形成される。
図６は、本発明の一実施形態に係る半導体パッケージの製造方法において、支持基材上に半導体装置を配置する工程を示す図である。上記のようにして露出されたアライメントマーカ１０２に基づいて位置合わせを行い、上面に外部端子１２２を有する半導体装置１２０を接着層１１０を介して支持基材１００に配置する。アライメントマーカ１０２の読み取りは、例えば、光学顕微鏡、ＣＣＤカメラ、電子顕微鏡等の方法を行うことができる。この方法によって、高いアライメント精度で半導体装置１２０の実装を実現することができる。
図７は、本発明の一実施形態に係る半導体パッケージの製造方法において、樹脂絶縁層を形成する工程を示す図である。第１樹脂絶縁層１３０は、絶縁性のシート状フィルムの貼り付けによって形成される。具体的には、当該シート状フィルムを半導体装置１２０が実装された支持基材１００に貼り付けた後に、加熱処理によってシート状フィルムを溶融させ、加圧処理によって溶融したシート状フィルムをアライメントマーカ１０２の凹部に埋め込む。この加熱処理および加圧処理によって上記シート状フィルムから、図７に示す第１樹脂絶縁層１３０を得る。ここで、第１樹脂絶縁層１３０の膜厚は、第１樹脂絶縁層１３０が半導体装置１２０を覆うように設定される。つまり、第１樹脂絶縁層１３０の膜厚は半導体装置１２０の厚さよりも厚い。なお、第１樹脂絶縁層１３０は、半導体装置１２０、接着層１１０などによって形成された段差を緩和（平坦化）するため、平坦化膜と呼ばれることもある。
ただし、第１樹脂絶縁層１３０は、半導体装置１２０及び外部端子１２２と配線１４０とが導通することを防ぐことができればよいため、半導体装置１２０及び外部端子１２２と配線１４０とのギャップが十分に確保できていればよい。つまり、第１樹脂絶縁層１３０が半導体装置１２０及び外部端子１２２の少なくとも上面及び側面に配置されていれば、半導体装置１２０が配置されていない領域における第１樹脂絶縁層１３０の膜厚は半導体装置１２０の厚さよりも薄くてもよい。また、図７の説明では、第１樹脂絶縁層１３０をスピンコート法で形成する製造方法を例示したが、この方法に限定されない。例えば、ディップ法、インクジェット法、蒸着法などの多様な方法で第１樹脂絶縁層１３０を形成することができる。
図８は、本発明の一実施形態に係る半導体パッケージの製造方法において、樹脂絶縁層上に導電層を形成する工程を示す図である。第１樹脂絶縁層１３０の上面に導電性を有するシート状のフィルムを貼り付ける。ここで、この導電性フィルムは第１導電層１４２の一部である。ここでは、第１導電層１４２をフィルムの貼り付けによって形成する製造方法を例示したが、この方法に限定されない。例えば、第１導電層１４２は物理蒸着法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ法）によって形成されてもよい。ＰＶＤ法としては、スパッタリング法、真空蒸着法、電子ビーム蒸着法、めっき法、及び分子線エピタキシー法などを用いることができる。また、導電性を有する樹脂材料が溶解された溶媒を塗布することで第１導電層１４２を形成してもよい。
図９は、本発明の一実施形態に係る半導体パッケージの製造方法において、導電層の表面を粗化する工程を示す図である。図９に示すように、第１樹脂絶縁層１３０上に形成された第１導電層１４２の表面を粗化する。第１導電層１４２表面の粗化は、塩化第二鉄薬液を用いたエッチングによって行うことができる。図９において、粗化領域１４６を点線で示した。
図１０は、本発明の一実施形態に係る半導体パッケージの製造方法において、樹脂絶縁層に開口部を形成する工程を示す図である。図１０に示すように、外部端子１２２に対応する位置において、第１導電層１４２表面の粗化領域１４６に対してレーザを照射することによって外部端子１２２を露出する開口部１３２を形成する。開口部１３２の形成は、第１導電層１４２及び第１樹脂絶縁層１３０に対して一括で行うことができる。開口部１３２を形成するためのレーザとして、ＣＯ2レーザを用いることができる。ＣＯ2レーザは、開口部１３２のサイズに合わせてスポット径およびエネルギー量が調整され、複数回パルス照射される。ここで、第１導電層１４２の表面に粗化領域１４６が形成されていることで、照射されたレーザ光のエネルギーを効率よく第１導電層１４２に吸収させることができる。レーザ光は外部端子１２２の内側に照射される。つまり、レーザ光は外部端子１２２のパターンを外れないように照射される。ただし、半導体装置１２０の一部を加工したい場合は、意図的にレーザ光の一部が外部端子１２２の外側にはみ出すように照射してもよい。
なお、図１０では、開口された第１導電層１４２の側壁と第１樹脂絶縁層１３０の側壁とが連続している構造を例示したが、この構造に限定されない。例えば、レーザ照射によって開口する場合、第１導電層１４２に比べて第１樹脂絶縁層１３０の方が支持基材１００の平面方向（開口径が広がる方向）に大きく後退し、第１導電層１４２の端部が第１樹脂絶縁層１３０の端部よりも開口部１３２の内側方向に突出した構造になってもよい。換言すると、開口部１３２は第１導電層１４２が突出したひさし形状になってもよい。また換言すると、開口部１３２が形成された時点において、第１導電層１４２の一部の下面が開口部１３２の内部に露出されてもよい。その際に、開口部１３２の内側方向に突出した第１導電層１４２が開口部１３２の内部において外部端子１２２の方向に屈曲した形状になってもよい。
図１１は、本発明の一実施形態に係る半導体パッケージの製造方法において、導電層の表面の粗化された領域を除去し、開口底部の残渣を除去する工程を示す図である。まず、開口部１３２を形成した後に第１導電層１４２表面の粗化領域１４６を除去する。粗化領域１４６の除去は、酸処理によって行うことができる。粗化領域１４６の除去に続いて、開口部１３２の底部の残渣（スミア）を除去する。ここで、残渣の除去（デスミア）は２段階の工程で行われる。
ここで、開口部１３２の底部の残渣を除去する方法について詳細に説明する。まず、開口部１３２の底部に対してプラズマ処理を行う。プラズマ処理としては、フッ素（ＣＦ4）ガス及び酸素（Ｏ2）ガスを含むプラズマ処理を用いることができる。プラズマ処理は、主に開口部１３２の形成時に除去しきれなかった第１樹脂絶縁層１３０を除去する。このとき、開口部１３２の形成時に発生した第１樹脂絶縁層１３０の変質層を除去することもできる。例えば、開口部１３２をレーザ照射で形成した場合、レーザのエネルギーによって変質した第１樹脂絶縁層１３０が開口部１３２の底部に残ることがある。ここで、上記のようにプラズマ処理を行うことで、上記の変質層を効率良く除去することができる。
上記のプラズマ処理に続いて、薬液処理を行う。薬液処理としては、少なくとも過マンガン酸ナトリウム又は過マンガン酸カリウムを用いることができる。薬液処理は、上記のプラズマ処理によって除去しきれなかった残渣を除去することができる。例えば、第１樹脂絶縁層１３０に含まれ、上記のプラズマ処理では除去することができなかったフィラーを除去することができる。なお、過マンガン酸ナトリウム又は過マンガン酸カリウムは、残渣をエッチングするための役割を有するエッチング液である。ここで、上記のエッチング液による処理の前に第１樹脂絶縁層１３０を膨潤させる膨潤液を用いることもできる。また、上記のエッチング液による処理の後にエッチング液を中和する中和液を用いることもできる。
膨潤液を用いることで、樹脂環が拡がるため液の濡れ性が高くなる。これによって、エッチングされない領域の発生を抑制することができる。また、中和液を用いることで、エッチング液を効率よく除去することができるため、意図しないエッチングの進行を抑制することができる。例えば、エッチング液にアルカリ性の薬液を用いた場合、アルカリ性の薬液は水洗では除去しにくいため、意図しないエッチングが進んでしまうことがある。このような場合であっても、エッチング後に中和液を用いれば、意図しないエッチングの進行を抑制することができる。ここで、膨潤液としては、ジエチレングリコールモノブチルエーテル、エチレングリコールなどの有機溶剤を用いることができる。また、中和液としては、硫酸ヒドロキシルアミンなどの硫酸系の薬液を用いることができる。
例えば第１樹脂絶縁層１３０に無機材料のフィラーを用いた場合、フィラーはプラズマ処理で除去することができず、残渣となる場合がある。このような場合であっても、プラズマ処理の後に薬液処理を行うことで、フィラーに起因する残渣を除去することができる。
図１２は、本発明の一実施形態に係る半導体パッケージの製造方法において、無電解めっき法によって導電層を形成する工程を示す図である。無電解めっき法によって、上記のデスミア工程後に露出された外部端子１２２に接続されるめっき層２００（導電体）を形成する。無電解めっき法としては、無電解銅めっきを用いることができる。例えば、パラジウム（Ｐｄ）コロイドを樹脂上に吸着させて銅（Ｃｕ）を含む薬液中に浸漬させ、ＰｄとＣｕを置換することによってＣｕを析出させることができる。ここで、粗化領域１４６を除去してから無電解めっき法によってめっき層２００を形成することで、第１導電層１４２に対するめっき層２００の密着性を向上させることができる。また、支持基材１００の裏面及び側面の粗面化された表面に付着した銅（Ｃｕ）などの金属粒子により、支持基材１００とめっき層２００との密着性が向上され、めっき層２００の剥離が防止される。
図１３は、本発明の一実施形態に係る半導体パッケージの製造方法において、感光性フォトレジストを形成する工程を示す図である。図１３に示すように、めっき層２００上に感光性のフォトレジストを形成する。フォトレジストはスピンコート法などの塗布法によって形成される。フォトレジスト形成前に、めっき層２００とフォトレジスト２１０との密着性を向上させる処理（ＨＭＤＳ処理などの疎水化表面処理）をおこなってもよい。フォトレジストは、感光された領域が現像液に対してエッチングされにくくなるネガ型を用いることもでき、逆に感光された領域が現像液によってエッチングされるポジ型を用いることもできる。
図１４は、本発明の一実施形態に係る半導体パッケージの製造方法において、フォトリソグラフィによって感光性フォトレジストの一部を除去する工程を示す図である。図１４に示すように、塗布されたフォトレジストに対して露光及び現像を行うことで、図１に示す配線１４０を形成する領域のフォトレジストを除去して、レジストパターン２２０を形成する。なお、レジストパターン２２０を形成する露光を行う際に、支持基材１００に形成されたアライメントマーカ１０２を用いて位置合わせを行う。
図１５は、本発明の一実施形態に係る半導体パッケージの製造方法において、電解めっき法によって導電層を形成する工程を示す図である。レジストパターン２２０を形成後、無電解めっき法によって形成されためっき層２００に通電して電解めっき法を行い、レジストパターン２２０から露出しているめっき層２００をさらに成長させて厚膜化して第２導電層１４４を形成する。ここで、レジストパターン２２０下の第１導電層１４２及びめっき層２００は、全面をエッチングすることで除去するため、厚膜化された第２導電層１４４も膜減りする。したがって、上記の膜減り量を考慮して厚膜化する第２導電層１４４の量を調整する。
図１６は、本発明の一実施形態に係る半導体パッケージの製造方法において、感光性フォトレジストを除去する工程を示す図である。図１６に示すように、めっき層２００を厚膜化して第２導電層１４４を形成した後に、レジストパターン２２０を構成するフォトレジストを有機溶媒により除去する。なお、フォトレジストの除去には、有機溶媒を用いる代わりに、酸素プラズマによるアッシングを用いることもできる。フォトレジストを除去することで、第２導電層１４４が形成された厚膜領域２３０及びめっき層２００のみが形成された薄膜領域２４０を得ることができる。なお、厚膜領域２３０において、第２導電層１４４はめっき層２００上に電解めっき法によって厚膜化されためっき層が形成されているため、厳密には２層で形成されているが、ここではその２層を区別せずに図示した。
図１７は、本発明の一実施形態に係る半導体パッケージの製造方法において、導電層の一部を除去して配線を形成する工程を示す図である。図１７に示すように、レジストパターン２２０によって覆われ、厚膜化されなかった領域のめっき層２００及び第１導電層１４２を除去（エッチング）することで、各々の配線１４０を電気的に分離する。めっき層２００及び第１導電層１４２のエッチングによって、厚膜領域２３０の第２導電層１４４の表面もエッチングされて薄膜化するため、この薄膜化の影響を考慮して第２導電層１４４の膜厚を設定することが好ましい。この工程におけるエッチングとしては、ウェットエッチングやドライエッチングを使用することができる。なお、図１７では、配線１４０を１層形成する製造方法を例示したが、この方法に限定されず、配線１４０の上方に絶縁層及び導電層を積層させ、複数の配線層が積層された多層配線を形成してもよい。その際に、配線層を形成する度に新たにアライメントマーカを形成し、上層の配線層形成の際の位置合わせに利用してもよい。
図１８は、本発明の一実施形態に係る半導体パッケージの製造方法において、配線を覆う樹脂絶縁層を形成する工程を示す図である。第２樹脂絶縁層１５０は第１樹脂絶縁層１３０と同様に、絶縁性のシート状フィルムを貼り付け、加熱・加圧処理を行うことで形成する。ここで、第２樹脂絶縁層１５０の膜厚は、第２樹脂絶縁層１５０が配線１４０を覆うように設定される。つまり、第２樹脂絶縁層１５０の膜厚は配線１４０の厚さよりも厚い。なお、第２樹脂絶縁層１５０は、配線１４０などによって形成された段差を緩和（平坦化）するため、平坦化膜と呼ばれることもある。
ただし、第２樹脂絶縁層１５０は、配線１４０とはんだボール１６０とが導通することを防ぐことができればよいため、配線１４０とはんだボール１６０とのギャップが十分に確保できていればよい。つまり、第２樹脂絶縁層１５０が配線１４０の少なくとも上面及び側面に配置されていれば、配線１４０が配置されていない領域における第２樹脂絶縁層１５０の膜厚は配線１４０の厚さよりも薄くてもよい。また、図１８の説明では、第２樹脂絶縁層１５０をスピンコート法で形成する製造方法を例示したが、この方法に限定されない。例えば、ディップ法、インクジェット法、蒸着法などの多様な方法で第２樹脂絶縁層１５０を形成することができる。
図１９は、本発明の一実施形態に係る半導体パッケージの製造方法において、樹脂絶縁層に配線を露出する開口部を形成する工程を示す図である。図１９に示すように、第２樹脂絶縁層１５０に配線１４０を露出する開口部１５２を形成する。開口部１５２はフォトリソグラフィ及びエッチングによって形成してもよく、第２樹脂絶縁層１５０として感光性樹脂を用いた場合は露光及び現像によって形成してもよい。ここで、第１樹脂絶縁層１３０の開口部１３２に対して行われたデスミア処理を開口部１５２に対して行ってもよい。ここで、配線１４０と同じ工程で形成したアライメントマーカに基づいて位置合わせすることで、開口部１５２を形成することができる。
図２０は、本発明の一実施形態に係る半導体パッケージの製造方法において、露出された配線に対応する位置にはんだボールを配置する工程を示す図である。図２０に示すように、開口部１５２に対してはんだボール１６０を配置する。なお、図２０では、１つの開口部１５２に対して１つのはんだボール１６０が配置された製造方法を例示したが、この方法に限定されず、１つの開口部１５２に複数のはんだボール１６０が配置されてもよい。また、図２０では、はんだボール１６０を開口部１５２に配置した段階で、はんだボール１６０が配線１４０に接触している製造方法を例示したが、この方法に限定されず、図２０に示す段階においてははんだボール１６０が配線１４０に接触していなくてもよい。ここで、配線１４０と同じ工程で形成したアライメントマーカに基づいて位置合わせすることで、はんだボール１６０を配置することができる。
図２１は、本発明の一実施形態に係る半導体パッケージの製造方法において、はんだボールをリフロ―する工程を示す図である。図２０に示す状態で熱処理を行うことで、はんだボール１６０をリフロ―させる。リフロ―とは固体の対象物の少なくとも一部を液状化させて流動性を持たせることで、対象物を凹部の内部に流し込むことである。はんだボール１６０をリフロ―することで、開口部１５２の内部で露出された配線１４０の上面の全域においてはんだボール１６０と配線１４０とを接触させることができる。
図２２は、本発明の一実施形態に係る半導体パッケージの製造方法において、樹脂絶縁層に支持基材に達する溝を形成する工程を示す図である。ここでは、ダイシングブレード（例えば、ダイヤモンド製の円形回転刃）を用いて接着層１１０、第１樹脂絶縁層１３０、及び第２樹脂絶縁層１５０に切り込み２５０を入れる。切り込み２５０の形成は、ダイシングブレードを高速回転させ、純水で冷却・切削屑の洗い流しを行いながら切断することで行われる。切り込み２５０は接着層１１０、第１樹脂絶縁層１３０、及び第２樹脂絶縁層１５０に形成されるが、支持基材１００に達するようにダイシングし、支持基材１００の上面付近に凹部が形成されてもよい。逆に、接着層１１０の一部、又は接着層１１０及び第１樹脂絶縁層１３０の一部を残すようにダイシングしてもよい。
図２３は、本発明の一実施形態に係る半導体パッケージの製造方法において、支持基材を切断して半導体パッケージを個片化する工程を示す図である。図２３に示すように、支持基材１００の裏面側（半導体装置１２０が配置された側とは逆側）からレーザ照射することで半導体パッケージを個片化する。支持基材１００に照射するレーザとしては、ＩＲ波長の高出力レーザを用いることができる。ここで、支持基材１００のアライメントマーカ１０２に基づいて位置合わせすることで、レーザ照射を行うことができる。レーザは切り込み２５０よりも狭い領域に対して照射される。
なお、ここでは支持基材１００の裏面側からレーザ照射をおこなう製造方法を例示したが、この方法に限定されず、切り込み２５０を通過させて支持基材１００の表面側からレーザ照射を行ってもよい。また、レーザを照射する領域が切り込み２５０が形成された領域よりも狭い製造方法を例示したが、この方法に限定されない。例えば、レーザを切り込み２５０が形成された領域と同じ領域に照射してもよく、それよりも広い領域に照射してもよい。
ここでは、金属基材を用いた支持基材１００を用いているため、接着層１１０、第１樹脂絶縁層１３０、第２樹脂絶縁層１５０、及び支持基材１００を一括で加工しようとすると、ダイシングブレードの消耗が大きくなり、ダイシングブレードの使用寿命が短くなってしまう。また、金属基材をダイシングブレードで機械的に加工すると、加工端において角の形状が鋭利な「ばり」が発生してしまい、ハンドリングの際に作業者がけがをする危険性がある。しかし、支持基材１００をレーザ加工することで、ダイシングブレードの消耗を避けることができ、支持基材１００の加工端の形状を滑らかにすることができる。したがって、特に支持基材１００として金属基材を用いた場合、上記のように支持基材１００上の構造物をダイシングブレードで加工し、支持基材１００をレーザで加工することが好ましい。
以上のように、実施形態１に係る半導体パッケージの製造方法によると、支持基材１００の裏面及び側面を粗化して、粗面化した表面に金属粒子を付着させることにより、無電解めっき法によって形成されるめっき層２００と支持基材１００との密着性が向上し、めっき層２００が剥離することを防止することができ、半導体パッケージの歩留まりを向上させることができる。
〈実施形態２〉
本発明の実施形態２に係る半導体パッケージの概要について、図２４を参照しながら詳細に説明する。図２４は、本発明の一実施形態に係る半導体パッケージの断面模式図である。
［半導体パッケージ２０の構造］
実施形態２に係る半導体パッケージ２０は、実施形態１の半導体パッケージ１０と類似しているが、アライメントマーカ１１４が接着層１１０に設けられた開口部で実現されている点において、半導体パッケージ１０と相違する。なお、半導体パッケージ２０では、支持基材１００には凹部が形成されていない。ただし、この構造に半導体パッケージ１０と同様に支持基材１００に凹部を設けて、補助的なアライメントマーカを形成してもよい。半導体パッケージ２０のその他の部材については、半導体パッケージ１０と同様であるので、ここでは詳しい説明を省略する。
［半導体パッケージ２０の製造方法］
図２５乃至図２９を用いて、本発明の実施形態２に係る半導体パッケージ２０の製造方法を説明する。図２５乃至図２９において、図２４に示す要素と同じ要素には同一の符号を付した。ここで、半導体パッケージ１０と同様に、支持基材１００としてステンレス基材、第１樹脂絶縁層１３０としてエポキシ系樹脂、第１導電層１４２及び第２導電層１４４としてＣｕ、はんだボール１６０として上述したＳｎ合金を使用して半導体パッケージを作製する製造方法について説明する。
図２５は、本発明の一実施形態に係る半導体パッケージの製造方法において、支持基材を準備する工程を示す図である。半導体パッケージ２０の製造方法にでは、支持基材１００にアライメントマーカを形成しない。ただし、必要に応じて、図２に示す製造方法と同様にアライメントマーカを形成してもよい。
図２６は、本発明の一実施形態に係る半導体パッケージの製造方法において、支持基材に接着層を形成する工程を示す図である。図２６に示すように、支持基材１００の上面に接着層１１０を形成する。接着層１１０としてシート状の接着層を貼り付ける。なお、接着層１１０として溶媒に溶けた状態の接着層材料を塗布法によって形成してもよい。
図２７は、本発明の一実施形態に係る半導体パッケージの製造方法において、支持基材の裏面及び側面を粗化する工程を示す図である。ここでは、後の工程で無電解めっき法によって形成されるめっき層が剥離することを抑制する目的で、支持基材１００の裏面及び側面を粗化（又は粗面化）して、粗化された表面に金属粒子を付着させる。支持基材１００の粗化及び粗化面への金属粒子の付着は、付着させたい所望の金属のイオンを含む薬液（エッチャント）を用いることで行うことができる。図２７において、粗化領域１０４を点線で示した。
なお、ここでは、接着層１１０を貼り付けた後にステンレス基材の粗化を行う製造方法を例示したが、この製造方法に限定されない。例えば、接着層１１０を貼り付ける前に粗化を行ってもよい。
図２８は、本発明の一実施形態に係る半導体パッケージの製造方法において、接着層１１０にアライメントマーカを形成する工程を示す図である。アライメントマーカ１１４は、フォトリソグラフィ及びエッチングによって形成される。アライメントマーカ１１４の位置及び平面形状は目的に応じて適宜決定することができる。アライメントマーカ１１４は、光学顕微鏡等で支持基材１００を上面側から観察したときに、視認できる程度に段差が設けられていればよい。つまり、図２８のアライメントマーカ１１４は接着層１１０を開口しているが、アライメントマーカ１１４は接着層１１０に形成された凹部であってもよい。この工程において、アライメントマーカ１１４の他の機能を有する開口部又は凹部を接着層１１０に加工することができる。接着層１１０の除去はレーザ照射による昇華又はアブレーションによって行うことができる。又は、フォトリソグラフィ及びエッチングによって形成することもできる。
図２９は、本発明の一実施形態に係る半導体パッケージの製造方法において、支持基材上に半導体装置を配置する工程を示す図である。上記のようにして接着層に形成されたアライメントマーカ１１４に基づいて位置合わせを行い、上面に外部端子１２２を有する半導体装置１２０を接着層１１０を介して支持基材１００に配置する。アライメントマーカ１１４の読み取りは、例えば、光学顕微鏡、ＣＣＤカメラ、電子顕微鏡等の方法を行うことができる。この方法によって、高いアライメント精度で半導体装置１２０の実装を実現することができる。
以降の工程は図７乃至図２３と同様の製造方法を用いて半導体パッケージ２０を形成することができる。したがって、ここではこれ以降の工程について、説明を省略する。
以上のように、実施形態２に係る半導体パッケージの製造方法によると、支持基材１００の裏面及び側面を粗化して、粗面化した表面に金属粒子を付着させることにより、無電解めっき法によって形成されるめっき層２００と支持基材１００との密着性が向上し、めっき層２００が剥離することを防止することができ、半導体パッケージの歩留まりを向上させることができる。
なお、本発明は上記実施の形態に限られたものではなく、要旨を逸脱しない範囲で適宜変更することが可能である。
１０、２０：半導体パッケージ
１００：支持基材
１０２、１１４：アライメントマーカ
１０４、１４６：粗化領域
１１０：接着層
１１２：開口部
１２０：半導体装置
１２２：外部端子
１３０：第１樹脂絶縁層
１３２：開口部
１４０：配線
１４２：第１導電層
１４４：第２導電層
１５０：第２樹脂絶縁層
１５２：開口部
１６０：はんだボール
２００：めっき層
２１０：フォトレジスト
２２０：レジストパターン
２３０：厚膜領域
２４０：薄膜領域
２５０：切り込み

Claims (7)

  1. 少なくとも１種類の金属を含み、第１面と前記第１面に対向する第２面とを有する基材の前記第１面及び前記第１面と前記第２面との間位置する側面部をエッチングし、且つ前記第１面及び前記側面部に前記金属とは異なる別の金属を付着させ、
    前記基材の前記第２面に、外部端子を備える半導体装置を前記外部端子が前記第２面に対向しないように配置し、
    前記半導体装置を覆う樹脂絶縁層を形成し、
    前記樹脂絶縁層上に第１導電層を形成し、
    前記第１導電層及び前記樹脂絶縁層に前記半導体装置の前記外部端子を露出させる開口部を形成し、
    前記基材の前記第１面及び側面部、前記第１導電層上、及び前記開口部内にめっき層を形成すること、
    を含む、半導体パッケージの製造方法。
  2. 前記基材は、ステンレス基材である、請求項１に記載の半導体パッケージの製造方法。
  3. 前記エッチングは、前記別の金属のイオンを含むエッチャントを用いるウェットエッチングである、請求項１又は２に記載の半導体パッケージの製造方法。
  4. 前記別の金属のイオン化傾向は、前記基材に含まれる少なくとも１種類の金属のイオン化傾向よりも小さい、請求項１乃至３のいずれか一項に記載の半導体パッケージの製造方法。
  5. 前記めっき層は、無電解めっき法により形成される、請求項１乃至４のいずれか一項に記載の半導体パッケージの製造方法。
  6. 前記めっき層は、前記別の金属と同一の金属を含む、請求項１乃至５のいずれか一項に記載の半導体パッケージの製造方法。
  7. 前記めっき層を成長させて第２導電層を形成すること、をさらに含む、請求項１乃至６のいずれか一項に記載の半導体パッケージの製造方法。
JP2016121024A 2016-06-17 2016-06-17 半導体パッケージの製造方法 Active JP6691835B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2016121024A JP6691835B2 (ja) 2016-06-17 2016-06-17 半導体パッケージの製造方法
CN202210263720.1A CN114883290A (zh) 2016-06-17 2017-06-16 半导体封装件及制造半导体封装件的方法
US15/625,464 US10224256B2 (en) 2016-06-17 2017-06-16 Manufacturing method of semiconductor package
KR1020170076415A KR20170142913A (ko) 2016-06-17 2017-06-16 반도체 패키지의 제조 방법
TW106120272A TW201810450A (zh) 2016-06-17 2017-06-16 半導體封裝件之製造方法
CN201710456829.6A CN107527825B (zh) 2016-06-17 2017-06-16 半导体封装件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016121024A JP6691835B2 (ja) 2016-06-17 2016-06-17 半導体パッケージの製造方法

Publications (2)

Publication Number Publication Date
JP2017224787A JP2017224787A (ja) 2017-12-21
JP6691835B2 true JP6691835B2 (ja) 2020-05-13

Family

ID=60659729

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016121024A Active JP6691835B2 (ja) 2016-06-17 2016-06-17 半導体パッケージの製造方法

Country Status (5)

Country Link
US (1) US10224256B2 (ja)
JP (1) JP6691835B2 (ja)
KR (1) KR20170142913A (ja)
CN (2) CN114883290A (ja)
TW (1) TW201810450A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10529593B2 (en) * 2018-04-27 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package comprising molding compound having extended portion and manufacturing method of semiconductor package
JP6864875B2 (ja) 2019-08-30 2021-04-28 日亜化学工業株式会社 発光モジュール及びその製造方法
CN113192895A (zh) * 2020-01-14 2021-07-30 何崇文 芯片封装结构及其制作方法
CN113903671A (zh) * 2021-10-11 2022-01-07 东莞市春瑞电子科技有限公司 一种预塑封半导体封装支架制备方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1137333B1 (en) * 1998-09-17 2010-04-21 Ibiden Co., Ltd. Multilayer build-up wiring board
US6468439B1 (en) * 1999-11-01 2002-10-22 Bmc Industries, Inc. Etching of metallic composite articles
TW512653B (en) * 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
JP3894162B2 (ja) * 2002-11-26 2007-03-14 松下電工株式会社 転写用基材及び配線板の製造方法
US7446054B2 (en) * 2003-10-28 2008-11-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR100726240B1 (ko) * 2005-10-04 2007-06-11 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
JP4508140B2 (ja) * 2006-03-28 2010-07-21 パナソニック電工株式会社 部品内蔵モジュール
JP2010087085A (ja) * 2008-09-30 2010-04-15 Tdk Corp 電子部品内蔵基板及びその製造方法
JP2010278334A (ja) 2009-05-29 2010-12-09 Elpida Memory Inc 半導体装置
WO2011024939A1 (ja) * 2009-08-28 2011-03-03 日本電気株式会社 半導体装置およびその製造方法
JP5232185B2 (ja) * 2010-03-05 2013-07-10 株式会社東芝 半導体装置の製造方法
CN102832138A (zh) * 2011-06-15 2012-12-19 景硕科技股份有限公司 具超薄种子层的封装基板形成方法
US20130072012A1 (en) * 2011-09-16 2013-03-21 Bo-Yu Tseng Method For Forming Package Substrate With Ultra-Thin Seed Layer
US8642387B2 (en) * 2011-11-01 2014-02-04 Flextronics Ap, Llc Method of fabricating stacked packages using laser direct structuring
CN103489796B (zh) * 2012-06-13 2016-01-20 健鼎（无锡）电子有限公司 元件内埋式半导体封装件的制作方法
CN103489792B (zh) * 2013-08-06 2016-02-03 江苏长电科技股份有限公司 先封后蚀三维系统级芯片倒装封装结构及工艺方法
US10163819B2 (en) * 2014-11-27 2018-12-25 National Institute Of Advanced Industrial Science And Technology Surface mount package and manufacturing method thereof
US20170031699A1 (en) * 2015-07-29 2017-02-02 Netapp, Inc. Multiprocessing Within a Storage Array System Executing Controller Firmware Designed for a Uniprocessor Environment
JP2017199834A (ja) * 2016-04-28 2017-11-02 株式会社ジェイデバイス 半導体パッケージ及び半導体パッケージの製造方法
JP6678506B2 (ja) * 2016-04-28 2020-04-08 株式会社アムコー・テクノロジー・ジャパン 半導体パッケージ及び半導体パッケージの製造方法
JP2017224687A (ja) * 2016-06-14 2017-12-21 株式会社ジェイデバイス 半導体パッケージの製造方法

Also Published As

Publication number Publication date
CN107527825B (zh) 2022-04-05
JP2017224787A (ja) 2017-12-21
CN114883290A (zh) 2022-08-09
US10224256B2 (en) 2019-03-05
US20170365534A1 (en) 2017-12-21
CN107527825A (zh) 2017-12-29
KR20170142913A (ko) 2017-12-28
TW201810450A (zh) 2018-03-16

Similar Documents

Publication Publication Date Title
JP6678506B2 (ja) 半導体パッケージ及び半導体パッケージの製造方法
JP2017199834A (ja) 半導体パッケージ及び半導体パッケージの製造方法
JP6691835B2 (ja) 半導体パッケージの製造方法
TWI644598B (zh) 電路板結構及其形成方法
TWI731195B (zh) 配線基板的製造方法
US20170358462A1 (en) Manufacturing method of semiconductor package
US10096564B2 (en) Manufacturing method of semiconductor package
US10813231B2 (en) Method for manufacturing circuit board
JP6689691B2 (ja) 配線基板及びその製造方法
JP6810908B2 (ja) 導電基板およびその製造方法
CN114698253B (zh) 一种基板侧面导线的制备方法及显示装置
JP6819416B2 (ja) 貫通電極基板およびその製造方法
JP2013033836A (ja) はんだ実装基板及びその製造方法、並びに半導体装置
JP2005011918A (ja) 配線基板及びその製造方法
WO2013140588A1 (ja) プリント配線基板の製造方法、プリント配線基板および半導体装置
TW201340815A (zh) 印刷電路板之製造方法、印刷電路板及半導體裝置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191029

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20191219

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200317

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200413

R150 Certificate of patent or registration of utility model

Ref document number: 6691835

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250