JPH0284759A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要） 半導体装置特に半導体集積回路チップを内部に搭載する
パッケージの改良に関し、 パッケージ本体の回路基板に実装する側とは反対側の面
により多くの外部接続端子を設けることができ、且つ外
部接続端子がパッケージ本体の端子導出部に接続される
状態が目視により容易に確認可能であり、その外部接続
端子が外部回路に容易に接続することができる半導体装
置を提供することを目的とし、 半導体集積回路チップを搭載したパッケージ本体と、該
パッケージ本体の回路基板に実装する側に設けられ該半
導体集積回路チップに電気的に接続された外部接続端子
と、該パッケージ本体の回路基板に実装する側とは反対
側の面に配列され該面部分においてのみ支持されて立た
され該半導体集積回路チップに電気的に接続された複数
のピンよりなる外部接続端子とを有する半導体装置を含
み構成する。

〔産業上の利用分野〕

本発明は改良されたパッケージ構造を有する半導体集積
回路装置に関し、特に半導体集積回路チップを搭載し、
かつその内に書かれるプログラムを開発したり評価した
り、さらにはチップを有するシステムの動作確認をする
際に用いられるパッケージに関する。

周知のように、ディジタルシグナルプロセッサやマイク
ロプロセッサのような集積回路チップは、ユーザが希望
する回路を作るためにプログラム可能なメモリを有する
。一般に、特定用途向はプロセッサのメモリとして、書
込み消去可能な読出し専用メモリ（ＥＰＲＯＭ）が用い
られている。

ピギーバックパッケージは周知のパッケージであり、パ
ッケージ本体の頂部に搭載されたソケットを有する。こ
のソケットはパッケージ本体に設けられた端子に結合す
る第１の端子と、プラグに結合する第２の端子を有する
。プラグは第２の端子と同一の端子配列をもっている。

パッケージ本体に収容される集積回路チップはソケット
、プラグおよびケーブルを介してデバッガやエミュレー
タなどのツールに結合される。この状態で、例えば命令
実行前後の内部メモリの状態をモニタすることができる
。

〔従来の技術〕

第８Ａ図、第８Ｂ図および第８Ｃ図は従来のピギーバッ
ク型パッケージを示している。図示するパッケージはパ
ッケージ本体２１と、この上に搭載されたリードレスチ
ップキャリア型ソケット３１とを有する。第８Ｃ図に示
すように、パッケージ本体２１は複数の積み重ねられた
層を有する。

集積回路チップが形成される半導体集積回路チップ２６
は、チップ搭、載層２２に設けられている。

このチップ搭載層２２は、積層構造のパッケージ本体２
１の一部である。プリント基板に面する側のパッケージ
本体２１には、プリント基板上に形成されている配線に
接続される複数の外部接続端子２５が形成されている。

パッケージ本体２１の同一側には、チップ２６を封止す
るためのキャップ２４が設けられている。パッケージ本
体２１の反対側には、ソケット３１に設けられたソケッ
トピンに係合するピン受部２８が設けられていや。

ソケットピン端子３２と対応するピン受部２８は、ハン
ダ付けによって相互に接続されている。

パッケージ本体は導電性パターン４２を含む。

これは、内部接続配線として機能するものであり、関係
する外部接続端子２５およびピン受部２８に接続されて
いる。内部接続配線４２はワイヤボンディング１ｍ２３
の表面まで延びている。ボンディングワイヤ２７は内部
接続配線４２と、ワイヤボンディング層２３の表面に形
成されている関連するポンディングパッドとを接続する
。

第９図は別の従来のとギーバック型パッケージを示して
いる。図示するパッケージは、シリコン半導体チップが
収容されているセラミックス積層を有するパッケージ本
体７１を有する。パッケージ本体７１には複数の外部接
続端子７２とピン受部とが設けられている。このピン受
部に、ソケット８１のピン端子が係合する。各外部接続
端子７２はピン形状で、プリント基板に形成されている
対応のスルーホール内に挿入される。

上記従来のパッケージには、以下の改良を施すことが可
能である。例えば、素子実装密度を上げるためにパッケ
ージ２１や７１を小型化する。また、大型のソケットを
用いてチップを評価するために用いられる端子数を増や
す。更には、パッケ−ジ本体２１や７１の外径をソケッ
ト３１や８１の外径と同様とし、パッケージ本体の小型
化とソケットサイズの大型化の両方を満足させる。

〔発明が解決しようとする課題〕

しかし、これ以上評価用の導出端子数を増加してソケッ
ト部を大型化したとして、パッケージ本体よりソケット
部を大きくしようとすると、パッケージ本体より外側に
突き出たソケット部が回路基板に実装される他の回路素
子の実装を妨げ、実装密度が低下してしまう問題があり
、従来のパッケージでは高密度実装が可能なように実装
面積を小さくするとソケット部を大きくするには限界が
あり、評価用の導出端子数を多くできない欠点があった
。

また、従来のパッケージでは、パッケージ本体のピン受
部は、ソケット部の外周辺の縁部に一列に設けられたソ
ケット・ピン端子に対応して設けられ、ソケット・ピン
端子とピン受部を半田付けされた接着状態がパッケージ
本体ソケット部の隙間から容易に目視により確認できる
ようになっており、ソケット部の外周辺の縁部にソケッ
ト・ピン端子を複数列設けて導出端子数を増加させるよ
うにすると、複数列の内側の端子の接着状態の確認が困
難になり、接続不良の検出ができない問題がある。

そこで、本発明は、上記欠点や問題となる課題を解決し
、パッケージ本体の回路基板に実装する側とは反対側の
面により多くの外部接続端子を設けることができ、且つ
外部接続用端子がパッケージ本体の端子導出部に接続さ
れる状態が目視によって容易に確認可能であり、その外
部接続端子が外部の回路に容易に接続することができる
半導体装置を提供することを目的とする。

（ｉｌ！題を解決するための手段） 上記課題は、半導体集積回路チップを搭載したパッケー
ジ本体と、該パッケージ本体の回路基板に実装する側に
設けられ該半導体集積回路チップに電気的に接続された
外部接続端子と、該パッケージ本体の回路基板に実装す
る側とは反対側の面に配列され該面部分においてのみ支
持されて立たされ該半導体集積回路チップに電気的に接
続された複数のピンよりなる外部接続端子とを有するこ
とを特徴とする半導体装置によって解決される。

また、上記課題は前記パッケージ本体の回路基板に実装
する側とは反対側の面に搭載された内部接続配線を有す
るキャップと、該キャップの前記パッケージ本体の回路
基板に実装する側とは反対側の面に配列された第２の外
部接続端子とを有し、該第２の外部接続端子は前記内部
配線を介して前記半導体集積回路チップに電気的に接続
されていることを特徴とする半導体装置によって解決さ
れる。

〔作用〕

前者の本発明においては、パッケージ本体の回路基板に
実装する側とは反対側の面に配列され、該面部分におい
てのみ支持されて立たされた複数のピンよりなる外部接
続端子を設けることにより、回路基板に実装する側とは
、反対側の面部分への接続状態の目視確認が容易なより
多くの外部接続端子を設けることができる。また、パッ
ケージ本体の上方に外部接続端子がピンで形成されてい
るので、このピンに被さるコンタクト部を持つソケット
状のコネクタを用いて外部回路への接続が容易に行える
。

また、優者の本発明においては半導体集積回路チップを
回路基板とは反対側のパッケージ本体面に搭載しても、
前記と同様の効果が得られる。

（実施例〕 以下、本発明の一実施例を第１八図ないし第１Ｄ図を用
いて説明する。同図において、パッケージ本体１１は複
数のセラミックス層からなる。チップ搭載８１１２は第
１Ｃ図及び第１Ｄ図に示す構造において最上位層を形成
する。パッケージ本体１１はまた、ワイヤボンディング
層１３．キャップ１４及び外部接続端子１５を有する。

これらの層はチップ搭載層１２からこの順に積層されて
いる。すなわち、チップ搭載層１２よりも下に位置する
ワイヤボンディング層１３．ワイヤボンディング層１３
よりも下に位置するキャップ１４．キャップ１４より下
に配置された外部接続端子１５を具備してなる。シリコ
ンチップなどの半導体集積回路チップ１６（以下、単に
チップという）はチップ搭載層１２に固定されている。

ワイヤボンディング層１２上には、内部配線層として機
能する２つの積層されたセラミックス層１３−１および
１３−２が形、成させている。チップ１６上に形成され
たポンディングパッドはボンディングワイヤ１７により
、ワイヤボンディング層１３上に形成された対応するポ
ンディングパッドに電気的に接続されている。

配線処理が施された絶縁層４１（以下、単に配線層とい
う）は、キャップ１４とは反対方向のパッケージ本体１
１の表面上に形成されている。予め決められた数のピン
形外部接続端子１８は、ろう付は等により配線層４１に
、ここから垂直方向にのびるように形成されている。外
部接続端子１８は、マトリックス状に配列されている。

外部接続端子１８は、電源供給端子１８−１と評価用端
子１８−２を含む。電源供給端子１８−１はマトリック
ス状に配列された外部接続端子１８の４つのコーナに位
置している。配線層４１は３つのセラミックス［１４１
−１，４１−２および４１−３をこの順に積層してなる
。スルーホール４１ａがこれらの層４１−１．４１−２
および４１−３に形成され、さらに内部配線層４１ｂが
これらの層の表面上に形成されている。スルーホール４
１ａは導電物質で充填されている。この導電物質は内部
配線１４１ｂの一部を構成する。同様に、チップ搭載層
１２にはスルーホールと内部配線層が形成すしている。

さらに、導電物質が充填されたスルーホール１３ａと内
部配線層１３ｂが層１３−１゜１３−２および１３，３
に設けられている。

第１Ｃ図に示すように、電源供給端子１８−１は、内部
配線層４１ｂおよび１３ｂを介して、チップ１６上に形
成された対応するポンディングパッドおよび外部接続端
子１５のうちの対応する電源供給端子に接続されている
。他方、第１Ｄ図に示すように、評価用端子１８−２は
内部配線層４１ｂを介してチップ１６上に形成されてい
る対応するポンディングパッドに接続されている。これ
らの評価用端子１８−２は外部接続端子１５と共通では
ない。すなわち、評価用端子１８−２は動作的に、外部
接続端子１５とは独立している。

外部接続端子１５は通常動作時に用いられる端子である
。他方、外部接続端子１８は、チップ１６上に形成され
た集積回路の開発および評価時に用いられる端子である
。

パッケージ本体１１がディジタルシグナルプロセッサを
形成するチップを収容する場合、評価用端子１８−２は
ホル１−信号、ホルトアクノリッジ信号、シグナルステ
ップ動作用クロック、デバッグイネーブル信号、プログ
ラムモード選択信号。

ボルト時のリード／ライト信号、ポル１〜時のレジスタ
書き替え信号、ボルト時の外部アクセスレディ信号、内
部／外部命令スイッチ信号、プログラムアドレス入出力
信号、プログラムデータ入出力信号などの信号を通す。

外部接続端子１８はマトリックス配列を形成するように
、グリッドアレイ方法で配列されている。

少なくとも、外部接続端子１８は２行２列構成である。

例えば外部接続端子１８は６４ピンからなりそれぞれ直
径０．４Ｍ、長さ４．６Ｍｍであり、−列が８つの端子
からなる８列構成である。隣接する端子間のピッチは例
えば１．７７８順（７０ａｔ　Ｉ　）である。これとは
別に、所望の端子配列を採用することも可能である。外
端接続端子１８は鉄とニッケルの合金、鉄とニッケルと
コバルトの合金などの導電性物質からなる。外端接続端
′Ｆ１８は次のようにして、配線層４１上に形成される
。タングステン層のような導電体層をスクリーン印刷等
により、アルミナセラミックスの配８１１１１４１中の
層４１−３上に形成される。このタングステン層上には
、例えばニッケルメッキ層および金メツキ層がこの順に
積層される。外部接線端子１８は例えばろう付けにより
、上述した導電体層に固定される。その後、ニッケルメ
ッキ層が外部接続端子１８のまわりに形成される。端子
配列のコーナーに位置する電源供給端子１８−１にはス
トッパ１８ａが形成されている。第１ピンの位置を示す
インデックスマーク１９が配線層４１の一角に形成され
ている。

第２図において、ソケット５ｏが外部接続端子１８に取
り付けられる。第３図は絶縁プレート５１を有するソケ
ット５ｏが外端接続端子１８に取り句けられた評価状態
を示している。この評価状態において、種々の評価テス
トが可能である。

第２図および第３図に示すように、ピン収容体５２ａと
突出部５２ｂがソケット５ｏに固定される。ピン収容体
４２は外部接続端子１８と同一の配列パターンを有する
。

外部接続端子１５はろう付けにより、プリント回路基板
６０の表面上に形成された配線パターンに接続されてい
る。他方、ソケット５０は、電源供給端子１８−１およ
び評価用端子１８−２を有する外部接続端子１８に取り
付けられる。端子５２は評価用ボートの絶縁プレート６
２に形成されたピン受部６２ａに挿入されている。ピン
受部６２ａに接続される配線パターンが、絶縁プレート
６２の表面に形成されている。同一表面上には、配線パ
ターンに接続されたビギーバッグ形パッケージ６４が設
けられている。プログラムライタのような半導体装置６
５がソケット６４上に搭載されている。配線パターンは
また、同軸ケーブル６３を介してエミュレータ又はデバ
ッガ６６に接続されている。この状態で、開発、評価、
デバッグのための種々の処理をチップトロに対し行なう
ことができる。

例えば、チップ１６は１６ビツト長のアドレスと最大３
０ビツト長の命令をもったプログラム可能なメモリを含
むディジタルシグナルプロセッサを形成する。このよう
なディジタルシグナルプロセッサを評価するためには、
最大４６ピツトの評価用端子１８−２を用いる必要があ
る。前述したように、評価用端子１８−２は評価用のプ
ログラムの命令を入力したり実行中のアドレスを出力し
たりするために用いられる。

本発明によれば、パッケージ本体を大型化することなく
、多くの評価用端子を形成することができる。また、接
続状態を容易に目視することができる。したがって本発
明は多くの評価用端子を用いることが要求される半導体
チップに最適である。

さらに、本発明は多量のアドレスやデータを取り扱うプ
ロセッサを収容するパッケージを小型化するのに寄与す
る。

別の例として、リードレス型の外部接続端子１５に代え
て、ピン形の端子を用いることもできる。また、外部接
続端子１８を外端接続端子１５と同様に、ユーザに開放
する端子として用いてもよい。この例を第４図に示す。

第４図において、パッケージ１１からのびる外部接続端
子１５はプリント回路基板６７上に設けられ、外部接続
端子１８はプリント回路基板６８に形成された対応する
ホール内に挿入される。この結果、パッケージ１１はプ
リント回路基板６７と６８でザンドウィッチされた形と
なる。

次に、本発明の第２の実施例を第５八図ないし第５Ｃ図
を参照して説明する。第２の実施例は、パッケージ本体
１００と、キャップ（配線層）９２とを含む。パッケー
ジ本体１００は３つの積層された層９０−１．９０−２
および９０−３からなるパッケージ搭載１１９０と、２
つの積層された層９１−１および９１−２からなるワイ
ヤボンディング層９１とを含む。パッケージ本体１００
の各層は、例えばセラミックスで形成される。シリコン
チップなどの半導体集積口路チップ９３は、パッケージ
搭載層９０中の層９０−３上に設けられている。チップ
９３上のポンディングパッドはボンディングワイヤ９４
を介して、ワイヤボンディングｌｌ９１の層９１−１上
に形成されたポンディングパッドと電気的に接続される
。複数の外部接続端子９５はボンディングワイヤ９４お
よびパッケージ搭載１１９０に形成された内部配線１９
６を介してチップ９３上に形成された対応する回路に接
続されている。もちろん、内部配線層９６はスルーホー
ルを介してパッケージ本体１００の各層を通る。外部配
線端子９５は、例えば６４またはそれ以上の端子からな
る。外部配線端子９５はプリント回路基板に形成された
対応するホール内に挿入される。そして、通常動作時の
種々の信号を通す。

換言すれば、評価用の信号は外端接続端子９５を通らな
い。導電性バッド９７がボンディングワイヤ層９１のう
ちの層９１−２上に配列され、ボンディングワイヤ層９
１中に形成されている内部接続配線９８に接続されてい
る。導電性パッド９７はパッケージ本体の４辺にそって
配列され、また一部２列配列となっている。

キャップ９２は３つの積層された層９２−１゜９２−２
および９２−３を有する。各層はアルミナのようなセラ
ミックスで形成されている。スルーホール９２ａおよび
内部配線ライン９２ｂがキャップ９２内に形成されてい
る。導電性バッド９９がキャップ９２のうちの層９２−
２上に形成されている。このｓ電性バッド９９はワイヤ
ボンディング層中の層９１−２上に形成されている。

キャップ９２は、導電性バッド９９が対応する導電性パ
ッド９７上に設けられるように、パッケージ本体１００
上に載置されている。導電性接着剤１０ｔ　（ＰＴＩ　
／ＳＴＩ　、　Ａｌｌ　／ＳＴＩ　、　Ａｇペースト等
）が、導電性バッド９７および９９のまわりに設けられ
ている。これにより、キャップ９２はパッケージ本体１
００に固定される。評価用端子１０２−２および電源供
給端子１０２−１を含む外部接続端子１０２がキャップ
９２のうちの１９２−３上にここから垂直方向に突出す
るようにな設けられている。

たとえば外部接続端子１０２は、マトリックス状に配列
された６４＃子からなる。外部接続端子１０２は、内部
配線ライン９２ｂを介して対応するパッド９９に電気的
に接続されている。外部接続端子１０２のうちの評価用
端子１０２−２は評価時に専用的に用いられる。換言す
れば、外部接続端子９５と独立（共通でない）である。

ピン配ダ１のコーナーに設けられている電源供給端子は
、キャップ９２およびパッケージ１００内に形成された
内部接続ライン９２ｂおよび９８を介して、外部接続端
子９５中のＮ源供給端子に電気的に接続されている。

第６Ａ図に、配線層９２の変形例を示す。この変形例は
、パッケージ本体１００（第５Ｂ図）の導電性バッド９
７と同一の配列をもったスルーホール９２ｃを有する。

第７Ｂ図に示すように、導電性メツキ９２ｄが各スルー
ホール９２Ｇの内壁に設けられている。各スルーホール
９２Ｃの導電性メツキ９２ｄは、対応する導電性バッド
９９に接続されている。第６Ｃ図に示す組み立てた状態
において、スルーホール９２Ｇには導電性物質１０３が
充填される。これにより、導電性バッド９７と９９の電
気的接続をより確かなものとすることができる。

上述したパッケージ構造に搭載されるチップ９３を評価
した後、第７図に示すパッケージ構造をもった半導体集
積回路が大量生産される。パッケージ１１０はパッケー
ジ本体１００（第５Ｃ図）と同一のパッケージ本体を有
し、キャップ９２（第５Ｃ図）に代えてチップ９３を封
止するセラミックスのふたを有する。ヒートシンクまた
はフィン１１１がパッケージ１１０上に形成されている
。

なお、本発明では回路基板に実装する側に設ける外部接
続端子はリードの接続されていない端子でもよい。

前運した積層された層を形成するには一般的な製造方法
を用いれば良い。例えば、スルーホールや内部接続配線
を焼結する前のセラミックスシート（グリーンシート）
に形成する。次に、グリーンシートを積み重ね、複数片
に分割する。そして、分割された複数片を焼結する。

〔発明の効果） 以上のように本発明によれば、パッケージ本体の回路基
板に実装する側とは反対側の面部分でのみ支持され面に
立ててなるピンの外部接続端子を設けることにより、パ
ッケージ本体に搭載する集積回路チップのユーザプログ
ラムの評価等に有効な評価用の端子等を多数個、且つ良
好な接着状態で備えることが可能となり、パッケージ本
体の小型化、多数ビット長化、高機能化のブロセツザ等
に有効である。

また従来例のようにパッケージへソケットを実装する必
要がなくなり、作業効率の向上が図られ、実装の際の誤
りなどによる不良率の低下に有効である。

特に、請求項２に記載の発明においては、半導体集積回
路チップを回路基板と反対側の面に設けても上記効果が
得られる。

【図面の簡単な説明】

第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図は本発明の一
実施例を示す図、 第２図は本発明のパッケージに接続するソケットの正面
図、 第３図は本発明のパッケージを用いた計画状態の正面図
、 第４図は本発明の応用例を示す図、 第５Ａ図、第５Ｂ図、第５Ｃ図は本発明の別の実施例の
パッケージ本体の平面図、 第６Ａ図、第６８図、第６Ｃ図は本発明の別の実施例の
変形例を示す図、 第７図は評価後大量生産される半導体デバイスの側面図
、 第８Ａ図、第８Ｂ図、第８Ｃ図は従来例を示す図、およ
び 第９図は別の従来例を示す図である。 図において、 １１．９０はパッケージ本体、 １２はチップ搭載層、 １３．９１はワイヤボンディング層、 １４はキャップ、 １５は外部接続端子、 １６はチップ、 １７はポンディングワイヤ、 １８．４１，１０２は外部接続端子、 ９２はキャップ を示す。 ％／ＡｆｆｉノｕＬｃ−１１１ｃＮａ正ｆｆｉ図第１Ｃ
図 ＄７’５ノｍＤ−ｍＤ　顛：５１−＠ＴｊＥＪ第１Ｄ図 第２図 杢きツ１０ペヂ−ジを用いた寥１呻因艷の匠狽図第３図 第５Ａ図 ６日 第４ 図 第７図 偶シタβさコの）〔セン戸１のイ４勾゛目第６Ａ図 第６Ｂ図 第６Ｃ図 第８Ａ図 第８Ｂ図

Claims (2)

【特許請求の範囲】
1. （１）半導体集積回路チップを搭載したパッケージ本体
   と、 該パッケージ本体の回路基板に実装する側に設けられ該
   半導体集積回路チップに電気的に接続された外部接続端
   子と、 前記パッケージ本体の回路基板に実装する側とは反対側
   の面に配列され該面部分においてのみ支持されて立たさ
   れ該半導体集積回路チップに電気的に接続された複数の
   ピンよりなる外部接続端子とを有することを特徴とする
   半導体装置。
2. （２）半導体集積回路チップを搭載したパッケージ本体
   と、 該パッケージ本体の回路基板に実装する側に設けられ該
   半導体集積回路チップに電気的に接続さ前記パッケージ
   本体の回路基板に実装する側とは反対側の面に搭載され
   た内部接続配線を有するキャップと、 該キャップの前記パッケージ本体の回路基板に実装する
   側とは反対側の面に配列された第２の外部接続端子とを
   有し、 該第２の外部接続端子は前記内部配線を介して前記半導
   体集積回路チップに電気的に接続されていることを特徴
   とする半導体装置。