DE69031350T2 - Mehrschichtpackung mit einer vertieften höhlung für einen halbleiter-chip - Google Patents

Mehrschichtpackung mit einer vertieften höhlung für einen halbleiter-chip

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Description

  • Die vorliegende Erfindung ist im allgemeinen gerichtet auf das Packen elektronischer Komponenten, und insbesondere auf eine Paket, die Mehrschichten-Dünnschichtlagen umfaßt.
    • Allgemeiner Stand der Technik
  • Mit dem immer dichter werdenden Packen von Halbleiter-Chips, d.h., die auf einer gegebenen Fläche immer mehr Schaltkreise enthalten, wird es zunehmend schwieriger, ein geeignetes Packen für solche Chips vorzusehen. Dieses Packen muß z.B. effiziente und zuverlässige Verschaltungen für die Stromverteilung und interne und externe Signale sowie ausreichende Kühlung vorsehen, um eine Überhitzung zu vermeiden. Ferner müssen solche Pakete eine geringe Größe aufweisen, wirtschaftlich herstellbar sein und im Betrieb zuverlässig arbeiten.
  • Das Problem des hochdichten, Hochleistungs-Packen wurde bereits auf verschiedene Weise angesprochen, wie nachstehend in mehreren Einzelheiten diskutiert werden soll.
  • US Patent Nr. 4,466,181, erteilt an Takishima, zeigt ein Paket, in dem multiple Halbleiterchips an den Kanten miteinander verbunden sind, so daß die Oberflächen, die Drahtverbindungen tragen, planar sind. Die verbundenen Chips sind in einer Aussparung eines Verdrahtungsboards montiert, so daß die planaren Chip-Oberflächen bündig mit der Oberfläche des Verdrahtungsboards ausgerichtet sind. Dann werden auf der Oberfläche des Pakets Leiter ausgefomt, um die Chips miteinander und mit dem Verdrahtungsboard zu verschalten. Takishima weist wenigstens den einen Nachteil auf, daß die Chip-Kantenverbindung bestenfalls schwierig herzustellen ist und bei größeren Chipzahlen praktisch nicht mehr anwendbar ist.
  • US-Patent Nr. 4,630,096, erteilt an Drye et al., zeigt verschiedene Chip-Pakete d.i. -module. Fig. 1 bei Drye et al. zeigt ein Paket, in dem Chips in die Aussparungen einer Leiterplatte mit einer gedruckten Schaltung gesetzt sind und mit den Verdrahtungsebenen auf dem Board durch Drahtkontaktierungen verbunden sind. Fig. 3 des Patents zeigt ein Paket, in dem Chips in Aussparungen in einem Substrat eingesetzt sind und durch Brückenleitungen mit Verdrahtungsmustern auf dem Substrat verbunden sind. Fig. 4A-4D zeigen Pakete, in denen Chips in durchgehende Löcher in einem Silicium-Substrat montiert und durch planare Netallisierung verschaltet sind. Fig. 6 und 7 zeigen Pakete der Fig. 4, die ferner in einem geschlossenen Paket mit Kontaktstiften montiert sind. Diese letzteren in den Fig. 4, 6 und 7 gezeigten Ausführungsformen sind mit dem Nachteil behaftet, daß bei der Verbindung elektrischer Kontaktstifte mit einem Silicium- Substrat inhärente Schwierigkeiten auftreten, was diese Lösung für Hochleistungsanwendungen unpraktisch macht.
  • US-Patent Nr. 4,578,697, erteilt an Takemae, zeigt ein Paket einschließlich eines Keramiksubstrats mit darauf angeordneten Leiterstreifen. Die Chips sind auf dem Substrat befestigt, so daß sie gegen die Leiterstreifen isoliert sind. Die Steckverbinder auf den Chips sind über Drähte mit den Leiterstreifen verbunden. Ehret, P., et al. zeigen in MULTICHIP PACKAGING, IBM Technical Disclosure Bulletin, Bd. 14, Nr. 10, März 1972, A. 3090, ein Paket, in dem Chips, die über Lotkugellötungen mit einem Mehrebenen-Verdrahtungssubstrat sandwichförmig zwischen das Substrat und eine Wärmesenke eingefügt sind. Kontaktstifte, die sich durch die Wärmesenke erstrecken, werden benutzt zum Herstellen der elektrischen Verbindungen mit dem Mehrebenen-Verdrahtungs substrat.
  • Motika F., FLIP-CHIP ON PERSONALIZATION CHIP CARRIER PACKAGE, IBM Technical Disclosure Bulletin, Bd. 23, Nr. 7A, Dezember 1998, SS. 2770-2773, zeigt ein Paket, in dem Mehrfach-Chips über Lotkugellötung mit einem anwenderspezifischen Chip verbunden sind. Der anwenderspezifische Chip ist auf ein kontaktstifttragendes Keramiksubstrataufgesetzt und mit den Kontaktstiften über eine spezielle Kantenbindung oder Chip verbunden.
  • Bodendorf, D.J., et al., ACTIVE SILICON CHIP CARRIER, IBM Technical Disclosure Bulletin, Bd. 15, Nr. 2, Juli 1972, SS. 656-657, zeigt ein Paket, in dem kleine; aktive FET-Vorrichtungen tragende Silicium-Chips auf einem größeren Silicium- Chip montiert sind, der aktive bipolare Vorrichtungen trägt. Die Verbindungen zwischen den kleinen und den großen Silicium-Chips sind über eine planare, Mehrschichten-Metallurgie hergestellt.
  • Weiter ist es auf dem Stand der Technik bekannt, Mehrschichtenkeranik-Pakete (MLC) für Halbleiterchips zu benutzen. Solche Pakete werden gezeigt z.B. in den US-Patenten Nr. 4,245,273, erteilt an Feinberg et al., und 4,080,414 erteilt an Anderson et al. (beide übertragen auf den Anmelder der vorliegenden Erfindung). Diese Pakete erfordern jedoch in der Regel die Anwendung von Lotkugelverbindungen zwischen den Chips und den Paketen. Diese Lotkugel-Technik ist sehr komplex. Sie setzt voraus, daß alle Strom-, Masse- und Signalverschaltungen, innerhalb der Vielschichten der MLC- Pakets enthalten sind. Das kann das Paket sehr komplex und aufwendig machen.
  • EP-A-0 346 061 offenbart ein elektronisches Komponentenpaket, das ein Mehrlagen-Keramiksubstrat beinhaltet, eine Vielzahl von Signalschichten und keramischen Isolierschichten, einen Chip, der in einem Hohlraum in der Substratoberfläche angeordnet ist, und eine Vielzahl Leiter, die sich von der Oberfläche des Substrats aus zur Verbindung des Chips mit den Signallagen erstrecken, aufweist. Das Substrat ist ferner mit multiplen Dünnschichtlagen versehen.
  • EP-A-0 101 791 lehrt die Anwendung von multiplen Dünnschichtlagen aus leitenden und isolierenden Materialien, die auf einem Substrat aufgeschichtet sind, wobei ein elektronisches Bauteil in einem Hohlraum des Substrats sitzt.
  • US-A-4 466 181 offenbart die Anwendung multipler Dünnschichten zum Herstellen von Verdrahtungen zwischen Konstruktionsmerkmalen auf der elektronischen Komponente. Gezeigt wird ein elektronisches Komponentenpaket mit einer Vielzahl von Halbleiterchips, die in einem Hohlraum an der Oberfläche eines Keramiksubstrats angeordnet sind, wobei die obere Fläche der Chips koplanar mit der Oberfläche des Substrats liegt. Spalte zwischen den Chips und den Seitenwänden des Hohlraums sind mit Isoliermaterial gefüllt, das z.B. aus Epoxidharz, Siliconharz oder Polyimid gewählt wird. Eine Dünnschichtstruktur bestehend aus einer Isolierschicht und einer darüber liegenden Metallislerungsschicht wird an den Oberflächen der Chips und des Substrats ausgebildet und verbindet Kontaktflächen auf den Chips und auf der Substratoberfläche
  • Eine Aufgabe der vorliegenden Erfindung ist es nun, ein solches Paket mit erhöhter Verschaltungsdichte im Vergleich zum Stand der Technik bereitzustellen.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein solches Paket bereitzustellen, in dem die vorgesehenen Verbindungen zuverlässiger sind als die Lotkugelverbindungen auf dem Stand der Technik.
  • Noch eine Aufgabe der vorliegenden Erfindung ist es, ein solches Paket bereitzustellen, in dem die vorgesehenen Verschaltungen kosteneffektiv sind und zu einem verhältnismäßig wenig aufwendigen Paket führen.
  • Eine spezifischere Aufgabe der vorliegenden Erfindung ist das Vorsehen eines solchen Pakets, das sowohl die Mehrschichtenkeramikpaketierung als auch Dünnschicht-Verschaltungstechniken auf kompatible Weise benutzt, um hochdichte Verschaltungen vorzusehen.
    • Zusammenfassung der Erfindung.
  • Diese Aufgaben werden durch die Erfindung gemäß Definition in Anspruch 1 gelöst.
    • Kurze Beschreibung der Zeichnungen
  • Diese und noch weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden offensichtlich durch Erwägung der folgenden detaillierten Beschreibung der Erfindung und der begleitenden Figuren; in diesen sind:
  • Fig. 1-4 sind aufeinanderfolgende Querschnittansichten eines Halbleiter-Chip-Pakets, die einen Fertigungsprozeß eines elektronischen Komponentenpakets gemäß der vorliegenden Erfindung erklären;
  • Fig. 5 ist eine Ansicht, ähnlich wie Fig. 4, die jedoch eine Ausführungsform der vorliegenden Erfindung darstellt, in der multiple verschaltete Chips an jedem Chip-Platz im Paket angeordnet sind.
    • Detaillierte Beschreibung der Erfindung
  • Nehmen wir jetzt Bezug auf die Zeichnungen; Fig. 1 zeigt ein Mehrschichten-Keramik- oder Glaskeramik-Substrat. Der Ausdruck Keramik bedeutet hier Glas, Keramik, Glaskeramik sowie Kombinationen dieser Stoffe wie: Tonerde, Tonerde plus Glas, Cordierit-Glaskeramik, Mullit, Borsilikat-Gläser und weitere derartige Materialien, die dem Fachmann wohlbekannt sind. Die Grundlagen der Herstellung des Substrats, d.i. Metallisieren, Stapeln, Laminieren und Brennen der Keramikronblätter sind auf dem Stand der Technik wohlbekannt. Siehe z.B. US-Patente 3,564,114, erteilt an Blinder et al., sowie die bereits angezogenen Patente Nr. 4,245,273 und 4,080,414.
  • Gemäß dem herkömmlichen Mehrschichten-Keramiksubstrataufbau enthält das Substrat 10 eine Vielzahl horizontal aufeinandergestapelter Isolier- und Signal/Bezugsspannungsschichten, wobei die Signalschichten Verdrahtungsmetallisierung enthalten, und anliegende Signalschichten, die in der Regel durch eine oder mehrere Isolierschichten getrennt sind. Siehe z.B. nichtmetallisierte Isolierschichten 12, 14, und metallisierte Signalschichten 16, 18 und 20. Auf eine auf dem Stand der Technik wohlbekannte Art werden metallisierte Signalschichten 16, 18 und 20 ausgebildet durch Metallsiebdruck des Metallmusters direkt auf das Rohkeramikblatt, wobei die Rohblätter anschließend übereinandergestapelt und gesintert werden. Nichtinetallisierte Keramikrohblätter können wahlweise zwischen die metallisierten Rohblätter gestapelt werden, um die Isolierschichten dicker zu machen.
  • Ferner erstrecken sich auf herkömmliche Weise vertikale leitende Verbindungslochsäulen bei 22, 24, 26, 28 und 30 durch das Substrat 10. Leitende Verbindungslochsäulen 22-30 sind im allgemeinen senkrecht zu den übereinandergestapelten Lagen 12-20 angeordnet und funktionieren als elektrische Verbindungen zwischen den Kontaktflecken 32A-32F auf einer oberen Oberfläche 34 des Substrats, ausgewählten Signalschichten innerhalb des Substrats, und Anschlußkontaktstiften 36A-36D, die an der Bodenfläche 38 des Substrats angebracht sind.
  • Die den oberen Bereich 40 des Substrats 10 bildenden Stapelschichten sind mit Öffnungen versehen, so daß beim Aufeinanderschichten und Bearbeiten dieser Lagen, wie oben beschrieben, die Hohlräume 42, 44, 46 im Substrat 10 entstehen, die von der Oberfläche 34 aus in den Körper des Substrats 10 reichen. Wie nachstehend noch eingehender beschrieben wird, ist jeder Hohlraum so groß ausgebildet, daß er einen Halbleiterchip aufnimmt, so daß die Chipoberfläche im allgemeinen parallel zur Substratoberfläche 34 ausgerichtet ist.
  • Nehmen wir jetzt Bezug auf Fig. 2; dünne Schichten aus Bindematerial 48, 50, 52 sind auf dem Boden der Hohlräume 42, 44, 46 aufgebracht. Solche Bindemittel 48, 50, 52 sind z.B. eine eutektische Legierung wie z.B. Gold-Eutektikum, ein Epoxid wie z.B. diamantgefülltes Epoxid, oder ein Polyimid, die in geeigneter Dicke aufgetragen werden. Halbleiter-Chips 54, 56 und 58 werden dann jeweils allein in die Hohlräume 42, 44, 46 eingesetzt. Jeder Halbleiter-Chip 54, 56, 58 unterstützt multiple Elektronikkomponenten oder -elemente (nicht dargestellt) wie z.B. Transistoren und Widerstände. Jeder Chip weist eine obere Fläche auf, bezeichnet mit 54A, 56A und 58A, die leitende Verbindungsflecken oder Kontakte (nicht dargestellt) trägt, wobei jeder Kontakt zur Herstellung einer elektrischen Verbindung mit einer Komponente innerhalb des Chip vorgesehen ist. Wie in Fig. 2 gezeigt wird, werden die Hohlräume 42, 44, 46 beim Herstellen des Substrats 10 so ausgebildet, daß sie die Halbleiterchips mit ihren oberen Kontaktflächen 54A, 56A und 58A im allgemeinen so einrichten, daß sie mit ihren oberen Kontaktflächen planar zur Substratoberfläche 34 liegen.
  • Nehmen wir jetzt Bezug auf Fig. 3; eine Dünnschicht 60 aus Isoliermaterial wird im allgemeinen in Übereinstimmung mit der Oberfläche 34 über das Substrats 10 gelegt, so daß sie die Oberflächen 54A, 56A, 58A des Halbleiter-Chips überdeckt und Spalte zwischen den Wänden dieser Chips und den Flächen der Hohlräume 42, 44 und 46 ausfüllt. Die Schicht 60 kann viele bekannte Dünnschichtisoliermaterialien enthalten, wie z.B. Siliciumdioxid (SiO&sub2;) oder Siliciumnitrid (Si&sub3;N&sub4;), die aus durch herkömmliche Bedampfungs-Prozesse (CVD), Sputtern oder im Aufschleuderverfahren aufgebrachtes Glas, einem Polyimid mit niederem Wärmeausdehnungskoeffizient (TCE) oder Stapel aus diesen gleichen Isoliermaterial-Typen bestehen. Der TCE der Schicht 60 wird so gewählt, daß er eng mit dem TCE des Substrats 10 übereinstimmt, so daß er eine Struktur erzeugt, die widerstandsfähig gegen Wärmezyklus-bewirkte Störungen ist.
  • Nehmen wir jetzt Bezug auf Fig. 4; in der Schicht 60 werden selektiv Kontaktlöcher ausgebildet und eine dünne Metallisierungslage wird so aufgebracht, daß Drahtleitungen oder Leiterverbindungen, wie z.B. die Verbindung 62 zwischen dem Chip 54 und dem Kontaktflecken 32A, und Verbindungen zwischen dem Chip 54 und dem Kontaktflecken 32B hergestellt werden. Mehrere solche Dünnschichten aus Isolierlagen und Metallisierung sind ausgebildet, so daß weitere leitende Verbindungen hergestellt werden, wie z.B. Verbindung 66 zwischen den Halbleiterchips 54 und 56. Hier ist zu verstehen, daß Lagen aus dünner Schichtmetallisierung sowohl Zwischen- und Intern-Chipverdrahtungen als auch Chip-Substrat-Verbindungen des Typs, wie er unter 62 und 66 gezeigt wird, sein können.
  • Beispielhaft und ohne Einschränkung werden verschiedene unterschiedliche Methoden zur Ausbildung der Dünnschichtverdrahtung gemäß Fig. 4 in den folgenden Patenten beschrieben: US 3,881,971 erteilt an Greer et al., US 4,702,792 erteilt an Chow et al., Kanada 1,245,517 erteilt an Beyer et al., und US 4,541,168 erteilt an Galie et al., die alle dem Inhaber der vorliegenden Erfindung übertragen wurden.
  • So ist in Fig. 4 ein Halbleiter-Chip-Paket vorgesehen, in dem die Dünnschichtmetallisierung dazu benutzt wird, Halbleiter- Chips mit einem Mehrschicht-Keramiksubstrat zu verbinden und zu verschalten. Diese Dünnschichtmetallisierung ermöglicht sehr hochdichte, sehr zuverlässige Verschaltungen und wird anstatt der niedrigdichten, komplizierteren und störanfälligeren Lotkugelverbindungen auf dem Stand der Technik angewendet.
  • Nehmen wir jetzt Bezug auf Fig. 5; hier wird eine vergrößerte Ansicht um den Hohlraum 44 gezeigt, die eine alternative Ausführungsform der vorliegenden Erfindung darstellt. In dieser erfindungsgemäßen Ausführungsform ist eine Mehrfach- Chip-Struktur 70 im Hohlraum 44 angeordnet, zum Unterschied von der Einzel-Chip-Anordnung (d.i. Chip 56) der obigen Beschreibung.
  • Die Chip-Struktur 70 beinhaltet wenigstens zwei nebeneinanderliegende Halbleiter-Chips 72, 74, die direkt auf die Epoxidschicht 50 in der Höhlung 44 aufgesetzt sind. Die Struktur 70 enthält ferner Zwischen- und Innerchip-Verdrahtungsebenen 76, die direkt auf den Chips 72, 74 ausgebildet werden, bevor die Chips in die Höhlung 44 eingesetzt werden. Verdrahtungsebenen 76, die von den gleichen Dünnschicht-Verdrahtungsprodukten und -prozessen gebildet werden, wie oben beschrieben, beinhalten mehrfache Leitungs/Metall- Zwischenverbindungen 78, 80, 82 auf eingebrachten Zwischenisolierlagen 84, 86, 88 und 90. Die Verdrahtungsebenen 76 und der Hohlraum 44 sind so dimensioniert, daß eine obere Fläche 92 der Verdrahtungsebenen im allgemeinen planar mit der oberen Fläche 34 des Substrats 10 liegt.
  • Weitere gemäß den oben beschriebenen Verfahren hergestellte Dünnschichtverdrahtungsebenen 94 sind über der Oberfläche 34 des Substrats ausgebildet und stellen leitende Verbindungen zwischen der Chipstruktur 70 und den Kontaktflecken auf dem Substrat her.

Claims (3)

1. Ein elektronisches Komponentenpaket enthaltend ein keramisches Mehrschichtensubstrat (10), das aus einer Vielzahl übereinanderliegender Isolier- und Signal/Bezugsspannungsschichten besteht, wobei das Substrat leitende Verbindungslochsäulen (22-30) zur Herstellung elektrischer Verbindungen zwischen Verbindungsplatten (32A, 32F) auf einer oberen Fläche (34) des Substrats, ausgewählte Signal/Bezugsspannungsschichten innerhalb des Substrats, und Metallverdrahtungsstifte (36A-36D), die mit einer unteren Fläche (38) des Substrats verbunden sind, beinhaltet;
das Substrat in seiner oberen Fläche wenigstens eine Höhlung enthält, wobei jeder Höhlung der Größe nach so bemessen ist, daß sie wenigstens einen Halbleiterchip trägt und enthält, der eine obere Fläche (54A, 56A, 58A) aufweist, die leitende Verbindungsflächen trägt, die einen elektrischen Kontakt mit einer Komponente herstellen, die innerhalb des Chips angeordnet ist, wobei
(i) die obere Fläche (die oberen Flächen) des Chips (54A, 56A, 58) koplanar mit der oberen Fläche des Substrats ist/sind;
(ii) eine Mehrschichten-Dünnfilmstruktur bestehend aus einer Vielzahl von Isolierschichten und Metallisierungsschichten auf der oberen Fläche des Substrats ausgebildet ist;
(iii) die unterste Schicht (60) der Dünnfilmstruktur eine Isolierschicht ist, die die oberen Flächen des Substrats und des (der) Chips überdeckt und etwaige Spalte zwischen den Seiten der Chips und den Flächen der Höhlungen füllt;
(iv) das Material der Isolierschichten der Dünnfilmstruktur so gewählt wird, daß sein Wärmeausdehnungskoeffizient eng mit dem des Substratmaterials übereinstimmt; und
(v) sich metallgefüllte Verbindungslöcher durch die Isolierschichten der Dünnfilmstruktur erstrecken, um die Schaltverbindungen zwischen den elektrischen Chip-Leiterverbindungsplatten, den in den Metallisierungsschichten ausgebildeten Verdrahtungsleitungen und den Substratverbindungsplatten vorzusehen;
so daß die Dünnfilmstruktur eine Schaltverbindung zwischen dem wenigstens einen Chip und dem keramischen Vielschichtensubstrat herstellt.
2. Das Paket gemäß Anspruch 1, das ferner eine Epoxidschicht (48, 50, 52) aufweist, die als Zwischenschicht zwischen der Oberfläche der Höhlung und dem Halbleiterchip zum Tragen des Halbleiterchips in der Höhlung angeordnet ist.
3. Das Paket gemäß Anspruch 1, in dem mindestens zwei Halbleiterchips (72, 74) in der Höhlung angeordnet sind.
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