JPS62213147A - 積層回路基板の製造方法 - Google Patents
積層回路基板の製造方法Info
- Publication number
- JPS62213147A JPS62213147A JP61055423A JP5542386A JPS62213147A JP S62213147 A JPS62213147 A JP S62213147A JP 61055423 A JP61055423 A JP 61055423A JP 5542386 A JP5542386 A JP 5542386A JP S62213147 A JPS62213147 A JP S62213147A
- Authority
- JP
- Japan
- Prior art keywords
- rewiring
- pattern
- film
- circuit
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims description 10
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000010410 layer Substances 0.000 claims abstract description 27
- 239000010409 thin film Substances 0.000 claims abstract description 15
- 239000002344 surface layer Substances 0.000 claims abstract description 7
- 239000004020 conductor Substances 0.000 abstract description 6
- 239000010408 film Substances 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 4
- 238000004806 packaging method and process Methods 0.000 abstract description 4
- 238000011161 development Methods 0.000 abstract description 3
- 238000003486 chemical etching Methods 0.000 abstract description 2
- 238000001771 vacuum deposition Methods 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
大型コンピュータ用多層回路基板の製造に係り。
基板実装のＬＳＩと接続する多層回路基板に対して。
設計変更仕様による回路変更、あるいは配線変更などの
要求を自在に許容させる薄膜構成基板表面（回路）Ｈの
再配線方法に係る。
要求を自在に許容させる薄膜構成基板表面（回路）Ｈの
再配線方法に係る。
本発明は、中央処理袋Ｗ （ＣＰＵ）のＬＳＩ実装基板
として用いられる積層回路基板の製造方法に関する。
として用いられる積層回路基板の製造方法に関する。
近時、高集積規模・高速度のＬＳＩを実装する積層基板
は、処理すべき接続配線回路数が増大するに伴い、Ｎ数
を増加し、配線パターン幅間隔を小さくしかつ配線を立
体回路として形成する。
は、処理すべき接続配線回路数が増大するに伴い、Ｎ数
を増加し、配線パターン幅間隔を小さくしかつ配線を立
体回路として形成する。
例えばＣＰＵ実装基板においては、多層化に際して、積
層の内層を回路機能別に割り当て、それぞれのＸ、Ｙ信
号層、給電層とか、アース電位分配層。
層の内層を回路機能別に割り当て、それぞれのＸ、Ｙ信
号層、給電層とか、アース電位分配層。
あるいは特定するＸ、Ｙ信号線間をバイア（ＶＩＡ）ホ
ールを介して接続する配線層、などを設けて高密度の立
体回路が形成される。
ールを介して接続する配線層、などを設けて高密度の立
体回路が形成される。
かような積層基板の表面層は、搭載するＬＳＩとボンデ
ィング接続するためのバッドと、該パッドパターンの周
辺には基板表面で回路（配線）の変更を自在に成すため
の再配線バッドとか、必要なに応じて随時、積層基板回
路の検査を行うための試験用パッドなどが設けられる。
ィング接続するためのバッドと、該パッドパターンの周
辺には基板表面で回路（配線）の変更を自在に成すため
の再配線バッドとか、必要なに応じて随時、積層基板回
路の検査を行うための試験用パッドなどが設けられる。
かような配線変更を自在となすような再配線用パッドの
設定は、カスタム仕様に対応しうる多機種の積層基板の
生産時間の短縮と、その標準化を図るに有効である。更
に、積層基板の再配線パッドは、高速性が要求される高
密度実装回路基板における搭載ＬＳＩチップ相互間の信
号伝達速度の遅速を解消する配線長の調整を容易になし
うるちのとして活用されている。
設定は、カスタム仕様に対応しうる多機種の積層基板の
生産時間の短縮と、その標準化を図るに有効である。更
に、積層基板の再配線パッドは、高速性が要求される高
密度実装回路基板における搭載ＬＳＩチップ相互間の信
号伝達速度の遅速を解消する配線長の調整を容易になし
うるちのとして活用されている。
本発明は積層基板の再配線パッド間の配線回路を薄膜化
することを目的とする。
することを目的とする。
第２図は従来の例えばセラミック基板上に再配線用パッ
ドのパターンが形成された表面回路の一部を示す基板正
面図である。
ドのパターンが形成された表面回路の一部を示す基板正
面図である。
第２図工面図において、 ＣＰＵ実装に用いる積層基板
の表面にはチップキャリア１１を搭載する領域１２が示
される。該領域１２の周辺は、チップキャリア１１のボ
ンディングパッド１３が形成される。ボンディングパッ
ド１３の周辺は９回路基板の積層完了後において、配線
変更を行う改造パッドとも呼ばれる再配線パッド１４が
形成される。
の表面にはチップキャリア１１を搭載する領域１２が示
される。該領域１２の周辺は、チップキャリア１１のボ
ンディングパッド１３が形成される。ボンディングパッ
ド１３の周辺は９回路基板の積層完了後において、配線
変更を行う改造パッドとも呼ばれる再配線パッド１４が
形成される。
゛ 再配線パッド１４が形成された基板１０に多数のチ
ップキャリア１１を実装する積層（回路）基板１０は第
３図に示される。
ップキャリア１１を実装する積層（回路）基板１０は第
３図に示される。
第３図の積層基板斜視図において、チップキャリア１１
の周辺には再配線パッド１４が導出されている。導出さ
れた多数の再配線パッド１４は、内層の信号回路層１８
とＶＩＡホールを介して接続されており、かかるパッド
１４を用いることにより随時、配線パターン仕様に基づ
くボンディングによる回路変更が容易になされるように
なっている。
の周辺には再配線パッド１４が導出されている。導出さ
れた多数の再配線パッド１４は、内層の信号回路層１８
とＶＩＡホールを介して接続されており、かかるパッド
１４を用いることにより随時、配線パターン仕様に基づ
くボンディングによる回路変更が容易になされるように
なっている。
第３図は積層数が５層の場合が例示されるが。
一般的には袷数層にもなることが多い。
その最下層は給電層１６と併せて下面側にはマザーボー
ドとの接続をとる多数のビン端子１７が形成される。積
層の内Ｎ１８はｘＹそれぞれの信号回路層とされる。
ドとの接続をとる多数のビン端子１７が形成される。積
層の内Ｎ１８はｘＹそれぞれの信号回路層とされる。
ところで従来、再配線パッド１４による回路変更は、ボ
ンディング、または半田付けによるジャンパワイヤ１５
配線で行うことから配線パッド１４が占有する基板面積
が大きいことから搭載のＬＳＩ実装に支障となる。
ンディング、または半田付けによるジャンパワイヤ１５
配線で行うことから配線パッド１４が占有する基板面積
が大きいことから搭載のＬＳＩ実装に支障となる。
ジャンパワイヤ１５配線による方法は、工数及び接続の
信頼性に問題がある。
信頼性に問題がある。
第１図は前記ジャンパワイヤに代替して薄膜の再配線回
路を形成する本発明の製造プロセスのフローチャートで
ある。
路を形成する本発明の製造プロセスのフローチャートで
ある。
ＬＳＩチップが実装される積層基板の再配線層の形成に
当たり。
当たり。
予じめ再配線バ・ノド部の孔明けがされた薄膜絶縁層に
金属薄膜を被着し、前記金属薄膜をパターニングして配
線パターンを形成し、更に再配線パターンを絶縁処理し
て薄膜の再配線層を形成することを含んで所定の信号回
路層、電源回路層と接続するようにした多層回路基板の
製造方法である。
金属薄膜を被着し、前記金属薄膜をパターニングして配
線パターンを形成し、更に再配線パターンを絶縁処理し
て薄膜の再配線層を形成することを含んで所定の信号回
路層、電源回路層と接続するようにした多層回路基板の
製造方法である。
薄膜形成になる再配線層であることから、従来。
空白であったＬＳＩ搭載領域面１２内にも再配線パター
ンが形成される。また従来問題とされた再配線パッドの
占有面積が減少し、結果としてＬＳＩチップやチップキ
ャリアの高密度実装が可能となる。
ンが形成される。また従来問題とされた再配線パッドの
占有面積が減少し、結果としてＬＳＩチップやチップキ
ャリアの高密度実装が可能となる。
以下、第１図の製造プロセスフローチャートに従って表
面層再配線パッドに対して配線パターンを形成する実施
例について説明する。
面層再配線パッドに対して配線パターンを形成する実施
例について説明する。
配線パターンが決定すれば、ＣＶＤ（Ｃｈｅ＋ｗｉｃａ
ｌ Ｖａｐ。
ｌ Ｖａｐ。
ｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法によるｓｏ２組成の薄
膜絶縁層に対して、先ず再配線パッド部の孔明け２がさ
れ。
膜絶縁層に対して、先ず再配線パッド部の孔明け２がさ
れ。
該孔明は部を含み表面層全面に金属薄膜を真空蒸着法に
より配線導体膜３が被着される。
より配線導体膜３が被着される。
次いで、配線導体膜３面に感光レジストを一様に塗布し
たのち、前記決定された配線パターンに基づき形成され
た表面層マスクによるパターン露光と該露光後のパター
ン現像４がされる。
たのち、前記決定された配線パターンに基づき形成され
た表面層マスクによるパターン露光と該露光後のパター
ン現像４がされる。
パターン現像４に続いて、化学エツチング処理すれば所
望の配線導体パターン５となる。
望の配線導体パターン５となる。
更に続いて、前記感光レジストの剥離６をすることで改
造パッド間あるいは再配線パッド間の薄膜回路が完成す
る。
造パッド間あるいは再配線パッド間の薄膜回路が完成す
る。
前記配線パターンの表面回路は、絶縁処理７をした後Ｌ
ＳＩに対するボンディング用電極パッドが形成され、そ
の後、ポンディングパッドによるＬＳＩ搭Ｒ９がされる
。
ＳＩに対するボンディング用電極パッドが形成され、そ
の後、ポンディングパッドによるＬＳＩ搭Ｒ９がされる
。
以上の説明から明らかなように本発明は、従来のジャン
パワイヤによる再配線を薄膜回路で行うことから、近時
における高集積規模のＬＳＩに対して高信頬性の再配線
が実現される。また薄膜の配線回路であるから従来の例
えばＬＳＩ搭載領域面内でも配線可能となるので高密度
実装にも有効となる等、その効果は大きいものがある。
パワイヤによる再配線を薄膜回路で行うことから、近時
における高集積規模のＬＳＩに対して高信頬性の再配線
が実現される。また薄膜の配線回路であるから従来の例
えばＬＳＩ搭載領域面内でも配線可能となるので高密度
実装にも有効となる等、その効果は大きいものがある。
第１図は本発明の製造プロセスフローチャート。
第２図は従来の再配線用パッドのパターン正面図。
第３図は従来のＬＳＩ搭載積層回路基板の斜視図。
図中、 １０は積層回路基板。
１１はＬＳＩチップ又はチップキャリア。
１２は１１の搭載領域、 １４は再配線パッド。
１６は給電層、 及び１日は信号回路層−ご
゛・′・１
事３阿
Claims (1)
- ＬＳＩチップまたはチップキャリアが搭載されるパッ
ド部を形成する基板表面層を再配線層とし、バイアホー
ルを介して前記再配線層と導通する基板内層の信号回路
層、電源回路層、を具備する多層回路基板において、搭
載されるＬＳＩチップまたはチップキャリア領域面に対
して、前記パッド部と導通する薄膜回路を形成して再配
線することを特徴とする積層回路基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61055423A JPS62213147A (ja) | 1986-03-13 | 1986-03-13 | 積層回路基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61055423A JPS62213147A (ja) | 1986-03-13 | 1986-03-13 | 積層回路基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62213147A true JPS62213147A (ja) | 1987-09-19 |
Family
ID=12998166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61055423A Pending JPS62213147A (ja) | 1986-03-13 | 1986-03-13 | 積層回路基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62213147A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6112054A (ja) * | 1984-06-22 | 1986-01-20 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体パツケ−ジ製造方法 |
| JPS62165350A (ja) * | 1986-01-17 | 1987-07-21 | Nec Corp | 多層配線基板 |
-
1986
- 1986-03-13 JP JP61055423A patent/JPS62213147A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6112054A (ja) * | 1984-06-22 | 1986-01-20 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体パツケ−ジ製造方法 |
| JPS62165350A (ja) * | 1986-01-17 | 1987-07-21 | Nec Corp | 多層配線基板 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5244833A (en) | Method for manufacturing an integrated circuit chip bump electrode using a polymer layer and a photoresist layer | |
| EP0411165B1 (en) | Method of forming of an integrated circuit chip packaging structure | |
| US6242279B1 (en) | High density wire bond BGA | |
| US7563645B2 (en) | Electronic package having a folded package substrate | |
| US7271031B2 (en) | Universal interconnect die | |
| US4446477A (en) | Multichip thin film module | |
| US6297460B1 (en) | Multichip module and method of forming same | |
| US5290971A (en) | Printed circuit board provided with a higher density of terminals for hybrid integrated circuit and method of fabricating the same | |
| EP0145862B1 (en) | Metallization of a ceramic substrate | |
| JPH06181283A (ja) | 多チップモジュールのための架橋式プログラミングの方法 | |
| KR20050035161A (ko) | 반도체 부품 | |
| JP3408590B2 (ja) | 多層プリント基板の配線構造 | |
| JPS62213147A (ja) | 積層回路基板の製造方法 | |
| TW200427046A (en) | Substrate and process for fabricating the same | |
| JPH1117315A (ja) | 可撓性回路基板の製造法 | |
| JPS60105251A (ja) | 半導体集積回路 | |
| KR100708044B1 (ko) | 다층 써킷테이프 및 그 제조 방법과 이를 이용한반도체패키지 | |
| JPS63296247A (ja) | 配線の形成方法 | |
| JPS59117236A (ja) | 半導体装置 | |
| JPH0685093A (ja) | 半導体集積回路の製造方法 | |
| JPH04318957A (ja) | 半導体集積回路 | |
| JPS60195962A (ja) | 多層配線基板及びその製造方法 | |
| JPS63155754A (ja) | 配線基板 | |
| JPS629646A (ja) | 半導体装置の製造方法 | |
| JPS6130422B2 (ja) |