JPH04261022A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は多層構造の配線層を有
する半導体集積回路の高集積化に関するものである。

【０００２】

【従来の技術】この種の多層構造の配線層を有する半導
体集積回路については、田中ほかによる第一の公知文献
、“多層化ＭＭＩＣの構想”電子情報通信学会春季全国
大会１９８８ＰＰ．１−４６６〜４６７にいくつかの構
成例が示されている。ここでは、構成例のうち実用的な
構成として、例えば、中本ほかによりマイクロ波回路に
適用された第二の公知文献、“多層化ＭＭＩＣによる超
小型端子入れ替え型ラットレースハイブリッド回路”電
子情報通信学会春季全国大会１９８９ＰＰ．２−５７１
に示されている構成をとりあげて説明する。図５は、上
記第二の公知文献に示された従来の半導体集積回路を構
成している多層配線構造部分を示す断面図である。図に
おいて、１は半導体基板、２は地導体、３は誘電体層、
４はストリップ導体であり、地導体２と誘電体層３およ
びストリップ導体４によりマイクロストリップ線路５が
構成されている。

【０００３】次に動作について説明する。一般に、マイ
クロストリップ線路の特性インピーダンスは主として誘
電体の厚みおよび誘電率とをパラメータとしてストリッ
プ導体の導体幅によって定まることは公知のとおりであ
る。所定の特性インピーダンスを有する線路を実現する
場合、誘電体が薄く、誘電率が大きいほど、導体幅は狭
くなる。図５に示した従来例では、半導体基板１の厚み
および誘電率は、それぞれ２００μｍ、１２程度である
。半導体プロセス時に機械的な強度を保つ必要上から、
半導体基板１の厚みをこの程度以下に薄くすめことは困
難である。一方、誘電体層３を構成する誘電体は、半導
体プロセスによって半導体基板１上に薄く形成でき、そ
の厚みおよび誘電率は、それぞれ１０μｍ、５程度であ
る。誘電体層３を構成する誘電体は、誘電率が半導体基
板１の１／２程度と低いが、厚みが１／２０と薄いため
、誘電体を線路基板としてマイクロストリップ線路を構
成する場合は、半導体基板１を線路基板として構成する
場合に比べてストリップ導体の導体幅を狭くできる。た
とえば、特性インピーダンスが５０Ωの線路では１／１
０程度になる。したがって、ストリップ導体の配置に要
する面積が１／１０となり、パターン占有面積を縮小で
き、集積回路を小形にできる。

【０００４】図６は図５に示した構造の線路を用いた従
来の半導体集積回路としてマイクロ波帯で動作する移相
器の例を示す。６は主線路、７は分岐線路、８は半導体
基板１に形成される電界効果トランジスタ（以下ＦＥＴ
と称する）、９はバイアス抵抗、１０はキャパシタ、１
１はバイアス端子、１２はバイアホールである。分岐線
路７の一端が概略１／４波長間隔で主線路６に接続され
ている。分岐線路７の他端はバイアホール１２ａを介し
てＦＥＴ８のドレインに接続されている。ＦＥＴ８のソ
ースは地導体２に接続されて接地されている。ＦＥＴ８
のゲートにはバイアス抵抗９、バイアホール１２ｂ、お
よびキャパシタ１０を介してバイアス端子１１に接続さ
れている。ここで、キャパシタ１０の一方の電極がバイ
アホール１２ｃにより接地されている。

【０００５】次に動作について説明する。このような構
成のローデッドライン形移相器では、バイアス抵抗９を
バイアス端子１１よりＦＥＴ８のゲートに印加されるバ
イアス電圧を０Ｖとピンチオフ電圧とに切り換えてＦＥ
Ｔ８が呈するインピーダンスを変化させることにより、
主線路６に装荷されるサセプタンスを変えることができ
る。分岐線路７の特性インピーダンスと電気長を適切に
選び、上記の二つのサセプタンスを同時に大きさが等し
く符号の異なるサセプタンスに切り換えることにより、
反射を小さくして所用の位相変化を得ることができる。 上記の主線路６の特性インピーダンスは、外部回路との
接続性から５０Ωに選ばれることが多い。一方、分岐線
路７の特性インピーダンスは、移相量やＦＥＴ８のイン
ピーダンスによって決定される。通常の設計では、この
特性インピーダンスは５０Ωより高くなることが多く、
７０〜１００Ωの高インピーダンスが必要となる。これ
らの比較的特性インピーダンスの低い線路と比較的特性
インピーダンスの高い線路とを同一の線路基板上に実現
するため、上記ローデッドライン形移相器では、ストリ
ップ導体幅の大幅に異なるマイクロストリップ線路が用
いられている。

【０００６】

【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、多層構造による小
形化の効果はもたらされる。しかし、線路の基本的な構
造上の限界から、半導体基板上に構成できる回路パター
ンは一層のみに制限される。このため、半導体基板の利
用が低く、いっそうの小形化が困難であった。小形化と
いう点のみに対しては、誘電体を単純に二層以上に積層
する方法も考えられるが、マイクロ波帯のように高い周
波数では、各層を用いて構成される線路相互間に生じる
結合が無視できないため、これらの線路を用いて構成さ
れるデバイスの性能が著しく劣化し、実用に耐えないと
いう問題が新たに生じる。さらに、上記移相器の例で示
したように、特性インピーダンスが大幅に異なる２種類
の線路が必要となる場合、従来の構成では、線路の実現
性の面から不都合が生じていた。誘電体層の厚みを薄く
すればストリップ導体幅を狭くできるため、比較的低イ
ンピーダンスの線路については回路パターン占有面積を
小さくできる。しかし、この場合は比較的高インピーダ
ンスの線路を構成するストリップ導体幅が製造プロセス
の限界を越えて細くなり、線路の実現が困難となる。ま
た実現可能な場合においても、ストリップ導体が非常に
細くなるため、線路損失が増大する問題が新たに生じる
。一方、誘電体層の厚みを厚くした場合、ストリップ導
体幅を広くできるため、比較的高インピーダンスの線路
については線路の実現が容易となる。しかし、比較的低
インピーダンスの線路を構成するストリップ導体幅がい
っそう広くなるため、回路パターン占有面積が大きくな
り、回路の小形化の点で不利となる問題がある。

【０００７】この発明は上記のような問題点を解決する
ためになされたもので、半導体集積回路の高集積化を目
的とする。

【０００８】

【課題を解決するための手段】この発明に係る半導体集
積回路は、半導体基板上に形成された第一の誘電体層と
、上記第一の誘電体層上に形成された第二の誘電体層と
、上記第一の誘電体層と第二の誘電体層との層間に形成
された地導体を成す導体層と、上記導体層と対向させて
上記第一の誘電体層に設けられ、第一の線路を構成する
第一の導体と、上記導体層と対向させて上記第二の誘電
体層に設けられ、第二の線路を構成する第二の導体とを
備えたものである。

【０００９】

【作用】この発明においては、半導体基板上に誘電体層
−地導体−誘電体層のサンドイッチ構造を半導体素子と
一体形成し、それぞれの誘電体層を用いて２つの線路を
独立に構成するような多層化線路構造になっているため
、各層間の干渉をなくし、かつ、半導体基板上に従来の
約２倍の規模で回路を構成でき、半導体集積回路の小形
化を図ることができる。さらに、多層化された上下２つ
の誘電体層の厚みと誘電率を任意に選べるため、比較的
インピーダンスの低い線路と比較的インピーダンスの高
い線路をそれぞれに対して適切なストリップ導体幅の設
定を可能とし、回路パターン設計の自由度を増す。この
結果、インピーダンスが大きく異なる線路を用いて構成
される半導体集積回路を、回路パターン占有面積を大き
くすることなく実現できる。

【００１０】

【実施例】実施例１． 以下に本発明の実施例を図を用いて説明する。図１はこ
の発明の一実施例の多層配線構造を示す断面図である。 図において、１は半導体基板、１３は半導体基板１上に
形成された第一の誘電体層、１４は第一の誘電体層１３
の上層に形成された第二の誘電体層、１５は上記第一の
誘電体層１３と第二の誘電体層１４の層間に形成された
共通地導体、１６は上記共通地導体１５と対向するよう
にして第一の誘電体層１３に設けられた第一のストリッ
プ導体、１７は上記共通地導体１５と対向するようにし
て第二の誘電体層１４に設けられた第二のストリップ導
体である。上記第一の誘電体層１３と共通地導体１５お
よび第一のストリップ導体１６により、第一のマイクロ
ストリップ線路１８が構成される。また、上記第二の誘
電体層１４と共通地導体１５および第二のストリップ導
体１７により、第二のマイクロストリップ線路１９が構
成される。

【００１１】上記の多層化線路の構造は、誘電体層−地
導体−誘電体層のサンドイッチ構造を半導体基板上に一
体に形成し、それぞれの誘電体層を用いてマイクロスト
リップ線路を構成したものである。このようにして構成
されたマイクロストリップ線路（これを地導体共通両面
マイクロストリップ線路と呼ぶ）は、２つのマイクロス
トリップ線路の地導体を張り合わせたような構造を有し
ているため、これを用いて回路を構成することにより、
半導体基板面積を広くせずに従来の２倍の規模の回路を
構成でき、積層化によるパターン占有面積の減少が実現
できる。この際、地導体面を介して上下層が配置されて
いるので、上下層の線路間のアイソレーションが確保で
き、クロストークあるいは結合による問題が生じず、良
好な性能が得られる利点がある。

【００１２】実施例２． この発明により実現できる半導体集積回路として、移相
器、増幅器、発信器などの種々のマイクロ波デバイスが
あるが、ここでは一例としてこのうち移相器をとりあげ
て、この発明の効果について説明する。図２、図３に本
発明によるマイクロ波半導体集積回路として、ローデッ
ドライン形マイクロ波回路の実施例を示す。図２は外観
の斜視図であり、図３は内部の構造がわかるように、各
層を分離して示した斜視図である。図中の１、１３〜１
５、１８、１９は図１と同一である。６は第一の誘電体
層１３に構成された第一のマイクロストリップ線路１８
を用いた主線路、７は第二の誘電体層１４に構成された
第二のマイクロストリップ線路１９を用いた分岐線路、
８は半導体基板１に形成される電界効果トランジスタ（
以下ＦＥＴと称する）、９はバイアス抵抗、１０はキャ
パシタ、１１はバイアス端子、１２はバイアホールであ
る。分岐線路７の一端が共通地導体１５を貫通したバイ
アホール１２ｄを介して概略１／４波長間隔で主線路６
に接続されている。分岐線路７の他端は共通地導体１５
を貫通したバイアホール１２ｅを介してＦＥＴ８のドレ
インに接続されている。ＦＥＴ８のソースはバイアホー
ル１２ｆを介して共通地導体１５に接続されて接地され
ている。ＦＥＴ８のゲートにはバイアス抵抗９、バイア
スホール１２ｇ、およびキャパシタ１０を介してバイア
ス端子１１に接続されている。ここで、キャパシタ１０
の一方の電極がバイアホール１２ｈにより共通地導体１
５に接続されて接地されている。

【００１３】次に動作について説明する。主線路６の特
性インピーダンスは、外部回路との接続性から５０Ωに
選ばれている。一方、移相量やＦＥＴ８のインピーダン
スによって決定される分岐線路７の特性インピーダンス
は、５０Ωより高く、１００Ω近くの高インピーダンス
となっている。このように特性インピーダンスが大幅に
異なる２種類の線路を構成する場合においても、多層化
された上下２つの誘電体層、第一の誘電体層１３と第二
の誘電体層１４との厚みと誘電率を任意に選べるため、
比較的インピーダンスの低い線路と比較的インピーダン
スの高い線路それぞれに対して適切なストリップ導体幅
の設定が可能となって回路パターン設計の自由度が増す
。図２に示した構成例では、たとえば、第一の誘電体層
１３として厚み１０μｍ程度のシリコンオキサイド、シ
リコンナイトライドを用い、これを半導体基板１に接し
て形成し、第二の誘電体層１４に厚み２０μｍ程度のポ
リイミドを用いることにより、両層のストリップ導体幅
をともに１０μｍ程度と適切な幅に設定できる。ここで
、半導体基板側に薄い誘電体層を形成し、その上に厚い
誘電体層を構成することにより、誘電体層とストリップ
導体の形成を容易にする効果がある。このように、比較
的特性インピーダンスの高い線路を、誘電率が低く厚い
誘電体を用いて構成し、比較的特性インピーダンスの低
い線路を、誘電率が高く薄い誘電体を用いて構成するこ
とにより、特性インピーダンスの大きく異なる線路を用
いた回路の構成が容易になる。この結果、従来のこの種
の回路で問題であった、比較的特性インピーダンスの低
い線路のストリップ導体幅が広いことによるパターン占
有面積の増大を防いで、回路の小形化を達成できる。

【００１４】実施例３． 上記の実施例２では製作条件の面に注目して誘電体層の
配置を定めた場合について示した。しかし、この発明は
これにかぎらず、図４に示すように、比較的誘電率が低
い誘電体を比較的厚く形成してなる第一の誘電体層１３
を、半導体基板１に接して設ける構成としてもよい。こ
のような構成とすることにより、電気的な不連続を生じ
やすいバイアホールを介さずに分岐線路７とＦＥＴ８を
直接に接続できるため、良好な電気特性の半導体集積回
路を得やすい。なお、以上の実施例においては、マイク
ロストリップ線路を用いた構成について説明したが、こ
の発明はこれに限らず、スロット線路、コプレーナ線路
、さらに多層化によるストリップ線路などを用いた構成
にも適用できることは言うまでもない。

【００１５】

【発明の効果】以上のようにこの発明によれば、半導体
基板上に第一の誘電体層と第二の誘電体層が形成され、
上記第一の誘電体層に第一の線路が設けられ、上記第二
の誘電体層に第二の線路が設けられ、第一の誘電体層と
第二の誘電体層との層間に地導体を成す導体層を備えて
いるので、層間の線路結合による悪影響を生じさせるこ
となく半導体基板上に従来の約２倍の規模で回路を構成
できるため半導体集積回路を小形化でき、さらに、第一
の誘電体層と第二の誘電体層の誘電率および厚みをそれ
ぞれ独立に決定できるため回路設計の自由度が増し、所
望の線路導体幅を得られるため、回路パターン占有面積
の小さい半導体集積回路を得られる効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１．を示す半導体集積回路の
断面図である。

【図２】この発明の実施例２．を示す半導体集積回路の
斜視図である。

【図３】この発明の実施例２．を示す半導体集積回路の
分解図である。

【図４】この発明の実施例３．を示す半導体集積回路の
斜視図である。

【図５】従来の半導体集積回路の一例を示す断面図であ
る。

【図６】従来の半導体集積回路の他の例を示す斜視図で
ある。

【符号の説明】

１　　半導体基板 ２　　地導体 ３　　誘電体層 ４　　ストリップ導体 ５　　マイクロストリップ線路 ６　　主線路 ７　　分岐線路 ８　　電界効果トランジスタ ９　　バイアス抵抗 １０　　キャパシタ １１　　バイアス端子 １２　　バイアホール １３　　第一の誘電体層 １４　　第二の誘電体層 １５　　共通地導体 １６　　第一のストリップ導体 １７　　第二のストリップ導体

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　半導体基板上に形成された第一の誘電
   体層と、上記第一の誘電体層上に形成された第二の誘電
   体層と、上記第一の誘電体層と第二の誘電体層との層間
   に形成された地導体を成す導体層と、上記導体層と対向
   させて上記第一の誘電体層に設けられ、第一の線路を構
   成する第一の導体と、上記導体層と対向させて上記第二
   の誘電体層に設けられ、第二の線路を構成する第二の導
   体とを備えたことを特徴とする半導体集積回路。