CN100367455C - 用集成电路工艺设计低寄生电容差分驱动对称电感的方法 - Google Patents

Abstract

本发明属微电子技术领域，具体涉及一种用集成电路工艺片优化设计片上差分对称电感的方法。具体是采用多金属互连线将大电压差的相邻线圈分开，使得相邻线圈的电压差降低，使电感相仿线圈之间的随着电压差的降低而减小；采用外圈大电压差线圈之间大间距，内圈相对小间距的相邻线圈不等间距方法，降低寄生电容。这样，通过降低寄生电容，进而提高电容意味着高的电感品质因数和自激振荡频率，改进电感电路性能。

Description

用集成电路工艺设计低寄生电容差分驱动对称电感的方法

技术领域

本发明属微电子技术领域，具体涉及用集成电路工艺设计高性能片上电感差分驱动对称电感的方法。

背景技术

半导体工艺迅猛发展，单片集成电路已经成为可能。由于单片集成电路固有的低功耗、高性能、低成本、高成品率等一系列的优点，使得原来的片外元件(如电感等)片内实现成为一个研究的热点。

标准集成电路的片上电感是采用多层金属互连线缠绕而成的。电感的研究主要集中在提高电感的品质因素(Q)和自激振荡频率(f_SR)以及模型的建立。

电感的品质因素的基本定义是电感在一个周期内存储能量和损耗能量的比值：

最广泛的Q定义为：

$Q_L\left(\mathrm{\ω}\right)=-\frac{\mathrm{Im}\left(y11\right)}{\mathrm{Re}\left(y11\right)}=2\mathrm{\ω}\·\frac{(E_m^{\mathrm{av}}-E_e^{\mathrm{av}})}{P_l^{\mathrm{av}}}---\left(2\right)$

其中，E_m ^av，E_e ^av，P_l ^av分别表示一个周期内电感的平均存储的磁能、电能和损耗。电感的自激振荡频率(f_SR)定义为电感Q的第二个定义中，Q为时候的电感工作频率：

$f_{\mathrm{SR}}={\left(2\mathrm{\π}\sqrt{L_{\mathrm{eq}}{C}_{\mathrm{eq}}}\right)}^{-1}---\left(3\right)$

其中L_eq和C_eq分别为等效的电感值和电容值。

从(2)和(3)可见只要降低电感的寄生电容就能提高电感的Q和f_SR。

电感的寄生电容贮存的电能分为两部分：贮存在C_{m_s}中的电能(E_{C，m_s})，贮存在C_{m_m}的电能(E_{C，m_m})。这样总的电感主存电能表示为：

$E_{C,\mathrm{total}}=\frac{1}{2}{C}_{\mathrm{eq}}{V}_s^2$

$=E_{C,m\_s}+E_{C,m\_m}$

$=\frac{1}{2}{C}_{m\_m}{V}_s^2+\frac{1}{2}{C}_{m\_s}{V}_s^2---\left(4\right)$

$=\frac{1}{2}\·(C_{m\_m}+C_{m\_s})\·V_s^2$

因此电感的等效电容(C_eq)表示为，

C_eq＝C_{m_m}+C_{m_s}    (5)

可见只要降低电感的两个寄生电容就可以提高电感的Q和f_SR。

以往的片上电感设计成单端的形式，就是电感的一个端口对于交流信号而言是接地的，另一端接交流信号。针对射频集成电的设计，为了抑制直流失调和信号隔离而普遍采用差分电路拓扑结构，采用原来的单端的两个电感组成的差分结构，浪费面积，性能也不是很好。人们想出将两个差分电感合并的方法，利用多层金属互连线设计了差分电感，就是电感的两个端口输入的信号的大小相等幅度相反，而电感是中心对称的，在电感线圈的几何中心就是虚拟的地，这样差分电感就是两个独立的单端电感的拼凑，即节省了面积也降低了电感对衬底的寄生电容。平面的差分电感在差分使用时候的电容为电感单端使用时候的四分之一。

随着工艺的不断进步，元件的尺寸在按比例缩小，互连线的线宽不断地变窄，但是降低互连线的寄生电阻，不但没有变薄，有的层次还在增加厚度，使得互连线看起来象一堵墙，而不是平面的金属线，这样互连线的相邻互连线之间的寄生电容就不能不计算和想办法将降低，以提高电感的性能。

发明内容

本发明的目的在于提出一种用准集成电路工艺优化设计差分驱动对称电感的方法。

由于电感相邻线圈之间的寄生电容与该相邻线圈之间的电压成正比的，与相邻线圈之间的距离成反比的，可以采取措施降低相邻线圈之间的电压或者增大相邻线圈之间的距离来降低相邻线圈的寄生电容。因此，本发明提出的优化设计差分对称电感的方法，是采用集成电路工艺，通过降低电感相邻线圈之间的寄生电容，进而提高电感的品质因素和自激振荡频率。

用集成电路工艺降低差分驱动对称电感的线圈之间寄生电容，可采用下述方法之一或两种：

(1)电感的设计是利用工艺厂提供的金属互连线实现，互连线的层数由工艺厂商决定，一般多于4层。电感设计为了降低电感对衬底之间的寄生电容，采用顶层金属或者顶部的几层金属并联的形式，通过不是电感线圈的下面的互连线层次，将具有大的电压差的相邻线圈分开，使具有电压差小的线圈相邻，各个线圈的电流方向仍旧保持相同。这样通过底层的非电感线圈的互连线调整线圈之间的顺序，避免原来大电压差的线圈相邻，使相邻线圈之间的压差降低，进而降低等效的相邻线圈之间的寄生电容；

(2)常规的电感线圈之间的距离采用等间距的设计结构，由于差分对称电感外圈到内圈相邻线圈的电压差逐渐降低，而且寄生电容与相邻线圈之间的距离成正比。因此，可通过调整外圈到内圈相邻线圈之间的距离，该距离使得外圈的寄生电容和内圈的单位面积寄生电容基本相等，从而使得整体的电感相邻线圈之间的寄生降低。这样，由于差分对称电感外圈到内圈相邻线圈的电压差是逐渐降低的，外圈到内圈相邻线圈之间的距离就是逐渐递减的非等间距结构。

临近线圈的距离确定：假设半圈的电压是不变的，根据具体的半圈线圈的长度(l_i其中i代表半圈的数字)和整体电感的长度(l_tot)的比值，就可以得到该半圈的电压值，半圈的电压降和临近线圈距离城反比的，就是电压降的顺序就可以计算出相邻线圈之间的大致距离。由于左右半圈中，相同半径的临近线圈之间的电压差不相同，为了保持差分电感的对称性，半径相同的相邻线圈之间的距离，由两者的平均电压差来决定，进而保持半径相同的相邻线圈的距离相同。

附图说明

图1为四层金属互连线的标准CMOS层次关系；

图2为典型的传统差分对称电感版图；

图3为利用多层金属互连线降低相邻线圈寄生电容的差分驱动对称电感实例；

图4利用不等间距降低差分驱动对称电感的相邻线圈寄生电容实例。

图中标号：1、2、3、4、5、6分别表示电感中的电流方向，21为金属层④和金属层③的并联，22为金属层②，31为金属①，32为金属层②。

具体实施方式

下面结合附图进一步具体描述本发明。

单片电感是利用金属互连线缠绕而成的，图1为四层金属互连线的标准CMOS层次关系，不同的金属层次可以通过通孔连接。下面就以这个工艺为例设计降低差分驱动的对称电感相邻线圈寄生电容的方法。

图2、3、4中：1、2、3、4、5、6是电感中的电流方向，也可以说是交流电压由高到底的方向，也是人为定义的半圈电感的序列号。相邻的序号的差值越大也就意味着相邻线圈的电压差大，进而等效的相邻线圈之间的寄生电容也就大。

图2具有相同金属线宽、间距的常规差分驱动对称平面电感。其中21是金属④和金属③的并联，而22为金属②。这样通过非线圈的金属互连线层次的连接，使得电感基本对称。

图3是具有相同金属线宽、间距通过多金属互连线降低相邻线圈寄生电容的差分驱动对称平面电感。31是金属①，32是金属②。通过图3的局部放大可以清晰的看到，半圈1直接流向内圈，半圈2取代了图2中的半圈4的位置。半圈3和半圈4通过31金属1连接，半圈5和半圈6通过32金属2连接，这样图3中的半圈3和半圈5，半圈2和半圈4就和图2中的位置互换了一下，使得临近线圈之间的电压差降低，进而降低相邻线圈的寄生电容。

图4是采用线圈之间不等间距降低差分驱动对称电感相邻线圈寄生电容的方法。外圈的相邻线圈之间的电压大，间距也就大，距离与电压梯度成反比，降低等效的相邻线圈之间的电压。其中，临近线圈的距离S1＜S2，保持两个临近线圈的单位面积寄生电容基本相等。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (1)

1.一种用集成电路工艺设计低寄生电容差分驱动对称电感的方法，其特征在于采用集成电路工艺，通过降低电感相邻线圈之间的寄生电容，进而提高电感的品质因素和自激振荡频率；其中：所说的降低电感相邻线圈之间的寄生电容，采用下述方法之一种或二种：

(1)采用顶层金属或者顶部的几层金属并联的形式构成电感的线圈，通过电感线圈的下面的互连线层次，将具有大的电压差的相邻线圈分开，使具有电压差小的线圈相邻，各个线圈的电流方向仍旧保持相同；

(2)通过调整外圈到内圈相邻线圈之间的距离，该距离使得外圈的寄生电容和内圈的单位面积寄生电容基本相等。

Images