JP2963189B2 - マイクロ線路の配線構造及びその製法 - Google Patents
マイクロ線路の配線構造及びその製法Info
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- JP2963189B2 JP2963189B2 JP29950090A JP29950090A JP2963189B2 JP 2963189 B2 JP2963189 B2 JP 2963189B2 JP 29950090 A JP29950090 A JP 29950090A JP 29950090 A JP29950090 A JP 29950090A JP 2963189 B2 JP2963189 B2 JP 2963189B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信用混成IC等の半導体集積回路のマイクロ
線路の配線構造及びその製法に関するものである。
線路の配線構造及びその製法に関するものである。
従来、通信用混成IC等の半導体集積回路の配線の構造
としてはストリップ形、コプレサ形、スロット形などの
マイクロ線路による構造が知られている。これらのマイ
クロ線路による構造は、例えば、Raymond S.Pengelly,
“Microwave Field−Effect Transistors Theory,Desig
n and Applications",Research Studies Press,A Divis
ion of John Wiley ＆ Sons Ltd.1984.に記載されてい
る通りである。これらは共に一様な厚さの金属導体をパ
タン化することによって形成されていた。
としてはストリップ形、コプレサ形、スロット形などの
マイクロ線路による構造が知られている。これらのマイ
クロ線路による構造は、例えば、Raymond S.Pengelly,
“Microwave Field−Effect Transistors Theory,Desig
n and Applications",Research Studies Press,A Divis
ion of John Wiley ＆ Sons Ltd.1984.に記載されてい
る通りである。これらは共に一様な厚さの金属導体をパ
タン化することによって形成されていた。
しかし、従来の配線では配線ないしそのグランド線の
各々対向する導体端に電流が集中し、実効的な配線抵抗
の増大及び伝送損失の増大を招いていた。
各々対向する導体端に電流が集中し、実効的な配線抵抗
の増大及び伝送損失の増大を招いていた。
このため、特に配線の幅を大きくしても、導体端への
電流集中効果のため抵抗低減効果は比較的小さく、伝送
損失の低減を阻んでいた。
電流集中効果のため抵抗低減効果は比較的小さく、伝送
損失の低減を阻んでいた。
第６図は従来のマイクロ線路の配線構造例を示す。第
６図は従来のストリップ形マイクロ線路である。第６図
において、１は基板、2,4は誘電体膜、３は接地導体、
５は中心導体、5a,5bは端部を示す。基板１及び誘電体
膜２の上に形成された接地導体３に対して、誘電体膜４
を挟んで中心導体５が形成されている。ここで、中心導
体５は中心部と端部5a,5bの厚さが同じ平坦な導体であ
る。
６図は従来のストリップ形マイクロ線路である。第６図
において、１は基板、2,4は誘電体膜、３は接地導体、
５は中心導体、5a,5bは端部を示す。基板１及び誘電体
膜２の上に形成された接地導体３に対して、誘電体膜４
を挟んで中心導体５が形成されている。ここで、中心導
体５は中心部と端部5a,5bの厚さが同じ平坦な導体であ
る。
第７図は第６図のストリップ形マイクロ線路における
ストリップ導体及び接地導体の表面上の電流分布を示す
図である。具体的には中心導体５の上表面上の電流分
布、中心導体５下表面上の電流分布、接地導体３上表面
上の電流分布をそれぞれ示している。第７図に図示され
るように、中心導体５の電流は特に中心部に比べ端部5a
及び5bに集中する。
ストリップ導体及び接地導体の表面上の電流分布を示す
図である。具体的には中心導体５の上表面上の電流分
布、中心導体５下表面上の電流分布、接地導体３上表面
上の電流分布をそれぞれ示している。第７図に図示され
るように、中心導体５の電流は特に中心部に比べ端部5a
及び5bに集中する。
第８図は従来のマイクロ線路の配線構造の別の構造例
を示す。第８図において、１は基板、３は接地導体、５
は中心導体を示す。第８図に示されるマイクロ線路はコ
プレナ形マイクロ線路と呼ばれるものである。接地導体
３（グランド）とマイクロ線路としての中心導体５を同
一平面上に設け、この２種の導体間に電界を加えて電磁
波を伝搬させる。この線路は平面構造である点、小形、
軽量、経済的で半導体回路との適合性に優れていること
からマイクロ波混成回路では広く用いられている。
を示す。第８図において、１は基板、３は接地導体、５
は中心導体を示す。第８図に示されるマイクロ線路はコ
プレナ形マイクロ線路と呼ばれるものである。接地導体
３（グランド）とマイクロ線路としての中心導体５を同
一平面上に設け、この２種の導体間に電界を加えて電磁
波を伝搬させる。この線路は平面構造である点、小形、
軽量、経済的で半導体回路との適合性に優れていること
からマイクロ波混成回路では広く用いられている。
第９図は従来のマイクロ線路の配線構造の更に別の構
造例を示す。第９図において、１は基板、６は第１の導
電膜を示す。第９図に示されるマイクロ線路は２つの対
向する第１の導体膜６から成るスロット形マイクロ線路
と呼ばれるものである。
造例を示す。第９図において、１は基板、６は第１の導
電膜を示す。第９図に示されるマイクロ線路は２つの対
向する第１の導体膜６から成るスロット形マイクロ線路
と呼ばれるものである。
このようにマイクロ線路には種々の構造があるが、従
来のマイクロ線路では基本的に、線路ないしグランドが
平面的な導体から構成されている点では同じである。こ
の平面性のため、線路の幅を広くしても、第７図に示し
たように、線路内で電流は対向電極に近い導体端に集中
してしまい、配線抵抗は主として線路の導体端の厚みで
大きく律則される。
来のマイクロ線路では基本的に、線路ないしグランドが
平面的な導体から構成されている点では同じである。こ
の平面性のため、線路の幅を広くしても、第７図に示し
たように、線路内で電流は対向電極に近い導体端に集中
してしまい、配線抵抗は主として線路の導体端の厚みで
大きく律則される。
本発明の目的は、通信用混成GaAsIC等の半導体集積回
路において、配線抵抗及び伝送損失を低コストに低減
し、高性能ないし低電力な、また高密度ないし小形の回
路を実現するマイクロ線路の配線構造及びその製法を提
供することにある。
路において、配線抵抗及び伝送損失を低コストに低減
し、高性能ないし低電力な、また高密度ないし小形の回
路を実現するマイクロ線路の配線構造及びその製法を提
供することにある。
本発明は配線抵抗及び伝送損失の低減を、特に配線内
で電流の集中する導体端での導体の厚みをそのほかの導
体部分より大きくすることによって実現するマイクロ線
路の配線構造及びその製法に特徴を有する。このことに
よって、通信用混成GaAsIC等の半導体集積回路の高性能
化ないし低電力化を行なえる。
で電流の集中する導体端での導体の厚みをそのほかの導
体部分より大きくすることによって実現するマイクロ線
路の配線構造及びその製法に特徴を有する。このことに
よって、通信用混成GaAsIC等の半導体集積回路の高性能
化ないし低電力化を行なえる。
また、この配線の製法として導体端にのみ厚い金メッ
キを施す技術を用いることによって、導体全域に渡って
全メッキを施す場合に比べ配線抵抗の低減化を低コスト
に図ることができる。更に、この配線抵抗低減に基づき
配線導体の幅を従来より小さくすることが可能であり、
これによって、回路の高密度化ないし小形化を図ること
ができる。また特に、インダクタの形成において、この
配線抵抗の低減化に基づき、より細い配線導体によって
形成できることから小形のインダクタンスが実現でき
る。更に、低抵抗のインダクタの実現によって、従来個
別素子でしか構成できなかったバンド・パス・フィルタ
をマイクロ・チップ上に形成できる可能性がある。
キを施す技術を用いることによって、導体全域に渡って
全メッキを施す場合に比べ配線抵抗の低減化を低コスト
に図ることができる。更に、この配線抵抗低減に基づき
配線導体の幅を従来より小さくすることが可能であり、
これによって、回路の高密度化ないし小形化を図ること
ができる。また特に、インダクタの形成において、この
配線抵抗の低減化に基づき、より細い配線導体によって
形成できることから小形のインダクタンスが実現でき
る。更に、低抵抗のインダクタの実現によって、従来個
別素子でしか構成できなかったバンド・パス・フィルタ
をマイクロ・チップ上に形成できる可能性がある。
従って、本発明の構成は下記に示す通りである。即
ち、基板（１）上に配された配線構造（3,5,6,7）にお
いて、 他の配線（3,5）または接地導体（３）と対向する配
線の端部（5a,5b）を、基板（１）とは反対側に厚みを
増して、中央部分よりも厚くすることを特徴とするマイ
クロ線路の配線構造としての構成を有する。
ち、基板（１）上に配された配線構造（3,5,6,7）にお
いて、 他の配線（3,5）または接地導体（３）と対向する配
線の端部（5a,5b）を、基板（１）とは反対側に厚みを
増して、中央部分よりも厚くすることを特徴とするマイ
クロ線路の配線構造としての構成を有する。
或いはまた、下部に接地導体（３）を有した配線構造
（3,5,6,7）において、 該配線（3,5）の端部（5a,5b）を接地導体（３）とは
反対側に厚みを増して中央部分よりも厚くすることを特
徴とするマイクロ線路の配線構造としての構成を有す
る。
（3,5,6,7）において、 該配線（3,5）の端部（5a,5b）を接地導体（３）とは
反対側に厚みを増して中央部分よりも厚くすることを特
徴とするマイクロ線路の配線構造としての構成を有す
る。
或いはまた、パタン化された第１の導体膜（3,5,6）
を形成する第１の工程と、 前記第１の工程後、全面に第２の導体膜（７）を付着
させる第２の工程と、 前記第２の工程により形成された前記第２の導体膜
（７）上にフォト・レジスト（８）で前記第１の導体膜
（3,5,6）の端部が穴となるようにパタン形成する第３
の工程と、 前記第３の工程後、前記フォト・レジスト（８）の穴
のなかに電界メッキ法によって前記第２の導体膜（７）
を電極として金（９）を成長させる第４の工程と、 前記第４の工程後、前記フォト・レジスト（８）及び
前記第２の導体膜（７）の金メッキ（９）以外の部分を
除去する第５の工程とからなることを特徴とするマイク
ロ線路の配線構造の製法としての構成を有する。
を形成する第１の工程と、 前記第１の工程後、全面に第２の導体膜（７）を付着
させる第２の工程と、 前記第２の工程により形成された前記第２の導体膜
（７）上にフォト・レジスト（８）で前記第１の導体膜
（3,5,6）の端部が穴となるようにパタン形成する第３
の工程と、 前記第３の工程後、前記フォト・レジスト（８）の穴
のなかに電界メッキ法によって前記第２の導体膜（７）
を電極として金（９）を成長させる第４の工程と、 前記第４の工程後、前記フォト・レジスト（８）及び
前記第２の導体膜（７）の金メッキ（９）以外の部分を
除去する第５の工程とからなることを特徴とするマイク
ロ線路の配線構造の製法としての構成を有する。
以下、実施例を用いて本発明のマイクロ線路の配線構
造及びその製法を説明する。
造及びその製法を説明する。
第１図は本発明のマイクロ線路の配線構造の構造例で
ある。第１図において、１は基板、３は接地導体、５は
中心導体、６は第１の導体膜、９は金（メッキ形成）で
ある。即ち、第７図は配線で電流の集中する導体端のみ
を、他の領域に比べ厚くしている。これによって、特に
電流の集中する導体端の配線抵抗が低減されるため、伝
送損失は大きく低減される。なお、ここではコプレナ形
の線路を例として配線の構成を示したが、前述したよう
に、ストリップ形やスロット形、更に両平面線路といっ
た種々の線路についても、同様の構造が可能である。
ある。第１図において、１は基板、３は接地導体、５は
中心導体、６は第１の導体膜、９は金（メッキ形成）で
ある。即ち、第７図は配線で電流の集中する導体端のみ
を、他の領域に比べ厚くしている。これによって、特に
電流の集中する導体端の配線抵抗が低減されるため、伝
送損失は大きく低減される。なお、ここではコプレナ形
の線路を例として配線の構成を示したが、前述したよう
に、ストリップ形やスロット形、更に両平面線路といっ
た種々の線路についても、同様の構造が可能である。
第２図は本発明のマイクロ線路の配線構造の別の構造
例であって、第６図の配線を改良したものである。第２
図において１は基板、2,4は誘電体膜、３は接地導体、
５は中心導体、5a,5bは端部、９は金（メッキ形成）で
ある。
例であって、第６図の配線を改良したものである。第２
図において１は基板、2,4は誘電体膜、３は接地導体、
５は中心導体、5a,5bは端部、９は金（メッキ形成）で
ある。
第３図は本発明のマイクロ線路の配線構造の更に別の
構造例であって、第９図の配線を改良したものである。
第３図において１は基盤、３は接地導体、６は第１の導
体膜、９は金（メッキ形成）である。
構造例であって、第９図の配線を改良したものである。
第３図において１は基盤、３は接地導体、６は第１の導
体膜、９は金（メッキ形成）である。
第４図は本発明のマイクロ線路の配線構造としてスパ
イラル・インダクタの配線の構造例であり、第４図
（ａ）は平面図、第４図（ｂ）は断面図である。第４図
において、１は基板、６は第１の導体膜、９は金（メッ
キ形成）を示す。第４図の場合もインダクタ抵抗を低減
できることから、低抵抗のインダクタが実現できる。イ
ンダクタでは小形化を図るため配線幅を小さくすると、
通常は抵抗が増加してしまうが、第４図に示す構造例を
用いれば、抵抗の増大がなく小型化を図ることができ
る。
イラル・インダクタの配線の構造例であり、第４図
（ａ）は平面図、第４図（ｂ）は断面図である。第４図
において、１は基板、６は第１の導体膜、９は金（メッ
キ形成）を示す。第４図の場合もインダクタ抵抗を低減
できることから、低抵抗のインダクタが実現できる。イ
ンダクタでは小形化を図るため配線幅を小さくすると、
通常は抵抗が増加してしまうが、第４図に示す構造例を
用いれば、抵抗の増大がなく小型化を図ることができ
る。
更に、低抵抗、小形のインダクタを用いれば、従来、
個別素子でしか形成できず、各種素子のモノリシック化
を阻んでいたバンドア・パス・フィルタを、マイクロ・
チップ上に形成できる可能性もある。
個別素子でしか形成できず、各種素子のモノリシック化
を阻んでいたバンドア・パス・フィルタを、マイクロ・
チップ上に形成できる可能性もある。
第１図乃至第４図に示した線路で、特に、線路の導体
端の厚み増加分ｈに着目すると、線路の導体中心での厚
みｔに比較して、マイクロ・ストリップ線路ではｈ＜2t
が、コプレナ形線路ないしスロット形線路ではｈ＞2t
が、スパイラル・インダクタでｈ＞＞ｔが、比較的効果
的な値である。
端の厚み増加分ｈに着目すると、線路の導体中心での厚
みｔに比較して、マイクロ・ストリップ線路ではｈ＜2t
が、コプレナ形線路ないしスロット形線路ではｈ＞2t
が、スパイラル・インダクタでｈ＞＞ｔが、比較的効果
的な値である。
第５図（ａ）乃至（ｄ）は本発明によるマイクロ線路
の配線構造の製法を説明する製作工程図を示したもので
ある。第５図（ａ）は第１の導体配線パタンの形成工程
図（リフトオフないしイオンミリング）、第５図（ｂ）
は第２の導体膜の付着（前面）と、フォト・リソグラフ
ィー工程図（第１の導体配線の端部が穴となるようレジ
スタ・パタン形成）、第５図（ｃ）は電解メッキ法によ
る金成長工程図、第５図（ｄ）はフォト・レジスト及び
第２の導体膜の金メッキ以外の部分をドライエッチング
やイオン・ミリング等により除去する工程図をそれぞれ
示す。第５図において、１は基板、３は接地導体、５は
中心導体、６は第１の導体膜、７は第２の導体膜、８は
マスク（フォト・レジスト）、９は金（メッキ形成）で
ある。以下第５図（ａ）乃至（ｄ）を参照して製作工程
を詳述する。
の配線構造の製法を説明する製作工程図を示したもので
ある。第５図（ａ）は第１の導体配線パタンの形成工程
図（リフトオフないしイオンミリング）、第５図（ｂ）
は第２の導体膜の付着（前面）と、フォト・リソグラフ
ィー工程図（第１の導体配線の端部が穴となるようレジ
スタ・パタン形成）、第５図（ｃ）は電解メッキ法によ
る金成長工程図、第５図（ｄ）はフォト・レジスト及び
第２の導体膜の金メッキ以外の部分をドライエッチング
やイオン・ミリング等により除去する工程図をそれぞれ
示す。第５図において、１は基板、３は接地導体、５は
中心導体、６は第１の導体膜、７は第２の導体膜、８は
マスク（フォト・レジスト）、９は金（メッキ形成）で
ある。以下第５図（ａ）乃至（ｄ）を参照して製作工程
を詳述する。
（ａ）リフトオフないしイオンミリングのプロセス技術
を用いてパタン化された第１の導体膜６（接地導体３及
び中心導体５を含む）を形成する。
を用いてパタン化された第１の導体膜６（接地導体３及
び中心導体５を含む）を形成する。
（ｂ）全面に第２の導体膜７を付着させ、この上にフォ
ト・レジスト８で第１の導体膜の端部が穴となるように
パタン形成する。この時のフォト・レジスト８として
は、例えばシプレイ社のTF−20等の厚膜レジストを用い
ることによって、〜10μｍの厚みを持たせることがで
き、メッキ法によって形成する金の厚みを同程度とする
ことができる。
ト・レジスト８で第１の導体膜の端部が穴となるように
パタン形成する。この時のフォト・レジスト８として
は、例えばシプレイ社のTF−20等の厚膜レジストを用い
ることによって、〜10μｍの厚みを持たせることがで
き、メッキ法によって形成する金の厚みを同程度とする
ことができる。
（ｃ）このフォト・レジスト８の穴のなかに電解メッキ
法によって金９を厚く成長させる。
法によって金９を厚く成長させる。
（ｄ）この後、フォト・レジスト８及び第２の導体膜７
の穴パタン以外の部分を、ドライエッチングやイオン・
ミリング等によって除去する。
の穴パタン以外の部分を、ドライエッチングやイオン・
ミリング等によって除去する。
なお、（ｂ）において述べたメッキ用マスクとして
は、フォト・レジスト８以外にも、SiO2やSiN及びポリ
イミドなどの絶縁膜をパタン形成して用いることも可能
である。
は、フォト・レジスト８以外にも、SiO2やSiN及びポリ
イミドなどの絶縁膜をパタン形成して用いることも可能
である。
本発明の手法は配線の上の全域に金を付着ないし成長
させる場合と比較して、必要とする金の総体積が少ない
ので製作コストを下げることができる。
させる場合と比較して、必要とする金の総体積が少ない
ので製作コストを下げることができる。
本発明のマイクロ線路の配線構造及びその製法によれ
ば、通信用混成GaAsIC等の半導体集積回路において、配
線抵抗及び伝送損失を低コストに低減し、高性能ないし
低電力な、また高密度ないし小形の回路を実現すること
ができる。
ば、通信用混成GaAsIC等の半導体集積回路において、配
線抵抗及び伝送損失を低コストに低減し、高性能ないし
低電力な、また高密度ないし小形の回路を実現すること
ができる。
また、このマイクロ線路の配線構造の製法として導体
端にのみ厚い金メッキを施す技術を用いることによっ
て、導体全域に渡って金メッキを施す場合に比べ配線抵
抗の低減化を低コストに図ることができる。更に、この
配線抵抗低減に基づき配線導体の幅を従来より小さくす
ることが可能であり、これによって、回路の高密度化な
いし小形化を図ることができる。また、特に、インダク
タの形成において、この配線抵抗の低減化に基づきより
細い配線導体によって形成できることから小形のインダ
クタが実現できる。更に、低抵抗のインダクタの実現に
よって、従来個別素子でしか構成できなかったバンド・
パス・フィルタをマイクロ・チップ上に形成できる。
端にのみ厚い金メッキを施す技術を用いることによっ
て、導体全域に渡って金メッキを施す場合に比べ配線抵
抗の低減化を低コストに図ることができる。更に、この
配線抵抗低減に基づき配線導体の幅を従来より小さくす
ることが可能であり、これによって、回路の高密度化な
いし小形化を図ることができる。また、特に、インダク
タの形成において、この配線抵抗の低減化に基づきより
細い配線導体によって形成できることから小形のインダ
クタが実現できる。更に、低抵抗のインダクタの実現に
よって、従来個別素子でしか構成できなかったバンド・
パス・フィルタをマイクロ・チップ上に形成できる。
第１図は本発明のマイクロ線路の配線構造の構造例、 第２図は本発明のマイクロ線路の配線構造の別の構造
例、 第３図は本発明のマイクロ線路の配線構造の更に別の構
造例、 第４図は本発明のマイクロ線路の配線構造としてスパイ
ラル・インダクタの配線の構造例であって、（ａ）は平
面図、（ｂ）は断面図、 第５図（ａ）乃至（ｄ）は本発明によるマイクロ線路の
配線構造の製法を説明する製作工程図であって、（ａ）
は第１の導体配線パタンの形成工程図（リフトオフない
しイオンミリング）、（ｂ）は第２の導体膜の付着（全
面）と、フォト・リソグラフィー工程図（第１の導体配
線の端部が穴となるようレジスト・パターン形成）、
（ｃ）は電解メッキ法による金成長工程図、（ｄ）はフ
ォト・レジスト及び第２の導体膜の金メッキ以外の部分
をドライエッチングやイオン・ミリング等により除去す
る工程図をそれぞれ示す。 第６図は従来のマイクロ線路の配線構造例（ストリップ
形マイクロ線路）、 第７図は第６図のストリップ形マイクロ線路におけるス
トリップ導体及び接地導体の表面上の電流分布を示す
図、 第８図は従来のマイクロ線路の配線構造の別の構造例
（コプレナ形マイクロ線路）、 第９図は従来のマイクロ線路の配線構造の更に別の構造
例（スリット形マイクロ線路）を示す。 １……基板 2,4……誘電体膜 ３……接地導体 ５……中心導体 5a,5b……端部 ６……第１の導体膜 ７……第２の導体膜 ８……マスク（フォト・レジスト） ９……金（メッキ形成）
例、 第３図は本発明のマイクロ線路の配線構造の更に別の構
造例、 第４図は本発明のマイクロ線路の配線構造としてスパイ
ラル・インダクタの配線の構造例であって、（ａ）は平
面図、（ｂ）は断面図、 第５図（ａ）乃至（ｄ）は本発明によるマイクロ線路の
配線構造の製法を説明する製作工程図であって、（ａ）
は第１の導体配線パタンの形成工程図（リフトオフない
しイオンミリング）、（ｂ）は第２の導体膜の付着（全
面）と、フォト・リソグラフィー工程図（第１の導体配
線の端部が穴となるようレジスト・パターン形成）、
（ｃ）は電解メッキ法による金成長工程図、（ｄ）はフ
ォト・レジスト及び第２の導体膜の金メッキ以外の部分
をドライエッチングやイオン・ミリング等により除去す
る工程図をそれぞれ示す。 第６図は従来のマイクロ線路の配線構造例（ストリップ
形マイクロ線路）、 第７図は第６図のストリップ形マイクロ線路におけるス
トリップ導体及び接地導体の表面上の電流分布を示す
図、 第８図は従来のマイクロ線路の配線構造の別の構造例
（コプレナ形マイクロ線路）、 第９図は従来のマイクロ線路の配線構造の更に別の構造
例（スリット形マイクロ線路）を示す。 １……基板 2,4……誘電体膜 ３……接地導体 ５……中心導体 5a,5b……端部 ６……第１の導体膜 ７……第２の導体膜 ８……マスク（フォト・レジスト） ９……金（メッキ形成）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 徳光 雅美 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (72)発明者 徳満 恒雄 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 昭63−155644（ＪＰ，Ａ) 特開 昭64−73638（ＪＰ，Ａ) 特開 平３−22535（ＪＰ，Ａ) 実開 昭62−170638（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205
Claims (3)
- 【請求項１】基板上に配された配線構造において、 他の配線または接地導体と対向する配線の端部を、基板
とは反対側に厚みを増して、中央部分よりも厚くするこ
とを特徴とするマイクロ線路の配線構造。 - 【請求項２】下部に接地導体を有した配線構造におい
て、 該配線の端部を接地導体とは反対側に厚みを増して中央
部分よりも厚くすることを特徴とするマイクロ線路の配
線構造。 - 【請求項３】パタン化された第１の導体膜を形成する第
１の工程と、 前記第１の工程後、全面に第２の導体膜を付着させる第
２の工程と、 前記第２の工程により形成された前記第２の導電膜上に
フォト・レジストで前記第１の導体膜の端部が穴となる
ようにパタン形成する第３の工程と、 前記第３の工程後、前記フォト・レジストの穴のなかに
電解メッキ法によって前記第２の導体膜を電極として金
を成長させる第４の工程と、 前記第４の工程後、前記フォト・レジスト及び前記第２
の導体膜の金メッキ以外の部分を除去する第５の工程と
からなることを特徴とするマイクロ線路の配線構造の製
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29950090A JP2963189B2 (ja) | 1990-11-05 | 1990-11-05 | マイクロ線路の配線構造及びその製法 |
| US07/787,136 US5281769A (en) | 1990-11-05 | 1991-11-04 | Dewall plating technique |
| US08/133,211 US5639686A (en) | 1990-11-05 | 1993-10-07 | Method of fabricating circuit elements on an insulating substrate |
| US08/449,277 US5550068A (en) | 1990-11-05 | 1995-05-24 | Process of fabricating a circuit element for transmitting microwave signals |
| US08/608,520 US5652157A (en) | 1990-11-05 | 1996-02-28 | Forming a gate electrode on a semiconductor substrate by using a T-shaped dummy gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29950090A JP2963189B2 (ja) | 1990-11-05 | 1990-11-05 | マイクロ線路の配線構造及びその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04171823A JPH04171823A (ja) | 1992-06-19 |
| JP2963189B2 true JP2963189B2 (ja) | 1999-10-12 |
Family
ID=17873384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29950090A Expired - Lifetime JP2963189B2 (ja) | 1990-11-05 | 1990-11-05 | マイクロ線路の配線構造及びその製法 |
Country Status (1)
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|---|---|
| JP (1) | JP2963189B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
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- 1990-11-05 JP JP29950090A patent/JP2963189B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
| JPH04171823A (ja) | 1992-06-19 |
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