KR20030039992A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

MIM 용량에 노이즈가 섞이는 것을 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
반도체 기판(10)과, 반도체 기판의 상방에 형성되어, 하부 전극(34)과, 하부 전극 상에 형성된 용량 절연막(36)과, 용량 절연막 상에 형성된 상부 전극(38)을 갖는 용량 소자(40)와, 적어도 용량 소자의 상방 또는 하방에 형성된 실드층(14, 58)과, 용량 소자와 실드층 사이에 형성되고, 하부 전극 또는 상부 전극에 전기적으로 접속된 인출 배선층(22, 50)을 갖고, 실드층 및 인출 배선층에 각각 복수의 홀(16, 60)이 형성되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 MIM(Metal-Insulator-Metal) 용량을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
아날로그 회로를 갖는 LSI 등에서는 용량 소자가 중요한 구성 요소이다.
종래에는, 폴리실리콘층이나 불순물 확산층 등을 전극으로서 이용하여 용량 소자가 구성되었지만, 최근에는 MIM 용량이라는 용량 소자가 주목받고 있다.
MIM 용량은, 금속을 포함하는 한쌍의 전극사이에 용량 절연막을 두고 구성된 용량 소자이다. MIM 용량은 용량 정밀도의 향상이나, 주파수 특성의 향상을 도모할 수 있기 때문에, 큰 주목을 받고 있다.
그러나, 상술한 용량 소자는, 모두 외부 노이즈의 영향을 받기 쉬웠다. 이 때문에, 용량 소자에 대하여 노이즈의 영향을 받기 어렵게 하는 기술이 기대되었다.
본 발명의 목적은 MIM 용량에 노이즈가 섞이는 것을 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 나타내는 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 나타내는 평면도(그 1).
도 3은 본 발명의 제1 실시예에 따른 반도체 장치를 나타내는 평면도(그 2).
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 3).
도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 4).
도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 5).
도 9는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 6).
도 10은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 7).
도 11은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 8).
도 12는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 9).
도 13은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 10).
도 14는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 11).
도 15는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 12).
도 16은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 13).
도 17은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 14).
도 18은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 15).
도 19는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 16).
도 20은 본 발명의 제1 실시예의 변형예(그 1)에 따른 반도체 장치를 나타내는 공정 단면도.
도 21은 본 발명의 제1 실시예의 변형예(그 2)에 따른 반도체 장치를 나타내는 공정 단면도.
도 22는 본 발명의 제2 실시예에 따른 반도체 장치의 패턴의 레이아웃을 나타내는 평면도.
도 23은 본 발명의 제2 실시예의 변형예에 따른 반도체 장치의 패턴의 레이아웃을 나타내는 평면도.
도 24는 본 발명의 제3 실시예에 따른 반도체 장치를 나타내는 단면도.
도 25는 본 발명의 제3 실시예에 따른 반도체 장치를 나타내는 평면도.
도 26은 본 발명의 제3 실시예의 변형예에 따른 반도체 장치를 나타내는 단면도.
도 27은 본 발명의 제3 실시예의 변형예에 따른 반도체 장치를 나타내는 평면도.
도 28은 본 발명의 제4 실시예에 따른 반도체 장치를 나타내는 단면도 및 평면도.
도 29는 본 발명의 제5 실시예에 따른 반도체 장치를 나타내는 단면도.
도 30은 본 발명의 제6 실시예에 따른 반도체 장치를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
12, 20, 20a, 26, 46, 56, 56a : 층간 절연막
14, 14a, 14b : 하부 실드층
16, 32, 52, 60 : 홀
18, 24, 42, 54, 62, 184 : 갭층
22, 22a, 50, 50a : 하부 전극 인출 배선층
28, 48, 128, 132, 136, 140, 164a, 164b, 170, 176, 186 : 비아
30 : 하부 전극 보강 배선층
33, 37 : TiN막
34 : 하부 전극
35 : SiO2막
36 : 용량 절연막
38, 38a, 38b : 상부 전극
39 : 적층막
40, 40a, 40b : MIM 용량
40P1∼40P5, 50P1∼50P7: 기본 패턴
44 : 절연막
56, 56a, 162, 168, 174, 180 : 층간 절연막
58, 58a∼58c : 상부 실드층
58P1∼58P7: 기본 패턴
66, 70, 82, 100, 104 : 홈
68, 72, 84, 106 : Cu층
64, 74, 80, 86, 90, 94, 102 : 레지스트막
76, 88, 96 : 개구부
78, 98, 110 : 컨택트홀
92 : 오목부
108, 166a, 166b, 172, 178, 182, 188 : 배선층
112 : 에칭 스토퍼막
114, 116, 118, 120, 122, 124, 126 : 기본 블록
130, 134, 138 : 도전층
142 : 소자 영역
144 : 소자 분리 영역
146 : p 채널 MOS 트랜지스터
148 : n 채널 MOS 트랜지스터
150 : CMOS 회로
152 : 측벽 절연막
154, 158 : 게이트 전극
156a, 156b, 160a, 160b : 소스/드레인 영역
상기 목적은, 반도체 기판과; 상기 반도체 기판의 상방에 형성되고, 하부 전극과, 상기 하부 전극 상에 형성된 용량 절연막과, 상기 용량 절연막 상에 형성된 상부 전극을 갖는 용량 소자와; 적어도 상기 용량 소자의 상방 또는 하방에 형성된 실드층과; 상기 용량 소자와 상기 실드층 사이에 형성되고, 상기 하부 전극 또는상기 상부 전극에 전기적으로 접속된 인출 배선층을 포함하며; 상기 실드층 및 상기 인출 배선층에 각각 복수의 홀이 형성되어 있는 것을 특징으로 하는 반도체 장치에 의해 달성된다.
또한, 상기 목적은, 반도체 기판과; 상기 반도체 기판의 상방에 형성되고, 하부 전극과, 상기 하부 전극 상에 형성된 용량 절연막과, 상기 용량 절연막 상에 형성된 상부 전극을 갖는 용량 소자와; 상기 용량 소자의 하방에 형성된 하부 실드층과; 상기 용량 소자의 상방에 형성된 상부 실드층과; 상기 용량 소자와 상기 하부 실드층 사이에 형성되고, 상기 하부 전극에 전기적으로 접속된 하부 전극 인출 배선층과; 상기 용량 소자와 상기 상부 실드층 사이에 형성되고, 상기 상부 전극에 전기적으로 접속된 상부 전극 인출 배선층을 포함하며, 상기 하부 실드층, 상기 상부 실드층, 상기 하부 전극 인출 배선층 및 상기 상부 전극 인출 배선층에 각각 복수 홀이 형성되어 있고; 상기 하부 실드층과 상기 하부 전극 인출 배선층 사이의 기생 용량과, 상기 상부 실드층과 상기 상부 전극 인출 배선층 사이의 기생 용량이 거의 동일해지도록, 상기 하부 실드층과 상기 하부 전극 인출 배선층이 대향하는 부분의 면적과 상기 상부 실드층과 상기 상부 전극 인출 배선층이 대향하는 부분의 면적이 각각 설정되어 있는 것을 특징으로 하는 반도체 장치에 의해 달성된다.
또한, 상기 목적은, 반도체 기판의 상방에 하부 전극과, 상기 하부 전극 상에 형성된 용량 절연막과, 상기 용량 절연막 상에 형성된 상부 전극을 갖는 용량 소자를 형성하는 공정을 포함하는 반도체 장치의 제조 방법에 있어서; 상기 용량 소자를 형성하는 공정 전에, 복수의 홀이 형성된 하부 실드층을 형성하는 공정과,복수의 홀이 형성된 하부 전극 인출 배선층을 형성하는 공정과; 상기 용량 소자를 형성하는 공정 후에, 복수의 홀이 형성된 상부 전극 인출 배선층을 형성하는 공정과, 복수의 홀이 형성된 상부 실드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 달성된다.
<발명의 실시예>
[제1 실시예]
본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 도 1 내지 도 19를 이용하여 설명한다.
(반도체 장치)
우선, 본 실시예에 따른 반도체 장치에 대하여 도 1 내지 도 3을 이용하여 설명한다. 도 1은 본 실시예에 따른 반도체 장치를 나타내는 단면도이다. 도 2 및 도 3은 본 실시예에 따른 반도체 장치를 나타내는 평면도이다. 도 1은, 도 2 및 도 3의 A-A'선 단면도이다.
도 1에 도시한 바와 같이, 예를 들면 실리콘으로 이루어지는 반도체 기판(10) 상에는, 예를 들면 SiO2로 이루어지는 층간 절연막(12)이 형성되어 있다.
층간 절연막(12)에는 Cu로 이루어지는 하부 실드층(14)이 매립되어 있다. 하부 실드층(14)은 용량 소자, 즉 MIM 용량(40)에 노이즈가 결합되는 것을 방지하기 위한 것이다.
하부 실드층(14)에는, 도 2의 (a)에 도시한 바와 같이 복수의 홀(16)이 형성되어 있다. 하부 실드층(14)은 메쉬 형상 패턴으로 되어 있다. 하부 실드층(14)의 메쉬 형상 패턴의 피치는 예를 들면 1㎛로 설정되어 있다.
하부 실드층(14)이 매립된 층간 절연막(12) 상에는 SiN으로 이루어지는 갭층(18)이 형성되어 있다.
갭층(18) 상에는, 예를 들면 SiO2로 이루어지는 층간 절연막(20)이 형성되어 있다.
층간 절연막(20)에는 Cu로 이루어지는 하부 전극 인출 배선층(22)이 매립되어 있다.
하부 전극 인출 배선층(22)에는 도 2의 (a)에 도시한 바와 같이 복수의 홀(24)이 형성되어 있다. 하부 전극 인출 배선층(22)은 메쉬 형상 패턴으로 되어 있다. 하부 전극 인출 배선층(22)의 패턴의 피치는 하부 실드층(14)의 패턴의 피치와 동일하게 설정되어 있다.
하부 전극 인출 배선층(22)의 메쉬 형상 패턴과, 하부 실드층(14)의 메쉬 형상 패턴은 도 2의 (a)에 도시한 바와 같이 상호 반 피치(1/2 피치) 어긋나 있다.
하부 전극 인출 배선층(22)이 매립된 층간 절연막(20) 상에는 SiN으로 이루어지는 갭층(24)이 형성되어 있다.
갭층(24) 상에는, 예를 들면 SiO2로 이루어지는 층간 절연막(26)이 형성되어 있다.
층간 절연막(26) 및 갭층(24)에는 하부 전극 인출 배선층(22)에 달하는비아(28)가 매립되어 있다.
또한, 층간 절연막(26)에는 하부 전극 보강 배선층(30)이 매립되어 있다. 하부 전극 보강 배선층(30)에는 도 2의 (b)에 도시한 바와 같이 복수의 홀(32)이 형성되어 있다. 하부 전극 보강 배선층(30)은 메쉬 형상 패턴으로 되어 있다. 하부 전극 보강 배선층(30)의 패턴의 피치는, 하부 실드층(14)이나 하부 전극 인출 배선층(22) 패턴의 피치와 동일하게 설정되어 있다.
비아(28) 및 하부 전극 보강 배선층(30)은, 동일한 Cu층에 의해 일체로 형성되어 있다.
하부 전극 보강 배선층(30) 상에는 TiN으로 이루어지는 하부 전극(34)과, SiO2로 이루어지는 용량 절연막(36)과, TiN으로 이루어지는 상부 전극(38)이 형성되어 있다. 이들 하부 전극(34), 용량 절연막(36) 및 상부 전극(38)에 의해 MIM 용량(40)이 구성되어 있다.
또한, MIM 용량(40) 주위의 영역의 층간 절연막(26) 상에는 SiN으로 이루어지는 갭층(42)이 형성되어 있다. 갭층(42) 상에는 SiO2로 이루어지는 절연막(44)이 형성되어 있다. 절연막(44)은, 갭층(42)을 패터닝할 때에, 하드 마스크로서 기능한다. 절연막(44)의 상면의 높이는 MIM 용량(40)의 상면의 높이와 거의 동일하다. MIM 용량(40) 주위에, MIM 용량(40)의 상면과 거의 같은 높이를 갖는 절연막(44)이 형성되어 있는 것은 MIM 용량(40) 및 절연막(44) 상에 표면의 높이가 전체적으로 균일한 층간 절연막(46)을 형성하기 때문이다.
MIM 용량(40), 갭층(42), 및 절연막(44)이 형성된 층간 절연막(26) 상에는 층간 절연막(46)이 형성되어 있다.
층간 절연막(46)에는 MIM 용량(40)의 상부 전극(38)에 달하는 비아(48)가 매립되어 있다.
또한, 층간 절연막(46)에는 상부 전극 인출 배선층(50)이 매립되어 있다. 상부 전극 인출 배선층(50)에는, 도 3에 도시한 바와 같이 복수의 홀(52)이 형성되어 있다. 상부 전극 인출 배선층(50)은 메쉬 형상 패턴으로 되어 있다. 상부 전극 인출 배선층(50)의 패턴의 피치는 예를 들면 1㎛로 설정되어 있다.
비아(48) 및 상부 전극 인출 배선층(50)은 동일한 Cu층에 의해 일체로 형성되어 있다.
상부 전극 인출 배선층(50)이 매립된 층간 절연막(46) 상에는 SiN으로 이루어지는 갭층(54)이 형성되어 있다.
갭층(54) 상에는, 예를 들면 SiO2로 이루어지는 층간 절연막(56)이 형성되어 있다.
층간 절연막(56)에는, Cu로 이루어지는 상부 실드층(58)이 매립되어 있다. 상부 실드층(58)에는, 도 3에 도시한 바와 같이 복수의 홀(60)이 형성되어 있다. 상부 실드층(58)은 메쉬 형상 패턴으로 되어 있다. 상부 실드층(58)의 패턴의 피치는, 상부 전극 인출 배선층(50) 패턴의 피치와 동일하게 설정되어 있다. 또한, 상부 실드층(58)의 패턴과, 상부 전극 인출 배선층(50)의 패턴은 상호 반 피치 어긋나 있다.
상부 실드층(58)이 매립된 층간 절연막(56) 상에는, SiN으로 이루어지는 갭층(62)이 형성되어 있다.
이렇게 함으로써, 본 실시예에 따른 반도체 장치가 구성되어 있다.
하부 실드층(14), 하부 전극 인출 배선층(22), 하부 전극 보강 배선층(30), 상부 전극 인출 배선층(50), 및 상부 실드층(58)의 메쉬 형상 패턴의 폭이나 피치는 이하와 같은 점을 고려하여 설정하는 것이 바람직하다.
우선, 소정의 설계 룰을 충족시키는 것이 바람직하다. 구체적으로는, 패턴의 최소 폭, 최대 폭, 최소 면적, 최대 면적, 면적 점유율 등의 설계 룰을 충족시키는 것이 바람직하다.
또한, 하부 실드층(14)이나 상부 실드층(58)에 대해서는 충분한 실드 효과가 얻어지도록 패턴의 폭이나 패턴의 피치를 설정하는 것이 바람직하다. 최근 반도체 장치의 동작 주파수는 100㎒ 정도가 일반적이고, 하이 엔드의 프로세서로서는 동작 주파수가 1㎓ 정도의 것도 존재한다. 장래에, 동작 주파수를 10㎓ 정도까지 향상시킬 수도 있다. 동작 주파수를 10㎓로 하면, 동작 주파수의 10배의 고조파 성분은 100㎓가 되고, 동작 주파수의 100배의 고조파 성분은 1THz가 된다. 또한, RF 어플리케이션의 사용 주파수는 수백㎒∼수십㎓ 정도이다. 그렇게 하면, 반도체 장치의 동작 주파수나 RF 어플리케이션의 사용 주파수의 고조파 성분은, 높아도 1THz 정도가 될 것이다. 여기서, 1THz의 고조파 성분을 파장으로 환산하면, 100㎛ 이상이 된다. 메쉬 형상 패턴의 피치를 1㎛로 설정한 경우, 메쉬 형상 패턴의 피치는상술한 고주파 성분의 파장의 1/100 정도이다. 따라서, 실드층의 메쉬 형상 패턴의 피치를 예를 들면 1㎛ 이하로 설정하면, 실드층을 베타 형상으로 형성한 경우와 동일한 실드 효과를 얻을 수 있다.
본 실시예에 따른 반도체 장치에서는, MIM 용량의 상방이나 하방에 실드층이 형성되어 있는 것에 주된 특징 중 하나가 있다.
종래의 반도체 장치에서는, MIM 용량에 노이즈가 결합하는 경우가 있었지만, 본 실시예에 따르면, MIM 용량의 상방이나 하방에 실드층이 형성되어 있기 때문에, MIM 용량에 노이즈가 결합하는 것을 방지할 수 있다.
또한, 본 실시예에 따른 반도체 장치는 실드층이나 인출 배선층 등의 패턴이 메쉬 형상으로 되어 있는 것에도 주된 특징 중 하나가 있다.
최근에는 배선의 면적 점유율을 소정의 설계 룰의 범위 내, 예를 들면 30%∼80%의 범위 내에 두는 것이 요구되고 있다. 특히, Cu 배선 등의 경우에는, 알루미늄 배선 등의 경우보다 배선의 면적 점유율에 관한 설계 룰이 엄격한데, 예를 들면 20㎛□의 미소 영역 내에서도 배선의 면적 점유율을 소정의 범위 내에 두는 것이 요구되고 있다. 실드층이나 인출 배선층의 패턴을 베타 형상으로 형성한 경우에는, 배선의 면적 점유율이 국소적으로 100%로 된다. 이 때문에, 단순히 실드층이나 인출 배선층을 베타 형상으로 형성한 경우에는 소정의 설계 룰을 충족시킬 수 없다.
이것에 반하여, 본 실시예에서는 하부 실드층(14), 하부 전극 인출 배선층(22), 하부 전극 보강 배선층(30), 상부 전극 인출 배선층(50) 및 상부 실드층(58)의 패턴이 모두 메쉬 형상으로 형성되어 있다. 이 때문에, 본 실시예에 따르면, 소정의 설계 룰을 충족시키면서, MIM 용량에 노이즈가 결합하는 것을 방지할 수 있다.
또한, 본 실시예에 따른 반도체 장치에서는, 하부 실드층(14)의 메쉬 형상 패턴과 하부 전극 인출 배선층(22)의 메쉬 형상 패턴과의 위치 관계가 상호 반 피치 어긋나 있는 것, 또한 상부 전극 인출 배선층(50)의 메쉬 형상 패턴과 상부 실드층(58)의 메쉬 형상 패턴과의 위치 관계도 상호 반 피치 어긋나 있는 것에도 주된 특징 중 하나가 있다.
실드층의 메쉬 형상 패턴과 인출 배선층의 메쉬 형상 패턴과의 상대적인 위치 관계가 일치하는 경우에는, 실드층과 인출 배선층과의 대향 면적이 커져, 실드층과 인출 배선층 사이에 어느 정도 크기의 기생 용량이 존재하여, 전기적 특성에 악영향을 미치게 한다.
이것에 대하여, 본 실시예에 따르면, 하부 실드층(14)의 메쉬 형상 패턴과 하부 전극 인출 배선층(22)의 메쉬 형상 패턴과의 상대적인 위치 관계가, 상호 반 피치 어긋나 있기 때문에, 하부 실드층(14)과 하부 전극 인출 배선층(22)과의 대향 면적이 작아져, 하부 실드층(14)과 하부 전극 인출 배선층(22) 사이의 기생 용량을 매우 적게 할 수 있다. 또한, 본 실시예에 따르면, 상부 전극 인출 배선층(50)의 메쉬 형상 패턴과 상부 실드층(58)의 메쉬 형상 패턴과의 상대적인 위치 관계가, 상호 반 피치 어긋나 있기 때문에, 상부 전극 인출 배선층(50)과 상부 실드층(58)과의 대향 면적이 작아져, 상부 전극 인출 배선층(50)과 상부 실드층(58) 사이의기생 용량을 매우 적게 할 수 있다. 이 때문에, 본 실시예에 따르면, 기생 용량을 적게 억제하면서, 노이즈가 MIM 용량(40)에 결합하는 것을 방지할 수 있다.
(반도체 장치의 제조 방법)
이어서, 본 실시예에 따른 반도체 장치의 제조 방법을 도 4 내지 도 19를 이용하여 설명한다. 도 4 내지 도 19는, 본 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도이다. 도 4의 (a)는 평면도이고, 도 4의 (b) 및 도 4의 (c)는 단면도이다. 도 4의 (b)는, 도 4의 (a)의 A-A'선 단면도이다. 도 5의 (a)는 단면도이고, 도 5의 (b)는 평면도이고, 도 5의 (c)는 단면도이다. 도 5의 (a)는, 도 5의 (b)의 A-A'선 단면도이다. 도 6의 (a)는 평면도이고, 도 6의 (b) 및 도 6의 (c)는 단면도이다. 도 7의 (a)는 단면도이고, 도 7의 (b)는 평면도이다. 도 7의 (a)는 도 7의 (b)의 A-A'선 단면도이다. 도 8의 (a)는 평면도이고, 도 8의 (b) 및 도 8의 (c)는 단면도이다. 도 8의 (a)는, 도 8의 (b)의 A-A'선 단면도이다. 도 9의 (a)는 평면도이고, 도 9의 (b) 및 도 9의 (c)는 단면도이다. 도 9의 (b)는, 도 9의 (a)의 A-A'선 단면도이다. 도 10의 (a) 및 도 10의 (b)는 단면도이고, 도 10의 (c)는 평면도이다. 도 10의 (b)는, 도 10의 (c)의 A-A'선 단면도이다. 도 11(a)은 평면도이고, 도 11의 (b)는 단면도이다. 도 12의 (a) 내지 도 13의 (b)는 단면도이다. 도 14의 (a)는 단면도이고, 도 14의 (b)는 평면도이다. 도 14의 (a)는 평면도이고, 도 14의 (b)는 단면도이다. 도 15의 (a)는 평면도이고, 도 15의 (b)는 단면도이다. 도 15의 (b)는, 도 15의 (a)의 A-A'선 단면도이다. 도 16의 (a) 및 도 16의 (b)는 단면도이다. 도 17의 (a) 및 도 17의 (b)는 평면도이다. 도 18의 (a) 내지 도 19는 단면도이다. 도 18의 (a)는 도 17의 (b)의 A-A'선 단면도이다.
우선, 예를 들면 실리콘으로 이루어지는 반도체 기판(10) 상에 플라즈마 CVD법에 의해 예를 들면 막 두께 600㎚의 SiO2로 이루어지는 층간 절연막(12)을 형성한다(도 4의 (a) 및 도 4의 (b) 참조).
이어서, 전면에 스핀 코팅법에 의해, 레지스트막(64)을 형성한다.
이어서, 포토리소그래피 기술을 이용하여, 레지스트막(64)을 패터닝한다. 이에 따라, 레지스트막(64)에 메쉬 형상 패턴이 형성된다.
이어서, 레지스트막(64)을 마스크로 하여, 층간 절연막(12)을 에칭한다. 이에 따라, 층간 절연막(12)에, 하부 실드층(14)을 매립하기 위한 메쉬 형상의 홈(66)이 형성된다.
이어서, 도 4의 (c)에 도시한 바와 같이, 전면에 도금 법에 의해 예를 들면 두께 600㎚의 Cu층(68)을 형성한다. Cu층(68)은 하부 실드층(14)을 형성하기 위한 것이다.
이어서, 도 5의 (a)에 도시한 바와 같이 CMP 법에 의해 층간 절연막(12)의 표면이 노출될 때까지, Cu층을 연마한다. 이에 따라, 층간 절연막(12)에 형성된 메쉬 형상의 홈(66) 내에 Cu로 이루어지는 하부 실드층(14)이 매립된다.
이렇게 해서, 도 5의 (b)에 도시한 바와 같이 메쉬 형상의 실드층(14)이 형성된다.
이어서, 도 5의 (c)에 도시한 바와 같이, 전면에 플라즈마 CVD법에 의해 예를 들면 두께 50㎚의 SiN으로 이루어지는 갭층(18)을 형성한다.
이어서, 전면에 예를 들면 SiO2로 이루어지는 층간 절연막(20)을 형성한다(도 6의 (a) 및 도 6의 (b) 참조).
이어서, 전면에 스핀 코팅법에 의해 레지스트막(68)을 형성한다.
이어서, 포토리소그래피 기술을 이용하여, 레지스트막(68)을 패터닝한다. 이에 따라, 레지스트막(68)에 메쉬 형상 패턴이 형성된다.
계속하여, 레지스트막(68)을 마스크로 하여, 층간 절연막(20)을 에칭한다. 이에 따라, 층간 절연막(20)에 하부 전극 인출 배선층(22)을 매립하기 위한 메쉬 형상의 홈(70)이 형성된다.
이어서, 도 6의 (c)에 도시한 바와 같이 전면에 도금 법에 의해, 두께 600㎚의 Cu층(72)을 형성한다. Cu층(72)은 하부 전극 인출 배선층(22)을 형성하기 위한 것이다.
이어서, CMP 법에 의해 층간 절연막(20)의 표면이 노출될 때까지 Cu층(72)을 연마한다. 이에 따라, 층간 절연막(20)에 형성된 메쉬 형상의 홈(70) 내에, Cu로 이루어지는 하부 전극 인출 배선층(22)이 매립된다(도 7의 (a) 참조).
이렇게 해서, 도 7의 (b)에 도시한 바와 같이 메쉬 형상의 하부 전극 인출 배선층(22)이 형성된다.
이어서, 전면에 예를 들면 두께 50㎚의 SiN으로 이루어지는 갭층(24)을 형성한다.
이어서, 전면에 예를 들면 SiO2로 이루어지는 층간 절연막(26)을 형성한다(도 8의 (a) 및 도 8의 (b) 참조).
이어서, 전면에 스핀 코팅법에 의해 레지스트막(74)을 형성한다.
이어서, 포토리소그래피 기술을 이용하여, 레지스트막을 패터닝한다. 이에 따라, 레지스트막(74)에 층간 절연막(26)에 달하는 개구부(76)가 형성된다.
이어서, 레지스트막(74)을 마스크로 하여, 층간 절연막(26)을 에칭한다. 이에 따라, 층간 절연막(26)에 갭층(24)에 달하는 컨택트홀(78)이 형성된다(도 8의 (c) 참조).
이어서, 전면에 스핀 코팅법에 의해 레지스트막(80)을 형성한다(도 9의 (a) 및 도 9의 (b) 참조).
이어서, 포토리소그래피 기술을 이용하여, 레지스트막(80)을 패터닝한다. 이에 따라, 레지스트막(80)에 메쉬 형상 패턴이 형성된다.
이어서, 레지스트막(80)을 마스크로 하여, 층간 절연막(26)을 에칭한다. 이에 따라, 층간 절연막(26)에 비아(28) 및 하부 전극 보강 배선층(30)을 매립하기 위한 메쉬 형상의 홈(82)이 형성된다.
이어서, 도 9의 (c)에 도시한 바와 같이 컨택트홀(78) 내에 노출되어 있는 갭층(24)을 에칭한다. 이렇게 해서, 하부 전극 인출 배선층(22)에 달하는 컨택트홀(78)이 형성된다.
이어서, 도 10의 (a)에 도시한 바와 같이, 전면에 도금 법에 의해 두께 600㎚의 Cu층(84)을 형성한다. Cu층(84)은 하부 전극 보강 배선층(30) 및 비아(28)를 형성하기 위한 것이다.
이어서, CMP 법에 의해 층간 절연막(26)의 표면이 노출될 때까지, Cu층(84)을 연마한다. 이렇게 해서, 층간 절연막(26)에 형성된 홈(82) 내에 Cu로 이루어지는 메쉬 형상의 하부 전극 보강 배선층(30)이 매립됨과 함께, 컨택트홀(78) 내에 Cu로 이루어지는 비아(28)가 매립된다(도 10의 (b), 도 10의 (c) 참조).
이어서, 전면에 플라즈마 CVD법에 의해, 두께 50㎚의 SiN으로 이루어지는 갭층(42)을 형성한다(도 11의 (a) 및 도 11의 (b) 참조).
이어서, 전면에 플라즈마 CVD법에 의해 막 두께 150㎚의 SiO2로 이루어지는 절연막(44)을 형성한다. 절연막(44)은 갭층(42)을 에칭할 때에, 하드 마스크로서 기능하는 것이다.
이어서, 전면에 스핀 코팅법에 의해, 레지스트막(86)을 형성한다. 이 후, 포토리소그래피 기술을 이용하여, 레지스트막(86)에 개구부(88)를 형성한다.
이어서, 레지스트막(86)을 마스크로 하여, 절연막(44)을 에칭한다.
이어서, 절연막(44)을 마스크로 하여, 갭층(42)을 에칭한다.
이어서, 도 12의 (a)에 도시한 바와 같이, 전면에 스퍼터법에 의해, 막 두께 70㎚의 TiN막(33)을 형성한다. TiN막(33)은, 하부 전극(34)을 형성하기 위한 것이다.
이어서, 전면에 플라즈마 CVD법에 의해 막 두께 30㎚의 SiO2막(35)을 형성한다. SiO2막(35)은 용량 절연막(36)을 형성하기 위한 것이다.
이어서, 전면에 스페터법에 의해 막 두께 100㎚의 TiN막(37)을 형성한다. TiN막(37)은 상부 전극(38)을 형성하기 위한 것이다.
이렇게 해서, TiN막(33), SiO2막(35) 및 TiN막(37)으로 이루어지는 적층막(39)이 형성된다.
이어서, 전면에 스핀 코팅법에 의해 레지스트막(90)을 형성한다. 이 후, 포토리소그래피 기술을 이용하여, 레지스트막(90)을 패터닝한다(도 12의 (b) 참조). 레지스트막(90)은, 적층막(39)을 MIM 용량(40)의 형상으로 패터닝하기 위한 것이다.
이어서, 레지스트막(90)을 마스크로 하여 적층막(39)을 에칭한다. 절연막(44)은, 표면의 높이를 균일화하는 스페이서로서 기능한다. 이렇게 해서, 적층막(39)으로 이루어지는 MIM 용량(40)이 형성된다(도 13의 (a) 참조).
이어서, 도 13의 (b)에 도시한 바와 같이, 전면에 예를 들면 고밀도 플라즈마 CVD법에 의해 막 두께 2000㎚의 SiO2로 이루어지는 층간 절연막(46)을 형성한다. MIM 용량(40)의 상면의 높이와 절연막(44) 상면의 높이가 거의 같기 때문에, 층간 절연막(46)의 표면의 높이는 전체적으로 거의 균일해진다.
또, MIM 용량(40)이 형성되어 있는 영역과 절연막(44)이 형성되어 있는 영역 사이에는 도 13의 (b)에 도시한 바와 같이 층간 절연막(46)의 표면에 오목부(92)가생기지만, 층간 절연막(46)의 표면의 높이가 전체적으로 거의 균일하게 되기 때문에, 후속 공정에서 층간 절연막(46)의 표면을 CMP 법에 의해 균일하게 연마할 수 있다.
이어서, CMP 법에 의해 층간 절연막(46)의 표면을 연마한다. 이에 따라, 표면이 평탄화된 층간 절연막(46)이 얻어진다(도 14의 (a) 및 도 14의 (b) 참조).
이어서, 전면에 스핀 코팅법에 의해, 레지스트막(94)을 형성한다(도 15의 (a) 및 도 15의 (b) 참조).
이어서, 포토리소그래피 기술을 이용하여, 레지스트막(94)을 패터닝한다. 이에 따라, 레지스트막(94)에 컨택트홀(98)을 형성하기 위한 개구부(96)가 형성된다.
이어서, 레지스트막(94)을 마스크로 하여, 층간 절연막(46)을 에칭한다. 이에 따라, 층간 절연막(46)에 MIM 용량(40)의 상부 전극(38)에 달하는 컨택트홀(98)이 형성된다(도 16의 (a) 참조).
이어서, 포토리소그래피 기술을 이용하여, 층간 절연막(46)에 메쉬 형상의 홈(100)을 형성한다(도 16의 (b) 참조). 메쉬 형상의 홈(100)은, 층간 절연막(46)에 상부 전극 인출 배선층(50)을 매립하기 위한 것이다.
이어서, 전면에 도금 법에 의해 예를 들면 두께 600㎚의 Cu층을 형성한다. Cu층은 컨택트홀(98) 내에 비아(48)를 매립함과 함께, 메쉬 형상의 홈(100) 내에 상부 전극 인출 배선층(50)을 매립하기 위한 것이다.
이어서, CMP법에 의해, 층간 절연막(46)의 표면이 노출될 때까지 Cu층의 표면을 연마한다. 이렇게 해서, 컨택트홀(98) 내에 Cu로 이루어지는 비아(48)가 매립됨과 함께, 메쉬 형상의 홈(100) 내에 상부 전극 인출 배선층(50)이 매립된다. 이렇게 해서, 메쉬 형상의 상부 전극 인출 배선층(50)이 형성된다(도 17의 (a) 참조).
이어서, 전면에 플라즈마 CVD법에 의해 두께 50㎚의 SiN로 이루어지는 캡층(54)을 형성한다.
이어서, 전면에 플라즈마 CVD법에 의해 막 두께 600㎚의 SiO2로 이루어지는 층간 절연막(56)을 형성한다(도 17의 (b) 및 도 18의 (a) 참조).
이어서, 전면에 스핀 코팅법에 의해 레지스트막(102)을 형성한다.
이어서, 리소그래피 기술을 이용하여, 레지스트막(102)을 패터닝한다. 이에 따라, 레지스트막(102)에 메쉬 형상의 홈(104)을 형성하기 위한 패턴이 형성된다.
이어서, 레지스트막(102)을 마스크로 하여, 층간 절연막(56)을 에칭한다. 이에 따라, 층간 절연막(56)에 상부 실드층(58)을 매립하기 위한 메쉬 형상의 홈(104)이 형성된다.
이어서, 도 18의 (b)에 도시한 바와 같이, 전면에 도금 법에 의해 두께 600㎚의 Cu층(106)을 형성한다.
이어서, CMP법에 의해 층간 절연막(56)의 표면이 노출될 때까지 Cu층(106)을 연마한다. 이에 따라, 메쉬 형상의 홈(104) 내에 Cu로 이루어지는 상부 실드층(58)이 매립된다(도 19 참조).
이어서, 전면에 두께 150㎚의 SiN으로 이루어지는 갭층(62)을 형성한다.
이렇게 해서, 본 실시예에 따른 반도체 장치가 제조된다.
본 실시예에 따른 반도체 장치의 제조 방법에서는, MIM 용량(40)이 형성되는 영역 주위에 MIM 용량(40)의 상면 높이와 거의 같은 높이를 갖는 절연막(44)을 형성하고, MIM 용량(40)을 형성한 후에 절연막(44)을 제거하지 않고, 층간 절연막(46)을 형성하는 것에 주된 특징이 있다.
배선층 등의 재료로서 Cu등을 이용하는 경우에는, 상감법을 이용하여 층간 절연막에 배선층 등을 매립하지만, 상감법을 이용하여 층간 절연막에 배선층 등을 매립하기 위해서는 층간 절연막의 표면이 평탄해야된다. MIM 용량의 상방에 단순히 층간 절연막을 형성한 경우, MIM 용량의 상방에서 층간 절연막의 표면이 솟아올라, 층간 절연막의 표면에 단차가 생긴다. 이 경우에 층간 절연막의 표면에 생기는 단차는 CMP법에 의해 평탄화할 수 있는 한계를 넘는 것이다. 이 때문에, MIM 용량의 상방에 단순히 층간 절연막을 형성한 경우에는, 상감법을 이용하여 층간 절연막에 배선층 등을 매립하는 것은 곤란하였다.
또, 배선층 등의 재료로서 에칭이 용이한 재료를 이용하는 경우에는, 상감법을 이용할 필요가 없기 때문에, 표면에 단차가 생긴 층간 절연막 상에 배선층 등을 형성할 수 있다. 그러나, 표면에 단차가 생긴 층간 절연막 상에 배선층 등을 형성한 경우에는 배선층 등에 단선이 생길 우려가 있어, 높은 신뢰성을 얻을 수 없다. 또한, 표면에 단차가 생기면, 포토리소그래피에서의 초점 심도를 확보하는 것이 곤란하기 때문에, 미세한 패턴을 형성하는 것은 곤란하다. 이 때문에, 종래에는 MIM용량을 형성할 수 있는 층은 최상층 부근에 한정되어 있었다.
이것에 반하여, 본 실시예에 따르면, MIM 용량(40) 주위에 MIM 용량(40)의 상면과 거의 같은 높이를 갖는 절연막(44)을 형성하기 때문에, 층간 절연막(46)의 표면이 MIM 용량(40)의 상방에서 솟아오르는 것을 방지할 수 있어, 층간 절연막(46) 표면의 높이를 전체적으로 거의 균일하게 할 수 있다. 이에 따라, 본 실시예에 따르면, 층간 절연막(46)의 표면을 CMP법에 의해 평탄화할 수 있게 되어, 상감법에 의해 상부 전극 인출 배선층(50) 등을 층간 절연막(46) 등에 매립할 수 있게 된다. 따라서, 본 실시예에 따르면, 상부 전극 인출 배선층(50) 등의 재료로서 Cu등을 이용할 수 있게 된다.
또한, 본 실시예에 따르면, 표면이 평탄한 층간 절연막(46)에 상부 전극 인출 배선층(50)을 매립할 수 있으므로, 상부 전극 인출 배선층(50)에 단선 등이 생기는 것을 방지할 수 있어, 높은 신뢰성을 얻을 수 있게 된다.
또한, 본 실시예에 따르면, MIM 용량(40) 상에 층간 절연막(46) 등을 평탄하게 형성할 수 있게 되므로, MIM 용량(40)보다 상층에 미세 패턴을 형성할 수 있게 되어, 최상층 부근에 한정되지 않고 MIM 용량(40)을 형성할 수 있게 된다.
또한, 본 실시예에 따르면, 최상층 부근에 한정되지 않고 MIM 용량(40)을 형성할 수 있기 때문에, MIM 용량(40)이나 상부 전극 인출 배선층(50) 상방에 상부 실드층(58) 등을 형성할 수도 있게 된다.
또한, 본 실시예에 따르면, 절연막(44)은 갭층(42)을 패터닝하기 위한 하드 마스크를 겸하는 것이다. 따라서, 본 실시예에 따르면, 공정의 증가를 초래하지않고, 표면의 높이가 거의 균일한 층간 절연막(46)을 형성할 수 있게 된다.
(변형예(그 1))
이어서, 본 실시예의 변형예(그 1)에 따른 반도체 장치를 도 20을 이용하여 설명한다. 도 20은, 본 변형예에 따른 반도체 장치를 나타내는 단면도이다.
본 변형예에 따른 반도체 장치는 MIM 용량(40a)의 상부 전극(38a)의 두께가 200㎚로 두껍게 설정되는 것에 주된 특징이 있다.
도 20에 도시한 바와 같이, 층간 절연막(26)에 배선층(108)이 매립되어 있는 경우, 상층의 배선층(도시하지 않음)과 배선층(108)을 전기적으로 접속하기 위해 배선층(108)에 달하는 컨택트홀(110)을 형성하는 것이 필요해진다.
배선층(108)에 달하는 컨택트홀(110)은 갭층(42)을 에칭 스토퍼로서 층간 절연막(46) 및 절연막(44)을 에칭하고, 노출된 갭층(42)을 추가로 에칭함으로써 형성된다.
그러나, MIM 용량(40a)의 상부 전극(38a)에 달하는 컨택트홀(98)의 깊이와 비교하여, 배선층(108)에 달하는 컨택트홀(110)의 깊이가 깊기 때문에, 컨택트홀(110)을 형성하는 과정에서 컨택트홀(98) 내에 노출된 MIM 용량(40a)의 상부 전극(38a)의 표면이 에칭되는 경우가 있을 수 있다. 이 경우, MIM 용량(40a)의 상부 전극(38a)의 두께가 얇으면, 컨택트홀(98)이 MIM 용량(40a)의 상부 전극(38a)을 관통하여, 용량 절연막(36)에까지 도달하게 된다.
그래서, 본 변형예에서는 MIM 용량(40a)의 상부 전극(38a)의 두께를 두껍게 설정함으로써, 컨택트홀(110)을 형성하는 과정에서 컨택트홀(98)이 MIM 용량(40a)의 상부 전극(38)을 관통하여 용량 절연막(36)에 도달하는 것을 방지하고 있다.
또, 상부 전극(38a)을 두껍게 형성함에 따라, 절연막(44)도 두껍게 형성하여, 절연막(44)의 높이와 MIM 용량(40a)의 높이를 동일하게 설정하는 것이 바람직하다.
이와 같이 본 변형예에 따르면, MIM 용량(40a)의 상부 전극(38a)이 두껍게 형성되기 때문에, 배선층(108)에 달하는 깊은 컨택트홀(110)을 형성하는 경우에도 컨택트홀(98)이 MIM 용량(40a)의 상부 전극(38)을 통과하여 용량 절연막(36)에 달하는 것을 방지할 수 있다.
(변형예(그 2))
이어서, 본 실시예의 변형예(그 2)에 따른 반도체 장치를 도 21을 이용하여 설명한다. 도 21은 본 변형예에 따른 반도체 장치를 나타내는 단면도이다.
본 변형예에 따른 반도체 장치에서는 MIM 용량(40b) 상에 에칭 스토퍼막(112)이 형성되는 것에 주된 특징이 있다.
도 21에 도시한 바와 같이, 본 변형예에서는 MIM 용량(40b) 상에 SiN으로 이루어지는 막 두께 50㎚의 에칭 스토퍼막(112)이 형성되어 있다.
도 20에 나타내는 반도체 장치에서는 MIM 용량(40a)의 상부 전극(38a)을 두껍게 형성함으로써, 컨택트홀(98)이 MIM 용량(40b)의 상부 전극(38a)을 관통하여 용량 절연막(36)에 도달하는 것을 방지하였지만, 본 변형예에서는 MIM 용량(40b)의 상부 전극(38b) 위에 에칭 스토퍼막(112)을 형성함으로써, 컨택트홀(98)이 MIM 용량(40b)의 상부 전극(38b)을 관통하여 용량 절연막(36)에 도달하는 것을 방지하고있다.
이와 같이, MIM 용량(40b) 상에 에칭 스토퍼막(112)을 형성함으로써도, 컨택트홀(98)이 MIM 용량(40b)의 상부 전극(38b)을 관통하여 용량 절연막(36)에 도달하는 것을 방지할 수 있다.
[제2 실시예]
본 발명의 제2 실시예에 따른 반도체 장치를 도 22를 이용하여 설명한다. 도 22는, 본 실시예에 따른 반도체 장치의 패턴의 레이아웃을 나타내는 평면도이다. 도 1 내지 도 21에 나타내는 제1 실시예에 따른 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는, 동일한 부호를 붙여 설명을 생략하거나 간결하게 한다.
본 실시예에 따른 반도체 장치에서는 MIM 용량, 인출 배선층, 실드층 등이 형성되는 영역이, 내부의 기본 블록(114)과, 주변부의 기본 블록(116)과, 코너부 기본 블록(118)으로 구분되어 있고, 이들 기본 블록(114, 116, 118)을 적절하게 조합함에 따라 MIM 용량, 인출 배선층 및 실드층 등이 구성되어 있는 것에 주된 특징이 있다.
내부의 기본 블록(114)은 MIM 용량(40)의 내측 부분을 구성하는 기본 블록이다. 내부의 기본 블록(114)의 패턴은 MIM 용량(40)의 내측 부분을 구성하는 기본 패턴(40P1)과, 상부 전극 인출 배선층(50)의 내측 부분을 구성하는 기본 패턴(50P1)과, 상부 실드층(58)의 내측 부분을 구성하는 기본 패턴(58P1)과, 하부 전극 보강 배선층(30)의 내측 부분을 구성하는 기본 패턴(도시하지 않음)과, 하부 전극 인출배선층(22)의 내측 부분을 구성하는 기본 패턴(도시하지 않음)과, 하부 실드층(14)의 내측 부분을 구성하는 기본 패턴(도시하지 않음)에 의해 구성되어 있다. 또, 하부 전극 보강 배선층(30)의 내측 부분을 구성하는 기본 패턴의 형상 및 하부 전극 인출 배선층(22)의 내측 부분을 구성하는 기본 패턴의 형상은 상부 전극 인출 배선층(50)의 내측 부분을 구성하는 기본 패턴(50P1)의 형상과 동일하게 설정되어 있다. 또한, 하부 실드층(14)의 내측 부분을 구성하는 기본 패턴의 형상은 상부 실드층(58)의 내측 부분을 구성하는 기본 패턴(58P1)의 형상과 동일하게 설정되어 있다.
주변부의 기본 블록(116)은 MIM 용량(40)의 주연부를 포함하는 부분을 구성하는 기본 블록이다. 주변부의 기본 블록(116)의 패턴은, MIM 용량(40)의 주연부를 포함하는 부분을 구성하는 기본 패턴(40P2)과, 상부 전극 인출 배선층(50)의 주연부를 포함하는 부분을 구성하는 기본 패턴(50P2)과, 상부 실드층(58)의 주연부를 포함하는 부분을 구성하는 기본 패턴(58P2)과, 하부 전극 보강 배선층(30) 주연부를 포함하는 부분을 구성하는 기본 패턴(도시하지 않음)과, 하부 전극 인출 배선층(22)의 주연부를 포함하는 부분을 구성하는 기본 패턴(도시하지 않음)과, 하부 실드층(14)의 주연부를 포함하는 부분을 구성하는 기본 패턴(도시하지 않음)에 의해 구성되어 있다. 하부 전극 보강 배선층(30)의 주연부를 포함하는 부분을 구성하는 기본 패턴의 형상 및 하부 전극 인출 배선층(22)의 주연부를 포함하는 부분을 구성하는 기본 패턴의 형상은, 상부 전극 인출 배선층(50)의 주연부를 포함하는 부분을 구성하는 기본 패턴(50P2)의 형상과 동일하게 설정되어 있다. 또한, 하부 실드층(14)의 주연부를 포함하는 부분을 구성하는 기본 패턴의 형상은 상부 실드층(58)의 주연부를 포함하는 부분의 패턴을 구성하는 기본 패턴(58P2)의 형상과 동일하게 설정되어 있다.
코너부의 기본 블록(118)은 MIM 용량(40)의 각을 포함하는 부분을 구성하는 기본 블록이다. 코너부의 기본 블록(118)의 패턴은 MIM 용량(40)의 각을 포함하는 부분을 구성하는 기본 패턴(40P3)과, 상부 전극 인출 배선층(50)의 각을 포함하는 부분을 구성하는 기본 패턴(50P3)과, 상부 실드층(58)의 각을 포함하는 부분을 구성하는 기본 패턴(58P3)과, 하부 전극 보강 배선층(30)의 각을 포함하는 부분을 구성하는 기본 패턴(도시하지 않음)과, 하부 전극 인출 배선층(22)의 각을 포함하는 부분을 구성하는 기본 패턴(도시하지 않음)과, 하부 실드층(14)의 각을 포함하는 부분을 구성하는 기본 패턴(도시하지 않음)에 의해 구성되어 있다. 하부 전극 보강 배선층(30)의 각을 포함하는 부분을 구성하는 기본 패턴의 형상 및 하부 전극 인출 배선층(22)의 각을 포함하는 부분을 구성하는 기본 패턴의 형상은, 상부 전극 인출 배선층(50)의 각을 포함하는 부분을 구성하는 기본 패턴(50P3)의 형상과 동일하게 설정되어 있다. 또한, 하부 전극 인출 배선층(22)의 각을 포함하는 부분을 구성하는 기본 패턴의 형상은 상부 실드층(58)의 각을 포함하는 부분을 구성하는 기본 패턴(58P3)의 형상과 동일하게 설정되어 있다.
내부의 기본 블록(114), 주변부의 기본 블록(116) 및 코너부의 기본 블록(118)의 반복 피치는, 예를 들면 1㎛로 설정되어 있다. 여기서, 반복 피치란, 이들 기본 블록(114, 116, 118)의 패턴을 반복하여 배치할 때의 피치를 말한다.
내부의 기본 블록(114)의 기본 패턴은 MIM 용량(40)의 내측 영역에, 예를 들면 가로 4열, 세로 3열로 배치되어 있다.
또한, 주변부의 기본 블록(116)의 기본 패턴은 MIM 용량(40)의 주연부를 포함하는 영역에 예를 들면 모두 14개 배치되어 있다.
또한, 코너부 기본 블록(118)의 기본 패턴은 MIM 용량(40)의 각을 포함하는 영역에 모두 4개 배치되어 있다.
이와 같이 하여 기본 블록(114, 116, 118)의 패턴을 조합하면, 예를 들면 가로 5㎛, 세로 4㎛의 MIM 용량(40)의 패턴이 구성된다. 또, 여기서는, 기본 블록(114, 116, 118)의 패턴이 중복되는 부분은 0㎛로 설정되어 있다.
내부의 기본 블록(114)을 하나 배치한 경우에 얻어지는 MIM 용량(40)의 용량값을 C1로 하고, 주변부의 기본 블록(116)을 하나 배치한 경우에 얻어지는 MIM 용량(40)의 용량값을 C2로 하고, 코너부의 기본 블록(118)을 하나 배치한 경우에 얻어지는 MIM 용량(40)의 용량값을 C3으로 하고, 내부의 기본 블록(114)의 배치 수를 n1, 주변부의 기본 블록의 배치 수를 n2, 코너부의 기본 블록의 배치 수를 n3으로 하면, 이들 기본 블록(114, 116, 118)을 배치하여 얻어지는 MIM 용량(40)의 용량값 C는,
C=C1×n1+C2×n2+C3×n3
으로 표현된다.
도 22로부터 알 수 있듯이, 주변부의 기본 블록(116)에서의 MIM 용량(40)을 구성하는 부분의 기본 패턴(40P2)의 면적은 내부의 기본 블록(114)에서의 MIM 용량(40)을 구성하는 부분의 기본 패턴(40P1)의 면적의 1/2이다. 그렇게 하면, 주변부의 기본 블록(116)을 하나 배치한 경우에 얻어지는 MIM 용량(40)의 용량값 C2는,
C2=C1/2
로 표현된다.
또한, 도 22로부터 알 수 있듯이, 코너부의 기본 블록(118)에서의 MIM 용량(40)의 일부분을 구성하는 기본 패턴(40P3)의 면적은, 내부의 기본 블록(114)에서의 MIM 용량(40)을 구성하는 기본 패턴(40P1) 면적의 1/4이다. 그렇게 되면, 코너부의 기본 블록(118)을 하나 배치한 경우에 얻어지는 MIM 용량(40)의 용량값 C3은,
C3=C1/4
로 표현된다.
또한, 상술한 바와 같이, 본 실시예에서는 내부의 기본 블록(114)의 배치 수 n1은 12이고, 주변부의 기본 블록(116)의 배치 수 n2는 14이고, 코너부의 기본 블록(118)의 배치 수 n3은 4개로 하고 있다.
그렇게 하면, MIM 용량(40)의 용량값 C는,
C=C1×n1+C2×n2+C3×n3
=C1×12+(C1/2)×14+(C1/4)×4
=C1×20
이 된다.
여기서, 용량값 C1이 예를 들면 1㎊인 경우에는 MIM 용량(40)의 용량값 C는 상기한 식에 의해 예를 들면 20㎊로 산출할 수 있다.
이와 같이, 본 실시예에 따르면, 각 기본 블록(114, 116, 118)의 배치에 의해 얻어지는 용량값 C1, C2, C3과, 각 기본 블록(114, 116, 118)의 배치수 n1, n2, n3에 의해 MIM 용량(40)의 용량값 C를 용이하게 산출할 수 있다.
또, 기본 패턴의 폭은, 최대 배선 폭, 최소 배선 폭, 최소 배선 간격, 배선의 면적 점유율 등의 설계 룰을 충족시키도록 설정하는 것이 바람직하다. 예를 들면, 최대 배선 폭의 제한이 2㎛, 최소 배선 폭의 제한이 0.3㎛, 최소 배선 간격의 제한이 0.3㎛, 배선의 면적 점유율의 제한이 20㎛□ 영역 내에서 30∼80%인 경우에는, 기본 블록을 배치하는 주기를 1㎛, 배선 폭을 0.4㎛, 반복 피치를 1㎛이라고 하면, 최대 배선 폭의 제한, 최소 배선 폭의 제한, 최소 배선 간격의 제한 등을 충족시킬 수 있다. 이 경우, 내부의 기본 블록(114)에서, 인출 배선층이나 실드층의 패턴의 면적 점유율을, 1㎛□의 영역 내에서 예를 들면 64% 정도로 할 수 있다.
또한, 도 22로부터 알 수 있듯이 주변부의 기본 블록(116)이나 코너부의 기본 블록(118)에서는 내부의 기본 블록(114)과 비교하여, 배선의 면적 점유율이 작아지지만, 1㎛□ 정도의 미소 영역 내에서의 면적 점유율은 반드시 엄밀히 충족시킬 필요는 없기 때문에, 특별한 문제는 없다. 1㎛□의 미소 영역 내에서의 면적 점유율을 엄밀히 충족시키는 것이 필요한 경우에는, 주변부의 기본 블록(116)이나 코너부의 기본 블록(118)에 더미 패턴을 배치하여도 된다.
이와 같이, 본 실시예에 따르면, 복수의 기본 블록을 적절하게 배치함으로써 MIM 용량, 인출 배선층 및 실드층 등의 패턴을 구성할 수 있기 때문에, CAD 등을 이용하여 MIM 용량, 인출 배선층 및 실드층 등의 패턴을 용이하게 구성할 수 있다.
또한, 본 실시예에 따르면, 각 기본 블록의 배치에 의해 얻어지는 용량값 C1, C2, C3과 각 기본 블록의 배치수 n1, n2, n3으로부터, 용이하게 MIM 용량의 용량값 C를 산출할 수 있기 때문에, 설계를 용이하게 할 수 있다.
(변형예)
이어서, 본 실시예에 따른 반도체 장치의 제조 방법의 변형예를 도 23을 이용하여 설명한다. 도 23은, 본 변형예에 따른 반도체 장치의 패턴의 레이아웃을나타내는 평면도이다.
도 23에 도시한 바와 같이, 본 변형예에 따른 반도체 장치는 MIM 용량의 크기에 비하여, 실드층이 훨씬 크게 형성되는 것에 주된 특징이 있다.
본 변형예에 따른 반도체 장치에서는 MIM 용량(40) 등이 형성되는 영역이, 내부의 기본 블록(114), 내측 주변부의 기본 블록(120), 내측 코너부의 기본 블록(122), 외측 주변부의 기본 블록(124), 외측 코너부의 기본 블록(126)과 구분되어 있고, 이들 기본 블록(114, 120, 122, 124, 126)을 적절하게 조합함에 따라 MIM 용량(40) 등이 구성되어 있는 것에 주된 특징이 있다.
내부의 기본 블록(114)에 대해서는, 도 22를 이용하여 상술한 내부의 기본 블록(114)과 동일하기 때문에, 여기서는 설명을 생략한다.
내측 주변부의 기본 블록(120)은 MIM 용량(40)의 주연부를 포함하는 부분을 구성하는 기본 블록이다. 내측 주변부의 기본 블록(120)의 패턴은, MIM 용량(40)의 주연부를 포함하는 부분을 구성하는 기본 패턴(40P4)과, 상부 전극 인출 배선층(50a)의 내측 부분을 구성하는 기본 패턴(50P4)과, 상부 실드층(58a)의 주연부를 포함하는 부분을 구성하는 기본 패턴(58P4)과, 하부 전극 보강 배선층(도시하지 않음)의 내측 부분을 구성하는 기본 패턴(도시하지 않음)과, 하부 전극 인출 배선층(도시하지 않음)의 내측 부분을 구성하는 기본 패턴(도시하지 않음)과, 하부 실드층(도시하지 않음)의 내측 부분을 구성하는 기본 패턴(도시하지 않음)에 의해 구성되어 있다. 또, 하부 전극 보강 배선층의 내측 부분을 구성하는 기본 패턴의형상 및 하부 전극 인출 배선층의 내측 부분을 구성하는 기본 패턴의 형상은 상부 전극 인출 배선층(50a)의 내측 부분을 구성하는 기본 패턴(50P4)의 형상과 동일하게 설정되어 있다. 또한, 하부 실드층의 내측 부분을 구성하는 기본 패턴의 형상은, 상부 실드층(58a)의 주연부를 포함하는 부분을 구성하는 기본 패턴(58P4)의 형상과 동일하게 설정되어 있다.
내부 코너부의 기본 블록(122)은 MIM 용량(40)의 각을 포함하는 부분을 구성하는 기본 블록이다. 코너부의 기본 블록(122)의 패턴은 MIM 용량(40)의 각을 포함하는 부분을 구성하는 기본 패턴(40P5)과, 상부 전극 인출 배선층(50a)의 내측 부분을 구성하는 기본 패턴(50P5)과, 상부 실드층(58a)의 내측 부분을 구성하는 기본 패턴(58P5)과, 하부 전극 보강 배선층(도시하지 않음)의 내측 부분을 구성하는 기본 패턴(도시하지 않음)과, 하부 전극 인출 배선층(도시하지 않음)의 내측 부분을 구성하는 기본 패턴(도시하지 않음)과, 하부 실드층(도시하지 않음)의 내측 부분을 구성하는 기본 패턴(도시하지 않음)에 의해 구성되어 있다. 또, 하부 전극 보강 배선층의 내측 부분을 구성하는 기본 패턴의 형상 및 하부 전극 인출 배선층의 내측 부분을 구성하는 기본 패턴의 형상은 상부 전극 인출 배선층(50a)의 내측 부분을 구성하는 기본 패턴(50P5)의 형상과 동일하게 설정되어 있다. 또한, 하부 실드층의 내측 부분을 구성하는 기본 패턴의 형상은, 실드층(58a)의 내측 부분을 구성하는 기본 패턴(58P5)의 형상과 동일하게 설정되어 있다.
외측 주변부의 기본 블록(124)은 상부 전극 인출 배선층(50a)의 주연부를 포함하는 부분을 구성하는 기본 블록이다. 외측 주변부의 기본 블록(124)의 패턴은, 상부 전극 인출 배선층(50a)의 주연부를 포함하는 부분의 패턴을 구성하는 기본 패턴(50P6)과, 상부 실드층(58a)의 주연부를 포함하는 부분의 패턴을 구성하는 기본 패턴(58P6)과, 하부 전극 보강 배선층(도시하지 않음)의 주연부를 포함하는 부분의 패턴을 구성하는 기본 패턴(도시하지 않음)과, 하부 전극 인출 배선층(도시하지 않음)의 주연부를 포함하는 부분의 패턴을 구성하는 기본 패턴(도시하지 않음)과, 하부 실드층(도시하지 않음)의 주연부를 포함하는 부분의 패턴을 구성하는 기본 패턴(도시하지 않음)에 의해 구성되어 있다. 또, 하부 전극 보강 배선층의 주연부를 포함하는 부분의 패턴을 구성하는 기본 패턴의 형상 및 하부 전극 인출 배선층의 주연부를 포함하는 부분의 패턴을 구성하는 기본 패턴의 형상은 상부 전극 인출 배선층(50a)의 주연부를 포함하는 부분의 패턴을 구성하는 기본 패턴(50P6)의 형상과 동일하게 설정되어 있다. 또한, 하부 실드층의 주연부를 포함하는 부분의 패턴을 구성하는 기본 패턴의 형상은, 상부 실드층(58a)의 주연부를 포함하는 부분의 패턴을 구성하는 기본 패턴(58P6)의 형상과 동일하게 설정되어 있다.
외측 코너부의 기본 블록(126)은 상부 전극 인출 배선층(50a)의 각을 포함하는 부분을 구성하는 기본 블록이다. 외부 코너부의 기본 블록(124)의 패턴은, 상부 전극 인출 배선층(50a)의 각을 포함하는 부분을 구성하는 기본 패턴(50P7)과, 상부 실드층(58a)의 각을 포함하는 부분을 구성하는 기본 패턴(58P7)과, 하부 전극 보강 배선층(도시하지 않음)의 각을 포함하는 부분을 구성하는 기본 패턴(도시하지 않음)과, 하부 전극 인출 배선층(22)의 각을 포함하는 부분을 구성하는 기본 패턴(도시하지 않음)과, 하부 실드층(도시하지 않음)의 각을 포함하는 부분을 구성하는 기본 패턴(도시하지 않음)에 의해 구성되어 있다. 또, 하부 전극 보강 배선층의 각을 포함하는 부분을 구성하는 기본 패턴의 형상 및 하부 전극 인출 배선층의 각을 포함하는 부분을 구성하는 기본 패턴의 형상은, 상부 전극 인출 배선층(50a)의 각을 포함하는 부분을 구성하는 기본 패턴(50P7)의 형상과 동일하게 설정되어 있다. 또한, 하부 실드층의 각을 포함하는 부분을 구성하는 기본 패턴의 형상은 상부 실드층(58a)의 각을 포함하는 부분을 구성하는 기본 패턴(58P7)의 형상과 동일하게 설정되어 있다.
이와 같이, 본 변형예에 따르면, MIM 용량(40)의 크기에 비하여 실드층이 훨씬 크게 형성되어 있기 때문에, MIM 용량에 노이즈가 결합하는 것을 더 방지할 수 있다.
[제3 실시예]
본 발명의 제3 실시예에 따른 반도체 장치를 도 24 및 도 25를 이용하여 설명한다. 도 24는 본 실시예에 따른 반도체 장치를 나타내는 단면도이다. 도 25는, 본 실시예에 따른 반도체 장치를 나타내는 평면도이다. 도 25의 (a)는 상부 실드층, 상부 전극 인출 배선층 및 MIM 용량을 나타내는 평면도이다. 도 25의 (b)는 하부 실드층, 하부 전극 인출 배선층 및 MIM 용량을 나타내는 평면도이다. 도 1 내지 도 23에 나타내는 제1 또는 제2 실시예에 따른 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는, 동일한 부호를 붙여 설명을 생략하거나 간결하게 한다.
본 실시예에 따른 반도체 장치에서는 하부 전극 인출 배선층(22)과 하부 실드층(14a)과의 간격이 상부 전극 인출 배선층(50)과 상부 실드층(58b)과의 간격과 다른 경우에, 하부 실드층(14a)의 패턴과 상부 실드층(58b)의 패턴을 다른 폭으로 설정함으로써, 하부 전극 인출 배선층(22)과 하부 실드층(14a) 사이의 기생 용량과, 상부 전극 인출 배선층(50)과 상부 실드층(58b) 사이의 기생 용량을 거의 동일하게 설정하는 것에 주된 특징이 있다.
도 25에 도시한 바와 같이, 하부 실드층(14a)의 메쉬 형상 패턴의 폭 wSL은 예를 들면 0.3㎛로 설정되어 있다.
하부 전극 인출 배선층(22)의 메쉬 형상 패턴의 폭 wOL는 예를 들면 0.4㎛로 설정되어 있다.
하부 전극 보강 배선층(30)의 메쉬 형상 패턴의 폭은, 하부 전극 인출 배선층(22)의 메쉬 형상 패턴의 폭과 동일하게 설정되어 있다.
층간 절연막(20a)의 두께 dL은 예를 들면 400㎚로 되어 있다.
층간 절연막(56a)의 두께 dU는 예를 들면 800㎚로 되어 있다.
층간 절연막(20a)의 재료와 층간 절연막(56a)의 재료는 동일한 재료가 이용되며, 층간 절연막(20a)의 유전률 ε과 층간 절연막(56a)의 유전률 ε은 상호 동일하게 되어 있다.
상부 전극 인출 배선층(50)의 메쉬 형상 패턴의 폭 wOL은 예를 들면 0.4㎛로 설정되어 있다.
상부 실드층(58)의 메쉬 형상 패턴의 폭 wSU는 예를 들면 0.6㎛로 설정되어 있다.
여기서, 하부 실드층(14), 하부 전극 인출 배선층(22), 상부 전극 인출 배선층(50) 및 상부 실드층(58)의 메쉬 형상 패턴의 폭의 설계 기법에 대하여 설명한다.
하부 전극 인출 배선층(22)과 하부 실드층(14a) 사이의 대향 면적을 SL로 하고, 상부 전극 인출 배선층(50)과 상부 실드층(58b) 사이의 대향 면적을 SU로 한다. 또한, 하부 전극 인출 배선층(22)과 하부 실드층(14a) 사이의 기생 용량을 CL로 하고, 상부 전극 인출 배선층(50)과 상부 실드층(58b) 사이의 기생 용량을 CU로 한다.
하부 전극 인출 배선층(22)과 하부 실드층(14a) 사이의 기생 용량 CL은,
CL=ε×(SL/dL)
로 표현된다.
또한, 상부 전극 인출 배선층(50)과 상부 실드층(58b) 사이의 기생 용량 CU는
CU=ε×(SU/dU)
로 표현된다.
여기서, dL/dU=a로 하면, CL=CU가 되기 위해서는 SL/SU=a가 되는 것이 필요하다.
하부 전극 인출 배선층(22)의 메쉬 형상 패턴과 하부 실드층(14a)의 메쉬 형상 패턴이 대향하는 부분의 수를 n으로 하면, 대향 면적 SL은,
SL=n×(WOL×WSL)
로 표현된다.
또한, 상부 전극 인출 배선층(50)의 메쉬 형상 패턴과 상부 실드층(58b)의 메쉬 형상 패턴이 대향하는 부분의 수를 n으로 하면, 대향 면적 Su는,
SU=n×(wOU×wSU)
로 표현된다.
따라서, 하부 실드층(14a), 하부 전극 인출 배선층(22), 상부 전극 인출 배선층(50) 및 상부 실드층(58b)의 메쉬 형상 패턴의 폭은,
SL/SU=(wOL×wSL)/(wOU×wSU)=a
가 되도록 각각 설정하면 된다.
메쉬 형상 패턴에 대해서는, 상술한 바와 같은 설계 룰을 충족시키도록 설정하는 것이 필요하지만, 상술한 바와 같이 하부 실드층(14a)의 메쉬 형상 패턴의 폭 w홀을 0.3㎛로 하고, 하부 전극 인출 배선층(22)의 메쉬 형상 패턴의 폭 wOL을 0.4㎛로 하고, 상부 전극 인출 배선층(50)의 메쉬 형상 패턴의 폭 wOU를 0.4㎛로 하고, 상부 실드층(58b)의 메쉬 형상 패턴의 폭 wSU를 0.6㎛라고 하면, 상술한 설계 룰을 충족시키기 위한 특별한 문제는 없다.
이와 같이, 본 실시예에 따르면, 하부 실드층(14a)과 하부 전극 인출 배선층(22)과의 간격 dL과, 상부 전극 인출 배선층(50)과 상부 실드층(58b)과의 간격 dU가 다른 경우에도, 하부 실드층(14a)의 폭 wSL과 상부 실드층(58a)의 폭 wSU를 다르게 함으로써, 하부 실드층(14a)과 하부 전극 인출 배선층(22) 사이의 기생 용량 CL과, 상부 전극 인출 배선층(50)과 상부 실드층(58a) 사이의 기생 용량 CU를 거의 동일하게 설정할 수 있다. 본 실시예에 따르면, 하부 실드층(14a)과 하부 전극 인출 배선층(22) 사이의 기생 용량 CL과, 상부 전극 인출 배선층(50)과 상부 실드층(58b) 사이의 기생 용량 CU를 거의 동일하게 할 수 있기 때문에, 전기적 특성의 대칭성을 향상시킬 수 있다.
(변형예)
이어서, 본 실시예의 변형예에 따른 반도체 장치를 도 26 및 도 27을 이용하여 설명한다. 도 26은 본 변형예에 따른 반도체 장치를 나타내는 단면도이다. 도 27은 본 변형예에 따른 반도체 장치를 나타내는 평면도이다. 도 27의 (a)는, 상부실드층, 상부 전극 인출 배선층 및 MIM 용량을 나타내는 평면도이다. 도 27의 (b)는 하부 실드층, 하부 전극 인출 배선층 및 MIM 용량을 나타내는 평면도이다.
본 변형예에 따른 반도체 장치에서는, 하부 실드층(14b)의 메쉬 형상 패턴의 폭 wSL를 좁게 설정하고 있을 뿐만 아니라, 하부 전극 인출 배선층(22a)의 메쉬 형상 패턴의 폭 wOL도 좁게 설정하고, 또한 상부 실드층(58c)의 메쉬 형상 패턴의 폭 wSU를 넓게 설정하고 있을 뿐만 아니라, 상부 전극 인출 배선층(50a)의 메쉬 형상 패턴의 폭 wOU도 넓게 설정하는 것에 주된 특징이 있다.
도 26 및 도 27에 도시한 바와 같이, 하부 실드층(14a)의 메쉬 형상 패턴의 폭 wSL은 예를 들면 0.3㎛로 설정되어 있다.
하부 전극 인출 배선층(22a)의 메쉬 형상 패턴의 폭 wOL도, 하부 실드층(14a)의 메쉬 형상 패턴의 폭 wSL과 마찬가지로, 예를 들면 0.3㎛로 설정되어 있다.
층간 절연막(20a)의 두께 dL은 예를 들면 400㎚로 되어 있다.
층간 절연막(56a)의 두께 dU는 예를 들면 800㎚로 되어 있다.
층간 절연막(20a)의 재료와 층간 절연막(56a)의 재료로는, 동일한 재료가 이용되고 있다. 층간 절연막(20a)의 유전률과 층간 절연막(56a)의 유전률은 상호 동일하게 되어 있다.
상부 전극 인출 배선층(50a)의 메쉬 형상 패턴의 폭 wOU는 예를 들면 0.42㎛로 설정되어 있다.
상부 실드층(58c)의 메쉬 형상 패턴의 폭 wSU도, 상부 전극 인출 배선층(50a)의 메쉬 형상 패턴의 폭 wOU와 마찬가지로, 예를 들면 0.42㎛로 설정되어 있다.
하부 실드층(14a), 하부 전극 인출 배선층(22a), 상부 전극 인출 배선층(50a), 상부 실드층(58c)의 메쉬 형상 패턴의 폭 wSL, wOL, wOU, wOS는 각각 상술한 설계 기법에 의해 설정하면 된다.
하부 실드층(14a)의 패턴의 폭 wSL및 하부 전극 인출 배선층(22a)의 패턴의 폭 wOL을 예를 들면 0.3㎛로 하고, 상부 전극 인출 배선층(50a)의 패턴의 폭 wOU와 상부 실드층(58c)의 패턴의 폭 wSU를 예를 들면 0.42㎛로 해도, 상기한 바와 같은 설계 룰을 충족시키기 때문에, 특별한 문제는 없다.
이와 같이, 하부 실드층(14b)의 메쉬 형상 패턴의 폭 wSL을 좁게 설정하고 있을 뿐만 아니라, 하부 전극 인출 배선층(22a)의 메쉬 형상 패턴의 폭 wOL도 좁게 설정하고, 또한 상부 실드층(58c)의 메쉬 형상 패턴의 폭 wSU를 넓게 설정하고 있을 뿐만 아니라, 상부 전극 인출 배선층(50a)의 메쉬 형상 패턴의 폭 wOU도 넓게 설정해도, 하부 실드층(14b)과 하부 전극 인출 배선층(22a)과의 사이의 기생 용량 CL과, 상부 전극 인출 배선층(50a)과 상부 실드층(58c)과의 사이의 기생 용량 CU를 거의 동일하게 설정할 수 있다. 따라서, 본 변형예에 의해서도, 하부 실드층(14a)과 하부 전극 인출 배선층(22a) 사이의 기생 용량 CL과, 상부 전극 인출 배선층(50a)과 상부 실드층(58c) 사이의 기생 용량 CU를 거의 동일하게 할 수 있어, 전기적 특성의 대칭성을 향상시킬 수 있다.
[제4 실시예]
본 발명의 제4 실시예에 따른 반도체 장치를 도 28을 이용하여 설명한다. 도 28은 본 실시예에 따른 반도체 장치를 나타내는 단면도 및 평면도이다. 도 28의 (b)는, 본 실시예에 따른 반도체 장치를 나타내는 평면도이다. 도 28의 (a)는, 도 28의 (b)의 B-B'선 단면도이다. 도 1 내지 도 27에 나타내는 제1 내지 제3 실시예에 따른 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는 동일한 부호를 붙여 설명을 생략하거나 간결하게 한다.
본 실시예에 따른 반도체 장치에서는, 절연막(44)의 측벽 부분에 잔존한 적층막(39)이 하부 실드층(14)이나 상부 실드층(58)에 전기적으로 접속되어 있는 것에 주된 특징이 있다.
도 28에 도시한 바와 같이, 층간 절연막(20) 및 갭층(18)에는 하부 실드층(14)에 전기적으로 접속된 비아(128) 및 도전층(130)이 매립되어 있다. 비아(128) 및 도전층(130)은 하부 전극 인출 배선층(22)과 동일한 Cu층으로 구성되어있다.
층간 절연막(26) 및 갭층(24)에는, 도전층(130)에 전기적으로 접속된 비아(132) 및 도전층(134)이 매립되어 있다. 비아(132) 및 도전층(134)은 동일한 Cu층으로 구성되어 있다.
절연막(44)의 측벽 부분에는 적층막(39)이 잔존하고 있다. 절연막(44)의 측벽 부분에 잔존한 적층막(39)은 도 28의 (b)에 도시한 바와 같이 링형으로 되어 있다.
적층막(39)을 구성하는 TiN막(33)은, 도전층(134)에 전기적으로 접속되어 있다.
층간 절연막(46)에는, 도전층(134)에 전기적으로 접속된 비아(136) 및 도전층(138)이 매립되어 있다. 비아(136) 및 도전층(138)은, 동일한 Cu층으로 구성되어 있다. 비아(136)는 적층막(39)을 구성하는 TiN 막(37)에 전기적으로 접속되어 있다.
층간 절연막(56)에 매립된 상부 실드층(58)은 층간 절연막(56) 및 갭층(54)에 매립된 비아(140)를 통해 도전층(138)에 전기적으로 접속되어 있다.
하부 실드층(14) 및 상부 실드층(58)은, 예를 들면 접지(도시하지 않음) 등의 고정 전위로 접속된다.
이와 같이 본 실시예에 따른 반도체 장치에서는 절연막(44)의 측벽 부분에 잔존한 적층막(39)이 하부 실드층(14)이나 상부 실드층(58)에 전기적으로 접속되어 있는 것에 주된 특징이 있다.
절연막(44)의 측벽 부분에 적층막(39)이 잔존하고 있는 경우, 적층막(39)은 MIM 용량(40)에 대한 기생 용량이 될 수 있다. 이 때문에, 절연막(44)의 측벽 부분에 잔존한 적층막(39)이 고정 전위로 접속되지 않고 부유 상태로 되면, MIM 용량(40)의 정전 용량이 변동하는 경우도 있을 수 있다.
이것에 반하여, 본 실시예에서는 절연막(44)의 측벽 부분에 잔존한 적층막(39)이 비아(128, 132, 136, 140), 도전층(130, 134, 138), 하부 실드층(14), 상부 실드층(58) 등을 통해 고정 전위로 접속되기 때문에, MIM 용량(40)의 정전 용량이 변동하는 것을 방지할 수 있다.
[제5 실시예]
본 발명의 제5 실시예에 따른 반도체 장치를 도 29를 이용하여 설명한다. 도 29는 본 실시예에 따른 반도체 장치를 나타내는 단면도이다. 도 1 내지 도 28에 나타내는 제1 내지 제4 실시예에 따른 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는 동일한 부호를 붙여 설명을 생략하거나 간결하게 한다.
본 실시예에 따른 반도체 장치에서는 MIM 용량(40)의 하방의 반도체 기판(10)에 배선이나 반도체 소자가 형성되어 있는 것에 주된 특징이 있다.
도 29에 도시한 바와 같이, 실리콘으로 이루어지는 반도체 기판(10)에는 소자 영역(142)을 구획하는 소자 분리 영역(144)이 형성되어 있다.
소자 분리 영역(144)에 의해 구획된 소자 영역(142)에는 p 채널 MOS 트랜지스터(146)와 n 채널 MOS 트랜지스터(148)를 갖는 CMOS 회로(150)가 형성되어 있다.
p 채널 MOS 트랜지스터(146)는 측면에 측벽 절연막(152)이 형성된 p 형의 게이트 전극(154)과, 게이트 전극(154)의 양측에 형성된 p 형의 소스/드레인 영역(156a, 156b)을 갖고 있다.
n 채널 MOS 트랜지스터(148)는 측면에 측벽 절연막(152)이 형성된 n 형의 게이트 전극(158)과, 게이트 전극(158)의 양측에 형성된 n 형의 소스/드레인 영역(160a, 160b)을 갖고 있다.
p 채널 MOS 트랜지스터(146) 및 n 채널 MOS 트랜지스터(148)가 형성된 반도체 기판(10) 상에는 SiO2로 이루어지는 층간 절연막(162)이 형성되어 있다.
층간 절연막(162)에는 비아(164a, 164b) 및 배선층(166a, 166b)이 매립되어 있다. 비아(164a, 164b) 및 배선층(166a, 166b)은 동일한 Cu층으로 구성되어 있다.
비아(164a) 및 배선층(166a)은 p 채널 MOS 트랜지스터(146)의 소스/드레인 영역(156a)에 전기적으로 접속되어 있다.
비아(164b) 및 배선층(166b)은 n 채널 MOS 트랜지스터(148)의 소스/드레인 영역(160b)에 전기적으로 접속되어 있다.
비아(164a, 164b) 및 배선층(160a, 160b)이 매립된 층간 절연막(162) 상에는 SiO2로 이루어지는 층간 절연막(168)이 형성되어 있다.
층간 절연막(168)에는 비아(170) 및 배선층(172)이 매립되어 있다. 비아(170) 및 배선층(172)은 동일한 Cu층으로 구성되어 있다. 비아(170) 및 배선층(172)은 배선층(166a)에 전기적으로 접속되어 있다.
비아(170) 및 배선층(172)이 매립된 층간 절연막(168) 상에는, SiO2로 이루어지는 층간 절연막(174)이 형성되어 있다.
층간 절연막(174)에는, 비아(176) 및 배선층(178)이 매립되어 있다. 비아(176) 및 배선층(178)은 동일한 Cu층으로 구성되어 있다. 비아(176) 및 배선층(178)은 배선층(172)에 전기적으로 접속되어 있다.
비아(176) 및 배선층(178)이 매립된 층간 절연막(174) 상에는, 층간 절연막(12)이 형성되어 있다.
갭층(62) 상에는 SiO2로 이루어지는 층간 절연막(180)이 형성되어 있다.
층간 절연막(180)에는 Cu로 이루어지는 배선층(182)이 매립되어 있다.
배선층(182)이 매립된 층간 절연막(180) 상에는 갭층(184)이 형성되어 있다.
이와 같이 본 실시예에 따른 반도체 장치에서는 MIM 용량(40)의 하방에 배선층이나 반도체 소자 등이 형성되어 있고, 또한 MIM 용량의 상방에 배선층 등이 형성되어 있는 것에 주된 특징이 있다.
MIM 용량의 하방이나 상방에 단순히 배선층이나 반도체 소자 등을 형성한 경우에는, MIM 용량에 노이즈가 결합하게 된다. 이 때문에, 종래에는 MIM 용량의 하방이나 상방에 배선층이나 반도체 소자를 형성할 수 없었다. 이 때문에, 종래에 MIM 용량을 형성한 경우에는, MIM 용량을 형성할 스페이스를 배선층이나 반도체 소자를 형성하는 영역과는 다른 영역에 확보해야만 하였다.
이것에 반하여, 본 실시예에 따르면, MIM 용량(40)의 하방에 하부실드층(14)이 형성되어 있기 때문에, MIM 용량(40)을 하부 실드층(14)에 의해 실드할 수 있다. 따라서, 본 실시예에 따르면, MIM 용량(40)의 하방에 트랜지스터 등의 반도체 소자나 배선층 등을 배치할 수 있다.
또한, 본 실시예에 따르면, MIM 용량의 상방에 상부 실드층(58)이 형성되어 있기 때문에, MIM 용량(40)을 상부 실드층(58)에 의해 실드할 수 있다. 따라서, 본 실시예에 따르면, MIM 용량(40)의 상방에 배선층(182) 등을 배치할 수 있다.
이와 같이, 본 실시예에 따르면, MIM 용량의 상방이나 하방에 배선층이나 반도체 소자 등을 배치할 수 있기 때문에, 공간 절약화를 도모할 수 있으며, 칩 면적을 작게 할 수 있다. 따라서, 본 실시예에 따르면, MIM 용량을 갖는 반도체 장치를 염가로 제공할 수 있게 된다.
[제6 실시예]
본 발명의 제6 실시예에 따른 반도체 장치를 도 30을 이용하여 설명한다. 도 30은 본 실시예에 따른 반도체 장치를 나타내는 단면도이다. 도 1 내지 도 29에 나타내는 제1 내지 제5 실시예에 따른 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는 동일한 부호를 붙여 설명을 생략하거나 간결하게 한다.
본 실시예에 따른 반도체 장치에서는 메쉬 형상의 하부 실드층(14c)이 반도체 기판(10)에 매립되어 있는 것에 주된 특징이 있다.
도 30에 도시한 바와 같이, 반도체 기판(10)에는 SiO2로 이루어지는 사각기둥 형상의 절연층(144a)이 복수개 매립되어 있다. 절연층(144a)은 예를 들면 STI(Shallow Trench Isolation)법으로 형성되어 있다. 절연층(144a)은 소자 분리 영역(144)을 형성함과 동시에 동일 공정으로 형성할 수 있다.
반도체 기판(10)에는, 메쉬 형상의 하부 실드층(14c)이 매립되어 있다. 하부 실드층(14c)은 절연층(144a)에 자기 정합으로 반도체 기판(10)에 불순물을 도입함으로써 형성되어 있다. 하부 실드층(14c)은 소스/드레인 영역(160a, 160b)을 형성함과 동시에 동일 공정으로 형성할 수 있다.
하부 실드층(14c)이 형성된 반도체 기판(10) 상에는 층간 절연막(162)이 형성되어 있다.
층간 절연막(162)에는 하부 전극 인출 배선층(22)이 매립되어 있다. 또한, 층간 절연막(162)에는 비아(186) 및 배선층(188)이 매립되어 있다. 배선층(188) 및 비아(186)는 소스/드레인 영역(160b)에 전기적으로 접속되어 있다.
이렇게 해서, 본 실시예에 따른 반도체 장치가 구성되어 있다.
이와 같이, 하부 실드층(14c)을 반도체 기판(10)에 매립하도록 해도 된다.
[변형 실시예]
본 발명은 상기 실시예에 한정되지 않고 각종 변형이 가능하다.
예를 들면, 상기 실시예에서는 MIM 용량의 상방 및 하방의 양쪽에 각각 실드층을 형성했지만, 실드층을 반드시 MIM 용량의 상방 및 하방의 양쪽에 설치하지는 않아도 되며, 필요에 따라 MIM 용량의 상방 또는 하방 중 어느 한쪽에만 설치하도록 해도 된다.
또한, 상기 실시예에서는 하부 전극 보강 배선층을 형성했지만, 반드시 하부전극 보강 배선층을 형성하는 것은 아니다. 예를 들면, 하부 전극 보강 배선층을 형성하지 않고, 하부 전극 인출 배선층 상에 MIM 용량을 형성해도 된다.
또한, 상기 실시예에서는 비아의 재료로서 Cu를 이용했지만, Cu에 한정되는 것은 아니며, 예를 들면 W(텅스텐) 등 모든 재료를 이용할 수 있다.
또한, 상기 실시예에서는 배선의 재료로서 Cu를 이용했지만, Cu에 한정되는 것은 아니며, 예를 들면 Al등 모든 재료를 이용할 수 있다.
또한, 상기 실시예에서는, 실드층의 메쉬 형상 패턴의 피치와 인출 배선층의 메쉬 형상 패턴의 피치를 동일하게 설정했지만, 실드층의 메쉬 형상 패턴의 피치와 인출 배선층의 메쉬 형상 패턴의 피치를 반드시 동일하게 설정하는 것은 아니다. 예를 들면, 실드층의 메쉬 형상 패턴의 피치와 인출 배선층의 메쉬 형상 패턴의 피치와의 비가 거의 정수가 되도록 피치를 설정해도 좋다.
또한, 상기 실시예에서는 실드층이나 인출 배선층 등을 메쉬 형상으로 형성했지만, 메쉬 형상뿐만 아니라, 예를 들면 스트라이프 형상으로 형성해도 된다. 단, 메쉬 형상의 실드층이 스트라이프 형상의 실드층과 비해 실드 효과의 방향 의존성이 없는 점에서 우수하다. 또한, 메쉬 형상의 실드층이 스트라이프 형상의 실드층과 비교하여 CAD에 의한 자동 설계에 있어서 자유도가 높다.
또한, 상기 실시예에서는 실드층이나 인출 배선층 등을 메쉬 형상으로 형성했지만, 실드층이나 인출 배선층에 예를 들면 복수의 홀을 형성해도 된다. 실드층이나 인출 배선층에 복수의 홀을 형성한 경우에도, 상술한 설계 룰을 충족시키면서 상기 실시예와 동일한 실드 효과를 발휘하는 것이 가능하다.
또한, 상기 실시예에서는 하부 실드층(14)의 메쉬 형상 패턴과 하부 전극 인출 배선층(22)의 메쉬 형상 패턴과의 상대적인 위치 관계가, 상호 반피치 어긋나고, 상부 전극 인출 배선층(50)의 메쉬 형상 패턴과 상부 실드층(58)의 메쉬 형상 패턴과의 상대적인 위치 관계가 상호 반 피치 어긋나지만, 반드시 반 피치 어긋나는 것은 아니다. 메쉬 형상 패턴의 상대적인 위치 관계가 적절하게 변이되면, 기생 용량을 적절하게 작게 할 수 있다.
또한, 제3 실시예에서는 상부 전극 인출 배선층과 상부 실드층과의 간격 dU와, 하부 전극 인출 배선층과 하부 실드층과의 간격 dL이 다른 경우를 예로 설명했지만, 상부 전극 인출 배선층과 상부 실드층 사이의 층간 절연막(56a)의 유전률과, 하부 전극 인출 배선층과 하부 실드층 사이의 층간 절연막(20a)의 유전률이 다른 경우에도 적용할 수 있다.
또한, 제4 실시예에서는 절연막(44)의 측벽 부분에 잔존한 적층막(39)을 하부 실드층(14)이나 상부 실드층(58)에 전기적으로 접속하는 경우를 예로 설명했지만, 절연막(44)의 측벽 부분에 잔존한 적층막(39)을, 반드시 하부 실드층(14)이나 상부 실드층(58)에 전기적으로 접속할 필요는 없고, 모든 고정 전위로 접속할 수 있다. 예를 들면, 절연막(44)의 측벽 부분에 잔존한 적층막(39)을 전원선이나 접지선 등의 고정 전위로 접속해도 된다.
(부기 1) 반도체 기판과; 상기 반도체 기판의 상방에 형성되고, 하부 전극과, 상기 하부 전극 상에 형성된 용량 절연막과, 상기 용량 절연막 상에 형성된 상부 전극을 갖는 용량 소자와; 적어도 상기 용량 소자의 상방 또는 하방에 형성된 실드층과; 상기 용량 소자와 상기 실드층 사이에 형성되고, 상기 하부 전극 또는 상기 상부 전극에 전기적으로 접속된 인출 배선층을 포함하고, 상기 실드층 및 상기 인출 배선층에 각각 복수의 홀이 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 2) 부기 1에 기재된 반도체 장치에 있어서, 상기 실드층 및 상기 인출 배선층은 메쉬 형상의 패턴으로 되어 있는 것을 특징으로 하는 반도체 장치.
(부기 3) 부기 1에 기재된 반도체 장치에 있어서, 상기 실드층 및 상기 인출 배선층은 스트라이프 형상의 패턴으로 되어 있는 것을 특징으로 하는 반도체 장치.
(부기 4) 부기 2 또는 3에 기재된 반도체 장치에 있어서, 상기 실드층의 패턴의 피치와 상기 인출 배선층의 패턴의 피치와의 비는 거의 정수인 것을 특징으로 하는 반도체 장치.
(부기 5) 부기 2 내지 4 중 어느 하나에 기재된 반도체 장치에 있어서, 상기 실드층의 패턴과 상기 인출 배선층의 패턴은 상호 어긋나 있는 것을 특징으로 하는 반도체 장치.
(부기 6) 부기 1 내지 5 중 어느 하나에 기재된 반도체 장치에 있어서, 상기 실드층은, 상기 용량 소자가 형성되어 있는 범위보다 넓은 범위에 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 7) 부기 1 내지 6 중 어느 하나에 기재된 반도체 장치에 있어서,상기 용량 소자의 하방의 상기 반도체 기판에, 상기 실드층을 사이에 두고 형성된 반도체 소자를 더 포함하는 것을 특징으로 하는 반도체 장치.
(부기 8) 부기 1 내지 7 중 어느 하나에 기재된 반도체 장치에 있어서, 상기 용량 소자 중 적어도 상방 또는 하방에, 상기 실드층을 사이에 두고 형성된 배선층을 더 포함하는 것을 특징으로 하는 반도체 장치.
(부기 9) 부기 1 내지 8 중 어느 하나에 기재된 반도체 장치에 있어서, 상기 실드층은, 상기 반도체 기판에 매립되어 있는 것을 특징으로 하는 반도체 장치.
(부기 10) 부기 1 내지 9 중 어느 하나에 기재된 반도체 장치에 있어서, 상기 용량 소자 주위에, 상기 용량 소자의 상면의 높이와 거의 동일한 높이를 갖는 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 11) 부기 10에 기재된 반도체 장치에 있어서, 상기 절연막의 측벽 부분에 잔존한 도전막은, 고정 전위로 접속되는 것을 특징으로 하는 반도체 장치.
(부기 12) 부기 10에 기재된 반도체 장치에 있어서, 상기 도전막은 상기 실드층에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
(부기 13) 부기 1 내지 12 중 어느 하나에 기재된 반도체 장치에 있어서, 상기 상부 전극의 두께는, 상기 하부 전극의 두께보다 두꺼운 것을 특징으로 하는 반도체 장치.
(부기 14) 부기 1 내지 13 중 어느 하나에 기재된 반도체 장치에 있어서, 상기 상부 전극 상에 에칭 스토퍼막이 형성되어 있는 것을 특징으로 하는 반도체장치.
(부기 15) 부기 1 내지 14 중 어느 하나에 기재된 반도체 장치에 있어서, 상기 용량 소자의 패턴은, 상기 용량 소자의 내측 부분을 구성하는 제1 기본 패턴과, 상기 용량 소자의 주연부를 포함하는 부분을 구성하는 제2 기본 패턴과, 상기 용량 소자의 각을 포함하는 부분을 구성하는 제3 기본 패턴이 각각 복수개 조합되어 구성되는 것을 특징으로 하는 반도체 장치.
(부기 16) 부기 15에 기재된 반도체 장치에 있어서, 상기 인출 배선층의 패턴은, 상기 제1 내지 상기 제3 기본 패턴에 각각 대응하도록 형성된 복수의 기본 패턴이 조합되어 구성되는 것을 특징으로 하는 반도체 장치.
(부기 17) 부기 15 또는 16에 기재된 반도체 장치에 있어서, 상기 실드층의 패턴은 상기 제1 내지 상기 제3 기본 패턴에 각각 대응하도록 형성된 복수의 기본 패턴이 조합되어 구성되는 것을 특징으로 하는 반도체 장치.
(부기 18) 부기 1 내지 17 중 어느 하나에 기재된 반도체 장치에 있어서, 상기 실드층 및 상기 인출 배선층은, 상기 용량 소자의 상방 및 하방에 각각 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 19) 반도체 기판과, 상기 반도체 기판의 상방에 형성되고, 하부 전극과, 상기 하부 전극 상에 형성된 용량 절연막과, 상기 용량 절연막 상에 형성된 상부 전극을 갖는 용량 소자와; 상기 용량 소자의 하방에 형성된 하부 실드층과; 상기 용량 소자의 상방에 형성된 상부 실드층과; 상기 용량 소자와 상기 하부 실드층 사이에 형성되고, 상기 하부 전극에 전기적으로 접속된 하부 전극 인출 배선층과; 상기 용량 소자와 상기 상부 실드층 사이에 형성되고, 상기 상부 전극에 전기적으로 접속된 상부 전극 인출 배선층을 포함하며; 상기 하부 실드층, 상기 상부 실드층, 상기 하부 전극 인출 배선층 및 상기 상부 전극 인출 배선층에 각각 복수의 홀이 형성되어 있고; 상기 하부 실드층과 상기 하부 전극 인출 배선층 사이의 기생 용량과, 상기 상부 실드층과 상기 상부 전극 인출 배선층 사이의 기생 용량이 거의 동일해지도록 상기 하부 실드층과 상기 하부 전극 인출 배선층이 대향하는 부분의 면적과, 상기 상부 실드층과 상기 상부 전극 인출 배선층이 대향하는 부분의 면적이 각각 설정되어 있는 것을 특징으로 하는 반도체 장치.
(부기 20) 부기 19에 기재된 반도체 장치에 있어서, 상기 하부 실드층과 상기 하부 전극 인출 배선층과의 간격과, 상기 상부 실드층과 상기 상부 전극 인출 배선층과의 간격이 상호 다른 것을 특징으로 하는 반도체 장치.
(부기 21) 부기 19 또는 20에 기재된 반도체 장치에 있어서, 상기 하부 실드층과 상기 하부 인출 배선층 사이에 형성된 제1 절연막의 유전률과, 상기 상부 실드층과 상기 상부 인출 배선층 사이에 형성된 제2 절연막의 유전률이 상호 다른 것을 특징으로 하는 반도체 장치.
(부기 22) 반도체 기판의 상방에, 하부 전극과, 상기 하부 전극 상에 형성된 용량 절연막과, 상기 용량 절연막 상에 형성된 상부 전극을 갖는 용량 소자를 형성하는 공정을 갖는 반도체 장치의 제조 방법에 있어서, 상기 용량 소자를 형성하는 공정 전에, 복수의 홀이 형성된 하부 실드층을 형성하는 공정과, 복수의 홀이 형성된 하부 전극 인출 배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 23) 반도체 기판의 상방에, 하부 전극과, 상기 하부 전극 상에 형성된 용량 절연막과, 상기 용량 절연막 상에 형성된 상부 전극을 갖는 용량 소자를 형성하는 공정을 갖는 반도체 장치의 제조 방법에 있어서, 상기 용량 소자를 형성하는 공정 후에, 복수의 홀이 형성된 상부 전극 인출 배선층을 형성하는 공정과, 복수의 홀이 형성된 상부 실드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 24) 반도체 기판의 상방에, 하부 전극과, 상기 하부 전극 상에 형성된 용량 절연막과, 상기 용량 절연막 상에 형성된 상부 전극을 갖는 용량 소자를 형성하는 공정을 갖는 반도체 장치의 제조 방법에 있어서, 상기 용량 소자를 형성하는 공정 전에, 복수의 홀이 형성된 하부 실드층을 형성하는 공정과, 복수의 홀이 형성된 하부 전극 인출 배선층을 형성하는 공정을 갖고, 상기 용량 소자를 형성하는 공정 후에, 복수의 홀이 형성된 상부 전극 인출 배선층을 형성하는 공정과, 복수의 홀이 형성된 상부 실드층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 25) 부기 22 내지 24 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서, 상기 용량 소자를 형성하는 공정 전에 상기 용량 소자가 형성되는 영역 주위에 상기 용량 소자의 상면과 거의 같은 높이를 갖는 제1 절연막을 형성하는 공정과, 상기 용량 소자를 형성하는 공정 후에, 상기 용량 소자 상 및 상기 제1 절연막 상에 제2 절연막을 형성하는 공정과, 상기 제2 절연막의 표면을 평탄화하는공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
이상과 같이, 본 발명에 따르면 MIM 용량의 상방이나 하방에 실드층이 실드층이 형성되어 있기 때문에, MIM 용량에 노이즈가 결합하는 것을 방지할 수 있다.
또한, 본 발명에 따르면, 하부 실드층, 하부 전극 인출 배선층, 하부 전극 보강 배선층, 상부 전극 인출 배선층, 및 상부 실드층의 패턴이 모두 메쉬 형상으로 형성되기 때문에, 소정의 설계 룰을 충족시키면서, MIM 용량에 노이즈가 결합하는 것을 방지할 수 있다.
또한, 본 발명에 따르면, 하부 실드층의 메쉬 형상 패턴과 하부 전극 인출 배선층의 메쉬 형상 패턴과의 상대적인 위치 관계가, 상호 어긋나 있기 때문에, 하부 실드층과 하부 전극 인출 배선층 사이의 기생 용량을 매우 작게 할 수 있다. 또한, 본 발명에 따르면, 상부 전극 인출 배선층의 메쉬 형상 패턴과 상부 실드층의 메쉬 형상 패턴과의 상대적인 위치 관계가 상호 어긋나 있기 때문에, 상부 전극 인출 배선층과 상부 실드층 사이의 기생 용량을 매우 작게 할 수 있다. 이 때문에, 본 발명에 따르면, 기생 용량에 의해 전기적 특성에 악영향이 미치는 것을 방지할 수 있다.
또한, 본 발명에 따르면, MIM 용량의 주위에, MIM 용량의 상면과 거의 동일한 높이를 갖는 절연막을 형성하기 때문에, 층간 절연막의 표면이 MIM 용량의 상방으로 솟아오르는 것을 방지할 수 있어, 층간 절연막의 표면의 높이를 전체적으로 거의 균일하게 할 수 있다. 따라서, 본 발명에 따르면, 층간 절연막의 표면을 CMP법에 의해 평탄화할 수 있게 되며, 상감법에 의해 상부 전극 인출 배선층 등을 층간 절연막 등에 매립할 수 있게 된다. 따라서, 본 발명에 따르면, 상부 전극 인출 배선층 등의 재료로서 Cu등을 이용할 수 있게 된다.
또한, 본 발명에 따르면, 표면이 평탄한 층간 절연막에 상부 전극 인출 배선층을 매립할 수 있으므로, 상부 전극 인출 배선층에 단선 등이 생기는 것을 방지할 수 있어, 높은 신뢰성을 얻을 수 있게 된다.
또한, 본 발명에 따르면, MIM 용량 상에 층간 절연막 등을 형성할 수 있게 되므로, 최상층 부근에 한정되지 않고 MIM 용량을 형성할 수 있게 된다.
또한, 본 발명에 따르면, 최상층 부근에 한정되지 않고 MIM 용량을 형성할 수 있기 때문에, MIM 용량이나 상부 전극 인출 배선층의 상방에 상부 실드층 등을 형성할 수도 있게 된다.
또한, 본 발명에 따르면, MIM 용량 주위에 형성되는 MIM 용량의 상면과 거의 같은 높이를 갖는 절연막은, 적층막을 패터닝하여 MIM 용량을 형성할 때에 기초가 에칭되는 것을 방지하는 하드 마스크를 겸한다. 따라서, 본 발명에 따르면, 공정의 증가를 초래하지 않고, 표면이 높이가 거의 균일한 층간 절연막을 형성할 수 있게 된다.
또한, 본 발명에 따르면, MIM 용량의 상부 전극이 두껍게 형성되어 있기 때문에, 배선층에 도달하는 깊은 컨택트홀을 형성하는 경우에도 컨택트홀이 MIM 용량의 상부 전극을 관통하여 용량 절연막에 도달하는 것을 방지할 수 있다.
또한, 본 발명에 따르면, MIM 용량 상에 에칭 스토퍼막이 형성되어 있기 때문에, 컨택트홀이 MIM 용량의 상부 전극을 관통하여 용량 절연막에 도달하는 것을 방지할 수 있다.
또한, 본 발명에 따르면, 복수의 기본 블록을 적절하게 배치함으로써 MIM 용량, 인출 배선층, 및 실드층 등의 패턴을 구성할 수 있기 때문에, CAD 등을 이용하여 MIM 용량, 인출 배선층, 및 실드층 등의 패턴을 용이하게 구성할 수 있다.
또한, 본 발명에 따르면, 각 기본 블록의 배치에 의해 얻어지는 용량값 C1, C2, C3과, 각 기본 블록의 배치 수 n1, n2, n3으로부터 용이하게 MIM 용량의 용량값 C를 산출할 수 있기 때문에, 설계를 용이하게 할 수 있다.
또한, 본 발명에 따르면, MIM 용량의 크기에 비하여 실드층을 훨씬 크게 형성함으로써, MIM 용량에 노이즈가 결합하는 것을 더 방지할 수 있다.
또한, 본 발명에 따르면, 하부 실드층과 하부 전극 인출 배선층과의 간격 dL과, 상부 전극 인출 배선층과 상부 실드층과의 간격 dU가 다른 경우에도 하부 실드층의 폭 wSL과 상부 실드층의 폭 wSU를 다르게 함으로써 하부 실드층과 하부 전극 인출 배선층 사이의 기생 용량 CL과, 상부 전극 인출 배선층과 상부 실드층 사이의 기생 용량 CU를 거의 동일하게 설정할 수 있다. 본 발명에 따르면, 하부 실드층과 하부 전극 인출 배선층 사이의 기생 용량 CL과, 상부 전극 인출 배선층과 상부 실드층 사이의 기생 용량 CU를 거의 동일하게 할 수 있기 때문에, 보다 효과적으로 노이즈를 실드할 수 있다.
또한, 본 발명에 따르면, 하부 실드층의 메쉬 형상 패턴의 폭 wSL를 좁게 설정하고 있을 뿐만 아니라, 하부 전극 인출 배선층의 메쉬 형상 패턴의 폭 wOL도 좁게 설정하고, 또한 상부 실드층의 메쉬 형상 패턴의 폭 wSU를 넓게 설정하고 있을 뿐만 아니라, 상부 전극 인출 배선층의 메쉬 형상 패턴의 폭 wOU도 넓게 설정해도, 하부 전극 인출 배선층과 하부 실드층 사이의 기생 용량 CL과, 상부 전극 인출 배선층과 상부 실드층 사이의 기생 용량 CU를 거의 동일하게 설정할 수 있다.
또한, 본 발명에 따르면, 절연막의 측벽 부분에 잔존한 적층막이 비아, 도전층, 하부 실드층, 상부 실드층 등을 통해 고정 전위로 접속되기 때문에, MIM 용량의 정전 용량이 변동하는 것을 방지할 수 있다.
또한, 본 발명에 따르면, MIM 용량의 상방이나 하방에 배선층이나 반도체 소자 등을 배치할 수 있기 때문에, 공간 절약화를 도모할 수 있어, 칩 면적을 작게 할 수 있다. 따라서, 본 발명에 따르면, MIM 용량을 갖는 반도체 장치를 염가로 제공할 수 있게 된다.

Claims (10)

  1. 반도체 기판과,
    상기 반도체 기판의 상방에 형성되고, 하부 전극과, 상기 하부 전극 상에 형성되는 용량 절연막과, 상기 용량 절연막 상에 형성되는 상부 전극을 갖는 용량 소자와, 적어도 상기 용량 소자의 상방 또는 하방에 형성되는 실드층과,
    상기 용량 소자와 상기 실드층 사이에 형성되고, 상기 하부 전극 또는 상기 상부 전극에 전기적으로 접속되는 인출 배선층을 포함하며,
    상기 실드층 및 상기 인출 배선층에, 각각 복수의 홀이 형성되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 실드층 및 상기 인출 배선층은 메쉬 형상의 패턴으로 되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 실드층의 패턴과 상기 인출 배선층의 패턴은 상호 어긋나 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 용량 소자의 하방의 상기 반도체 기판에, 상기 실드층을 사이에 두고 형성된 반도체 소자를 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 용량 소자의 적어도 상방 또는 하방에, 상기 실드층을 사이에 두고 형성된 배선층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 실드층은, 상기 반도체 기판에 매립되는 것을 특징으로 하는 반도체 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 용량 소자의 주위에, 상기 용량 소자의 상면의 높이와 거의 동일한 높이를 갖는 절연막이 형성되는 것을 특징으로 하는 반도체 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 용량 소자의 패턴은, 상기 용량 소자의 내측 부분을 구성하는 제1 기본 패턴과, 상기 용량 소자의 주연부를 포함하는 부분을 구성하는 제2 기본 패턴과, 상기 용량 소자의 각을 포함하는 부분을 구성하는 제3 기본 패턴이 각각 복수개 조합되어 구성되는 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판과,
    상기 반도체 기판의 상방에 형성되고, 하부 전극과, 상기 하부 전극 상에 형성되는 용량 절연막과, 상기 용량 절연막 상에 형성되는 상부 전극을 갖는 용량 소자와,
    상기 용량 소자의 하방에 형성되는 하부 실드층과,
    상기 용량 소자의 상방에 형성되는 상부 실드층과,
    상기 용량 소자와 상기 하부 실드층 사이에 형성되고, 상기 하부 전극에 전기적으로 접속되는 하부 전극 인출 배선층과,
    상기 용량 소자와 상기 상부 실드층 사이에 형성되고, 상기 상부 전극에 전기적으로 접속되는 상부 전극 인출 배선층을 포함하며,
    상기 하부 실드층, 상기 상부 실드층, 상기 하부 전극 인출 배선층 및 상기 상부 전극 인출 배선층에는 각각 복수의 홀이 형성되고,
    상기 하부 실드층과 상기 하부 전극 인출 배선층 사이의 기생 용량과, 상기 상부 실드층과 상기 상부 전극 인출 배선층 사이의 기생 용량이 거의 동일해지도록, 상기 하부 실드층과 상기 하부 전극 인출 배선층이 대향하는 부분의 면적과, 상기 상부 실드층과 상기 상부 전극 인출 배선층이 대향하는 부분의 면적이 각각 설정되는 것을 특징으로 하는 반도체 장치.
  10. 반도체 기판의 상방에, 하부 전극과, 상기 하부 전극 상에 형성된 용량 절연막과, 상기 용량 절연막 상에 형성된 상부 전극을 갖는 용량 소자를 형성하는 공정을 갖는 반도체 장치의 제조 방법에 있어서,
    상기 용량 소자를 형성하는 공정 전에, 복수의 홀이 형성된 하부 실드층을 형성하는 공정과, 복수의 홀이 형성된 하부 전극 인출 배선층을 형성하는 공정을 포함하고,
    상기 용량 소자를 형성하는 공정 후에, 복수의 홀이 형성된 상부 전극 인출 배선층을 형성하는 공정과, 복수의 홀이 형성된 상부 실드층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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