JP2005203632A - 半導体集積回路の電源配線設計方法及びそのプログラム - Google Patents

Abstract

【課題】 格子型電源配線構造を持つ論理回路ブロックのレイアウト面積を削減する。
【解決手段】 電源配線の格子間隔と論理回路ブロック面積との関係を予め求めておく。この関係により、論理回路ブロック面積を最小化し得る格子間隔が存在することが示される。実際のレイアウト設計にあたり、論理回路ブロックの面積が最小になる格子間隔を採用し、かつ総電源配線量を満たす電源配線幅を決定する。これら格子間隔及び電源配線幅をもとにして、論理回路ブロックの自動レイアウトをコンピュータにより実行する。
【選択図】 図４

Description

本発明は、半導体集積回路中の格子型電源配線構造を持つ論理回路ブロックの電源配線設計方法及びそのプログラムに関するものである。

近年、製造プロセスの微細化に伴い大規模集積回路（ＬＳＩ）へのトランジスタの高集積化が進む一方、電源電圧の低下が進んでいる。これにより、電源電流は増加する傾向にあるが電源電圧は低下するため、ＬＳＩチップ内での電源配線の抵抗による電圧降下が動作速度に与える影響が無視できなくなっている。

こうした背景の中で、近年の電源配線においては、電源配線を多層かつ格子状に組み合わせ、複数の電源パッドから電源電圧を供給する構造、すなわち格子型電源配線構造が広く利用されるようになってきた（特許文献１参照）。

ところで、従来の電源配線設計では、配線の幅や間隔といった電源配線構造を決定する設計値を経験的に導き、これをレイアウト設計に適用している。電源電圧降下量の検証は、レイアウトデータでＥＤＡ（electronic design automation）ツールによって行っている（特許文献２参照）。
特開２０００−１１０１１号公報 特開２００２−４１５９０号公報

しかしながら、従来の電源配線設計方法では、電源配線の電圧降下量が設計目標値を満足することに主眼がおかれており、論理回路ブロックのレイアウト面積を最小化する考慮はなされていなかった。このため、レイアウト面積が大きくなる傾向があった。

本発明の目的は、格子型電源配線構造を持つ論理回路ブロックのレイアウト面積を削減できる電源配線設計方法及びそのプログラムを提供することにある。

格子型電源配線構造において、各層の電源配線と層間コンタクトのためのビア群とが占める部分は、信号配線に利用することができず、信号配線の自動配線ルートにとって言わば障害物である。しかも、コンピュータによる自動レイアウトの特性に起因して、障害物が大きい場合には、信号配線ルートが大きくそれて無駄領域が生じてしまう。

本願発明者は、種々の実験の結果、論理回路セルをネットリストに従って自動配置配線する場合、電源配線構造を決定する諸設計値によって、信号配線に利用し得る実質的な面積が異なることを見出した。特に、本願発明者は、論理回路ブロック面積を最小化し得る電源配線の格子間隔が存在するとの新規な知見を得た。本発明は、この知見に基づくものである。

具体的に説明すると、本発明は、格子型電源配線構造を持つ論理回路ブロックの電源配線設計をコンピュータにより実行する方法において、前記論理回路ブロックの消費電流を示す情報を抽出するステップと、前記論理回路ブロック中に必要な電源配線の面積の総和を総電源配線量として算出するステップと、前記論理回路ブロックと同種の回路ブロックの種々異なる消費電流における格子間隔と回路ブロック面積との関係を保存した最適化テーブルから、前記論理回路ブロックの消費電流における格子間隔と回路ブロック面積との関係を得て、当該関係から前記論理回路ブロックの面積が最小になる格子間隔を決定し、かつ前記総電源配線量を満たす電源配線幅を決定するステップと、前記決定した格子間隔及び電源配線幅をもとにして前記論理回路ブロックの自動レイアウトを行うステップとを備えることとしたものである。

本発明によれば、論理回路ブロックの自動レイアウトにおいて論理回路ブロック面積を最小化し得る電源配線の格子間隔が存在するとの知見を利用することにより、格子型電源配線構造を持つ論理回路ブロックのレイアウト面積を削減することができる。

以下、添付図面を参照しながら、本発明に係る半導体集積回路の電源配線設計方法及びそのプログラムについて詳細に説明する。設計対象である半導体集積回路は、格子型電源配線構造を持つ論理回路ブロックを有するものである。

図１は、本発明に係る電源配線設計方法のフローを示している。ネットリスト１０及び最適化テーブル１５は予め記憶装置に格納されており、コンピュータがステップ２１からステップ２６までをプログラムに従って順次実行する。ネットリスト１０は、レイアウトされる論理回路ブロックに関する様々な情報を記憶している。最適化テーブル１５は、様々な論理回路ブロックの種々異なる消費電流における格子間隔と回路ブロック面積との関係を保存したテーブルである。

まずステップ２１では、ネットリスト１０中のレイアウトされる論理回路ブロックの情報をもとに、当該論理回路ブロックの消費電流を算出する。ステップ２２では、ステップ２１で見積もられた消費電流をもとにして、当該論理回路ブロック中に必要な電源配線の面積の総和を総電源配線量として算出する。なお、機能シミュレーションで得られた論理回路ブロックのフロアプランから当該論理回路ブロックの消費電流を示す情報を抽出することとしてもよい。

ステップ２３では、最適化テーブル１５を参照して、各配線層の電源配線幅の仮算出、格子間隔の決定、各層間コンタクト部における接続端子群（ビア群）の総断面積の決定を行う。このステップ２３では、まず当該論理回路ブロックと同種の回路ブロックの種々異なる消費電流における格子間隔と回路ブロック面積との関係を保存した最適化テーブル１５から、当該論理回路ブロックの消費電流における格子間隔と回路ブロック面積との関係を得て、この関係から当該論理回路ブロックの面積が最小になる格子間隔を決定する。その後、ステップ２２で算出された総電源配線量を満たす電源配線幅がステップ２３で仮決定され、ステップ２４では電源配線の電圧降下量が設計目標値になるように電源配線幅が最終決定される。

以上の設計過程によって決定した格子間隔、電源配線幅及び接続端子断面積をもとに、論理回路ブロックのレイアウトを自動配置配線ステップ２５、格子型電源配線ステップ２６で行う。

図２は、図１中の最適化テーブル１５の一例を示している。図２の例によれば、消費電流が０．０５Ａである場合の図３の特性グラフと、消費電流が０．１Ａである場合の図４の特性グラフと、消費電流が０．３Ａである場合の図５の特性グラフとが最適化テーブル１５に保存されている。

図３、図４及び図５は、格子間隔と論理回路ブロック面積との関係をそれぞれ示している。図３によれば、消費電流が０．０５Ａである場合には、格子間隔（相対値）を０．０２としたときに論理回路ブロック面積が最小になることが分かる。図４によれば、消費電流が０．１Ａである場合には、格子間隔（相対値）を０．１５としたときに論理回路ブロック面積が最小になることが分かる。図５によれば、消費電流が０．３Ａである場合には、格子間隔（相対値）を０．３５としたときに論理回路ブロック面積が最小になることが分かる。ここでは、格子型電源配線構造のいずれの配線層でも配線面積の総和が同じであり、かつ縦方向と横方向の格子間隔は同じであるものとしている。

図６（ａ）及び図６（ｂ）は、６層配線を備える論理回路ブロックにおける格子型電源配線構造の一例を模式的に表したものである。ここでは、多数の論理回路セルに電源電圧を供給するための配線構造のみを説明し、グランド電圧配線については図示及び説明を省略する。

図６（ａ）では、１２本の水平線で第１層のセル電源配線３１を示している。隣り合うセル電源配線３１の間に論理回路セル（不図示）が整列し、これらの論理回路セルにセル電源配線３１が直接接続される。図６（ｂ）において、３３は縦方向に延びる第４層のセル間電源配線であり、３５は横方向に延びる第５層のチップ電源配線である。チップ電源配線３５は、電源パッドと論理回路ブロック内のセル間電源配線３３とを接続するものである。なお、横方向のチップ電源配線３５の上に、縦方向に延びるチップ電源配線（第６層）が更に存在するのであるが、図示を省略する。第２層及び第３層に電源配線は存在しない。

セル電源配線３１は第１のコンタクト部３２でセル間電源配線３３に接続されており、セル間電源配線３３は横方向のチップ電源配線３５に第２のコンタクト部３４によって、横方向のチップ電源配線３５は縦方向のチップ電源配線（不図示）に第３のコンタクト部（不図示）によってそれぞれ接続されている。なお、第３のコンタクト部の位置は第２のコンタクト部３４と同じであり、隣り合う第２のコンタクト部３４の間隔が格子間隔と一致する。

図７（ａ）及び図７（ｂ）は、それぞれ配線幅及び格子間隔が小さい場合の図６（ａ）及び図６（ｂ）と同様の図である。ここで、図６（ａ）及び図６（ｂ）の電源配線構造を「Ａ」と呼び、図７（ａ）及び図７（ｂ）の電源配線構造を「Ｂ」と呼ぶこととすると、構造Ａと構造Ｂとのいずれでも、各配線層において電源配線の面積の総和は同じであるものとしている。したがって、セル間電源配線（第４層）３３の配線幅及び配線間隔の両者が構造Ａよりも構造Ｂの方が小さくなっており、チップ電源配線（第５層）３５の配線幅及び配線間隔の両者が構造Ａよりも構造Ｂの方が小さくなっている。これに伴い、第２のコンタクト部３４の面積も、構造Ａより構造Ｂの方が小さくなっている。ただし、セル電源配線（第１層）３１の配線幅及び配線間隔は両構造Ａ及びＢで同じとしている。

構造Ａと構造Ｂとは各配線層において電源配線の面積の総和が同じであるので、信号配線に利用し得る実質的な面積も同じであるものと考えられがちである。ところが、そうではないのである。信号配線に利用し得る実質的な面積が構造Ａと構造Ｂとで異なることを、図８（ａ）及び図８（ｂ）を用いて説明する。

図８（ａ）及び図８（ｂ）は信号配線の自動配置結果を示す模式拡大平面図であって、図８（ａ）は構造Ａの場合を、図８（ｂ）は構造Ｂの場合をそれぞれ示している。図８（ａ）では、各コンタクト部３４における接続端子群（ビア群）の総断面積が図８（ｂ）の場合よりも大きく、ビア群が分散配置された図８（ｂ）の構造Ｂに比べて各コンタクト部３４が信号配線の自動配線ルートにとって大きな障害物となっている。この結果、図８（ａ）では信号配線４０のルートが大きくそれて無駄領域４１が生じ、論理回路ブロック面積を大きくせざるを得なくなってしまう。一方、図８（ｂ）では、各コンタクト部３４における接続端子群（ビア群）の総断面積が図８（ａ）の場合よりも小さく、信号配線４０の無駄領域が生じにくい。更に詳細な実験の結果、図３、図４及び図５に示したように、論理回路ブロック面積を最小化し得る電源配線の格子間隔が存在することが判明した。この性質を利用したものが図１の電源配線設計方法であって、この方法によれば、格子型電源配線構造を持つ論理回路ブロックのレイアウト面積を従来より大幅に削減することができる。

以上説明してきたとおり、本発明に係る電源配線設計方法及びそのプログラムは、格子型電源配線構造を持つ論理回路ブロックのレイアウト面積を削減できるという効果を有し、特に微細プロセスを採用した半導体集積回路のレイアウト設計にとって有用である。

本発明に係る電源配線設計方法の具体例を示すフローチャート図である。 図１中の最適化テーブルの一例を示す概念図である。 消費電流が０．０５Ａである場合の格子型電源配線の格子間隔と論理回路ブロック面積との関係を示す特性グラフである。 消費電流が０．１Ａである場合の図３と同様の特性グラフである。 消費電流が０．３Ａである場合の図３と同様の特性グラフである。 （ａ）及び（ｂ）は配線幅及び格子間隔が大きい場合の格子型電源配線の模式平面図であって、（ａ）は横方向に延びる第１層のセル電源配線を主に示し、（ｂ）は縦方向に延びる第４層のセル間電源配線及び横方向に延びる第５層のチップ電源配線を主に示す。 （ａ）及び（ｂ）はそれぞれ配線幅及び格子間隔が小さい場合の図６（ａ）及び図６（ｂ）と同様の図である。 （ａ）及び（ｂ）は信号配線の自動配置結果を示す模式拡大平面図であって、（ａ）は格子型電源配線の配線幅及び格子間隔が大きい場合を、（ｂ）は格子型電源配線の配線幅及び格子間隔が小さい場合をそれぞれ示す。

符号の説明

１０ ネットリスト
１５ 最適化テーブル
３１ セル電源配線（横方向）
３２ 第１のコンタクト部
３３ セル間電源配線（縦方向）
３４ 第２のコンタクト部
３５ チップ電源配線（横方向）
４０ 信号配線
４１ 無駄領域

Claims (4)

1. 半導体集積回路中の格子型電源配線構造を持つ論理回路ブロックの電源配線設計方法であって、
   前記論理回路ブロックの消費電流を示す情報を抽出するステップと、
   前記論理回路ブロック中に必要な電源配線の面積の総和を総電源配線量として算出するステップと、
   前記論理回路ブロックと同種の回路ブロックの種々異なる消費電流における格子間隔と回路ブロック面積との関係を保存した最適化テーブルから、前記論理回路ブロックの消費電流における格子間隔と回路ブロック面積との関係を得て、当該関係から前記論理回路ブロックの面積が最小になる格子間隔を決定し、かつ前記総電源配線量を満たす電源配線幅を決定するステップと、
   前記決定した格子間隔及び電源配線幅をもとにして前記論理回路ブロックの自動レイアウトを行うステップとを、コンピュータにより実行することを特徴とする電源配線設計方法。
2. 請求項１記載の電源配線設計方法において、
   前記電源配線の電圧降下量が設計目標値になるように前記電源配線幅を決定するステップを更に備えたことを特徴とする電源配線設計方法。
3. 請求項１記載の電源配線設計方法において、
   縦方向の電源配線と横方向の電源配線との間の各コンタクト部における接続端子の総断面積を前記電源配線幅とともに決定するステップを更に備えたことを特徴とする電源配線設計方法。
4. 半導体集積回路中の格子型電源配線構造を持つ論理回路ブロックの電源配線設計プログラムであって、
   前記論理回路ブロックの消費電流を示す情報を抽出するステップと、
   前記論理回路ブロック中に必要な電源配線の面積の総和を総電源配線量として算出するステップと、
   前記論理回路ブロックと同種の回路ブロックの種々異なる消費電流における格子間隔と回路ブロック面積との関係を保存した最適化テーブルから、前記論理回路ブロックの消費電流における格子間隔と回路ブロック面積との関係を得て、当該関係から前記論理回路ブロックの面積が最小になる格子間隔を決定し、かつ前記総電源配線量を満たす電源配線幅を決定するステップと、
   前記決定した格子間隔及び電源配線幅をもとにして前記論理回路ブロックの自動レイアウトを行うステップとを、コンピュータに実行させるための電源配線設計プログラム。

Images