JP2007141037A - 半導体集積回路の製造方法、および半導体集積回路 - Google Patents

Abstract

【課題】瞬時電流を半導体集積回路の広範で抑制し、かつダミーパターンが既存配線に対してノイズ源とならない半導体集積回路の製造方法を提供する。
【解決手段】半導体基板上に機能素子およびかかる機能素子間を接続する信号配線、電源／グランド配線を含む各配線、および各配線の配線面積率を調整するダミーパターンが備わる半導体集積回路の製造方法において、半導体集積回路の機能情報に基づいて機能素子および各配線のレイアウトを決定する配置・配線工程Ｓ１１と、各配線の少なくとも何れか一つの配線を幅方向に拡大させて拡大配線領域を形成後に、この拡大配線領域の反転領域を抽出してダミーパターンを設ける部位を形成するダミーパターン配線領域抽出工程Ｓ１２と、ダミーパターン配線領域に対して、各配線の配線方向と垂直な方向にダミーパターンが生成されるダミーパターン生成工程Ｓ１３と、を含むことを特徴とする。
【選択図】図１

Description

本発明は、半導体集積回路の製造方法および半導体集積回路に関し、特に、半導体集積回路のレイアウト設計方法に関する。

半導体集積回路、特にＡＳＩＣ（application specific integrated circuit；特定用途向けＩＣ）と呼ばれる集積回路は、各産業分野に広く応用され、その集積度は顕著に高まっている。このような高集積度の半導体集積回路の製造においては、半導体基板の表面に多層に形成される配線層の粗密具合が半導体製造プロセスに影響を及ぼすことが既知である。すなわち、半導体集積回路の配線の被覆率が半導体製造プロセスに影響を及ぼし、その結果歩留まりが低下するという問題があった。このため、従来の半導体集積回路は、配線層の密度の低い部分に、本来の配線とは別のダミーパターンを形成し、配線層の粗密具合を緩和することによりプロセスの安定化を図り、歩留まりを向上させている。

また、近年の半導体集積回路のレイアウト設計では、設計生産性の向上を図るために設計自動化が必要不可欠となっており、設計自動化を実行するに際して、同期式回路設計が採用されている。この同期式回路設計の半導体集積回路では、基準クロック、または基準クロックによって分周されたクロックに同期して全回路が動作するため、半導体集積回路の瞬時電流が大きくなる。瞬時電流が増大すると、瞬時電流による急激な電源変動によって、ＬＳＩ（large scale integrated）内部での誤動作や、ＬＳＩ内のワイヤやリードフレーム、またはプリント基板上の配線等の接続を介して、他のデバイスに影響が生じ、また、これらの接続経路がアンテナとなることによってノイズが発生する。特に、高速化および微細化の進んだ近年のＬＳＩでは、瞬時電流が極めて大きくなることにより、ＬＳＩ内での誤動作やノイズの発生の増大を招いている。

上記問題を解決するため、プロセス向上のためのダミーメタルを使用して、チップ面積を拡大することなく瞬時電流を抑制すると同時に、生じるノイズを低減できる半導体集積回路のレイアウト設計方法が特許文献１に開示されている。なお、本明細書において、「レイアウト」とは、半導体集積回路の幾何学的な構造を規定するものをいうものとし、例えば、機能ブロックの幾何学的な構造を規定する機能素子レイアウトや、配線の幾何学的な構造を規定する配線レイアウト等が挙げられる。

上記特許文献１のレイアウト設計方法は、図６のフローチャートに示すように、図７に示す半導体集積回路レイアウトの機能素子レイアウト７０１と、これら機能素子レイアウト７０１間を配線する信号配線レイアウト、電源配線レイアウト、およびグランド配線レイアウトとを含む配線レイアウト７０２を決定する配置・配線工程Ｓ６１と、機能素子レイアウト７０１および配線レイアウト７０２が位置する領域以外の半導体集積回路レイアウト内の空き領域に半導体集積回路レイアウトの面積率を調整するダミーパターンを生成するダミーパターン生成工程Ｓ６２と、ダミーパターンが生成されたダミー領域内に配置され、それぞれが電源配線レイアウト、グランド配線レイアウトの何れかに接続された複数の容量電極層レイアウトを含む容量レイアウトを生成する容量レイアウト生成工程Ｓ６３を経てから、従来方法と同様に、かかるレイアウトの比較検証を実行するレイアウト検証工程Ｓ６４を含むことで、上記の目的を達成する。
特開２００１−２０３２７２号公報

上述した特許文献１に開示した半導体集積回路のレイアウト設計方法では、配線面積率を調整する目的のみのダミーパターンを利用して、ダミー領域に電源容量を付加し、瞬時電流を抑制することを可能とした。しかしながら、ダミーパターンを生成する領域は、機能ブロックレイアウト領域、および配線レイアウト領域以外に限定されているため、瞬時電流を局所的にしか抑制できない。また、ダミーパターンがノイズ源となる可能性が高くなる。

そこで、本発明は、従来の半導体集積回路のレイアウト設計方法が有する上記問題点に鑑みてなされたものであり、本発明の目的は、瞬時電流を半導体集積回路の広範で抑制し、かつダミーパターンが既存配線に対してノイズ源とならないことの可能な、新規かつ改良された半導体集積回路の製造方法および半導体集積回路を提供することである。

上記課題を解決するために、本発明のある観点によれば、半導体基板上に機能素子および該機能素子間を接続する信号配線、電源配線、およびグランド配線を含む各配線、およびこれら各配線の配線面積率を調整するダミーパターンが備わる配線層を具備する半導体集積回路の製造方法において、半導体集積回路の機能情報に基づいて機能素子および各配線のレイアウトを決定する配置・配線工程と、各配線の少なくとも何れか一つの配線を幅方向に拡大させて拡大配線領域を形成した後に、かかる拡大配線領域の反転領域を抽出することによりダミーパターンを設ける部位を形成するダミーパターン配線領域抽出工程と、ダミーパターン配線領域に対して、各配線の配線方向と垂直な方向にダミーパターンが生成されるダミーパターン生成工程と、を含むことを特徴とする半導体集積回路の製造方法が提供される。

このような製造方法とすることにより、電源供給源として扱え、かつ瞬時電流を抑制するダミーパターンが半導体集積回路の広範囲に渡って形成されるので、半導体集積回路の瞬時電流を局所的でなく、半導体集積回路全体で抑制することができる。また、瞬時電流の抑制に伴い、ダミーパターンが半導体素子の信号配線等の既存配線に対してノイズ源となることを防ぐ。さらに、事前にダミーパターンと既存配線との間に任意のスペースを設けることにより、ダミーパターンが既存配線と接することによって、ダミーパターンがノイズ源となることを回避できる。

このとき、ダミーパターン配線領域抽出工程では、信号配線のみを幅方向に拡大させて拡大配線領域を形成した後に、拡大配線領域の反転領域を抽出することとしてもよい。

このような製造方法とすることにより、ダミーパターン配線領域が拡張されるので、より広範囲にダミーパターンが設定できるので、瞬時電流を半導体集積回路のより広範囲で抑制でき、それに伴い、より効果的にダミーパターンが既存配線に対してノイズ源となることを防げる。

また、このとき、ダミーパターン生成工程では、電源配線とグランド配線とを交互に配線させたダミーパターンが生成されることとしてもよい。

さらに、このとき、ダミーパターン生成工程において、電源配線およびグランド配線を交互に配線させることにより配線層を形成してから、かかる配線層を複数積層させることにより多重構造とすることとしてもよい。

このような製造方法とすることにより、より多くのデカップリング容量が構築されるので、効果的に半導体集積回路内の瞬時電流を抑制できるようになる。また、ダミーパターン間にかかるデカップリング容量が形成されることにより、瞬間電流を抑えることができるため、電源降下の範囲も改善される。

また、レイアウトパターンの生成工程は、配線層を形成するためのマスクパターンの形成工程を含むこととしてもよい。

上記課題を解決するために、本発明の別の観点によれば、半導体基板上に機能素子および機能素子間を接続する信号配線、電源配線、およびグランド配線を含む各配線、および各配線の配線面積率を調整するダミーパターンが備わる配線層を具備する半導体集積回路において、各配線の少なくとも何れか一つの配線を幅方向に拡大させて形成された拡大配線領域を反転させることにより抽出されるダミーパターン配線領域に、各配線の配線方向と垂直な方向にダミーパターンが設けられていることを特徴とする半導体集積回路が提供される。

このとき、配線層には、電源配線とグランド配線とを交互に配線させたダミーパターンが設けられることとしてもよい。

また、このとき、電源配線およびグランド配線を交互に配線させることにより形成された配線層が複数積層されることにより多重構造となることとしてもよい。

このような構成とすることにより、瞬時電流を抑制するダミーパターンを半導体集積回路のより広範囲に設定可能となるため、半導体集積回路の瞬時電流の抑制を半導体集積回路全体にわたってできるようになり、ダミーパターンが既存配線に対してノイズ源となることを防げるようになる。また、半導体集積回路の各機能素子等が駆動した場合の電源電圧の変動を安定化させるためのデカップリング容量が形成されるので、半導体集積回路内の瞬時電流を抑制できる。

以上説明したように本発明によれば、電源供給源として扱えるダミーパターンを半導体集積回路の広範囲に渡って形成することにより、半導体集積回路の瞬時電流を局所的でなく、半導体集積回路全体で抑制することができる。また、瞬時電流を抑制するダミーパターンと機能素子の配線との配線方向を互いに直交させているので、ダミーパターンが機能素子の配線へのノイズ源となることを防げる。さらに、ダミーパターンを電源／グランドの供給源として扱えるため、従来例のように電源／グランド専用の配線領域を削減することができる。このため、チップ面積を削減でき、低消費電力化が実現される。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

（第１の実施の形態）
以下、本発明による半導体集積回路の製造方法の第１の実施の形態について、図面を使用しながら説明する。図１は、本実施の形態の半導体集積回路の製造方法を説明するためのフローチャートである。

本実施形態の半導体集積回路の製造方法は、図１に示すように、配置・配線工程Ｓ１１と、ダミーパターン配線領域抽出工程Ｓ１２と、ダミーパターン生成工程Ｓ１３と、およびレイアウト検証工程Ｓ１４とを含む。配置・配線工程Ｓ１１は、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）等の機能素子の配置や、かかる機能素子を接続する信号配線や電源／グランド配線の経路等のレイアウトの決定を実行する工程である。ダミーパターン配線領域抽出工程Ｓ１２は、配置・配線工程Ｓ１１で形成された機能素子や機能素子同士を接続する信号配線や電源／グランド等の各種配線の既存配線を幅方向に拡大させた拡大配線領域を形成してから、かかる既存配線の拡大配線領域の反転領域をダミーパターン配線領域として検出する工程である。ダミーパターン生成工程Ｓ１３は、上記の機能素子および各種配線の拡大配線領域が位置する領域以外の半導体集積回路レイアウト内の空き領域となるダミーパターン配線領域に、半導体集積回路レイアウトの面積率の調整等をするためのダミーパターンを形成する工程である。レイアウト検証工程Ｓ１４は、ダミーパターンを形成後、従来のＬＳＩの開発フロー同様に、かかるレイアウトの比較検証を実行する工程である。

次に、本実施形態の半導体集積回路の製造方法に含まれるダミーパターン配線領域抽出工程Ｓ１２について、図面を使用しながら詳細に説明する。図２は、本実施形態の半導体集積回路の製造方法に含まれるダミーパターン配線領域抽出工程Ｓ１２を説明するためのレイアウト図であり、（ａ）は、配置・配線工程Ｓ１１を実行後の半導体集積回路の機能素子の配線や電源／グランド配線のレイアウト図であり、（ｂ）は、これら配線等を拡大する一態様を示したレイアウト図であり、（ｃ）は、配線等を拡大して得た拡大配線領域のレイアウト図であり、（ｄ）は、拡大配線領域のレイアウト図を論理演算で反転させて得られたダミーパターン配線領域のレイアウト図である。なお、本図では、本発明の本実施の形態を簡潔に説明するため、電源／グランド配線１０２と機能素子の配線１０４のみのレイアウト図を使用して説明する。

配置・配線工程Ｓ１１で図２（ａ）に示すように、半導体基板上に配置・配線のレイアウトがされた電源／グランド配線１０２や機能素子の配線１０４は、ダミーパターン配線領域抽出工程Ｓ１２において、図２（ｂ）に示すように、これら配線１０２、１０４の所定の比率で拡大、または配線１０２、１０４より所定の距離分だけ間隔を広げることによる拡大によって定められる配線１０２、１０４の拡大指示領域１０６、１０８の及ぶ範囲まで配線１０２、１０４を拡大する。

その後、図２（ｃ）で示すように、拡大指示領域１０６、１０８の及ぶ範囲まで配線１０２、１０４を拡大して得られた拡大配線領域１１０、１１２のレイアウト図を、さらに論理演算で反転させることにより、図２（ｄ）で示すように、ダミーパターン配線領域１１４が形成される。かかるダミーパターン配線領域１１４が形成された後に、後述するように、ダミーパターン配線領域１１４にダミーパターンを生成するダミーパターン生成工程Ｓ１３へ移行する。

このように、ダミーパターン配線領域１１４をダミーパターン配線前に既存配線１０２、１０４と隔離するように設けることにより、ダミーパターン生成工程S１３で形成されるダミーパターンが既存配線１０２、１０４と接することによって、ノイズ源となることを未然に回避できる。

次に、本実施形態の半導体集積回路の製造方法に含まれるダミーパターン生成工程Ｓ１３について、図面を使用しながら詳細に説明する。図３は、本実施の形態のダミーパターン生成工程Ｓ１３を説明するためのレイアウト図である。

ダミーパターン配線領域１１４を抽出後、ダミーパターン１１６を生成する。一般的な自動配線ツールでは、ダミーパターン１１６は、配線層毎に既存配線１０２、１０４の優先配線方向１１８と略同一な方向にダミーパターン１１６の配線方向が決められて配線される。しかしながら、本実施の形態では、通常の自動配線ツールと同様に自動配線ツールが設定する既存配線１０２、１０４の優先配線方向１１８と同一方向にダミーパターン１１６を生成するのでなく、既存配線１０２、１０４の優先配線方向１１８と垂直な方向へダミーパターン１１６の生成を行う。

このように、ダミーパターン１１６の配線方向を自動配線ツールが設定する既存配線１０２、１０４の優先配線方向１１８と垂直な方向にすることで、図３に示すように、瞬時電流を抑制するダミーパターン１１６を半導体集積回路のより広範囲に設定可能となる。このため、半導体集積回路の瞬時電流を局所的でなく、半導体集積回路全体で抑制することができるようになり、ダミーパターン１１６が既存配線１０２、１０４に対してノイズ源となることを防げるようになる。

また、本実施の形態では、半導体集積回路において、各機能素子等が駆動した場合の電源電圧の変動を安定化させるためのデカップリング容量を形成できるように、ダミーパターン配線領域１１４に、隣り合う配線に各々異なる電位の電源／グランドが供給されるようにダミーパターン１１６を生成していく。このように、電源配線とグランド配線を隣接させて配線することにより、コンデンサのように、かかる配線間に電荷を蓄えるデカップリング容量を多く生成することによって、半導体集積回路内の瞬時電流を抑制できる。また、かかる瞬時電流の抑制によって、電源効果の範囲も改善する。なお、このとき、ダミーパターン１１６間のスペースは、デザインルールが許容可能な範囲である最小のスペースとする。

さらに、ダミーパターン１１６を一本一本生成するときに、ダミーパターン１１６の電位を固定することのできない場合は、ダミーパターン１１６を生成させないものとする。換言すると、ダミーパターン１１６は、必ず電源／グランドの電位に固定されているものとする。このように、本実施の形態では、ダミーパターン１１６を電源／グランドの供給源として扱えるため、従来例のような電源／グランド専用の配線領域を削減することができるので、チップ面積を削減でき、低消費電力化が実現される。

（第２の実施の形態）
以下、本発明による半導体集積回路の製造方法の第２の実施の形態について、図面を使用しながら説明する。本実施の形態の半導体集積回路の製造方法のフローチャートは、第１の実施の形態と同様なので、その説明は省略する。

次に、本実施の形態の半導体集積回路の製造方法におけるダミーパターン配線領域抽出工程Ｓ１２について、上述した第１の実施の形態のダミーパターン配線領域抽出工程Ｓ１２を説明するレイアウト図として使用した図２を参照しながら説明する。

本実施の形態は、第１の実施の形態と同様に、図１に示す半導体集積回路の製造方法のフローで進行していくが、ダミーパターンは電源／グランドの電位に固定することより、ダミーパターン配線領域抽出工程Ｓ１２で、電源／グランド配線１０２の拡大比率と機能素子の配線１０４の拡大比率を同一にする必要はなく、機能素子の配線１０４のみ所定の比率で拡大させることで、ダミーパターン１１６をより多く効果的に生成する。すなわち、既存配線のうち、ダミーパターンと接することによりノイズ源となる機能素子の配線１０４のみがダミーパターン１１６との接触を回避できればよいので、本実施の形態では、機能素子の配線１０４のみに対して、拡大配線領域を形成してから反転させてダミーパターン配線領域を形成する。

一般的に電源／グランド配線１０２は、機能素子の配線１０４より幅が広いので、容易に電源／グランド配線１０２と機能素子の配線１０４の区別ができる。そこで、配置・配線工程Ｓ１１後に、電源／グランド配線１０２と機能素子の配線１０４を区別して、機能素子の配線１０４のみを所定の比率で、または配線１０４より所定の距離分だけ間隔を広げることによって、配線１０４を拡大する。その後は、ダミーパターン配線領域抽出工程Ｓ１２で拡大された機能素子の配線の拡大配線領域および同じ配線幅のままの電源／グランド配線の配線領域のレイアウト図を第１の実施の形態と同様に論理演算で反転させ、ダミーパターン配線領域を抽出し、ダミーパターン配線領域抽出工程Ｓ１２以降の工程は、第１の実施の形態と同様に実行されるものとする。

このように、本実施の形態では、機能素子の配線１０４のみを拡大してから、論理演算で反転させてダミーパターン配線領域が形成されるため、得られるダミーパターン配線領域が拡張されるので、瞬時電流を抑制するダミーパターンを半導体集積回路のより広範囲に設定可能となる。このため、瞬時電流を半導体集積回路のより広範囲で抑制でき、それに伴い、より効果的にダミーパターンが既存配線に対してノイズ源となることを防げる。

（第３の実施の形態）
以下、本発明による半導体集積回路の製造方法の第３の実施の形態について、図面を使用しながら説明する。本実施の形態の半導体集積回路の製造方法のフローチャートは、第１の実施の形態と同様なので、その説明は省略する。

次に、本実施の形態の半導体集積回路の製造方法におけるダミーパターン生成工程Ｓ１３について、図面を参照しながら説明する。図４は、本実施の形態のダミーパターン生成工程Ｓ１３を説明する半導体集積回路のレイアウト断面図であり、図５は、本実施の形態のダミーパターン生成工程Ｓ１３を説明する半導体集積回路のレイアウト平面図である。

第１の実施の形態、および第２の実施の形態と同様に、ダミーパターン配線領域抽出工程Ｓ１２の後に、ダミーパターン生成工程Ｓ１３へと進む。本実施の形態では、ダミーパターン生成工程Ｓ１３は、単層のダミーパターン生成に限定することなく、多層でのダミーパターン生成を行うことで、より多くのデカップリング容量を構築可能とする。

図４のレイアウト断面図に示すように、本実施の形態では、電源／グランド配線が設けられた各配線層３０１、３０２、３０３、３０４、３０５が金属等で形成される接触部（コンタクト）３０６、３０７、３０８、３０９を介することにより多層に形成された多重構造でデカップリング容量を最大に構築される。また、図５に示すように、デザインルールの最小配線間隔で電源配線４０１とグランド配線４０２とを交互にダミーパターンを生成した後に、隣接する配線層（本図においては下層）に対しても、デザインルールの最小配線間隔で電源配線４０３とグランド配線４０４とを交互にダミーパターンを生成するダミーパターン生成工程Ｓ１３を行う。

このように、電源配線４０３とグランド配線４０４が隣接して配線されることで、コンデンサのように配線間に電荷を蓄えるデカップリング容量が多く生成される。なお、本実施の形態では、図５に示すように、上層における電源配線４０１とグランド配線４０２のダミーパターンの方向は、上層に隣接する下層における電源配線４０３とグランド配線４０４のダミーパターンの方向と略直交の関係にある。

本実施の形態では、上述の第１および第２の実施の形態と同様に、各配線層３０１、３０２、３０３、３０４、３０５では、ダミーパターン自体が機能素子の配線へのノイズ源とならないように、かかる配線の優先配線方向とは、垂直な方向にダミーパターンを生成する。このため、例えば、配線層３０１と配線層３０２等のように、隣接する配線層で形成されるダミーパターンの配線方向が異なることより、隣接配線層間でのデカップリング容量を得ることは、あまり期待できない。

しかしながら、さらに上／下層の配線とでは、例えば、配線層３０１と配線層３０３等のように、かかる配線層で形成されたダミーパターンの配線方向が同一なため、電源配線とグランド配線と交互にダミーパターンを生成することで、デカップリング容量を得ることが可能となる。このようにして、図５に示すような多重構造でデカップリング容量を構築したダミーパターンのレイアウトが得られる。このため、本実施の形態では、より多くのデカップリング容量が構築されるので、より効果的に半導体集積回路内の瞬時電流を抑制できるため、電源降下の範囲も改善されるようになる。

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

例えば、上記の各実施の形態において、レイアウトパターン生成工程は、各配線層において各配線を形成するに際し、配線層形成のためのマスクパターンの形成工程を含むこととしてもよい。

また、第３の実施の形態では、各配線層が順に５層積層させているが、各配線層の順番を逆にしてもよい。さらに、かかる配線層レイアウトの層数は５層に限定されず、例えば、２層、３層または６層以上にしてもよい。

本発明は、半導体集積回路の製造方法に適用可能であり、特に瞬時電流を半導体集積回路の局所でなく全体で抑制するためのレイアウト設計方法に適用可能である。

本発明の第１の実施の形態の半導体集積回路の製造方法を説明するためのフローチャートである。 同実施の形態の半導体集積回路の製造方法に含まれるダミーパターン配線領域抽出工程を説明するためのレイアウト図であり、（ａ）は、配置・配線工程を実行後の半導体集積回路の機能素子の配線や電源／グランド配線のレイアウト図であり、（ｂ）は、これら配線等を拡大する一態様を示したレイアウト図であり、（ｃ）は、配線等を拡大して得た拡大配線領域のレイアウト図であり、（ｄ）は、拡大配線領域のレイアウト図を論理演算で反転させて得られたダミーパターン配線領域のレイアウト図である。 同実施の形態のダミーパターン生成工程を説明するためのレイアウト図である。 第３の実施の形態におけるダミーパターン生成工程を説明するレイアウト断面図である。 同実施の形態におけるダミーパターン生成工程を説明するレイアウト平面図である。 従来技術による、半導体集積回路の製造方法を説明するためのフローチャートである。 従来技術による、半導体集積回路の製造方法を説明するためのレイアウト図である。

符号の説明

１０２ 電源／グランド配線
１０４ 信号配線（機能素子の配線）
１１０ （電源／グランド配線の）拡大配線領域
１１２ （機能素子の配線の）拡大配線領域
１１４ ダミーパターン配線領域
１１６ ダミーパターン
１１８ 各配線の配線方向（優先配線方向）
Ｓ１１ 配置・配線工程
Ｓ１２ ダミーパターン配線領域抽出工程
Ｓ１３ ダミーパターン生成工程

Claims (8)

1. 半導体基板上に機能素子および該機能素子間を接続する信号配線、電源配線、およびグランド配線を含む各配線、および該各配線の配線面積率を調整するダミーパターンが備わる配線層を具備する半導体集積回路の製造方法において、
   前記半導体集積回路の機能情報に基づいて前記機能素子および前記各配線のレイアウトを決定する配置・配線工程と、
   前記各配線の少なくとも何れか一つの配線を幅方向に拡大させて拡大配線領域を形成した後に、前記拡大配線領域の反転領域を抽出することにより前記ダミーパターンを設ける部位を形成するダミーパターン配線領域抽出工程と、
   前記ダミーパターン配線領域に対して、前記各配線の配線方向と垂直な方向に前記ダミーパターンが生成されるダミーパターン生成工程と、を含むことを特徴とする半導体集積回路の製造方法。
2. 前記ダミーパターン配線領域抽出工程では、前記信号配線のみを幅方向に拡大させて拡大配線領域を形成した後に、前記拡大配線領域の反転領域を抽出することを特徴とする請求項１に記載の半導体集積回路の製造方法。
3. 前記ダミーパターン生成工程では、前記電源配線と前記グランド配線とを交互に配線させたダミーパターンが生成されることを特徴とする請求項１または請求項２に記載の半導体集積回路の製造方法。
4. 前記ダミーパターン生成工程において、前記電源配線および前記グランド配線を交互に配線させることにより前記配線層を形成し、該配線層を複数積層させることにより多重構造とすることを特徴とする請求項１〜３の何れか１項に記載の半導体集積回路の製造方法。
5. 前記レイアウトパターンの生成工程は、前記配線層を形成するためのマスクパターンの形成工程を含むことを特徴とする請求項１〜４の何れか１項に記載の半導体集積回路の製造方法。
6. 半導体基板上に機能素子および該機能素子間を接続する信号配線、電源配線、およびグランド配線を含む各配線、および該各配線の配線面積率を調整するダミーパターンが備わる配線層を具備する半導体集積回路において、
   前記各配線の少なくとも何れか一つの配線を幅方向に拡大させて形成された拡大配線領域を反転させることにより抽出されるダミーパターン配線領域に、前記各配線の配線方向と垂直な方向に前記ダミーパターンが設けられていることを特徴とする半導体集積回路。
7. 前記配線層には、前記電源配線と前記グランド配線とを交互に配線させたダミーパターンが設けられることを特徴とする請求項６に記載の半導体集積回路。
8. 前記電源配線および前記グランド配線を交互に配線させることにより形成された前記配線層が複数積層されることにより多重構造となることを特徴とする請求項６または請求項７に記載の半導体集積回路。

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