JPH09199599A

JPH09199599A - 半導体集積回路の設計方法およびその設計装置

Info

Publication number: JPH09199599A
Application number: JP8006293A
Authority: JP
Inventors: Noriko Shinomiya; 典子四宮; Toshirou Akinou; 俊郎秋濃
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-01-18
Filing date: 1996-01-18
Publication date: 1997-07-31

Abstract

(57)【要約】【課題】半導体集積回路の設計を行う際に、ブロック
内における配線のためだけに必要な面積を低減し、セル
上配線領域における配線利用率を高めて、ブロックの占
有面積を低減する。【解決手段】ステップＳＴ１で、回路の接続情報とセ
ル情報とを入力し、ステップ亜ＳＴ２で、セル行に各セ
ルを配置し、ステップＳＴ３で、各セル間の水平方向の
配線を予測してその配線のために必要な領域である必要
配線領域の高さを見積り、ステップＳＴ４で、必要配線
領域の高さを確保するのに必要な純配線領域の面積を低
減するためのセル高さの上限値を求め、ステップＳＴ５
で、配置されているセルをセル高さが上限値以下という
制約に適合するセルに変更し、ステップＳＴ６で、接続
情報に従って各セル間の配線を行なう。この設計によ
り、純配線領域の面積が低減し、セル上を配線領域とし
て効率よく利用できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術の分野】本発明は、セルベース方式
による半導体集積回路の設計方法およびその設計装置に
係り、特に、セルが配置されるブロックの面積を最小に
するための対策に関する。

【０００２】

【従来の技術】近年、半導体基板上に多数の回路が高密
度に形成されたいわゆる大規模集積回路（ＬＳＩ）が、
様々な分野において利用されている。また、微細加工等
の製造技術の進歩により、ＬＳＩの集積度は益々向上し
ている。このＬＳＩの集積度の向上に伴い、回路設計を
効率よく行うための設計支援技術が発達してきた。回路
設計の１つであるレイアウト設計においても、様々なデ
ザインオートメーション（ＤＡ）技術が実現されてい
る。また、製造コストを下げるために回路ブロックの面
積をできるだけ小さくすることを目的とするレイアウト
設計手法もいくつか提案されている。

【０００３】図１８は、従来の半導体集積回路の設計方
法の基本的な処理の流れを示すフローチャートである。

【０００４】同図において、ステップＳＲ１で、論理設
計により得られた接続情報（ネットリスト）とセルライ
ブラリデータとを入力する。ただし、ネットリストと
は、論理シミュレータＶerilog（市販品）における回路
入力形式などにあるように、セル名、端子名および信号
名を記述してセル間の結線情報を表現するものであっ
て、同一の信号名が記述されている端子同士は、レイア
ウト設計において配線により結線されなければならな
い。また、セルライブラリデータとは、ＬＳＩ設計にお
いて用意される論理機能とそれを実現するトランジスタ
レイアウトの組（セル）の情報のことであり、通常、特
定の論理機能を持つセルは一種類だけつまり１つの形状
を有するものだけ用意される。ただし、同一論理機能を
持ちながらトランジスタ駆動能力の異なるセルが、それ
ぞれ用意される場合もある。また、いわゆるスタンダー
ド・セル方式の設計においては、セルライブラリ中のセ
ルは全て均一の高さで設計されている。

【０００５】次に、ステップＳＲ２で、ネットリストに
記載されているセルをセルライブラリから選択して、互
いに並列状態となる複数のセル行にセルを配置する。

【０００６】次に、ステップＳＲ３で、上記ステップＳ
Ｒ１で入力したネットリストに従って、配線設計を行い
セル間の配線のレイアウトを求める。このステップＳＲ
３は、概略の配線経路を求めるステップＳＲ３１と、詳
細な配線経路を求めるステップＳＲ３２との２つに分か
れる。

【０００７】ここで、レイアウト設計の１つであるスタ
ンダード・セル方式によって配線経路を求める手順につ
いて、図１９を参照しながら説明する。

【０００８】図１９は、２層配線プロセスを前提とした
上記ステップＳＲ３１における概略配線処理を行うとき
のブロックの構造を模式的に示す平面図である。同図に
おいて、１６０Ａ，１６０Ｂ，１６０Ｃはそれぞれセル
を配置するためのセル行であり、上記ステップＳＲ２の
処理によってセルが配置されている。セル行１６０Ａ−
１６０Ｂ間、セル行１６０Ｂ−１６０Ｃ間には、それぞ
れ配線領域２３０Ａ，２３０Ｂが介在している。上述の
ように、各セルの高さは均一であるので、各セル行１６
０Ａ〜１６０Ｃの上下辺は互いに平行に延びている。そ
して、セル行１６０Ａと配線領域２３０Ａとの境界及び
セル行１６０Ｃと配線領域２３０Ｂとの境界に端子１０
１が配置される。なお、３層以上の多層配線技術を用い
る場合は、端子はセル内部にあってもよい。

【０００９】また、２２０Ａ及び２２０Ｂは中央のセル
行１６０Ｂ内のフィードスルーを示す。フィードスルー
とは、その上にセル行を縦断する配線を配置することが
可能な場所を示すものである。ステップＳＲ２の配置処
理により、セル行内のセルの配置が決まるので、一つの
セル行内において、個々のフィードスルーの位置と総数
が決まる。そして、ステップＳＲ３１の概略配線処理に
おいて、全ネットについて、概略の配線経路を決定す
る。例えば、ネット３００Ａは、配線領域２３０Ａ中の
水平配線経路２００Ａと、配線領域２３０Ｂ中の水平配
線経路２００Ｂと、中央のセル行１６０Ｂのフィードス
ルー２２０Ａを通る垂直配線経路２００Ｃとからなる配
線経路を取るように決める。一方、ネット３００Ｂは垂
直配線経路のみからなっている。

【００１０】その際、最適の配線経路を決める時の評価
関数としては、様々なものがある。例えば、総配線長を
評価関数としてこれを最小化する方法、最大配線長を評
価関数としてこれを最小化する方法、総配線領域高さを
評価関数としてこれを最小化する方法などである。

【００１１】次に、ステップＳＲ３１の処理が終了する
と、各配線領域２３０Ａ，２３０Ｂのおおよその高さを
予想することが可能である。続くステップＳＲ３２で
は、上記ステップＳＲ３１で決められた概略の配線経路
に従い、詳細な配線経路を決定する。

【００１２】以上により、セルを単位として配置配線が
行われる。

【００１３】ところで、半導体集積回路の集積度の向上
に伴い、ブロックの占有面積を低減することが求められ
ており、そのためには、セルそのものの占有面積だけで
なく、配線領域の占有面積を必要最小限に抑制すること
が重要である。ブロック面積の削減を行なうために配線
領域の面積を削減する手法として、例えば、１９８５年
にIEEE Transactions on Computer-Aided Design に、
J.Reed他により発表された"A New Symbolic Channel Ro
uter: YACR2"がある。これは、チャネル配線手法の詳細
配線手法であり、その上に水平方向の配線を配置するこ
とができる配線トラックの総数を最小にする手法であ
る。すなわち、配線トラック数が減ることにより、配線
領域の高さが減り、その結果ブロック高さも減るので、
ブロック面積の削減を図ることができる。

【００１４】また、近年のプロセス技術の進展により、
３層以上の多層配線技術が確立され、セル間配線をセル
上でも行なうことが可能となって来た。

【００１５】図２０は、３層配線プロセス技術を用いて
ブロックの設計を行なう場合のブロックの構造を模式的
に示す平面図である。同図において、１６０Ａ〜１６０
Ｃはセル行であり、各セル行１６０Ａ〜１６０Ｃの上層
（通常、２層目と３層目）には配線を形成することがで
きる。つまり、配線領域の観点から見ると、セル行１６
０Ａ〜１６０Ｃは、セル上配線領域２３５Ａ〜２３５Ｃ
ということができる。そして、セル行１６０Ａ−１６０
Ｂ間と、セル行１６０Ｂ−１６０Ｃ間には、セル上配線
領域２３５Ａ〜２３５Ｃで配線が完了しない時に、配線
完了のためにセル行とセル行の間に作成される純配線領
域２４０Ａ，２４０Ｂがそれぞれ設けられている。すな
わち、配線領域２３０はブロックの全面に及び、セル上
配線領域２３５と純配線領域２４０Ａ，２４０Ｂとから
なる。また、ブロックの面積は、セル上配線領域２３５
Ａ〜２３５Ｃの面積と純配線領域２４０Ａ，２４０Ｂと
の面積の総和に等しい。この場合、セル端子１０１は、
セル内の任意の位置におかれる。

【００１６】以上の３層以上のプロセスを前提にして、
ブロックの占有面積を削減するための試みとして、純配
線領域２４０の面積を削減する配線手法が幾つか提案さ
れている。

【００１７】その一例として、１９９３年のInternatio
nal Conference on VLSI Design で、S.Bhingard他によ
り発表された"Over-the-Cell routing algorithms for
industrial cellmodels"で、詳細配線手法がある。この
手法は、図２１に示すように、セル端子１０１を点では
なく、垂直方向に長い領域のセル端子領域１０２と定義
するセルモデルを前提としている。そして、配線処理時
に、その時の配線密度に合わせて実際の位置決めを行な
うことで、配線領域２３０の高さを最小にしようとする
手法である。ただし、図２１には、理解を容易にするた
めに２つのセル行１６０Ａ，１６０Ｂと、各セル行１６
０Ａ−１６０Ｂ間の純配線領域２４０のみを図示してい
る。

【００１８】この手法では、ブロック全体を複数の配線
領域に分割して、分割された配線領域毎に配線処理を実
施する。１回の配線処理の対象となる配線領域２３０は
以下のように定義される。すなわち、上下に並ぶ２つの
セル行１６０Ａ，１６０Ｂ（それぞれ、セル上配線領域
２３５Ａ，２３５Ｂでもある）において、上方のセル行
１６０Ａ内の端子１０１間を結ぶ線を上方配線領域境界
線２３２とし、下方のセル行内の端子１０１間を結ぶ線
を下方配線領域境界線２３３とし、この２つの境界線２
３２−２３３間に挟まれた領域を配線領域２３０Ｂとす
るものである。すなわち、配線領域２３０Ｂは、セル行
１６０Ａのうち上方配線領域境界線２３２よりも下方と
なる部分のセル上配線領域２３５Ａと、セル行１６０Ｂ
のうち下方配線領域２３３よりも上方となる部分のセル
上配線領域２３５Ｂと、両者の間の純配線領域２４０と
からなる。また、上方配線領域境界線２３２の上方と、
下方配線領域境界線２３３の下方とに、隣接する配線領
域２３０Ａ，２３０Ｃがそれぞれ設けられることにな
る。この手法の特徴的なことは、上下に接する２つの配
線領域例えば図２１に示す配線領域２３０Ａ，２３０Ｂ
を対象に、垂直方向に設けたカラム毎に、それぞれの配
線領域２３０Ａ，２３０Ｂにおける水平方向の配線密度
に従って端子位置を決める点である。これにより、カラ
ム毎に、配線密度が高い方の配線領域にセル上配線領域
２３５Ａ，２３５Ｂの面積が多く割り当てられる。この
ようにして、セル上を各配線領域に適切に割り当て、純
配線領域２４０の面積を可及的に低減しようとする手法
である。この手法が、２層配線を前提としていたために
セル上を配線領域として利用できないプロセス技術の時
の手法と大きく異なる点は、２層配線のプロセスでは、
各配線領域毎に独立して処理を行なっていたのに対し、
この手法では、複数の配線領域の配線の混雑度の相対値
に基づいて、セル上配線領域の面積を各配線領域に適宜
割り当てる処理を行なうことにある。

【００１９】

【発明が解決しようとする課題】ところで、３層以上の
多層配線技術とセル上を配線領域として利用する配線技
術を用いて、ブロックを設計する場合、ブロック面積削
減のためには、配線のみの領域である純配線領域をでき
るだけ低減し、半導体基板上におけるセルの基板面積利
用効率を向上させると同時に、セル上の領域を有効に利
用して配線を形成することが好ましい。そうすれば、ブ
ロックの占有面積が低減され、最終的に半導体集積回路
全体の面積の低減つまり集積度の向上につながるからで
ある。

【００２０】しかしながら、上記従来の手法のように、
配線処理において配線トラックを最小化するだけの手法
はもちろんのこと、図２１に示すような端子位置を可変
としてセル上配線領域を配線領域に最適に割り当てた場
合でも、以下のような問題があった。

【００２１】すなわち、配線が混雑していれば、配線に
必要な水平配線トラックがセル上配線領域つまりセル行
だけでは確保できないために純配線領域を広く設ける必
要が生じる一方、逆に、配線に必要となるトラック数
が、セル上配線領域でのトラック数よりもかなり小さい
場合は、セル上配線領域での配線がまばらになり、セル
上配線領域でありながら配線がないという大きなデッド
・スペースが生じる。このような広い純配線領域の形成
はセルの面積利用率の低下を招き、また、セル上配線領
域における大きなデッド・スペースの発生は、セル上を
配線が有効に利用できていないことを示すものである。
このように、上記従来の手法のような配線処理での工夫
のみでは、不十分であった。

【００２２】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、予め配線の混雑度を予想してその結
果に応じて配線を確実に行いながら純配線領域の面積を
低減するための手段を講ずることにより、純配線領域の
面積の低減とセルの上層における配線利用率の向上とを
図り、もって、ブロックの占有面積の低減を実現しうる
半導体集積回路の設計方法及び設計装置の提供を図るこ
とにある。

【００２３】

【課題を解決するための手段】上記目的を達成するため
に、本発明が講じた手段は、予め配線の混雑度を水平方
向の配線数等から予測して、その結果に応じて配線のた
めに必要な領域である必要配線領域の高さを見積もり、
この必要配線領域の高さを確保するために必要な純配線
領域の面積を低減するためのセル高さの上限値を求め、
このセル高さの上限値という制約の下にセルを選択して
配置することにある。

【００２４】具体的には、請求項１〜１０に記載される
半導体集積回路の設計方法と、請求項１１〜２０に記載
される半導体集積回路の設計装置とに関する手段を講じ
ている。

【００２５】請求項１に係る半導体集積回路は、半導体
基板上に形成された複数のセルと該複数のセル上の多層
の配線層とからなる半導体集積回路を前提とし、上記複
数のセルでブロックを構成してセル単位で配置配線を行
うようにした半導体集積回路の設計方法であって、上記
各セル間を接続するために必要な端子，配線に関する情
報である接続情報と、上記各セルの機能，形状に関する
情報であるセル情報とを入力する第１のステップと、上
記ブロック内で上記各セルが互いに並列な複数のセル行
を形成するように上記各セルを配置する第２のステップ
と、上記セル行に平行な方向を水平方向とし上記すべて
のセル行に直交する方向を垂直方向としたときに、上記
接続情報に基づき上記各セル間の水平方向の配線を予測
してその配線のために必要な領域である必要配線領域の
高さを見積もる第３のステップと、上記必要配線領域の
面積と上記セル上の配線層を利用して配線が可能な領域
であるセル上配線領域の面積とを比較して、上記必要配
線領域の高さを確保するために必要な上記各セル行間の
配線のみの領域である純配線領域の面積を少なくとも低
減するためのセル高さの上限値を求める第４のステップ
と、上記第２のステップで配置されたセルの少なくとも
一部を当該セルと機能が同じでかつセル高さが上記上限
値以下であるセルに変更する第５のステップと、上記接
続情報に従って上記各セル間の配線を行なう第６のステ
ップとを備えている。

【００２６】この方法により、配線の混雑度に応じて純
配線領域の面積を低減できる。例えば、配線が混雑して
いるブロックでも、配線の混雑度を把握してからセル高
さの上限値を設定するので、後に配線領域の高さが不足
して配線を形成できないというような事態に陥ることは
ない。したがって、配線の混雑度が分からないときには
必要な誤差を見込んだマージンを設ける必要がない分だ
け純配線領域の面積が低減しうる。一方、配線が混雑し
ていないブロックでは、純配線領域をまったく無くして
しまうことも可能である。また、セルを変更する際に、
セル幅の小さなもので置き換える等の処理が可能とな
る。さらに、セル上における配線利用率も向上する。し
たがって、ブロックの占有面積を大幅に低減することが
できる。

【００２７】請求項２に係る半導体集積回路の設計方法
は、請求項１において、上記第１のステップでは、各ブ
ロック間を接続するために必要な配線に関する情報を上
記接続情報に含めて入力し、上記第３のステップでは、
当該ブロック以外の他のブロック同士を接続する配線が
当該ブロック内を通過するために必要な領域をも上記必
要配線領域に含め、上記第６のステップでは、各ブロッ
ク間の配線をも行う方法である。

【００２８】この方法により、各ブロック間の配線経路
ができるだけ短距離になるようにできるので、各ブロッ
ク間の配線に必要な領域の面積が低減され、セル上にお
ける配線利用率も向上する。その結果、半導体集積回路
全体の占有面積が低減されることになる。

【００２９】上記請求項１又は２において、請求項３に
記載されるように、上記第１のステップで互いに同じ機
能と異なる形状とを有する複数のセルを入力してもよ
く、あるいは、請求項４に記載されるように、上記第５
のステップで上記ブロックの面積を低減するために最適
の形状を有するセルを合成しこの合成されたセルを用い
てセルの変更を行ってもよい。

【００３０】請求項５に係る半導体集積回路の設計方法
は、請求項１，２，３又は４において、上記第３のステ
ップでは、詳細配線を行って上記ブロック内に複数の水
平方向のトラックを形成し、該各トラックの上に水平方
向の配線を配置した後、上記水平方向のトラックの総数
に基づいて上記必要配線領域の高さを推定する方法であ
る。

【００３１】この方法により、詳細な配線を行っている
ので、必要配線領域の高さの推定精度が高くなる。そし
て、推定精度が高くなることで、予め誤差を見込んだ大
きなマージンを確保する必要がなくなり、純配線領域の
面積をより大幅に低減することが可能となる。

【００３２】請求項６に係る半導体集積回路の設計方法
は、請求項１，２，３又は４において、上記第３のステ
ップでは、概略の配線を形成してから上記垂直方向に上
記各セル行を縦断する複数のカラムを設け、該各カラム
を横切る配線の総数である配線密度を見積もった後、全
カラムの配線密度のうちの最大値に基づいて上記必要配
線領域の高さを推定する方法である。

【００３３】この方法により、概略配線を行うだけで必
要配線領域の高さを精度よく見積もることができるの
で、短い処理時間で設計を済ませながら、純配線領域の
面積を大幅に低減することが可能となる。

【００３４】請求項７に係る半導体集積回路の設計方法
は、請求項１，２，３又は４において、上記第４のステ
ップでは、上記必要配線領域の高さをセル行数で割った
値からセル高さの上限値を求め、上記第５のステップで
は、上記第２のステップで配置されたセルのすべてを上
記上限値を越えない均一のセル高さを有するセルに変更
する方法である。

【００３５】この方法により、全セルを一括変更すれば
済むので、極めて迅速に設計を行いながら、ブロックの
占有面積ひいては半導体集積回路の占有面積を低減する
ことが可能となる。

【００３６】請求項８に係る半導体集積回路の設計方法
は、請求項１，２，３又は４において、上記第４のステ
ップでは、上記必要配線領域の高さをセル行数で割った
値からセル高さの上限値を求め、上記第５のステップで
は、上記配置されたセルを上記上限値を越えないセル高
さを有するセルの中から幅が最小のセルに変更する方法
である。

【００３７】この方法により、各セルの高さを共通値に
合わせるときには生じるセル内のデッドスペースがなく
なり、セル自体の面積が極めて小さくなる。また、各セ
ル間に生じるスペースには各セル間を接続するための配
線を形成することが可能となり、かつ各セル間のスペー
スにおいては上層の配線層でも配線が可能となるので、
ブロックの占有面積が著しく低減されることになる。

【００３８】請求項９に係る半導体集積回路の設計方法
は、半導体基板上に形成された複数のセルと該複数のセ
ル上の多層の配線層とからなる半導体集積回路を前提と
し、上記複数のセルでブロックを構成してセル単位で配
置配線を行うようにした半導体集積回路の設計方法であ
って、上記各セル間を接続するために必要な端子，配線
に関する情報である接続情報と、上記各セルの機能，形
状に関する情報であるセル情報と、上記ブロックを水平
方向の寸法である幅と垂直方向の寸法である高さとで特
定される矩形状としその幅をその高さで徐した値である
アスペクト比の許容範囲に関する情報とを入力する第１
のステップと、上記ブロック内に各セルを上記ブロック
の水平方向に並ぶ複数のセル行を形成するように配置す
ると仮定して、上記各セル間を接続する配線のために必
要な領域である必要配線領域の高さと幅とを上記セル行
数の関数として表現する見積式を求める第２のステップ
と、上記見積式を用いて、上記ブロックの形状が上記ア
スペクト比の許容範囲に適合するように、上記セル行数
の初期値を設定する第３のステップと、上記見積式に上
記セル行数を代入して求まる上記必要配線領域の面積
と、上記セル行数によって定まる上記セル上の配線層を
利用して配線が可能な領域であるセル上配線領域の面積
とを比較して、上記必要配線領域の高さを確保するため
に必要な上記各セル行間の配線のみの領域である純配線
領域の面積を少なくとも低減するためのセル高さの上限
値を求める第４のステップと、上記セル高さの上限値を
越えない範囲でセルの形状を決め、当該セルを使用した
結果得られる上記ブロックのアスペク比が上記許容範囲
内にあるか否かを判定する第５のステップと、上記ブロ
ックのアスペク比が上記許容範囲内にないときには、上
記ブロックの形状が上記アスペクト比の許容範囲に適合
する範囲内で上記セル行数を変更する第６のステップと
を備え、上記第５のステップにおける判定でブロックの
アスペク比が上記許容範囲内に入るまで上記第４〜第６
のステップを繰り返す方法である。

【００３９】この方法により、セルの配置を行わなくて
も必要配線領域の高さの見積もりとセル高さの上限値の
決定とを行うことができるので、セルの配置，変更とい
う無駄な処理を行うことなく、純配線領域の低減とセル
上における配線の利用率の向上とが可能となる。しか
も、ブロックのアスペクト比も許容範囲に入るよう制御
される。したがって、適正な所望のアスペクト比を有す
る占有面積の小さいブロックが得られることになる。

【００４０】請求項１０に係る半導体集積回路の設計方
法は、請求項９において、上記第５のステップでは、上
記必要配線領域の高さと上記セル上配線領域の高さとが
等しくなるセル高さを理想セル高さとし、上記セル情報
中に上記セル高さに関する制約を満足するセルが複数種
類ある場合には、上記理想セル高さとの差が最小のセル
高さを有するセルを選択して判定を行う方法である。

【００４１】この方法により、純配線領域をほぼなくす
程度まで削減することが可能となり、ブロックの占有面
積が著しく低減される。

【００４２】請求項１１に係る半導体集積回路の設計装
置は、半導体基板上に形成された複数のセルと該複数の
セル上の多層の配線層とからなる半導体集積回路を前提
とし、上記複数のセルでブロックを構成してセル単位で
配置配線を行うための半導体集積回路の設計装置であっ
て、上記各セル間を接続するために必要な端子，配線に
関する情報である接続情報と、上記各セルの機能，形状
に関する情報であるセル情報とを記憶する記憶手段と、
上記記憶手段の出力を受け、上記ブロック内で上記各セ
ルが互いに並列な複数のセル行を形成するように上記各
セルを配置する配置手段と、上記記憶手段及び上記配置
手段の出力を受け、上記セル行に平行な方向を水平方向
とし上記すべてのセル行に直交する方向を垂直方向とし
たときに、上記接続情報に基づき上記各セル間の水平方
向の配線を予測してその配線のために必要名領域である
必要配線領域の高さを見積もる見積り手段と、上記見積
り手段の出力を受け、上記必要配線領域の面積と上記セ
ル上の配線層を利用して配線が可能な領域であるセル上
配線領域の面積とを比較して、上記必要配線領域の高さ
を確保するために必要な上記各セル行間の配線のみの領
域である純配線領域の面積を少なくとも低減するための
セル高さの上限値を求める上限値決定手段と、上記記憶
手段，上記上限値決定手段及び上記配置手段の出力を受
け、配置されたセルの少なくとも一部を当該セルと機能
が同じでかつセル高さが上記上限値以下であるセルに変
更するセル変更手段と、上記記憶手段の出力を受け、上
記接続情報に従って上記各セル間の配線を行なう配線手
段とを備えている。

【００４３】この構成により、上述の請求項１の作用と
同様の作用が得られる。

【００４４】請求項１２に係る半導体集積回路の設計装
置は、請求項１１において、上記記憶手段に、各ブロッ
ク間を接続するために必要な配線に関する情報を上記接
続情報に含めて記憶させ、上記見積り手段を、当該ブロ
ック以外の他のブロック同士を接続する配線が当該ブロ
ック内を通過するために必要な領域をも上記必要配線領
域に含めるように構成し、上記配線手段を、各ブロック
間の配線をも行うように構成したものである。

【００４５】この構成により、上述の請求項２の作用と
同様の作用が得られる。

【００４６】上記請求項１１又は１２において、上記請
求項１３に記載されるように、上記記憶手段に互いに同
じ機能と異なる形状とを有する複数のセルを記憶させて
おいてもよく、あるいは、請求項１４に記載されるよう
に、上記セル変更手段を、上記ブロックの面積を低減す
るために最適の形状を有するセルを合成しこの合成され
たセルを用いてセルの変更を行うように構成してもよ
い。

【００４７】請求項１５に係る半導体集積回路の設計装
置は、請求項１１，１２，１３又は１４において、上記
見積り手段を、詳細配線を行って上記ブロック内に複数
の水平方向のトラックを形成し、該各トラックの上に水
平方向の配線を配置した後、上記水平方向のトラックの
総数に基づいて上記必要配線領域の高さを推定するよう
に構成したものである。

【００４８】この構成により、上述の請求項５の作用と
同様の作用が得られる。

【００４９】請求項１６に係る半導体集積回路の設計装
置は、請求項１１，１２，１３又は１４において、上記
見積り手段を、概略の配線を形成してから上記垂直方向
に上記各セル行を縦断する複数のカラムを設け、該各カ
ラムを横切る配線の総数である配線密度を見積もった
後、全カラムの配線密度のうちの最大値に基づいて上記
必要配線領域の高さを推定するように構成したものであ
る。

【００５０】この構成により、上述の請求項６の作用と
同様の作用が得られる。

【００５１】請求項１７に係る半導体集積回路の設計装
置は、請求項１１，１２，１３又は１４において、上記
上限値決定手段を、上記必要配線領域の高さをセル行数
で割った値からセル高さの上限値を求めるように構成
し、上記セル変更手段を、上記配置手段により配置され
たセルのすべてを上記上限値を越えない均一のセル高さ
を有するセルに変更するように構成したものである。

【００５２】この構成により、上述の請求項７の作用と
同様の作用が得られる。

【００５３】請求項１８に係る半導体集積回路の設計装
置は、請求項１１，１２，１３又は１４において、上記
上限値決定手段を、上記必要配線領域の高さをセル行数
で割った値からセル高さの上限値を求めるように構成
し、上記セル変更手段を、上記配置されたセルを上記上
限値を越えないセル高さを有するセルの中から幅が最小
のセルに変更するように構成したものである。

【００５４】この構成により、上述の請求項８の作用と
同様の作用が得られる。

【００５５】請求項１９に係る半導体集積回路の設計装
置は、半導体基板上に形成された複数のセルと該複数の
セル上の多層の配線層とからなる半導体集積回路を前提
とし、上記複数のセルでブロックを構成してセル単位で
配置配線を行うようにした半導体集積回路の設計装置で
あって、上記各セル間を接続するために必要な端子，配
線に関する情報である接続情報と、上記各セルの機能，
形状に関する情報であるセル情報と、上記ブロックを水
平方向の寸法である幅と垂直方向の寸法である高さとで
特定される矩形状としその幅をその高さで徐した値であ
るアスペクト比の許容範囲に関する情報とを記憶する記
憶手段と、上記記憶手段の記憶内容に基づいて、上記ブ
ロック内に各セルを上記ブロックの水平方向に並ぶ複数
のセル行を形成するように配置すると仮定して、上記各
セル間を接続する配線のために必要な領域である必要配
線領域の高さと幅とを上記セル行数の関数として表現す
る見積式を求める見積式演算手段と、上記見積式演算手
段の出力を受け、上記見積式を用いて、上記ブロックの
形状が上記アスペクト比の許容範囲に適合するように上
記セル行数の初期値を設定する初期値設定手段と、上記
見積式演算手段及び上記初期値設定手段の出力を受け、
上記見積式に上記セル行数を代入して求まる上記必要配
線領域の面積と、上記セル行数によって定まる上記セル
上の配線層を利用して配線が可能な領域であるセル上配
線領域の面積とを比較して、上記必要配線領域の高さを
確保するために必要な上記各セル行間の配線のみの領域
である純配線領域の面積を少なくとも低減するためのセ
ル高さの上限値を求める上限値決定手段と、上記上限値
決定手段の出力を受け、上記セル高さの上限値を越えな
い範囲でセルの形状を決め、当該セルを使用した結果得
られる上記ブロックのアスペク比と上記許容範囲とを比
較して、当該セルの使用の適否を判定する判定手段と、
上記判別手段の出力を受け、上記判定手段の判定が
「否」のときには、上記ブロックの形状が上記アスペク
ト比の許容範囲に適合する範囲内で上記セル行数を変更
するセル行数変更手段とを備え、上記セル行数変更手段
により、上記判定手段の判定が「適」になるまで上記セ
ル行数の変更を行い、上記上限値決定手段により、上記
セル行数変更手段でセル行数が変更された時にはセル高
さの上限値を決定し直すように構成したものである。

【００５６】この構成により、上述の請求項９の作用と
同様の作用が得られる。

【００５７】請求項２０に係る半導体集積回路の設計装
置は、請求項１９において、上記判定手段を、上記必要
配線領域の高さと上記セル上配線領域の高さとが等しく
なるセル高さを理想セル高さとし、上記セル情報中に上
記セル高さに関する制約を満足するセルが複数種類ある
場合には、上記理想セル高さとの差が最小のセル高さを
有するセルを選択して判定を行うように構成したもので
ある。

【００５８】この構成により、上述の請求項１０の作用
と同様の作用が得られる。

【００５９】

【発明の実施の形態】

（第１の実施形態）図１は、第１の実施形態に係わる半
導体集積回路の設計における基本的な処理の流れを示す
フローチャートであって、図２２は半導体集積回路の設
計装置の構成を示すブロック図である。以下、本実施形
態における半導体集積回路の設計手順について、図１及
び図２２を参照しながら説明する。

【００６０】ステップＳＴ１で、ネットリストとセルラ
イブラリデータとを記憶するＲＯＭ等で構成された記憶
手段１１からネットリストとセルライブラリデータとを
入力し、ステップＳＴ２で、セル配置手段１２によりセ
ルの配置を行った後、ステップＳＴ３で、見積もり手段
１３により純配線領域の一部又は全部をセル上に配置す
る場合に必要な配線領域高さの見積もりを行う。そし
て、ステップＳＴ４で、上限値決定手段１４により純配
線領域を低減ないし削除するためのセル高さの上限値を
決定し、ステップＳＴ５で、セル変更手段１６によりそ
の上限値の制約の下にセルを変更する。最後に、ステッ
プＳＴ６で、配線手段１６により変更されたセル間の配
線やブロック間配線を行う。本実施形態では、図１に示
すフローチャートに示される処理を行うための設計装置
そのものについては開示を省略するが、このようなフロ
ーの処理は、一般的に使用されるＲＯＭ，ＲＡＭ等の記
憶装置、マイクロプロセッサ等を用いることで、容易に
実行することができる。

【００６１】以下、図１に示すフローチャートの各ステ
ップにおける処理の詳細について、図２〜図７を参照し
ながら説明する。

【００６２】まず、ステップＳＴ１において、論理設計
により得られた接続情報（ネットリスト）とセルライブ
ラリデータとを入力する。このネットリストには、セル
間配線の結線情報の他に、他のブロックと該ブロック間
の結線情報が含まれており、このブロック間の結線情報
の中には、他のブロック同士を接続する配線であって当
該ブロック上を通過する配線の情報も含まれている。

【００６３】本実施形態においては、セルライブラリデ
ータには、ある機能をもつセルに対して数種類の形状つ
まり異なるセル高さやセル幅をもつ複数のセルが登録さ
れている。ただし、配置配線を行う過程など必要な時
に、セル高さの異なるセルを合成し追加登録するように
してもよい。ここで、セル高さとは、後述の図４に示す
ブロック内においてセル行のすべてに直交する方向（垂
直方向）におけるセルの寸法である。また、セル幅と
は、図４に示すブロック内においてセル行に平行な方向
（水平方向）におけるセルの寸法である。従来は、セル
の形状を設計するためには膨大な工数が必要であった。
しかし、近年のセル自動合成技術の発達により、同一の
論理入出力関係を有し同一の駆動能力を有するトランジ
スタを配置しながらセル高さが各々異なる数種類のセル
を合成することが簡単に行なえるようになった。したが
って、このようにセルの種類を記憶しあるいは配置配線
時などに合成することは容易に実現できる。

【００６４】ここで、セル高さが異なるとセル上に収容
できる水平方向の配線の本数が異なる。そこで、セル上
に収容できる水平方向の配線の本数を、以下のように定
義する。セル高さをＨcellとし、多層の配線層中の水平
方向の配線として利用可能である第ｉ配線層において、
相隣接する２つの配線間で必ず離さなけらばならない距
離（以下、スペーシング・ルールと言う）をＳｒ（ｉ）
とすると、第ｉ配線層中で１つのセル上に収容しうる配
線の本数Ｎ（ｉ）は、下記式（１）Ｎ（ｉ）＝Ｈcell／Ｓｒ（ｉ）（１）で表される。ただし、セル高さＨcellはスペーシング・
ルールＳｒ（ｉ）の整数倍に設定されているものとす
る。

【００６５】また、セル上に収容できる水平方向の配線
の本数（以下で、セル上配線容量と言う）Ｎは、水平方
向の配線として利用可能である全ての配線層についての
総和となるので、本来は下記式（２）Ｎ＝ΣＮ（ｉ）（２）によって求められる。ただし、本実施形態及び以後の実
施形態においては、簡単のため、以下のように仮定す
る。

【００６６】（仮定１）水平方向の配線として利用可能
である配線層は１種類のみで、第３金属配線層であると
する。

【００６７】（仮定２）第３金属配線層のスペーシング
・ルールＳｒ（３）＝１とする。言い換えると、第３金
属配線層のスペーシングルールＳｒ（３）を単位とし
て、各部の寸法を表示する。

【００６８】図２は、高さが異なるセルを２種類示して
いる。同図において、１００はセル、２１０はセル上配
線を配置することができる場所であるセル上配線トラッ
クを示す。図２（ａ）はセル上配線容量が４であるセル
の形状を示す平面図、図２（ｂ）はセル上配線容量が６
であるセルの形状を示す平面図である。

【００６９】次に、ステップＳＴ２の配置処理におい
て、セルライブラリに登録されている何種類かのセルの
うち１つのセルを選択して、並列状態の複数のセル行を
形成するようにブロック内に配置する。その際、上記ネ
ットリストを用いて配線長さを最小化したり、配線の局
所集中防止などを制御しながらセルの配置を行なう。こ
の時使用するセルは、例えば数種類のセル高さの中から
最小の高さのセルを選ぶようにし、特に本実施形態で
は、セル上配線容量が４であるセル高さを有するセルつ
まり図２（ａ）に示す形状を有するセルを選ぶこととす
る。

【００７０】次に、ステップＳＴ３で、必要な配線領域
の高さである配線領域高さの見積りを行なう。図３は、
ステップＳＴ３のサブフローを示す。まず、ステップＳ
Ｔ３ａで、セルが配置されるブロックの詳細な配線を実
施する。このステップＳＴ３ａの処理により、配線経路
の正確な垂直方向位置と水平配線を配置することができ
る水平方向のトラックの総数とが決定される。次に、ス
テップＳＴ３ｂで、詳細配線を行った結果決定される上
記水平方向のトラックの総数を入力する。次に、ステッ
プＳＴ３ｃで、配線のために必要となる配線領域の高さ
を上記トラック総数を用いて演算する。以上の処理によ
って、配線領域高さを見積もることができる。

【００７１】図４は、上記ステップＳＴ３ａにおける詳
細配線を行った後のブロックの状態を示す図である。同
図において、セルが配置される３つのセル行１６０Ａ，
１６０Ｂ，１６０Ｃが互いに平行に配置されており、セ
ル行１６０Ａと１６０Ｂとの間には純配線領域２４０Ａ
が、セル行１６０Ｂと１６０Ｃとの間には純配線領域２
４０Ｂがそれぞれ配置されている。また、各セル行１６
０Ａ〜１６０Ｃの上層はセル上配線領域２３５Ａ〜２３
５Ｃとなっている。２１０はその上に水平配線を配置す
ることができる水平方向のトラックを示し、２００は水
平方向の配線経路を示している。ただし、実際には垂直
方向にも配線経路が形成されているが、ここでは垂直方
向の配線経路がどのように形成されていてもよいので表
示を省略し、水平方向の配線経路２００のみを示す。な
お、水平方向の配線をセル上の第３金属配線層のみに配
置できることを前提としているので、配線領域高さＨｒ
は図４に示す部分の寸法となる。

【００７２】本実施形態では、図４に示されるように、
ブロックにおけるトラック２１０の総数は１８本であ
る。上述のように、スペーシングルールを１としている
ので、配線領域高さＨｒも１８に設定する。

【００７３】続いて、ステップＳＴ４で、セル高さの上
限値の決定を行なう。まず、ステップＳＴ３の配線領域
高さの見積りによって得られた配線領域高さＨｒとセル
行数Ｒ（＝３）とを用いて、必要とされるセル上配線容
量Ｎを下記式（３）Ｎ＝［Ｈｒ／Ｒ＋０．５］（３）によって求める。ただし、［ｘ］はｘを越えない最大の
整数を表す記号である。また、０．５は端数処理を円滑
に行って必要な総トラック数を確保するための定数であ
る。

【００７４】このセル上配線容量Ｎを持つセル高さを、
全セルについてのセル高さの上限値Ｈmax と決める。図
４に示す場合について具体的に計算すると、上記式
（３）において、Ｈｒ＝１８，Ｒ＝３であるので、Ｎ＝［１８／３＋０．５］＝６となる。よって、上記（仮定１),（仮定２）の下では、
セル高さの上限値Ｈmaxは６となる。

【００７５】そして、この処理において、配線領域高さ
Ｈｒをセル行の数Ｒで徐することで、純配線領域２４０
Ａ，２４０Ｂを設けることなくセル上にすべての配線を
形成でき、かつ純配線領域の面積を低減するための上限
値Ｈmax が求められる。なお、本実施形態では、式
（３）において、配線領域高さＨｒをセル行の数Ｒで徐
したものに定数０．５を加算しているが、この定数０．
５は必ずしも加算する必要はない。ただし、１（スペー
シングルール）よりも小さい定数を加算しても、これに
より生じる余分なスペースは僅かであり、純配線領域２
４０Ａ，２４０Ｂを削除し得ることには変りはない。

【００７６】また、本実施形態では、純配線領域２４０
Ａ，２４０Ｂをまったくなくすようにしているが、純配
線領域２４０Ａ，２４０Ｂを多少残しながらその面積を
低減するようにしてもよい。

【００７７】次に、ステップＳＴ５で、以下の手順によ
りセルの変更処理を行なう。

【００７８】図５は、本実施形態で用いるセルモデルを
示す。図５に示すように、セル１００の上辺には電源６
００が、セルの下辺にはグラウンド６１０がそれぞれ配
置されている。セルベース方式の設計方法において、セ
ル行内でセルを隣接して配置するだけで電源およびグラ
ウンドの配線を完了するためには、全てのセルのグラウ
ンドから電源までの距離を一定にする必要がある。そこ
で、本実施形態のモデルでは、電源６００およびグラウ
ンド６１０の配線を必ずセル１００の上下辺に設けなけ
ればならない制約と、前述の全てのセルのグラウンドか
ら電源までの距離を一定にするという制約とを受けるの
で、全セルにおけるセル高さを均一にする必要がある。
一方、上述のステップＳＴ４におけるセル高さの上限値
の決定処理によってセル高さの上限値Ｈmax は６と決定
されているので、ステップＳＴ５では、配置されている
すべてのセル１００をセル高さが６となるセルに変更す
る。

【００７９】その際、形状の変化に伴ってセル内に配置
されるトランジスタ間の配線図形が変化するために、セ
ルの面積に若干の増減が生じうるが、大きく変わること
はない。この点について、以下に説明する。

【００８０】図６（ａ），（ｂ）は、セル高さの変更に
よる面積の増減が起こる２通りの例を示す。図６（ａ）
は、セル高さの増加によってセル面積が減少する場合に
おけるセルのレイアウト図である。セル１００Ａのセル
高さＨcellは５でセル幅Ｗcellは４であり、セル１００
Ｂのセル高さＨcellは６でセル幅Ｗcellは３であって、
両者の機能（論理信号の入出力関係）は同じで特性もほ
ぼ同じである。セル１００Ａとセル１００Ｂを比較する
と、セル高さはセル１００Ｂの方がセル１００Ａよりも
大きいが、逆に、セル幅Ｗcellはセル１００Ｂの方がセ
ル１００Ａよりも小さい。その結果、セル１００Ａの面
積とセル１００Ｂの面積との比は２０：１８となる。つ
まり、セル１００Ｂの面積はセルＡの面積よりも小さ
い。これは、セル１００Ａの構造が、セル高さＨcellを
高くするとセル幅Ｗcellを小さくできる構造となってい
るからである。本実施形態では、予めこのような相異な
る形状を有する２種以上のセルがセルライブラリに登録
されている。ただし、上述のように、ステップＳＴ５で
セル１００Ｂを合成してもよい。

【００８１】図６（ｂ）は、セル高さの増加によってセ
ル面積が増加する場合におけるセルのレイアウト図であ
る。セル１００Ｃのセル高さＨcellが５でセル幅Ｗcell
は２であり、セル１００Ｄのセル高さＨcellは６でセル
幅Ｗcellは２であって、両者の機能は同じで特性もほぼ
同じである。セル１００Ｃとセル１００Ｄを比較する
と、セル高さＨcellはセル１００Ｄの方がセル１００Ｃ
よりも大きく、かつ両者のセル幅Ｗcellは同じである。
その結果、セル１００Ｃの面積とセル１００Ｄの面積と
の比は１０：１２となる。つまり、セル面積はセル１０
０Ｄの方がセル１００Ｃよりも大きい。

【００８２】図６に示す例のごとく、一般にセル高さを
一定値にした場合、その一定値があるセルにとっては面
積最小化の為に最適な高さであっても、別のセルにとっ
ては面積的に不利な高さとなる場合がある。それで、セ
ル高さを非常に大きく設定したり、逆に非常に小さく設
定したした場合を除くと、あるセル高さから、別のセル
高さに全セルを変更した場合、個々のセルにおいて面積
の増減は生じうるが、各セル行１００Ａ〜１００Ｃにお
ける総合的なセル面積の増大はほとんど生じないと考え
てよい。

【００８３】最後に、ステップＳＴ６で、配線処理を行
なう。すなわち、上記ステップＳＴ１で入力されたネッ
トリストに従って、ブロック内におけるセル間配線およ
び、他のブロックと該ブロックとの間の配線、および該
ブロック上を通過する配線（他のブロック同士を接続す
る配線）の経路を決定する処理が行なわれる。

【００８４】図７は、ステップＳＴ６における配線処理
後のブロックを概略的に示す平面図である。各セル行１
６０Ａ〜１６０Ｃの上層がセル上配線領域２３５Ａ〜２
３５Ｃとなっている。図４に示すブロックと比べると、
純配線領域２４０Ａ，２４０Ｂが削除されて、セル上の
みで配線が完了していることが分かる。そして、その結
果、図４に示す概略配線の終了時におけるブロックの面
積に比べ、最終的な配線終了後のブロックの占有面積が
大幅に低減されている。

【００８５】すなわち、本実施形態では、図４に示すよ
うにセル間の配線を行うために必要な配線領域の高さＨ
ｒの見積もりを行った後、その配線領域の高さＨｒをセ
ル行の数で徐することで、純配線領域の面積を低減しう
るセル高さの上限値Ｈmax を求め、この上限値Ｈmax の
制限内でセルを選択してセルの変更を行うようにしたの
で、半導体基板の表面面積の有効利用を図りつつブロッ
クの占有面積の低減を図ることができるのである。

【００８６】また、本実施形態では、ステップＳＴ５に
おけるセルの変更処理の際、セル幅の最小のセルを選択
するようにしているので、ブロック全体のセル行の幅も
大幅に小さくなり、ブロックの占有面積の低減効果がよ
り大きい。

【００８７】ただし、ステップＳＴ５におけるセルの変
更の際、必ずしもセル幅が最小のセルを選ぶ必要はな
い。例えばセル幅を変えなくても、純配線領域２４０
Ａ，２４０Ｂを削減するだけでもブロックの占有面積を
低減しうる。

【００８８】また、本実施形態では、式（３）のごと
く、図４に示す配線領域の高さＨｒをセル行の数Ｒで徐
することによって、純配線領域２４０Ａ，２４０Ｂの面
積を削除するために必要なセル高さの上限値Ｈmax を求
めたが、純配線領域２４０Ａ，２４０Ｂをまったく削除
するのではなく、ある程度残すようにしながらその面積
を低減するようにしてもよい。その場合でも、ブロック
全体の占有面積を低減し得るという効果を発揮すること
ができるからである。したがって、上限値の算出方法
は、式（３）に基づく方法に限定されるものではない。

【００８９】また、本実施形態では、他のブロック同士
を接続する配線が通過する領域があることを前提として
いるが、半導体集積回路の種類によっては必ずしもブロ
ック間配線が通過する領域をブロック内に設けない場合
もあるので、本発明は斯かる実施形態に限定されるもの
ではない。ただし、一般的には、ブロック内にブロック
間配線が通過するための配線領域を確保する方が配線経
路の距離が短くなるので、半導体集積回路全体の占有面
積を低減しうる効果がより大きい。

【００９０】（第２の実施形態）次に、第２の実施形態
に係る半導体集積回路の設計方法及び設計装置について
説明する。本実施形態においても、基本的な処理の流れ
は，上述の第１の実施形態と同じであり、図１のフロー
チャートに示す手順に沿って設計を行う。

【００９１】本実施形態におけるステップＳＴ１におけ
るネットリスト等の入力処理、ステップＳＴ２における
セルの配置処理の内容は、上述の第１の実施形態と同じ
である。

【００９２】ただし、ステップＳＴ３における配線領域
高さの見積り処理においては、基本的な手法は第１の実
施形態と同じであるが、以下で説明するステップＳＴ５
におけるセルの変更処理によって水平トラックの総数が
実施形態に比べて減少することが期待できるので、第１
の実施形態よりも配線領域の高さＨｒを少なく見積って
おく。

【００９３】次に、ステップＳＴ４におけるセル高さの
上限値の決定処理は、第１の実施形態と同様に行なう。
ただし、本実施形態では、配線領域の高さＨｒが第１の
実施形態における値よりも小さく見積もられているの
で、上限値Ｈmax も第１の実施形態における値よりは小
さい。

【００９４】次に、ステップＳＴ５の詳細について説明
する。

【００９５】図８は、本実施形態で採用するセルモデル
を示す平面図である。本実施形態では、上記第１の実施
形態の図５に示すようなセル高さを全セルについて均一
とするモデルは採用せず、セル高さＨcellを各セル毎に
可変としかつ電源６００及びグラウンド６１０をセル１
００の上下辺ではなくほぼ中央に設けている。ただし、
電源６００及びグラウンド６１０は必ずしもセルの中央
部に設ける必要はなく、上下辺以外の中間部分に設けて
もよい。以下、本実施形態において、図８に示すセルモ
デルを採用した理由について説明する。

【００９６】通常、セル内はポリシリコンと第１金属配
線層を用いて配線されており、セル上配線領域で第１金
属配線層は全面的に使用禁止となっている。一方、第１
の実施形態で用いた図５に示すセルモデルを用いると、
全セルの高さを均一にする必要がある。その場合、例え
ば、セルを構成するトランジスタが占める面積が比較的
小さいセルでは、セル高さを合わせるために本来不要な
デッドスペースをセル内に生じてしまう。しかも、セル
内にはセルの上下辺にある電源，グラウンドとセル内の
トランジスタ等とを接続するための配線を形成する必要
があり、これらの配線は第１金属配線層を利用して形成
されるので、このデッドスペース部分を第１金属配線層
を利用したセル間配線用のスペースとして活用すること
もできない。そこで、このデッドスペースを生ぜしめ
ず、かつ第１金属配線層を利用してセル間配線を形成で
きるスペースを作るため、本実施形態では、図８に示す
セルモデルを用いるようにしている。このセルモデルの
場合、全てのセルのグラウンドから電源までの距離を一
定にするという制約さえ守れば、セル高さを均一にする
必要はない。

【００９７】次に、図９は、ステップＳＴ５におけるセ
ルの変更処理のサブフローを示すフローチャートであ
る。以下、図９のフロー中の各ステップにおける処理に
ついて概略的に説明する。

【００９８】ステップＳＴ５ａにおいて、セルライブラ
リの中から、現在設計中のブロックの配線処理で使用さ
れたセルの一覧を作成し、使用されたセルの種類を形状
で区別し、総種類数をＮkindとする。また、セル番号ｉ
を１とする初期設定を行う。

【００９９】ステップＳＴ５ｂにおいて、Ｎkind個のセ
ルの中から第ｉ番のセルを選択する。

【０１００】ステップＳＴ５ｃにおいて、セルライブラ
リの中から第ｉのセルと同一仕様で、高さの異なるセル
も追加選択する。

【０１０１】ステップＳＴ５ｄにおいて、選択されてい
るセルの中から、ステップＳＴ４におけるセル高さの上
限値の決定処理で得られた上限値Ｈmax を越えない高さ
のセルを選ぶ。

【０１０２】ステップＳＴ５ｅにおいて、ステップＳＴ
５ｄにおいて選択されたセルの中から、セル幅が最小で
あるセルを選ぶ。

【０１０３】ステップＳＴ５ｆにおいて、ステップＳＴ
５ｅで選ばれたセルが、第ｉ番のセルと異なるか否かを
判断する。そして、当初配置したセルがセル高さの上限
値Ｈmax 以下でかつセル幅が最小であれば、ステップＳ
Ｔ５ｄで選択されたセルと配置されたセルとが一致する
ので、その場合は何も行うことなくステップＳＴ５ｈに
進む。一方、ステップＳＴ５ｆの判別の結果両者が一致
しなければ、次のステップＳＴ５ｇを行ってからステッ
プＳＴ５ｈに進む。

【０１０４】ステップＳＴ５ｇにおいて、ステップＳＴ
５ｅで選択されたセルと異なる第ｉ番のセルが配置され
ているすべての箇所を、ステップＳＴ５ｅで選ばれたセ
ルに置き換える。

【０１０５】そして、ステップＳＴ５ｈにおいて、セル
番号の更新を行い、ステップＳＴ５ｉで、ｉ＞Ｎkindに
なるまで、つまりＮkind回、ステップＳＴ５ｂからステ
ップＳＴ５ｇまでの処理を繰り返す。

【０１０６】図１０（ａ），（ｂ）は、上記ステップＳ
Ｔ５の具体例を示す図である。

【０１０７】まず、セルライブラリには、図６（ａ），
（ｂ）に示すセル１００Ａ、１００Ｂ、１００Ｃ、１０
０Ｄとそれぞれ同じ形状を有し、かつ電源６００とグラ
ウンド６１０とがセルの中央に配置された（図８に示す
ように）セル１００ａ，１００ｂ，１００ｃ，１００ｄ
が登録されているものとする。すなわち、セル１００ａ
のセル高さは５、セル１００ｂのセル高さは６、セル１
００ｃのセル高さは５、セル１００ｄのセル高さは４で
ある。そして、セル１００ａの仕様とセル１００ｂの仕
様とは同一であり、セル１００ｃの仕様とセル１００ｄ
の仕様とは同じである。

【０１０８】図９（ａ）は、ステップＳＴ２の配置処理
により得られたあるセル行の一部を示す図である。この
セル行には、左から順に、セル１００ａ、１００ｃ、１
００ｃ、１００ａが配置されている。初期の配置に用い
たこれらのセルのセル上配線容量は５である。一方、ス
テップＳＴ４のセル高さの上限値の決定処理において、
第１の実施形態と同様に、セル高さの上限値Ｈmax が６
に決定されているとする。

【０１０９】ステップＳＴ５ａにおいて、使用されてい
るセルライブラリ中のセルの総数Ｎkindは１００個であ
るとする。

【０１１０】ステップＳＴ５ｂにおいて、第１番のセル
として、セル１００ａが選択されたとする。

【０１１１】ステップＳＴ５ｃにおいて、セルライブラ
リの中からセル１００ａと同一仕様のセルが検索され、
上述のセル高さ６のセル１００ｂがみつかるので、この
セル１００ｂも選択する。

【０１１２】続くステップＳＴ５ｄにおいては、選択さ
れているセル１００ａとセル１００ｂのうちステップＳ
Ｔ４におけるセル高さの上限値の決定処理で得られた上
限値６を越えないセルを選択する。本具体例の場合、セ
ル１００ａとセル１００ｂの両方が選択されている。

【０１１３】次に、ステップＳＴ５ｅにおいて、セル１
００ａとセル１００ｂのうち幅が小さいセル１００ｂを
選ぶ。

【０１１４】さらに、ステップＳＴ５ｆにおいて、ステ
ップＳＴ５ｅで選ばれたセル１００ｂは、第１のセル１
００ａとは異なると判断される。

【０１１５】したがって、ステップＳＴ５ｇにおいて、
先のセルの配置処理においてセル１００ａが配置されて
いるすべての箇所をセル１００ｂに置き換える。

【０１１６】ステップＳＴ５ｉにおいて、セル番号ｉが
Ｎkindを越えていないので、ステップＳＴ５ｂに戻る。

【０１１７】次に、ステップＳＴ５ｂにおいて、第２番
のセルとして、セル１００ｃが選択されたとする。

【０１１８】ステップＳＴ５ｃにおいて、セルライブラ
リの中からセル１００ｃと同一仕様のセルが検索され、
上述のセル１００ｄがみつかるので、このセル１００ｄ
も選択する。

【０１１９】続くステップＳＴ５ｄにおいては、選択さ
れているセル１００ｃとセル１００ｄのうちステップＳ
Ｔ４におけるセル高さの上限値の決定処理で得られた上
限値６を越えないセルを選択する。今の場合、セル１０
０ｃとセル１００ｄの両方が選択される。

【０１２０】次に、ステップＳＴ５ｅにおいて、セル１
００ｃとセル１００ｄのうち幅が小さいセル１００ｃが
選ばれる。

【０１２１】さらに、ステップＳＴ５ｆで、ステップＳ
Ｔ５ｅで選ばれたセル１００ｃは、第２のセル１００ｃ
と同じであると判断されるので、なにもせずに、次のル
ープ処理を行なう。

【０１２２】ｉがＮkindを越えるまで、処理を繰り返
す。

【０１２３】以上の処理の結果、ステップＳＴ４が終了
した段階では図１０（ａ）に示すようにセルが配置され
ていたセル行において、ステップＳＴ５が終了した段階
では図１０（ｂ）に示すようにセルが再配置される。

【０１２４】本実施形態では、上記のように、セル行内
で、セル高さを均一にする必要がないセルモデルを用い
たので、セル高さを合わせる為に生じていたセル内のデ
ッドスペースの発生を抑えることができる。

【０１２５】さらに、セル高さ上限値を越えないセルの
中から最小のセル幅を用いるので、セル高さの上限値を
越えない制約のもとで、最小のセル面積を実現すること
が可能である。

【０１２６】図１１は、本実施形態の設計を行った結果
得られるブロックのレイアウト図である。ブロック内の
各セル行１６０Ａ，１６０Ｂ，１６０Ｃにおいて、各セ
ルが中央部に設けられた電源及びグラウンドが同じ高さ
位置になるように配置される。そして、各セル行１６０
Ａ，１６０Ｂ，１６０Ｃに配置される各セルのセル高さ
が異なることから、各セル行１６０Ａ，１６０Ｂ，１６
０Ｃの上下辺の形状はいずれも平坦ではなく、凹凸が生
じている。各セル行１６０Ａ〜１６０Ｃの上層がセル上
配線領域２３５Ａ〜２３５Ｃであることは、上記第１の
実施形態と同じである。そして、各セル間にはセル間ス
ペース２３６が生じているものの、図４に示すブロック
において図４には表れていないが広く存在するセル内の
デッドスペースを削減することができる。しかも、セル
間のセル間スペース２３６には、電源，グラウンドとセ
ル内のトランジスタ等とを接続するセル内の配線を形成
することはない。したがって、このセル間スペース２３
６においては、第１金属配線層を利用してセル間配線を
形成することができる。そして、いうまでもなくセル間
スペース２３６の上においても、セル上と同様に、第３
金属配線層を形成することができる。言い換えると、こ
のセル間スペース２３６においては、第１金属配線層と
第３金属配線層との双方を使用してセル間配線を形成す
ることができ、しかも、それらの配線は重ねて配線する
ことが可能である。よって、配線形成領域としての利用
効率が向上することになる。

【０１２７】また、本実施形態においては、セル間配線
を形成するために第１金属配線層が部分的に利用できる
ことにより、ステップＳＴ３の配線領域高さの見積り処
理において、第３金属配線層のみが利用可能と仮定して
行った第１の実施形態における配線領域高さの見積り結
果よりも、小さい配線領域高さを実現することが可能で
ある。その結果、図１１に示すように、図４に示すブロ
ックに比べ、第３金属配線層の水平配線２００を形成す
るためのトラック２１０の数は１８から１６に低減され
ており、ブロック全体の高さも小さくなっている。

【０１２８】以上のような理由により、本実施形態で
は、最小の配線領域高さと、セル高さ上限値制約下での
最小のセル面積とを実現できるので、図１１に示すよう
に、図７に示す第１の実施形態に比べても、ブロックの
占有面積をさらに削減できるのである。

【０１２９】（第３の実施形態）次に、第３の実施形態
について説明する。本実施形態においても、基本的な処
理の流れは第１の実施形態とほぼ同じであり、図１に示
したフローチャートに沿って行われる。

【０１３０】ステップＳＴ１の入力処理及びステップＳ
Ｔ２の配置処理は第１の実施形態と同様に行なう。次
に、ステップＳＴ３においては、以下のように配線領域
高さの見積もりを処理を行なう。

【０１３１】図１２は、本実施形態におけるステップＳ
Ｔ３のサブフローを示すフローチャートである。まず、
ステップＳＴ３ｅにおいて、概略の配線経路を求め、ス
テップＳＴ３ｆにおいて、配線密度の見積もり処理を行
う。すなわち、上記ステップＳＴ３ｅで形成された概略
の配線経路を用いて、全てのセル行と直交するように設
けた垂直方向のカラムを横切る水平方向の配線の総数を
配線密度として求める。その後、ステップＳＴ３ｇにお
いて、全カラムの配線密度のうちの最大値を用いて配線
のために必要となる必要配線領域のセル行と垂直な方向
の長さである配線領域高さを推定する。

【０１３２】図１３（ａ），（ｂ）は、ステップＳＴ３
ｆにおける配線密度の見積もり方法を説明するための図
である。図１３（ａ）は、ブロックの構造を概略的に示
す平面図である。図１３（ａ）内には、ステップＳＴ３
ｅにおいて配線の概略の経路を求める概略配線処理を実
施した結果得られる水平方向の配線２００が示されてい
る。

【０１３３】次に、ステップＳＴ３ｆで、図１３（ａ）
に示すように、全てのセル行１６０Ａ，１６０Ｂ，１６
０Ｃと直交するように垂直方向のカラム５００Ａ〜５０
０Ｅを設ける。例えば、５つのカラム５００Ａ〜５００
Ｅを、水平方向の配線２００の長さの最小単位の間隔で
設ける。

【０１３４】続いてステップＳＴ３ｇで、各カラム５０
０Ａ〜５００Ｅを横切る水平方向の配線２００の本数で
ある配線密度を求める。図１３（ｂ）は、カラム毎に求
めた配線密度を示す配線密度グラフである。この例で
は、図中左から２番目のカラム５００ｂの配線密度が最
も大きく、１３となっている。

【０１３５】次に、ステップＳＴ３ｇで、配線領域高さ
の見積り処理を行なう。これは、配線のために必要とな
る必要配線領域のセル行と直交する方向の長さである配
線領域高さを推定する処理であり、上記ステップＳＴ３
ｆにおける配線密度の見積もり処理で得られた全カラム
５００Ａ〜５００Ｅの配線密度のうちの最大値１３を用
いて推定する。

【０１３６】一般に詳細配線を行なうと、配線を完了す
るためには、上記カラム毎の配線密度の最大値以上の水
平方向トラックが必要となる。そして、必要になるトラ
ック数は用いる詳細配線のツールによって異なるので、
予め使用する詳細配線毎に配線密度の最大値から必要ト
ラック数を見積もる式を作成しておく。

【０１３７】以下、この見積もり式の一つの例について
説明する。全カラムの配線密度のうちの最大値をＤmax
とし、必要トラック数をＴとする。

【０１３８】（仮定）必要トラック数Ｔは、全カラムの
配線密度のうちの最大値Ｄmax の一次関数で表される。

【０１３９】上記仮定の下に、必要トラック数は下記式
（４）Ｔ＝Ｋ１×Ｄmax ＋Ｋ２（４）で表される。ここで、Ｋ１＝１，Ｋ２＝セル行数とする
と、Ｔ＝Ｄmax ＋３となる。よって、Ｔ＝１６となる。その結果、配線領域
高さも１６に設定されることになる。

【０１４０】その後、図１に示すステップＳＴ４におけ
るセル高さの上限値の決定処理と、ステップＳＴ５にお
けるセルの変更処理と、ステップＳＴ６における配線処
理とを第１の実施形態と同様に行なう。

【０１４１】本実施形態では、上記第１，第２の実施形
態のごとく詳細配線を行う必要がなく、概略配線を行う
だけで配線領域高さを見積もることができるので、短時
間で処理を行うことができる。また、最大配線密度Ｔを
見積もってからその結果に応じて配線領域高さを見積も
るようにしているので、必要な配線領域高さを精度よく
見積もることができる。そのため、配線領域高さを必要
最小限に設定することができ、純配線領域を完全に削除
することが可能となる。よって、セル上の配線利用効率
を高めることができ、ブロックの占有面積を低減するこ
とができるのである。

【０１４２】（第４の実施形態）次に、第４の実施形態
について説明する。図１４は、第４の実施形態に係る半
導体集積回路の設計方法および装置についての基本的な
処理の流れを示すフローチャートである。

【０１４３】ステップＳＴ１１で、接続情報，セル情
報，及びアスペクト比の許容範囲に関する情報を入力
し、ステップＳＴ１２で、配線領域形状の見積式を作成
する。つまり、必要配線領域の幅及び高さをセル行数の
関数として表現する。次に、ステップＳＴ１３で、セル
行数の初期値を設定し、ステップＳＴ１４で、この設定
されたセル行数の初期値を見積式に代入して必要配線領
域の幅と高さとを求め、この必要配線領域の高さから上
記第１の実施形態と同様にしてセル高さの上限値を決定
する。そして、ステップＳＴ１５で、セル高さの上限値
の制約を満たすセルをセル情報から選択あるいは合成
し、これによって定まるブロックの形状を確認する。つ
まりブロックの幅を高さを徐したアスペクト比がステッ
プＳＴ１１で入力した許容範囲に入っているか否かを判
定する。この判定の結果、ブロック形状がアスペクト比
の許容範囲を満足すれば「ＯＫ」として、セルの配置配
線を行うが、ブロック形状がアスペクト比の許容範囲を
満たすものでない場合には、「ＮＧ」として、ステップ
ＳＴ１６で、セル行数の変更を行って、上記ステップＳ
Ｔ１４の処理に戻る。そして、ステップＳＴ１５で「Ｏ
Ｋ」の判定が得られるまで、ステップＳＴ１４〜１６の
処理を繰り返すのである。以下、各ステップの処理の詳
細な内容を説明する。

【０１４４】まず、ステップＳＴ１１で、論理設計によ
り得られた接続情報（ネットリスト）と、フロアプラン
処理などより与えられるブロックの形状の制約であるア
スペクト比と、セルライブラリデータとを入力する。こ
のネットリストには、セル間配線の結線情報の他に、他
のブロックと該ブロック間の結線情報が含まれており、
このブロック間の結線情報の中には当該ブロック上を通
過する配線の情報も含まれているものとする。また、ア
スペクト比とは、ブロックの幅をブロックの高さで割っ
た値であり、通常ある許容範囲を指定して与えられる。

【０１４５】つまり、アスペクト比Ａは、その下限値を
Ａlow とし、上限値をＡupとすると、下記式（５）Ａlow ＜Ａ＜Ａup （５）のように与えられる。

【０１４６】また、上記第１の実施形態と同様に、セル
ライブラリデータには、ある機能をもつセルに対して数
種類の異なる高さをもつ複数のセルが登録されている。
あるいは、必要な時にセル高さの異なるセルを合成し追
加登録するようにしてもよいものとする。セル上に収容
できる水平配線の本数は、実施形態１と同様に、上述の
式（１），（２）に基づいて表される。

【０１４７】次に、ステップＳＴ１２で、配線領域形状
の見積式の作成処理を行う。その際、上記ステップＳＴ
１１で入力された回路の接続情報を用い、以下のように
行なう。

【０１４８】まず、本処理の前提として、以下の３つの
仮定をおく。

【０１４９】（仮定１）与えられた回路には、大きな領
域を占めないローカルなネットと、数セル行に渡るグロ
ーバルなネットが存在する。

【０１５０】（仮定２）グローバルなネットは、それを
囲む最小矩形がブロックの外枠に応じてブロックの外枠
と相似的に変化する。

【０１５１】（仮定３）ローカルなネットは、セル行に
付随して領域を占める。

【０１５２】以上の仮定の下に、配線領域の幅Ｗおよび
高さＨは、セル行数をＲとすると、下記式（６）及び
（７）Ｈ＝ａ×Ｒ＋ｂ＋ｃ（６）Ｗ＝ｄ／Ｒ＋ｅ（７）によりそれぞれ表される。ただし、ａ：ローカルなネットによる水平方向の配線が占める１
セル行に占める領域の高さｂ：ブロック全体において、グローバルなネットが占め
る水平方向の配線の幅の総和ｃ：ブロック上を通過する水平方向の配線の幅の総和ｄ：総セル幅ｅ：グローバルなネットの配線とブロック上を通過する
垂直方向の配線に必要な１セル行あたりのフィードスル
ーセルの幅の総和とする。また、使用される総セル幅を
Ｗtotal 、総ネット数をＮ、水平方向の配線における配
線と配線のスペーシングルールをＳｒ、標準セル内に配
線通過用として用意されたフィードスルーピンの総数を
Ｆin、ブロック上を通過する縦方向および横方向の配線
本数をそれぞれＯTBv 、ＯTBh とする。

【０１５３】ステップＳＴ１１における入力処理で入力
されたネットリストから、１ネット当たりのピン数があ
る定数Ｔ以上のネットをグローバルネットとし、それ以
外のネットをローカルネットとして、ネットリスト中か
ら、グローバルネットの総数Ｎｇと、ローカルネットの
総数Ｎ１とを求める。すなわち、総ネット数Ｎと、グロ
ーバルネット数Ｎｇと、ローカルネット数Ｎ１との間に
は、Ｎ＝Ｎｇ＋Ｎ１の関係がある。また、セル行を横断
するフィードスルーの配線に対して、割り当て可能な未
使用のフィードスルーピンがない場合には、フィードス
ルーピンのみからなるセルであるフィードスルーセルが
挿入されるとし、そのフィードスルーセルの幅をＷfcと
する。

【０１５４】以上の処理により、ａ，ｂ，ｃ，ｄ，ｅ
は、下記各式ａ＝Ｋ１×Ｎｌ×Ｓｒｂ＝Ｋ２×Ｎｇ×Ｓｒｃ＝ＯTBh ×Ｓｒｄ＝Ｗtotal ｅ＝ｍａｘ［｛Ｋ３×Ｎｇ＋ＯTBv −Ｋ４×（Ｆin／
Ｒ）｝，０］×Ｗfc により表される。ただし、ｍａｘ［ｘ，ｙ］は、ｘとｙ
のうち大きい方の値を示す関数である。また、定数Ｋ
１、Ｋ２、Ｋ３、Ｋ４は自動配置配線システムに適した
値を求めておく。

【０１５５】ここで、上記式（６），（７）とａ，ｂ，
ｃ，ｅとの関係を説明する。

【０１５６】上記（仮定３）は実験により確かめた現象
であり、この仮定３を式に表したのが、上記ａに関する
式である。

【０１５７】ｂは、上述のように、グローバルネットが
示すトラックの総数であるが、（仮定２）によって、こ
の値はセル行数Ｒに左右されず、グローバルネットに比
例すると考えてよい。

【０１５８】ｃについては、ブロック上を通過する水平
方向のフィードスルーは、ブロックを水平に横切るの
で、１つのフィードスルーが必ず１トラックを占有す
る。よって、ＯTBv 個のトラックが必要である。

【０１５９】ｅについては、１セル行当りのフィードス
ルー通過本数からセル内のフィードスルー数の差をと
り、足りない場合はフィードスルーセルを挿入する。

【０１６０】Ｋ３×Ｎｇは、１セル行当りにグローバル
ネットが通過する本数を示す。（仮定２）より、セル行
数Ｒに係わらず、グローバルネット数に比例すると考え
てよい。

【０１６１】ＯTBv については、垂直方向フィードスル
ーは全セル行を縦断するので、１セル行当りＯTBv 個の
フィードスルーを必要とする。

【０１６２】Ｆin／Ｒは、１セル行当りのセル内に配線
通過用に予め用意されているフィードスルーピンの総数
である。

【０１６３】Ｋ４は、セル内フィードスルーピンを利用
する確率である。用いる配線プログラムに左右される
が、例えばフィードスルーピンが空いていても、配線の
遠回りを許さない場合は、利用確率を小さく設定する必
要がある。

【０１６４】図１５（ａ），（ｂ）は、グローバルネッ
トの総垂直配線長，セル行数，１セル当りのフィードス
ルー数の求め方の例を２種類のブロック形状について示
す図である。他だし、同図において、λは、セル高さで
ある。

【０１６５】これらａ、ｂ、ｃ、ｄを上記式（６），
（７）に代入すると、配線領域の高さＨと配線領域の幅
Ｗとは、それぞれ下記式（６Ａ），（７Ａ）Ｈ＝｛Ｋ１×Ｎｌ×Ｒ＋（Ｋ２×Ｎｇ＋ＯTBh ）｝×Ｓｒ（６Ａ）Ｗ＝Ｗtotal ／Ｒ＋ｍａｘ［Ｋ３×Ｎｇ＋ＯTBv −Ｋ４×（Ｆin／Ｒ），０］ ×Ｗfc （７Ａ）で表されることになる。

【０１６６】続いて、ステップＳＴ１３で、セル行数の
初期値の決定処理を行なう。この処理は、上記ステップ
ＳＴ１２で作成した配線領域高さＨと配線領域幅Ｗの見
積式を用いて、上記ステップＳＴ１１で入力したアスペ
クト比を有するブロック形状を実現するためのセル行数
を決定する。

【０１６７】まず、本実施形態では、後のステップＳＴ
１４におけるセル高さの上限値の決定処理によって配線
はほぼ完全にセル上で行なえるので、上記配線領域高さ
Ｈ（必要配線領域の高さ）および配線領域幅Ｗ（必要配
線領域の幅）が、ブロックの高さおよびブロックの幅と
等しいとみなすことができる。

【０１６８】ここで、本実施形態の特徴であるが、ステ
ップＳＴ１で入力されたセルライブラリデータは、ある
機能をもつセルに対して相異なる数種類の高さをもつ複
数のセルが登録されており、かつ使用するセルの高さに
よりそれぞれ異なる総セル幅の値を持つ。上記式（７
Ａ）中の総セル幅Ｗtotal の値が決まらないと、配線領
域幅Ｗが決まらないので、まずＷtotal の値を決めるこ
とが必要である。

【０１６９】そこで、総セル幅Ｗtotal の初期値を設定
する。初期値は、例えば異なる総セル幅の平均値を用い
て求めることができる。また、標準のセル高さを予め決
めておき、この時の総セル幅を、総セル幅Ｗtotal の初
期値とすることもできる。

【０１７０】いま、セルライブラリには３種類のセル高
さＨ１、Ｈ２、Ｈ３で設計されたセルが登録されてお
り、それぞれの高さを用いた場合の総セル幅が、それぞ
れ、８５０、１０５０、１１００であったとする。この
場合、総セル幅として、それらの平均値である１０００
を初期値とする。

【０１７１】この時、ブロック高さも、ブロック幅もセ
ル行数Ｒの関数となる。図１６は、配線領域幅Ｗと配線
領域高さＨとをセル行数Ｒの関数として表したグラフで
ある。このグラフを用いて、ブロックの形状が上記式
（５）で示されるアスペクト比Ａの範囲に収まるよう
に、セル行数Ｒを決める。

【０１７２】例えばアスペクト比Ａの範囲を０．９＜Ａ
＜１．１とすると、図１６に示す配線領域高さＨと配線
領域幅Ｗとは、下記式（６Ｂ），（７Ｂ）Ｈ＝２０Ｒ＋５０（６Ｂ）Ｗ＝１０００／Ｒ＋ｍａｘ［１５−６８／Ｒ，０］（７Ｂ）により表されるセル行数Ｒの関数となる。そして、この
配線領域高さＨと配線領域幅Ｗととの比であるアスペク
ト比Ａが上記範囲０．９〜１．１の間にあるためのセル
行数Ｒの区間を９００Ａに示す。この例では、セル行数
を６に設定するとよいことが分かる。

【０１７３】続いて、ステップＳＴ１４で、セル高さの
上限値の決定処理を行なう。この処理は、配線のみの領
域である純配線領域の面積を低減するためにセル高さの
上限値を決める処理である。本実施形態において、以下
では、各セルの高さはすべて均一であるとし、かつその
値はセル高さの上限値であるとして設計を行なうものと
する。

【０１７４】一般に、セル高さがＨcellで、セル行数が
Ｒのとき、ブロック全体におけるセル上配線領域の高さ
ＯTCは、下記式（８）ＯTC＝Ｈcell×Ｒ（８）で表されるので、配線のみの領域である純配線領域を必
要としない為には、配線領域高さＨと、セル上配線領域
高さＯTCとがほぼ等しければよい。

【０１７５】つまり、式（６Ａ）と式（８）とから求ま
るセル高さＨcellが以下の式（９）により求まる理想の
値Ｈideal に近ければよい。

【０１７６】Ｈideal ＝｛Ｋ１×Ｎｌ＋（Ｋ２×Ｎｇ＋ＯTBh ／Ｒ）｝×Ｓｒ（９）ただし、式（６Ａ）が式（６Ｂ）となる条件下では、式
（９）は、Ｈideal ＝５０／Ｒ＋２０（９Ａ）となる。

【０１７７】すなわち、セル高さの理想値Ｈideal はセ
ル行数Ｒの関数となり、この関数関係をグラフで表すと
図１７に示すようになる。一方、上記ステップＳＴ１３
において、セル行数Ｒが確定しているので、理想値Ｈid
eal が決定される。

【０１７８】次に、この理想値Ｈideal に最も近いセル
ライブラリ中のセル高さを選ぶ。その際、セル高さの上
限値の決定方法は、以下の（１）、（２）（１）Ｈideal との隔たりが最小のもの（２）隔たりが同一のものが複数ある場合は、Ｈideal
より大きなものの順に行なうことが好ましい。

【０１７９】選ばれたセル高さが上記理想値Ｈideal に
近い程、セル上配線領域高さＯTCと必要配線領域の高さ
（配線領域高さＨ）の間の隔たりが少なくなり、純配線
領域を殆ど必要としない結果が期待できる。その場合、
セル高さの上限値を理想値Ｈideal より大きくするよう
に設定すると、純配線領域の削除が可能となり、セル高
さの上限値を理想値Ｈideal より小さくするように設定
すると、純配線領域を削除できない可能性がある。しか
し、純配線領域の削除だけを目的にし、常にセル高さの
上限値を理想値Ｈideal よりも大きくするように設定す
ると、セル高さを無駄に大きくする場合が起こり得る。
この場合、セル上配線領域内に配線に使用されないデッ
ドスペースを生じ、逆に、ブロック面積増加を招くの
で、まず上記方法（１）により、セル高さの上限値とし
て理想値Ｈideal との隔たりが最小のものを選ぶのが好
ましい。

【０１８０】以下、本実施形態におけるこの選択手順に
ついて、図１７を参照しながら説明する。セルライブラ
リ中にあるセル高さの種類は３種類であり、それぞれ高
さがＨ１、Ｈ２、Ｈ３であるとする。

【０１８１】そして、Ｈ１＜Ｈ２＜Ｈideal ＜Ｈ３の関
係があり、Ｈideal からの隔たりはＨ２が最も小さいと
すると、Ｈ２をセル高さの上限値とする。

【０１８２】もし、Ｈideal −Ｈ２間の隔たりと、Ｈid
eal −Ｈ３間の隔たりとが全く同じ場合には、より値が
大きいＨ３をセル高さの上限値とする。

【０１８３】続いて、ステップＳＴ１５で、ブロックの
形状の確認処理を行なう。この処理は、上記ステップＳ
Ｔ１４によりセル高さの上限値が決定されると総セル幅
Ｗtotal の値が確定するので、この値を用いて再度ブロ
ック形状を予想し、ステップＳＴ１１で与えられるアス
ペクト比Ａの許容範囲に収まっているか否かを判断する
処理である。

【０１８４】上記ステップＳＴ１３でも用いたとおり、
ブロック高さとブロック幅とはそれぞれ式（６Ａ）、式
（７Ａ）で表される。そして、セル高さをＨ２に確定し
た時の総セル幅Ｗtotal の値は前述のように１０５０で
あるので、下記式（７Ｃ）Ｗ＝１０５０／Ｒ＋ｍａｘ［｛１５−６８／Ｒ｝，０］（７Ｃ）が得られる。

【０１８５】この関係をグラフ表示したものが、図１６
の点線で示される曲線である。この時の、配線領域高さ
Ｈと配線領域幅Ｗのグラフに基づいて、アスペクト比Ａ
の許容範囲内におさまるセル行数Ｒの区間９００Ｂを図
１６に示す。この区間にステップＳＴ１３で決定された
セル行数６が入っているので、ブロックの形状がアスペ
クト比Ａの許容範囲を満足するものであることが確認で
きる。

【０１８６】もし、この時、上記セル行数の区間９００
にステップＳＴ１３で決定されたセル行数が入らない時
は、ステップＳＴ１６で、セル行数の変更処理を行な
う。また、このセル行数の区間９００よりもセル行数が
大きい時は、セル行数を１つずつ減少させて上記ステッ
プＳＴ１４以下の処理を繰り返す。逆に、このセル行数
の区間９００よりもセル行数Ｒが小さい場合は、セル行
数を１つ増加させて、上記ステップＳＴ１４以下の処理
を繰り返す。

【０１８７】本実施形態では、セルの配置を行わなくて
も、ブロックの形状から求められるアスペクト比Ａから
配線を予測し、必要な配線領域の高さの見積もりを行
い、この結果に基づいてセル高さの上限値を決定するこ
とができる。したがって、上記第１の実施形態と同様の
効果を得ることができ、かつ所望のアスペクト比を有す
るつまり理想に近い形状を有する占有面積の小さいブロ
ックの設計を行うことができる。

【０１８８】上記第１の実施形態において、図５のセル
モデルを用いて説明したが、図８に示すセルモデルを用
いてもよい。

【０１８９】上記第４の実施形態において、セルライブ
ラリデータ中には、ある機能をもつセルに対して数種類
の高さをもつ複数のセルが登録されているとしたが、ス
テップＳＴ１４におけるセル高さの上限値の決定処理の
際に、セル高さの理想値Ｈideal に近いセル高さを持つ
セルを合成して、セルライブラリに追加登録してもよ
い。

【０１９０】

【発明の効果】請求項１，２，３，４，５，６，７又は
８によれば、半導体基板上にセルとセル上の多層の配線
層とからなる半導体集積回路をセルベース方式で設計す
る方法として、配線のために必要な領域である必要配線
領域の高さを見積もり、この必要配線領域の高さを確保
するのに必要な純配線領域の面積を低減するためのセル
高さの上限値を求め、このセル高さの上限値という制約
の下にセルを選択して配置するようにしたので、配線の
みの領域である純配線領域を低減することができ、かつ
セル上を配線が効率良く利用でき、よって、ブロックつ
まり半導体集積回路の占有面積の低減を図ることができ
る。

【０１９１】請求項９又は１０によれば、半導体基板上
にセルとセル上の多層の配線層とからなる半導体集積回
路をセルベース方式で設計する方法として、必要配線領
域の高さと幅とをセル行数の関数として表現する見積式
を求め、ブロックのアスペクト比が許容範囲内にあるよ
うにセル行数の初期値を設定してから、必要配線領域の
高さを確保するのに必要な純配線領域の面積を低減する
ためのセル高さの上限値を求め、このセル高さの上限値
という制約の下にセルを選択したときにブロックの形状
がアスペクトの許容範囲に適合するまで、セル行数の変
更を行うようにしたので、配線のみの領域である純配線
領域を低減することができ、かつセル上を配線が効率良
く利用でき、よって、所望のアスペクト比と小さな占有
面積とを有するブロックの設計を行うことができる。

【０１９２】請求項１１，１２，１３，１４，１５，１
６，１７又は１９によれば、半導体基板上にセルとセル
上の多層の配線層とからなる半導体集積回路をセルベー
ス方式で設計するための設計装置として、配線のために
必要な領域である必要配線領域の高さを見積もり、この
必要配線領域の高さを確保するのに必要な純配線領域の
面積を低減するためのセル高さの上限値を求め、このセ
ル高さの上限値という制約の下にセルを選択して配置す
る構成としたので、それぞれ上述の請求項１，２，３，
４，５，６，７又は８の効果と同様の効果を発揮するこ
とができる。

【０１９３】請求項１９又は２０によれば、半導体基板
上にセルとセル上の多層の配線層とからなる半導体集積
回路をセルベース方式で設計するための設計装置とし
て、必要配線領域の高さと幅とをセル行数の関数として
表現する見積式を求め、ブロックのアスペクト比が許容
範囲内にあるようにセル行数の初期値を設定してから、
必要配線領域の高さを確保するのに必要な純配線領域の
面積を低減するためのセル高さの上限値を求め、このセ
ル高さの上限値という制約の下にセルを選択したときに
ブロックの形状がアスペクトの許容範囲に適合するま
で、セル行数の変更を行う構成としたので、それぞれ上
述の請求項９又は１０の効果と同様の効果を発揮するこ
とができる。

【図面の簡単な説明】

【図１】第１〜第３の実施形態における基本的な処理の
手順を示すフロー図である。

【図２】セル上の配線容量が４，６である２種類のセル
の構造をそれぞれ概略的に示す平面図である。

【図３】第１の実施形態における配線領域高さの見積り
処理のサブフローを示すフロー図である。

【図４】第１の実施形態における詳細配線処理を実施し
た後の水平方向の配線経路を示す平面図である。

【図５】第１の実施形態において用いるセルモデルを示
す平面図である。

【図６】セル高さの増加によりセル面積が減少する例と
セル高さ増加によりセル面積が増加する例とを示す平面
図である。

【図７】第１の実施形態における配線処理の結果得られ
るブロックを模式的に示す平面図である。

【図８】第２の実施形態において用いるセルモデルを示
す平面図である。

【図９】第２の実施形態におけるセル変更処理のサブフ
ローを示すフロー図である。

【図１０】第２の実施形態におけるセル変更処理の具体
例を示す平面図である。

【図１１】第２の実施形態における配線処理の結果得ら
れるブロックを模式的に示す平面図である。

【図１２】第３の実施形態における配線密度見積もり処
理のサブフローを示すフロー図である。

【図１３】第３の実施形態における概略配線処理を実施
した際のブロックを模式的に示す平面図及び配線密度を
グラフに表示した図である。

【図１４】第４の実施形態における基本的な処理の手順
を示すフロー図である。

【図１５】グローバルネットの総垂直配線長とフィード
スルー数との概念を示すための２種類のブロックの平面
図である。

【図１６】第４の実施形態におけるブロック高さとブロ
ック幅をセル行の関数としてグラフに表示した図であ
る。

【図１７】第４の実施形態におけるセル高さの理想値を
セル行数の関数としてグラフに表示した図である。

【図１８】従来の半導体集積回路の設計方法の基本的な
処理の流れを示すフローチャートである。

【図１９】従来のスタンダード・セル方式による概略配
線処理を表すためのブロックの平面図である。

【図２０】従来の３層プロセスを用いセル上を配線領域
として利用する場合のブロックの構造を摸式的に示す平
面図である。

【図２１】従来の端子位置を可変とする詳細配線手法を
説明するためのブロックの平面図である。

【図２２】第１の実施形態に係る半導体集積回路の設計
装置の構成を概略的に示すブロック図である。

【符号の説明】

１００セル１０１セル端子１０２セル端子領域１６０セル行２００水平配線２１０トラック２２０フィードスルー２３５セル上配線領域２３６セル間スペース２４０純配線領域６００電源６１０グラウンド

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された複数のセルと
該複数のセル上の多層の配線層とからなる半導体集積回
路を前提とし、上記複数のセルでブロックを構成してセ
ル単位で配置配線を行うようにした半導体集積回路の設
計方法であって、上記各セル間を接続するために必要な端子，配線に関す
る情報である接続情報と、上記各セルの機能，形状に関
する情報であるセル情報とを入力する第１のステップ
と、上記ブロック内で上記各セルが互いに並列な複数のセル
行を形成するように上記各セルを配置する第２のステッ
プと、上記セル行に平行な方向を水平方向とし上記すべてのセ
ル行に直交する方向を垂直方向としたときに、上記接続
情報に基づき上記各セル間の水平方向の配線を予測して
その配線のために必要な領域である必要配線領域の高さ
を見積もる第３のステップと、上記必要配線領域の面積と上記セル上の配線層を利用し
て配線が可能な領域であるセル上配線領域の面積とを比
較して、上記必要配線領域の高さを確保するために必要
な上記各セル行間の配線のみの領域である純配線領域の
面積を少なくとも低減するためのセル高さの上限値を求
める第４のステップと、上記第２のステップで配置されたセルの少なくとも一部
を当該セルと機能が同じでかつセル高さが上記上限値以
下であるセルに変更する第５のステップと、上記接続情報に従って上記各セル間の配線を行なう第６
のステップとを備えていることを特徴とする半導体集積
回路の設計方法。
【請求項２】請求項１記載の半導体集積回路の設計方
法において、上記第１のステップでは、各ブロック間を接続するため
に必要な配線に関する情報を上記接続情報に含めて入力
し、上記第３のステップでは、当該ブロック以外の他のブロ
ック同士を接続する配線が当該ブロック内を通過するた
めに必要な領域をも上記必要配線領域に含め、上記第６のステップでは、各ブロック間の配線をも行う
ことを特徴とする半導体集積回路の設計方法。
【請求項３】請求項１又は２記載の半導体集積回路の
設計方法において、上記第１のステップでは、互いに同じ機能と異なる形状
とを有する複数のセルを入力することを特徴とする半導
体集積回路の設計方法。
【請求項４】請求項１又は２記載の半導体集積回路の
設計方法において、上記第５のステップでは、上記ブロックの面積を低減す
るために最適の形状を有するセルを合成し、この合成さ
れたセルを用いてセルの変更を行うことを特徴とする半
導体集積回路の設計方法。
【請求項５】請求項１，２，３又は４記載の半導体集
積回路の設計方法において、上記第３のステップでは、詳細配線を行って上記ブロッ
ク内に複数の水平方向のトラックを形成し、該各トラッ
クの上に水平方向の配線を配置した後、上記水平方向の
トラックの総数に基づいて上記必要配線領域の高さを推
定することを特徴とする半導体集積回路の設計方法。
【請求項６】請求項１，２，３又は４記載の半導体集
積回路の設計方法において、上記第３のステップでは、概略の配線を形成してから上
記垂直方向に上記各セル行を縦断する複数のカラムを設
け、該各カラムを横切る配線の総数である配線密度を見
積もった後、全カラムの配線密度のうちの最大値に基づ
いて上記必要配線領域の高さを推定することを特徴とす
る半導体集積回路の設計方法。
【請求項７】請求項１，２，３又は４記載の半導体集
積回路の設計方法において、上記第４のステップでは、上記必要配線領域の高さをセ
ル行数で割った値からセル高さの上限値を求め、上記第５のステップでは、上記第２のステップで配置さ
れたセルのすべてを上記上限値を越えない均一のセル高
さを有するセルに変更することを特徴とする半導体集積
回路の設計方法。
【請求項８】請求項１，２，３又は４記載の半導体集
積回路の設計方法において、上記第４のステップでは、上記必要配線領域の高さをセ
ル行数で割った値からセル高さの上限値を求め、上記第５のステップでは、上記配置されたセルを上記上
限値を越えないセル高さを有するセルの中から幅が最小
のセルに変更することを特徴とする半導体集積回路の設
計方法。
【請求項９】半導体基板上に形成された複数のセルと
該複数のセル上の多層の配線層とからなる半導体集積回
路を前提とし、上記複数のセルでブロックを構成してセ
ル単位で配置配線を行うようにした半導体集積回路の設
計方法であって、上記各セル間を接続するために必要な端子，配線に関す
る情報である接続情報と、上記各セルの機能，形状に関
する情報であるセル情報と、上記ブロックを水平方向の
寸法である幅と垂直方向の寸法である高さとで特定され
る矩形状としその幅をその高さで徐した値であるアスペ
クト比の許容範囲に関する情報とを入力する第１のステ
ップと、上記ブロック内に各セルを上記ブロックの水平方向に並
ぶ複数のセル行を形成するように配置すると仮定して、
上記各セル間を接続する配線のために必要な領域である
必要配線領域の高さと幅とを上記セル行数の関数として
表現する見積式を求める第２のステップと、上記見積式を用いて、上記ブロックの形状が上記アスペ
クト比の許容範囲に適合するように、上記セル行数の初
期値を設定する第３のステップと、上記見積式に上記セル行数を代入して求まる上記必要配
線領域の面積と、上記セル行数によって定まる上記セル
上の配線層を利用して配線が可能な領域であるセル上配
線領域の面積とを比較して、上記必要配線領域の高さを
確保するために必要な上記各セル行間の配線のみの領域
である純配線領域の面積を少なくとも低減するためのセ
ル高さの上限値を求める第４のステップと、上記セル高さの上限値を越えない範囲でセルの形状を決
め、当該セルを使用した結果得られる上記ブロックのア
スペク比が上記許容範囲内にあるか否かを判定する第５
のステップと、上記ブロックのアスペク比が上記許容範囲内にないとき
には、上記ブロックの形状が上記アスペクト比の許容範
囲に適合する範囲内で上記セル行数を変更する第６のス
テップとを備え、上記第５のステップにおける判定でブロックのアスペク
比が上記許容範囲内に入るまで上記第４〜第６のステッ
プを繰り返すことを特徴とする半導体集積回路の設計方
法。
【請求項１０】請求項９記載の半導体集積回路の設計
方法において、上記第５のステップでは、上記必要配線領域の高さと上
記セル上配線領域の高さとが等しくなるセル高さを理想
セル高さとし、上記セル情報中に上記セル高さに関する
制約を満足するセルが複数種類ある場合には、上記理想
セル高さとの差が最小のセル高さを有するセルを選択し
て判定を行うことを特徴とする半導体集積回路の設計方
法。
【請求項１１】半導体基板上に形成された複数のセル
と該複数のセル上の多層の配線層とからなる半導体集積
回路を前提とし、上記複数のセルでブロックを構成して
セル単位で配置配線を行うための半導体集積回路の設計
装置であって、上記各セル間を接続するために必要な端子，配線に関す
る情報である接続情報と、上記各セルの機能，形状に関
する情報であるセル情報とを記憶する記憶手段と、上記記憶手段の出力を受け、上記ブロック内で上記各セ
ルが互いに並列な複数のセル行を形成するように上記各
セルを配置する配置手段と、上記記憶手段及び上記配置手段の出力を受け、上記セル
行に平行な方向を水平方向とし上記すべてのセル行に直
交する方向を垂直方向としたときに、上記接続情報に基
づき上記各セル間の水平方向の配線を予測してその配線
のために必要名領域である必要配線領域の高さを見積も
る見積り手段と、上記見積り手段の出力を受け、上記必要配線領域の面積
と上記セル上の配線層を利用して配線が可能な領域であ
るセル上配線領域の面積とを比較して、上記必要配線領
域の高さを確保するために必要な上記各セル行間の配線
のみの領域である純配線領域の面積を少なくとも低減す
るためのセル高さの上限値を求める上限値決定手段と、上記記憶手段，上記上限値決定手段及び上記配置手段の
出力を受け、配置されたセルの少なくとも一部を当該セ
ルと機能が同じでかつセル高さが上記上限値以下である
セルに変更するセル変更手段と、上記記憶手段の出力を受け、上記接続情報に従って上記
各セル間の配線を行なう配線手段とを備えていることを
特徴とする半導体集積回路の設計装置。
【請求項１２】請求項１１記載の半導体集積回路の設
計装置において、上記記憶手段は、各ブロック間を接続するために必要な
配線に関する情報を上記接続情報に含めて記憶してお
り、上記見積り手段は、当該ブロック以外の他のブロック同
士を接続する配線が当該ブロック内を通過するために必
要な領域をも上記必要配線領域に含め、上記配線手段は、各ブロック間の配線をも行うことを特
徴とする半導体集積回路の設計装置。
【請求項１３】請求項１１又は１２記載の半導体集積
回路の設計装置において、上記記憶手段は、互いに同じ機能と異なる形状とを有す
る複数のセルを記憶していることを特徴とする半導体集
積回路の設計装置。
【請求項１４】請求項１１又は１２記載の半導体集積
回路の設計装置において、上記セル変更手段は、上記ブロックの面積を低減するた
めに最適の形状を有するセルを合成し、この合成された
セルを用いてセルの変更を行うことを特徴とする半導体
集積回路の設計装置。
【請求項１５】請求項１１，１２，１３又は１４記載
の半導体集積回路の設計装置において、上記見積り手段は、詳細配線を行って上記ブロック内に
複数の水平方向のトラックを形成し、該各トラックの上
に水平方向の配線を配置した後、上記水平方向のトラッ
クの総数に基づいて上記必要配線領域の高さを推定する
ことを特徴とする半導体集積回路の設計装置。
【請求項１６】請求項１１，１２，１３又は１４記載
の半導体集積回路の設計装置において、上記見積り手段は、概略の配線を形成してから上記垂直
方向に上記各セル行を縦断する複数のカラムを設け、該
各カラムを横切る配線の総数である配線密度を見積もっ
た後、全カラムの配線密度のうちの最大値に基づいて上
記必要配線領域の高さを推定することを特徴とする半導
体集積回路の設計装置。
【請求項１７】請求項１１，１２，１３又は１４記載
の半導体集積回路の設計装置において、上記上限値決定手段は、上記必要配線領域の高さをセル
行数で割った値からセル高さの上限値を求め、上記セル変更手段は、上記配置手段により配置されたセ
ルのすべてを上記上限値を越えない均一のセル高さを有
するセルに変更することを特徴とする半導体集積回路の
設計装置。
【請求項１８】請求項１１，１２，１３又は１４記載
の半導体集積回路の設計装置において、上記上限値決定手段は、上記必要配線領域の高さをセル
行数で割った値からセル高さの上限値を求め、上記セル変更手段は、上記配置されたセルを上記上限値
を越えないセル高さを有するセルの中から幅が最小のセ
ルに変更することを特徴とする半導体集積回路の設計装
置。
【請求項１９】半導体基板上に形成された複数のセル
と該複数のセル上の多層の配線層とからなる半導体集積
回路を前提とし、上記複数のセルでブロックを構成して
セル単位で配置配線を行うようにした半導体集積回路の
設計装置であって、上記各セル間を接続するために必要な端子，配線に関す
る情報である接続情報と、上記各セルの機能，形状に関
する情報であるセル情報と、上記ブロックを水平方向の
寸法である幅と垂直方向の寸法である高さとで特定され
る矩形状としその幅をその高さで徐した値であるアスペ
クト比の許容範囲に関する情報とを記憶する記憶手段
と、上記記憶手段の記憶内容に基づいて、上記ブロック内に
各セルを上記ブロックの水平方向に並ぶ複数のセル行を
形成するように配置すると仮定して、上記各セル間を接
続する配線のために必要な領域である必要配線領域の高
さと幅とを上記セル行数の関数として表現する見積式を
求める見積式演算手段と、上記見積式演算手段の出力を受け、上記見積式を用い
て、上記ブロックの形状が上記アスペクト比の許容範囲
に適合するように上記セル行数の初期値を設定する初期
値設定手段と、上記見積式演算手段及び上記初期値設定手段の出力を受
け、上記見積式に上記セル行数を代入して求まる上記必
要配線領域の面積と、上記セル行数によって定まる上記
セル上の配線層を利用して配線が可能な領域であるセル
上配線領域の面積とを比較して、上記必要配線領域の高
さを確保するために必要な上記各セル行間の配線のみの
領域である純配線領域の面積を少なくとも低減するため
のセル高さの上限値を求める上限値決定手段と、上記上限値決定手段の出力を受け、上記セル高さの上限
値を越えない範囲でセルの形状を決め、当該セルを使用
した結果得られる上記ブロックのアスペク比が上記許容
範囲内にあるか否かを判定する判定手段と、上記判別手段の出力を受け、上記ブロックのアスペク比
が上記許容範囲内にないときには、上記ブロックの形状
が上記アスペクト比の許容範囲に適合する範囲内で上記
セル行数を変更するセル行数変更手段とを備え、上記セル行数変更手段は、上記判定手段の判定でブロッ
クのアスペク比が上記許容範囲内に入るまで上記セル行
数の変更を行い、上記上限値決定手段は、上記セル行数
変更手段でセル行数が変更された時にはセル高さの上限
値を決定し直すことを特徴とする半導体集積回路の設計
装置。
【請求項２０】請求項１９記載の半導体集積回路の設
計装置において、上記判定手段は、上記必要配線領域の高さと上記セル上
配線領域の高さとが等しくなるセル高さを理想セル高さ
とし、上記セル情報中に上記セル高さに関する制約を満
足するセルが複数種類ある場合には、上記理想セル高さ
との差が最小のセル高さを有するセルを選択して判定を
行うことを特徴とする半導体集積回路の設計装置。