JP2009276460A - 表示装置 - Google Patents
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Abstract
【課題】サンプリングマージン増大により、大画面化や高精細化の困難性緩和や画質低下防止を図る。
【解決手段】各画素に制御線の電位変化に応じて映像信号Ssigのデータ電位をサンプリングするサンプリングトランジスタMsと、発光素子(有機発光ダイオードOLED)とを有する。映像信号線と制御線の一方の線が、サンプリングトランジスタMsのゲートと同じ材質の高融点金属配線を含む層(11Bまたは11C)と、上層配線層14Bとからなり、他方の線が、高融点金属配線を含む層(11Bまたは11C)と交差する上層配線層14Bと同じ階層と材質の単一層配線である。高融点金属配線を含む層(11Bまたは11C)の端部と上層配線層14Bの端部を接続する配線接続部ごとにコンタクトホールが複数(例えば、12Aと12B等のペア)で設けられている。
【選択図】図12
【解決手段】各画素に制御線の電位変化に応じて映像信号Ssigのデータ電位をサンプリングするサンプリングトランジスタMsと、発光素子(有機発光ダイオードOLED)とを有する。映像信号線と制御線の一方の線が、サンプリングトランジスタMsのゲートと同じ材質の高融点金属配線を含む層(11Bまたは11C)と、上層配線層14Bとからなり、他方の線が、高融点金属配線を含む層(11Bまたは11C)と交差する上層配線層14Bと同じ階層と材質の単一層配線である。高融点金属配線を含む層(11Bまたは11C)の端部と上層配線層14Bの端部を接続する配線接続部ごとにコンタクトホールが複数(例えば、12Aと12B等のペア)で設けられている。
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Description
本発明は、複数の画素が行列状に配置されている画素アレイを有し、当該画素アレイ内で複数の画素に共通な配線が、2方向に配線されることによって画素内で交差する表示装置に関する。特定的に本発明は、当該2方向の配線を極力少ない配線層で、極力配線抵抗を近づける配線形成技術に関する。
印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。たとえば、印加される電圧によって輝度が変化する電気光学素子としては液晶表示素子が代表例であり、液晶表示素子を用いた表示装置は“液晶表示装置”と称される。
一方、流れる電流によって輝度が変化する電気光学素子としては、有機エレクトロルミネッセンス(Organic Electro Luminescence)素子が代表例である。有機エレクトロルミネッセンス素子は、一般に、OLED(Organic Light Emitting Diode)と称される。液晶表示素子が光源からの光を変調する光変調(即ち、非自発光)素子であるのに対し、OLEDは自ら発光する自発光素子である点で相違する。OLEDを用いた表示装置を、ここでは“有機EL表示装置”と称する。
一方、流れる電流によって輝度が変化する電気光学素子としては、有機エレクトロルミネッセンス(Organic Electro Luminescence)素子が代表例である。有機エレクトロルミネッセンス素子は、一般に、OLED(Organic Light Emitting Diode)と称される。液晶表示素子が光源からの光を変調する光変調(即ち、非自発光)素子であるのに対し、OLEDは自ら発光する自発光素子である点で相違する。OLEDを用いた表示装置を、ここでは“有機EL表示装置”と称する。
これらの液晶表示装置は、大画面化、高精細化および低コスト化が進んでおり、ディジタル放送の完全移行を前に本格的な普及期に入っており、さらなる低コスト化が求められている。
一方、有機EL表示装置は、液晶表示装置と比べると、バックライトが不要であり、低消費電力で薄型化が可能なこと、動画表示性能に優れるなどの数々の利点を有するため、次世代の表示装置という位置づけにある。有機EL表示装置について、液晶表示装置の本格普及を見据えて、液晶表示装置を一部置き換えるために、より大型化、低コスト化のための開発の速度が加速している。
一方、有機EL表示装置は、液晶表示装置と比べると、バックライトが不要であり、低消費電力で薄型化が可能なこと、動画表示性能に優れるなどの数々の利点を有するため、次世代の表示装置という位置づけにある。有機EL表示装置について、液晶表示装置の本格普及を見据えて、液晶表示装置を一部置き換えるために、より大型化、低コスト化のための開発の速度が加速している。
液晶表示装置や有機EL表示装置に代表される表示装置の開発において、大画面化を進める上で点欠陥や線欠陥の発生を防止し歩留まりを高めるために、出来るだけシンプルな製造プロセスとすることが肝要である。とくに有機材料であるレジストを用いてパターンニングするリソグラフィ工程が少ないほど、欠陥の発生確率が急激に低下するという経験則から、とくに配線工程の簡略化が進められている(例えば、有機EL表示装置に関する特許文献1および2に記載した、アルミニウム層が1層の配線構造を参照のこと)。
上記特許文献1および2に開示された技術は、何れも、薄膜トランジスタ(TFT)のゲート電極と同じ階層と材質のクロム層と、それより上層のアルミニウムからなる上層配線層とを用いて画素内の配線構造をシンプルにしている。
特開2004−4192号公報
特開2004−317916号公報
特許文献1に記載の配線構造では、画素内に行方向(表示画面の水平(横)方向に対応)に配線された、サンプリングトランジスタや保持キャパシタの制御線と、列方向(表示画面の垂直(縦)方向に対応)に配線された映像信号線や電源電圧の供給線との双方で、配線途中にコンタクトを設けないようにしている。
このため、コンタクト抵抗による電位低下は回避されている。
このため、コンタクト抵抗による電位低下は回避されている。
しかしながら、特許文献1に記載された配線構造では、行方向の制御線を全て、ゲートメタルであるクロム層で形成しているため、大画面化すると行方向の制御線の信号遅延が大きくなり、この制御線を制御する垂直駆動回路の近くの画素と、当該画素と同じ画素行において遠く離れた画素とでは、特にサンプリングタイミングのずれが生じやすい。サンプリングタイミングのずれが大きい場合、映像信号変化に対するマージンを大きくとるなど対策を施さないと、誤ったレベルで映像信号をサンプリングするため表示品質が低下する。一方、上記マージンの増大は高速な表示を阻害するため、何れにしても大画面化、高精細化が困難であるという不利益がある。
特許文献2に記載された配線構造は、行方向の制御線を全てゲートメタルであるクロム層で形成しているため、上記特許文献1と同様な不利益を有している。
また、特許文献2においては、列方向の信号線と電源供給線が、隣接する画素間で隣り合い、しかも、同じ階層のアルミニウム層から形成されているため、異物の混入による隣接配線間ショートの確率を減らす目的で、互いに隣接する一方の列方向配線の一部を、ゲートメタルであるクロム層によって、下方ブリッジ構造としている。ただし、行方向の配線が同じクロム層により形成されているため、行方向と列方向の配線交差部分では、この下方ブリッジ構造をとることができず、隣接配線間ショートの防止効果は限定的である。
また、特許文献2においては、列方向の信号線と電源供給線が、隣接する画素間で隣り合い、しかも、同じ階層のアルミニウム層から形成されているため、異物の混入による隣接配線間ショートの確率を減らす目的で、互いに隣接する一方の列方向配線の一部を、ゲートメタルであるクロム層によって、下方ブリッジ構造としている。ただし、行方向の配線が同じクロム層により形成されているため、行方向と列方向の配線交差部分では、この下方ブリッジ構造をとることができず、隣接配線間ショートの防止効果は限定的である。
しかも、この特許文献2に記載された配線構造では、行方向の配線における信号遅延に加え、列方向の配線が、アルミニウム層とクロム層を交互に配置して、両者を単一のコンタクトホールでつなぐ構造であるため、列方向の配線についても配線抵抗の増加と、コンタクト接続抵抗の付加によって、信号遅延が増大する。行方向の制御信号の遅延がある程度大きい状況で、列方向の映像信号に対しても遅延が大きくなると、サンプリングタイミングの適切な設計が益々困難になり、このことが、大画面化や高精細化をさらに困難なものとするという不利益が生じる。
このような背景技術の不利益を一挙に解決するには、さらにもう1層のアルミニウム配線層を設ける対策が考えられるが、それでは製造コストが増大するため、そのような配線の多層化は実用上できない現状にある。
なお、具体的な公報は挙げていないが、液晶表示装置などの他の表示装置も同様な課題(大画面化や高精細化の困難性)を抱えている。ただし、有機EL表示装置は、他の表示装置より映像信号のサンプリングタイミングの適正化が重要であるため、この困難性は有機EL表示装置において深刻である。
なお、具体的な公報は挙げていないが、液晶表示装置などの他の表示装置も同様な課題(大画面化や高精細化の困難性)を抱えている。ただし、有機EL表示装置は、他の表示装置より映像信号のサンプリングタイミングの適正化が重要であるため、この困難性は有機EL表示装置において深刻である。
本発明の一形態(第1形態)に関わる表示装置は、いわゆる有機EL装置などの発光素子を有する表示装置に関する。つまり、この一形態に関わる表示装置は、複数の画素が行列状に配置されている画素アレイを有し、前記複数の画素のそれぞれに、制御線の電位変化に応じて、前記制御線と互いに絶縁されて交差する映像信号線からデータ電位をサンプリングするサンプリングトランジスタと、サンプリング後の前記データ電位の大きさに応じた輝度で発光する発光素子と、を有している。
また、この表示装置においては、前記映像信号線と前記制御線のうち、その一方の線が、前記サンプリングトランジスタのゲートと同じ材質の高融点金属配線層と、前記高融点金属配線を含む層にコンタクトホールを介して接続する上層配線層とからなり、前記映像信号線と前記制御線のうち、その他方の線が、前記高融点金属配線を含む層の部分で前記一方の線と交差する前記上層配線層と同じ階層と材質の単一層配線であり、前記一方の線は、前記高融点金属配線を含む層の端部と前記上層配線層の端部を接続する配線接続部ごとに前記コンタクトホールが複数設けられている。
また、この表示装置においては、前記映像信号線と前記制御線のうち、その一方の線が、前記サンプリングトランジスタのゲートと同じ材質の高融点金属配線層と、前記高融点金属配線を含む層にコンタクトホールを介して接続する上層配線層とからなり、前記映像信号線と前記制御線のうち、その他方の線が、前記高融点金属配線を含む層の部分で前記一方の線と交差する前記上層配線層と同じ階層と材質の単一層配線であり、前記一方の線は、前記高融点金属配線を含む層の端部と前記上層配線層の端部を接続する配線接続部ごとに前記コンタクトホールが複数設けられている。
本発明の他の形態(第2形態)に関わる表示装置は、上記第1形態の特徴に加えて、さらに、前記高融点金属配線を含む層は、前記上層配線層より高い配線抵抗値、より高い融点を持つ金属材料を含む。
本発明の他の形態(第3形態)に関わる表示装置は、上記第1形態の特徴に加えて、さらに、前記コンタクトホールは、当該コンタクトホールの数を前記配線接続部ごとに増やすときに、ある一定の数以上で、前記データ電位を活性レベルとする映像信号パルスの電位変化の波形が変化しなくなる場合、当該一定の数だけ前記配線接続部ごとに設けられている。
本発明の他の形態(第4形態)に関わる表示装置は、上記第1形態の特徴に加えて、さらに、前記発光素子に駆動電流を流すための電源電圧供給線が、前記画素内を前記制御線と平行に配置され、前記電源電圧供給線と、前記映像信号線の交差部が、前記高融点金属配線を含む層と同じ階層と材質の他の高融点金属配線層を用いて形成され、前記他の高融点金属配線を含む層と前記上層配線層との接続部(他の配線接続部)においても、前記配線接続部と同じ数のコンタクトホールが形成されている。
さらに好適に、前記高融点金属配線を含む層と前記他の高融点金属配線を含む層間とがパターン上で接続されている。
さらに好適に、前記高融点金属配線を含む層と前記他の高融点金属配線を含む層間とがパターン上で接続されている(第5形態)。
さらに好適に、前記上層配線層は、前記制御線との間および前記電源電圧供給線との間それぞれで、ショート防止のための所定間隔を確保した上で、最大限の長さに配置され、前記配線接続部と前記他の配線接続部が共有する前記配線接続部と前記他の配線接続部が共有する前記コンタクトホールが、前記上層配線層の前記長さの方向に、当該方向の長さ全域に配置可能な数だけ並んで配置されている(第6形態)。
さらに好適に、前記高融点金属配線を含む層と前記他の高融点金属配線を含む層間とがパターン上で接続されている。
さらに好適に、前記高融点金属配線を含む層と前記他の高融点金属配線を含む層間とがパターン上で接続されている(第5形態)。
さらに好適に、前記上層配線層は、前記制御線との間および前記電源電圧供給線との間それぞれで、ショート防止のための所定間隔を確保した上で、最大限の長さに配置され、前記配線接続部と前記他の配線接続部が共有する前記配線接続部と前記他の配線接続部が共有する前記コンタクトホールが、前記上層配線層の前記長さの方向に、当該方向の長さ全域に配置可能な数だけ並んで配置されている(第6形態)。
本発明の他の形態(第7形態)に関わる表示装置は、上記第1形態の特徴に加えて、さらに、前記配線接続部の前記コンタクトホールの数は、前記制御線を前記サンプリングトランジスタの制御ノードに接続する接続部を含めた、前記画素内の他の接続部に当該接続部ごとに設けられたコンタクトホールの最大数より多い。
本発明の一形態(第8形態)に関わる表示装置は、複数の画素が行列状に配置されている画素アレイを有し、一方向に配線された第1配線と、当該第1配線と直交する方向に配線された第2配線とが、前記複数の画素のそれぞれに少なくとも1本ずつ配置され、前記第1配線と第2配線の一方が、高融点金属配線層と、当該高融点金属配線層上の絶縁層に設けられたコンタクトホールと、当該コンタクトホールを介して前記高融点金属層に接続された、前記絶縁層上の上層配線層と、から形成され、前記第1配線と前記第2配線の他方が、前記上層配線層と同じ階層と材質の単一層配線であり、前記高融点金属配線を含む層の端部と前記上層配線層の端部を接続する配線接続部ごとに前記コンタクトホールが複数設けられている。
さらに好適に、前記高融点金属配線を含む層は、前記上層配線層より高い配線抵抗値、より高い融点を持つ金属材料を含む(第9形態)。
さらに好適に、前記高融点金属配線を含む層は、前記上層配線層より高い配線抵抗値、より高い融点を持つ金属材料を含む(第9形態)。
以下、上記第1〜第7形態の表示装置を説明する。この説明では、一例として、映像信号線が高融点金属配線を含む層と上層配線層とを複数のコンタクトにより接続した構造(2層配線構造)を有し、制御線(および電源電圧供給線)が上層配線層と同じ階層と材質の単一層配線であり、かつ、映像信号線とは異なる方向に配置されているとする。本発明では、映像信号線と制御線の語句を、以下の説明で入れ替えた場合も含む。
まず、制御線は、例えば、サンプリングトランジスタのゲートと同じ材質の高融点金属配線を含む層より低抵抗な上層配線層と同じ材料から単一配線層として形成され、途中にコンタクトを含まないため、当該制御線を高融点金属から形成した場合より、信号の遅延量が小さい。ここで“(信号)遅延量”というとき、実際に遅延を起こさないまでも、信号波形のレスポンスが悪くなる波形の応答性能を含めた包括的な概念である(以下の作用と、その後の実施形態において同様である)。
一方、映像信号線は、上記2層配線構造であるが、高融点金属を含む層と上層配線層との配線接続部ごとにコンタクトホールが複数設けられているため、コンタクトホールが単一の場合より、映像信号の遅延量が小さい。
一方、映像信号線は、上記2層配線構造であるが、高融点金属を含む層と上層配線層との配線接続部ごとにコンタクトホールが複数設けられているため、コンタクトホールが単一の場合より、映像信号の遅延量が小さい。
通常、サンプリングトランジスタの制御信号の活性化タイミング(サンプリング開始タイミング)を、映像信号のパルスが非活性レベルから変化したデータ電圧レベルの持続時間内に位置させる際に、上記サンプリング開始タイミングは、映像信号パルスの上記レベル変化より所定の時間マージンをとったタイミングに設計される。
しかし、制御線の信号遅延量が大きく、かつ、映像信号線の信号遅延量までも大きいと、2つの配線方向でタイミングの適正化が困難である。
しかし、制御線の信号遅延量が大きく、かつ、映像信号線の信号遅延量までも大きいと、2つの配線方向でタイミングの適正化が困難である。
本発明の第1〜第7形態では、互いに交差する一方配線(制御線の配線方向)を、抵抗値が小さいことによって遅延量が小さい上層配線層からなる単一層配線とし、かつ、他方配線(映像信号線)のコンタクト数を複数とすることで、より遅延量を小さくすることで、上記タイミング設計におけるマージンを、より小さくしても、誤ったレベルのサンプリングがなされない。逆にいうと、マージンが拡大するため、誤ったレベルのサンプリングによる映像品質の低下が発生しない。
よって、その分、大画面化、高精細化に伴う高速表示化(駆動の高周波数化)が容易となる。
よって、その分、大画面化、高精細化に伴う高速表示化(駆動の高周波数化)が容易となる。
前述した第8および第9形態の表示装置は、有機EL表示装置などの自発光型の表示装置、さらには、液晶表示装置などの光変調型の表示装置を含む表示装置に関するものであるが、映像信号の取り込み(サンプリング)は必要であるため、上述したとほぼ同様な作用を奏する。
本発明によれば、有機EL表示装置などの自発光型表示装置、液晶表示装置などの光変調型表示装置、その他のタイプの表示装置において、サンプリングタイミングの設計が容易で、その分、大画面化と高精細化に向けた困難性が緩和され、かつ、低コストの表示装置が実現可能である。
本発明の適用は、液晶表示装置など、他の表示装置でもよいが、以下、本発明の実施形態を、有機ELディスプレイに本発明を適用した場合を例として、図面を参照して説明する。
<全体構成>
図1に、本発明の実施形態に関わる有機ELディスプレイの主要構成を示す。
図解する有機ELディスプレイ1は、複数の画素回路3(i,j)がマトリクス状に配置されている画素アレイ2と、画素アレイ2を駆動する駆動回路とを有する。駆動回路は、垂直駆動回路(Vスキャナ)4と、水平駆動回路(Hスキャナ:H.Scan)5とを含む。
Vスキャナ4は、画素回路3の構成により複数設けられている。ここではVスキャナ4が、水平画素ライン駆動回路(Drive Scan)41と、書き込み信号走査回路(Write Scan)42とを含んで構成されている。
図1に、本発明の実施形態に関わる有機ELディスプレイの主要構成を示す。
図解する有機ELディスプレイ1は、複数の画素回路3(i,j)がマトリクス状に配置されている画素アレイ2と、画素アレイ2を駆動する駆動回路とを有する。駆動回路は、垂直駆動回路(Vスキャナ)4と、水平駆動回路(Hスキャナ:H.Scan)5とを含む。
Vスキャナ4は、画素回路3の構成により複数設けられている。ここではVスキャナ4が、水平画素ライン駆動回路(Drive Scan)41と、書き込み信号走査回路(Write Scan)42とを含んで構成されている。
図1に示す画素回路の符号「3(i,j)」は、当該画素回路が垂直方向(縦方向)のアドレスi(i=1,2)と、水平方向(横方向)のアドレスj(j=1,2,3)を持つことを意味する。これらのアドレスiとjは最大値をそれぞれ「n」と「m」とする1以上の整数をとる。ここでは図の簡略化のためn=2、m=3の場合を示す。
このアドレス表記は、以後の説明や図面において画素回路の素子、信号や信号線ならびに電圧等についても同様に適用する。
このアドレス表記は、以後の説明や図面において画素回路の素子、信号や信号線ならびに電圧等についても同様に適用する。
画素回路3(1,1)、3(2,1)が共通な垂直方向の第1信号線SIG(1)に接続されている。同様に、画素回路3(1,2)、3(2,2)が共通な垂直方向の第2信号線SIG(2)に接続され、画素回路3(1,3)、3(2,3)が共通な垂直方向の第3信号線SIG(2)に接続されている。
第1行の画素回路3(1,1)、3(1,2)および3(1,3)が共通のスキャン信号線によって、水平画素ライン駆動回路41から第1スキャン信号VSCAN1(1)が印加可能となっている。同様に、第2行の画素回路3(2,1)、3(2,2)および3(2,3)が共通のスキャン信号線によって、水平画素ライン駆動回路41から第1スキャン信号VSCAN1(2)が印加可能となっている。
また、第1行の画素回路3(1,1)、3(1,2)および3(1,3)が共通の他のスキャン信号線によって、書き込み信号走査回路42から第2スキャン信号VSCAN2(1)が印加可能となっている。同様に、第2行の画素回路3(2,1)、3(2,2)および3(2,3)が共通の他のスキャン信号線によって、書き込み信号走査回路42から第2スキャン信号VSCAN2(2)が印加可能となっている。
第1行の画素回路3(1,1)、3(1,2)および3(1,3)が共通のスキャン信号線によって、水平画素ライン駆動回路41から第1スキャン信号VSCAN1(1)が印加可能となっている。同様に、第2行の画素回路3(2,1)、3(2,2)および3(2,3)が共通のスキャン信号線によって、水平画素ライン駆動回路41から第1スキャン信号VSCAN1(2)が印加可能となっている。
また、第1行の画素回路3(1,1)、3(1,2)および3(1,3)が共通の他のスキャン信号線によって、書き込み信号走査回路42から第2スキャン信号VSCAN2(1)が印加可能となっている。同様に、第2行の画素回路3(2,1)、3(2,2)および3(2,3)が共通の他のスキャン信号線によって、書き込み信号走査回路42から第2スキャン信号VSCAN2(2)が印加可能となっている。
<画素回路1>
図2に、駆動トランジスタがPMOSトランジスタからなる場合の、画素回路3(i,j)の最も基本的な構成を示す。
図解する画素回路3(i,j)は、発光素子としての有機発光ダイオードOLEDを制御する回路である。画素回路は、有機発光ダイオードOLEDの他に、PMOSタイプのTFTからなる駆動トランジスタMdと、NMOSタイプのTFTからなるサンプリングトランジスタMsと、1つの保持キャパシタCsとを有する。
図2に、駆動トランジスタがPMOSトランジスタからなる場合の、画素回路3(i,j)の最も基本的な構成を示す。
図解する画素回路3(i,j)は、発光素子としての有機発光ダイオードOLEDを制御する回路である。画素回路は、有機発光ダイオードOLEDの他に、PMOSタイプのTFTからなる駆動トランジスタMdと、NMOSタイプのTFTからなるサンプリングトランジスタMsと、1つの保持キャパシタCsとを有する。
有機発光ダイオードOLEDは、特に図示しないが、例えば、透明ガラス等からなる基板の上に、第1電極(アノード電極)、正孔輸送層、発光層、電子輸送層、電子注入層等を順次堆積させて有機膜を構成する積層体を形成し、この積層体の上に第2電極(カソード電極)を形成した構造を有する。アノード電極が正側の第1電源に接続され、カソード電極が負側の第2電源に接続される。なお、第2電源が正側、第1電源が負側の電源でもよい。その場合、アノード電極が第2電源に接続され、カソード電極が第1電源に接続される。
なお、図2では有機発光ダイオードOLEDのアノードが正側の第1電源から電源電圧VDDの供給を受け、有機発光ダイオードOLEDのカソードが基準電圧、例えば接地電圧GNDに接続される場合を示す。
なお、図2では有機発光ダイオードOLEDのアノードが正側の第1電源から電源電圧VDDの供給を受け、有機発光ダイオードOLEDのカソードが基準電圧、例えば接地電圧GNDに接続される場合を示す。
有機発光ダイオードOLEDのアノードとカソードの電極間に所定のバイアス電圧を印加すると、注入された電子と正孔が発光層において再結合する際に自発光する。有機発光ダイオードOLEDは、有機膜を構成する有機材料を適宜選択することで赤(R),緑(G),青(B)の各色での発光が可能であることから、この有機材料を、例えば各行の画素にR,G,Bの発光が可能に配列することで、カラー表示が可能となる。あるいは、白色発光の有機材料を用いて、フィルタの色でR,G,Bの区別を行ってもよい。R,G,Bの他にW(ホワイト)を加えた4色構成でもよい。
駆動トランジスタMdは、発光素子(有機発光ダイオードOLED)に流す電流量を制御して表示階調を規定する電流制御手段として機能する。
駆動トランジスタMdのソースが、電源電圧VDDの供給線に接続され、ドレインが有機発光ダイオードOLEDのアノードに接続されている。
駆動トランジスタMdのソースが、電源電圧VDDの供給線に接続され、ドレインが有機発光ダイオードOLEDのアノードに接続されている。
サンプリングトランジスタMsは、画素階調を決めるデータ電位Vsigの供給線(信号線SIG(j))と駆動トランジスタMdのゲートとの間に接続されている。サンプリングトランジスタMsのソースとドレインの一方が駆動トランジスタMdのゲートに接続され、もう片方が信号線SIG(j)に接続されている。信号線SIG(j)に、Hスキャナ5からデータ電位Vsigが印加される。サンプリングトランジスタMsは、このデータ電位印加期間の適正なタイミングで、当該画素回路で表示すべきレベルのデータをサンプリングする。これは、サンプリングすべき所望のデータ電位Vsigを持つデータパルスの先頭または後部における、レベルが不安定な遷移期間の表示映像に与える影響を排除するためである。
電源電圧VDDの供給線と駆動トランジスタMdのゲートとの間に、保持キャパシタCsが接続されている。保持キャパシタCsの役割については後述の動作で説明する。
なお、図2では、図1の水平画素ライン駆動回路41により制御される構成を省略している。この構成としては、例えば図2の電源電圧VDDの供給線と駆動トランジスタMdとの間に接続される他のトランジスタであってよい。あるいは、電源電圧VDDを所定時間印加だけ印加することを一定周期で繰り返す構成でもよい。これらの構成はドライブスキャンのために設けられるが、ドライブスキャンは種々の方式があるため、図2では省略している。
なお、図2では、図1の水平画素ライン駆動回路41により制御される構成を省略している。この構成としては、例えば図2の電源電圧VDDの供給線と駆動トランジスタMdとの間に接続される他のトランジスタであってよい。あるいは、電源電圧VDDを所定時間印加だけ印加することを一定周期で繰り返す構成でもよい。これらの構成はドライブスキャンのために設けられるが、ドライブスキャンは種々の方式があるため、図2では省略している。
<画素回路2>
図3に、駆動トランジスタがNMOSトランジスタからなる場合の、画素回路3(i,j)の最も基本的な構成を示す。
図解する画素回路3(i,j)は、図2と駆動トランジスタMdのチャネル導電型が異なる他は、同様な構成となっている。駆動トランジスタMdがNMOSトランジスタ構成の場合は、単位サイズあたりの駆動電流が大きくとれることと、画素回路内の全てのトランジスタをNチャネル型で形成できるため、製造プロセスが簡略化できるという利点がある。
図3に、駆動トランジスタがNMOSトランジスタからなる場合の、画素回路3(i,j)の最も基本的な構成を示す。
図解する画素回路3(i,j)は、図2と駆動トランジスタMdのチャネル導電型が異なる他は、同様な構成となっている。駆動トランジスタMdがNMOSトランジスタ構成の場合は、単位サイズあたりの駆動電流が大きくとれることと、画素回路内の全てのトランジスタをNチャネル型で形成できるため、製造プロセスが簡略化できるという利点がある。
なお、画素回路1、画素回路2では、画素回路内の全てのトランジスタはTFTで形成されている。TFTのチャネルが形成される薄膜半導体層は、多結晶シリコン(ポリシリコン)または非晶質シリコン(アモルファスシリコン)等の半導体材料からなる。ポリシリコンTFTは移動度を高くとれるが特性ばらつきが大きいため、表示装置の大画面化に適さない。よって、大画面を有する表示装置では、一般に、アモルファスシリコンTFTが用いられる。ただし、アモルファスシリコンTFTではPチャネル型TFTが形成し難いため、上述した画素回路2、または、これを基本構成とする画素回路を用いることが望ましい。
ここで、以上の画素回路1、画素回路2は、本実施形態で適用可能な画素回路の一例、即ち2トランジスタ(2T)・1キャパシタ(1C)型の基本構成例である。よって、本実施形態で用いることができる画素回路は、画素回路1または画素回路2を基本構成として、さらにトランジスタやキャパシタを付加した画素回路であってもよい。具体的に、本実施形態で採用可能な画素回路は、詳細な構成は割愛するが、例えば、4T・1C型、4T・2C型、5T・1C型などであってもよい。
<発光制御の概略>
上記2つの画素回路における概略的な発光制御動作は、以下の如くである。
駆動トランジスタMdの制御ノードNDcには、保持キャパシタCsが結合されている。信号線SIG(j)からの信号電圧VsigがサンプリングトランジスタMsでサンプリングされ、これにより得られたデータ電位Vsigが制御ノードNDcに印加される。
上記2つの画素回路における概略的な発光制御動作は、以下の如くである。
駆動トランジスタMdの制御ノードNDcには、保持キャパシタCsが結合されている。信号線SIG(j)からの信号電圧VsigがサンプリングトランジスタMsでサンプリングされ、これにより得られたデータ電位Vsigが制御ノードNDcに印加される。
図4に、有機発光ダイオードOLEDのI−V特性のグラフと、駆動トランジスタMdのドレイン電流Ids(OLEDの駆動電流Idに相当)の一般式を示す。
駆動トランジスタMdのゲートに所定のデータ電位Vsigが印加された時、<画素回路1:図2>の場合、Pチャネル型の駆動トランジスタMdのソースは電源に接続されており、常に飽和領域で動作するように設計されている。このため、当該Pチャネル型の駆動トランジスタMdは、図4の式で示した値を持つ定電流源となる。この定電流源が流すドレイン電流Idsは、Pチャネル型の駆動トランジスタMdのゲートに印加されているデータ電位に応じた値を持つゲートソース間電圧Vgsに応じて決まる。よって、サンプリング後のデータ電位Vsigに応じた輝度で有機発光ダイオードOLEDが発光する。
駆動トランジスタMdのゲートに所定のデータ電位Vsigが印加された時、<画素回路1:図2>の場合、Pチャネル型の駆動トランジスタMdのソースは電源に接続されており、常に飽和領域で動作するように設計されている。このため、当該Pチャネル型の駆動トランジスタMdは、図4の式で示した値を持つ定電流源となる。この定電流源が流すドレイン電流Idsは、Pチャネル型の駆動トランジスタMdのゲートに印加されているデータ電位に応じた値を持つゲートソース間電圧Vgsに応じて決まる。よって、サンプリング後のデータ電位Vsigに応じた輝度で有機発光ダイオードOLEDが発光する。
有機発光ダイオードOLEDは、よく知られているように、経時変化によりI−V特性が図4のように変化する。このとき、定電流源が同じ値の駆動電流Idを流そうとするため、有機発光ダイオードOLEDの印加電圧Vは大きくなり、Pチャネル型の駆動トランジスタMdのドレイン電位が上昇する。しかし、Pチャネル型の駆動トランジスタMdのゲートソース間電圧Vgsが一定であるので、有機発光ダイオードOLEDには一定量の駆動電流Idが流れ、発光輝度は変化しない。
しかし、駆動トランジスタMdをNチャネル型に置き換えた<画素回路2:図3>では、駆動トランジスタMdのソースが有機発光ダイオードOLEDに接続されてしまうため、有機発光ダイオードOLEDの経時変化とともにゲートソース間電圧Vgsが変化してしまう。
これにより、有機発光ダイオードOLEDに流れる駆動電流Idが変化し、その結果、所定のデータ電位Vsigであっても発光輝度が変化してしまう。
また、画素回路ごとに駆動トランジスタMdの閾値電圧Vth、移動度μが異なっているため、図4の式に応じて、ドレイン電流Idsにバラツキが生じ、与えられているデータ電位Vsigが同じであっても画素の発光輝度が変化してしまう。
これにより、有機発光ダイオードOLEDに流れる駆動電流Idが変化し、その結果、所定のデータ電位Vsigであっても発光輝度が変化してしまう。
また、画素回路ごとに駆動トランジスタMdの閾値電圧Vth、移動度μが異なっているため、図4の式に応じて、ドレイン電流Idsにバラツキが生じ、与えられているデータ電位Vsigが同じであっても画素の発光輝度が変化してしまう。
なお、図4の式において、符号“Ids”は、飽和領域で動作する駆動トランジスタMdのドレインとソース間に流れる電流を表す。また、当該駆動トランジスタMdにおいて、“Vth”が閾値電圧を、“μ”が移動度を、“W”が実効チャネル幅(実効ゲート幅)を、“L”が実効チャネル長(実効ゲート長)を、それぞれ表す。また、“Cox”が当該駆動トランジスタMdの単位ゲート容量、即ち単位面積当たりのゲート酸化膜容量と、ソースやドレインとゲート間のフリンジング容量との総和を表す。
Nチャネル型の駆動トランジスタMdを有する画素回路は、駆動能力が高く製造プロセスを簡略化できる利点があるが、閾値電圧Vthや移動度μのばらつきを抑えるため、以下のような補正動作を、前述した発光制御動作に先立って行う必要がある。
<補正の概略>
具体的な制御の詳細は後述するが、サンプリングの前に保持キャパシタCsによって、駆動トランジスタMdのゲートソース間電圧Vgsが、その閾値電圧Vthのレベルで保持される。この予備的な動作は、「閾値補正」と称される。
閾値補正後に、駆動トランジスタMdのゲートにサンプリング後のデータ電圧Vinが加わるため、ゲートソース間電圧Vgsは“Vth+Vin”となって保持される。このときのデータ電圧Vinの大きさに応じて駆動トランジスタMdがオンする。閾値電圧Vthが大きくオンし難い駆動トランジスタMdの場合は“Vth+Vin”も大きい、逆に、閾値電圧Vthが小さくオンし易い駆動トランジスタMdの場合は“Vth+Vin”も小さい。よって駆動電流から閾値電圧Vthのバラツキの影響が排除され、データ電圧Vinが一定ならば、ドレイン電流Ids(駆動電流Id)も一定となる。
具体的な制御の詳細は後述するが、サンプリングの前に保持キャパシタCsによって、駆動トランジスタMdのゲートソース間電圧Vgsが、その閾値電圧Vthのレベルで保持される。この予備的な動作は、「閾値補正」と称される。
閾値補正後に、駆動トランジスタMdのゲートにサンプリング後のデータ電圧Vinが加わるため、ゲートソース間電圧Vgsは“Vth+Vin”となって保持される。このときのデータ電圧Vinの大きさに応じて駆動トランジスタMdがオンする。閾値電圧Vthが大きくオンし難い駆動トランジスタMdの場合は“Vth+Vin”も大きい、逆に、閾値電圧Vthが小さくオンし易い駆動トランジスタMdの場合は“Vth+Vin”も小さい。よって駆動電流から閾値電圧Vthのバラツキの影響が排除され、データ電圧Vinが一定ならば、ドレイン電流Ids(駆動電流Id)も一定となる。
また、例えば、データサンプリングの前で閾値補正の後に、「移動度(厳密には、駆動力補正)」を行う。
移動度補正では、電圧“Vth+Vin”が保持されている状態から、さらに、駆動トランジスタMdの電流駆動能力に応じたゲート電位変化を行う。図2および図3には図示を省略しているが、駆動トランジスタMdのゲートとソースまたはドレインとの間に、駆動トランジスタMdの電流チャネルを介した電流により保持キャパシタを充電または放電するパスが設けられ、このパスに電流を流すか否かを制御することによって移動度補正を行う。
その後、この一定な電流値に駆動されて有機発光ダイオードOLEDが発光する。
移動度補正では、電圧“Vth+Vin”が保持されている状態から、さらに、駆動トランジスタMdの電流駆動能力に応じたゲート電位変化を行う。図2および図3には図示を省略しているが、駆動トランジスタMdのゲートとソースまたはドレインとの間に、駆動トランジスタMdの電流チャネルを介した電流により保持キャパシタを充電または放電するパスが設けられ、このパスに電流を流すか否かを制御することによって移動度補正を行う。
その後、この一定な電流値に駆動されて有機発光ダイオードOLEDが発光する。
<画素回路3>
図5に、上記移動度補正時の充放電パスを考慮した、画素回路2の変形例を示す。
図5に図解する画素回路においては、図3では駆動トランジスタMdのゲートとドレイン間に接続されていた保持キャパシタCsを、駆動トランジスタMdのゲートとソース間に接続している。その他の構成は、図3と図5は同様である。ただし、ここでは電源駆動を、水平画素ライン駆動回路41から供給される電源駆動パルスDS(i)(図1の第1スキャン信号VSCAN1(i)のパルス表記)によって、駆動トランジスタMdのドレイン電圧をハイレベル(例えば電源電圧VDD)と、ローレベル(基準電圧VSS、例えば負電位)間で駆動することにより達成する。また、サンプリングトランジスタMsによる映像信号Ssig(データ電位Vsig)のサンプリングを、書き込み信号走査回路42から供給される書込駆動パルスWS(i)(図1および図3の第2スキャン信号VSCAN2(i)のパルス表記)によって行う。
なお、<画素回路3>での電源駆動は、この図示のものに限定されないが、以下、具体的な動作説明の都合上、図5の電源駆動方式を前提とする。
図5に、上記移動度補正時の充放電パスを考慮した、画素回路2の変形例を示す。
図5に図解する画素回路においては、図3では駆動トランジスタMdのゲートとドレイン間に接続されていた保持キャパシタCsを、駆動トランジスタMdのゲートとソース間に接続している。その他の構成は、図3と図5は同様である。ただし、ここでは電源駆動を、水平画素ライン駆動回路41から供給される電源駆動パルスDS(i)(図1の第1スキャン信号VSCAN1(i)のパルス表記)によって、駆動トランジスタMdのドレイン電圧をハイレベル(例えば電源電圧VDD)と、ローレベル(基準電圧VSS、例えば負電位)間で駆動することにより達成する。また、サンプリングトランジスタMsによる映像信号Ssig(データ電位Vsig)のサンプリングを、書き込み信号走査回路42から供給される書込駆動パルスWS(i)(図1および図3の第2スキャン信号VSCAN2(i)のパルス表記)によって行う。
なお、<画素回路3>での電源駆動は、この図示のものに限定されないが、以下、具体的な動作説明の都合上、図5の電源駆動方式を前提とする。
<表示制御の詳細な例>
図5の回路におけるデータ書き込み時の動作を、閾値電圧と移動度の補正動作と併せて説明する。これらの一連の動作を「表示制御」という。
図6(A)〜図6(F)は、表示制御時における各種信号や電圧の波形を示すタイミングチャートである。ここでの表示制御では行単位でデータ書き込みを順次行うものとし、第1行の画素回路3(1,j)が書き込み対象の行(表示行)であり、第2行の画素回路3(2,j)と第3行の画素回路3(3,j)は、図6の時点では書き込み対象でない(非表示行である)。表示行に対し、図6に示し、これから説明する表示制御によってデータが書かれた後は、表示行が第2行に移り同様な表示制御が行われ、同様な表示制御が第3行、第4行、…と繰り返されることによって1画面が表示される。1画面の表示後は、同様にして他の画面表示のための表示制御が、必要な回数繰り返される。
図5の回路におけるデータ書き込み時の動作を、閾値電圧と移動度の補正動作と併せて説明する。これらの一連の動作を「表示制御」という。
図6(A)〜図6(F)は、表示制御時における各種信号や電圧の波形を示すタイミングチャートである。ここでの表示制御では行単位でデータ書き込みを順次行うものとし、第1行の画素回路3(1,j)が書き込み対象の行(表示行)であり、第2行の画素回路3(2,j)と第3行の画素回路3(3,j)は、図6の時点では書き込み対象でない(非表示行である)。表示行に対し、図6に示し、これから説明する表示制御によってデータが書かれた後は、表示行が第2行に移り同様な表示制御が行われ、同様な表示制御が第3行、第4行、…と繰り返されることによって1画面が表示される。1画面の表示後は、同様にして他の画面表示のための表示制御が、必要な回数繰り返される。
図6(A)は、映像信号Ssigの波形図である。
図6(B1)と図6(B2)は、書込対象の第1行に供給される書込駆動パルスWS(1)と電源駆動パルスDS(1)の波形図である。同様にして、図6(C1)と図6(C2)は、非書込対象の第2行に供給される書込駆動パルスWS(2)と電源駆動パルスDS(2)の波形図、図6(D1)と図6(D2)は、非書込対象の第3行に供給される書込駆動パルスWS(3)と電源駆動パルスDS(3)の波形図である。
図6(E)は、書込対象の第1行の画素回路3(1,j)における駆動トランジスタMdのゲート電位(制御ノードNDcの電位)の波形図である。
図6(F)は、書込対象の第1行の画素回路3(1,j)における駆動トランジスタMdのソース電位(有機発光ダイオードOLEDのアノード電位)の波形図である。
図6(B1)と図6(B2)は、書込対象の第1行に供給される書込駆動パルスWS(1)と電源駆動パルスDS(1)の波形図である。同様にして、図6(C1)と図6(C2)は、非書込対象の第2行に供給される書込駆動パルスWS(2)と電源駆動パルスDS(2)の波形図、図6(D1)と図6(D2)は、非書込対象の第3行に供給される書込駆動パルスWS(3)と電源駆動パルスDS(3)の波形図である。
図6(E)は、書込対象の第1行の画素回路3(1,j)における駆動トランジスタMdのゲート電位(制御ノードNDcの電位)の波形図である。
図6(F)は、書込対象の第1行の画素回路3(1,j)における駆動トランジスタMdのソース電位(有機発光ダイオードOLEDのアノード電位)の波形図である。
[期間の定義]
図6(F)の下部に記載している通り、図6は、NTSC映像信号規格の1水平期間(1H)に対し、その約4倍強のスパンで波形図を表示している。そして、その最後の1水平期間(1H)で、最終的な3回目の第3閾値補正(VTC3)と、移動度の補正および実際のデータ書き込み(W&μ)とを連続して実行する(本動作)。その最後の1水平期間(1H)に行われる本動作より前の3水平期間((1H)×3)は、専ら、初期化のためと、最終的な閾値補正では時間が短くて補正しきれない場合を考慮して、ある程度まで閾値補正を予め2度行うために費やされる(予備動作)。
図6のような表示制御は、表示画像の高解像度化が進展し、表示パネルの駆動周波数が非常に高くなっている現状では、短い1水平期間(1H)で閾値電圧補正からデータ書き込みまで一挙に行うことができず、とくに閾値補正の時間が不足することに鑑み、閾値補正を数回に分けて行うものである。ただし、駆動周波数が余り高くない小型から中型の表示パネル等で、本動作の時間が1水平期間(1H)で十分なら、初期化のために1水平期間(1H)もあれば予備動作としては十分な場合もある。もちろん、予備動作が2水平期間(2H)であってもよいし、4水平期間(4H)以上であってもよい。
ある行に対して本動作を行っているときは、次の行(および、その次以降の行、…、)について予備動作を並列に実行できるため、予備動作時間の長短は全体の表示期間にほとんど影響しない。むしろ、閾値電圧補正を確実に行う意味で、予備動作を十分に行ったほうが望ましい。
図6(F)の下部に記載している通り、図6は、NTSC映像信号規格の1水平期間(1H)に対し、その約4倍強のスパンで波形図を表示している。そして、その最後の1水平期間(1H)で、最終的な3回目の第3閾値補正(VTC3)と、移動度の補正および実際のデータ書き込み(W&μ)とを連続して実行する(本動作)。その最後の1水平期間(1H)に行われる本動作より前の3水平期間((1H)×3)は、専ら、初期化のためと、最終的な閾値補正では時間が短くて補正しきれない場合を考慮して、ある程度まで閾値補正を予め2度行うために費やされる(予備動作)。
図6のような表示制御は、表示画像の高解像度化が進展し、表示パネルの駆動周波数が非常に高くなっている現状では、短い1水平期間(1H)で閾値電圧補正からデータ書き込みまで一挙に行うことができず、とくに閾値補正の時間が不足することに鑑み、閾値補正を数回に分けて行うものである。ただし、駆動周波数が余り高くない小型から中型の表示パネル等で、本動作の時間が1水平期間(1H)で十分なら、初期化のために1水平期間(1H)もあれば予備動作としては十分な場合もある。もちろん、予備動作が2水平期間(2H)であってもよいし、4水平期間(4H)以上であってもよい。
ある行に対して本動作を行っているときは、次の行(および、その次以降の行、…、)について予備動作を並列に実行できるため、予備動作時間の長短は全体の表示期間にほとんど影響しない。むしろ、閾値電圧補正を確実に行う意味で、予備動作を十分に行ったほうが望ましい。
以上は1水平期間(1H)という一定尺度で見た期間の区分であるが、図6(F)に記載した大よそ4水平期間を機能的に把握することも可能である。
具体的に図6(A)の上部に記載しているように、(1フィールドまたは1フレーム)前画面の発光期間(LM0)の後に時系列の順で、放電期間(D−CHG)、初期化期間(INT)、第1閾値補正期間(VTC1)、第1待機期間(WAT1)、第2閾値補正期間(VTC2)、第2待機期間(WAT2)を経て「予備動作」が実行される。また、続いて、第3閾値補正(VTC3)、第3待機期間(WAT3)、書込み&移動度補正期間(W&μ)を経て、当該第1行の画素回路3(1,j)の発光期間(LM1)に推移することによって「本動作」が実行される。
具体的に図6(A)の上部に記載しているように、(1フィールドまたは1フレーム)前画面の発光期間(LM0)の後に時系列の順で、放電期間(D−CHG)、初期化期間(INT)、第1閾値補正期間(VTC1)、第1待機期間(WAT1)、第2閾値補正期間(VTC2)、第2待機期間(WAT2)を経て「予備動作」が実行される。また、続いて、第3閾値補正(VTC3)、第3待機期間(WAT3)、書込み&移動度補正期間(W&μ)を経て、当該第1行の画素回路3(1,j)の発光期間(LM1)に推移することによって「本動作」が実行される。
[駆動パルスの概略]
また、図6では、波形図の適当な箇所に時間表示を符号“T0”〜“T21”により示している。つぎに、この時間表示を参照して映像信号や駆動パルスの概略を説明する。
第1行に供給される書込駆動パルスWS(1)では、図6(B1)に示すように、“L”レベルで非アクティブ、“H”レベルでアクティブの4つのサンプリングパルス(SP0〜SP3)が周期的に出現する。このとき4つのサンプリングパルス(SP0〜SP3)の周期は、予備動作(時間T0〜時間T15)および本動作(時間T15以後)を通じて一定である。ただし、本動作における書込駆動パルスWS(1)は、4つ目のサンプリングパルス(SP3)の後に書き込みパルス(WP)が重畳された波形となる。
また、図6では、波形図の適当な箇所に時間表示を符号“T0”〜“T21”により示している。つぎに、この時間表示を参照して映像信号や駆動パルスの概略を説明する。
第1行に供給される書込駆動パルスWS(1)では、図6(B1)に示すように、“L”レベルで非アクティブ、“H”レベルでアクティブの4つのサンプリングパルス(SP0〜SP3)が周期的に出現する。このとき4つのサンプリングパルス(SP0〜SP3)の周期は、予備動作(時間T0〜時間T15)および本動作(時間T15以後)を通じて一定である。ただし、本動作における書込駆動パルスWS(1)は、4つ目のサンプリングパルス(SP3)の後に書き込みパルス(WP)が重畳された波形となる。
これに対し、m本(数百〜千数百本)の信号線SIG(j)(図1および図5参照)に供給される映像信号Ssigは、線順次表示ではm本の信号線SIG(j)に同時に供給される。そして、映像信号Ssigをサンプリング後に得られるデータ電圧を反映した信号振幅Vinは、図6(A)に示すように、1水平期間(1H)の前半部分で繰り返し出現するオフセット電位(Vofs)を基準とした、1水平期間(1H)の後半部分に繰り返し出現する映像信号パルス(PP)の波高値に相当する。以下、信号振幅Vinをデータ電圧Vinと呼ぶ。
図6(A)に示す幾つかの映像信号パルス(PP)のうち、第1行にとって重要な映像信号パルスは、書き込みパルス(WP)と時間的に重なる本動作時の映像信号パルス(PPx)である。本動作時の映像信号パルス(PPx)のオフセット電位(Vofs)からの波高値が、図6で表示させたい(書き込みたい)階調値、即ちデータ電圧Vinに該当する。この階調値(=Vin)は、第1行の各画素で同じ場合(単色表示の場合)もあるが、通常、表示画素行の階調値に応じて変化している。図6は、主として、第1行内における1つの画素についての動作を説明するためのものであるが、同一行の他の画素では、この表示階調値が異なることがある以外、制御自体は、図示の画素駆動制御と並列に実行される。
図6(A)に示す幾つかの映像信号パルス(PP)のうち、第1行にとって重要な映像信号パルスは、書き込みパルス(WP)と時間的に重なる本動作時の映像信号パルス(PPx)である。本動作時の映像信号パルス(PPx)のオフセット電位(Vofs)からの波高値が、図6で表示させたい(書き込みたい)階調値、即ちデータ電圧Vinに該当する。この階調値(=Vin)は、第1行の各画素で同じ場合(単色表示の場合)もあるが、通常、表示画素行の階調値に応じて変化している。図6は、主として、第1行内における1つの画素についての動作を説明するためのものであるが、同一行の他の画素では、この表示階調値が異なることがある以外、制御自体は、図示の画素駆動制御と並列に実行される。
駆動トランジスタMdのドレイン(図5参照)に供給される電源駆動パルスDS(1)は、図6(B2)に示すように、時間T0から最初の第1閾値補正期間(VTC1)の開始(時間T6)直前まで非アクティブの“L”レベル、例えば基準電圧VSS(例えば負電圧)で保持され、第1閾値補正期間(VTC1)の開始とほぼ同時に(時間T6)、アクティブの“H”レベル、例えば電源電圧VDDに推移する。電源電圧VDDの保持は、発光期間(LM1)が終了するまで続く。
第2行(の画素回路3(2,j))、第3行(の画素回路3(3,j))については、それぞれ、図6(C1)と図6(C2)、図6(D1)と図6(D2)に示すように、1水平期間(1H)ずつ各パルスが遅れて印加される。
具体的には、第1行の第1閾値補正期間(VTC1)に対応する2つ目のサンプリングパルス(SP1)が印加される時間T5〜T7の期間に、第2行では、初期化期間(INT)に対応する1つ目のサンプリングパルス(SP0)が印加される。
このパルス印加の途中、即ち時間T6で第1行の電源駆動パルスDS(1)がハイレベル(電源電圧VDD)に立ち上がりアクティブとなる。
具体的には、第1行の第1閾値補正期間(VTC1)に対応する2つ目のサンプリングパルス(SP1)が印加される時間T5〜T7の期間に、第2行では、初期化期間(INT)に対応する1つ目のサンプリングパルス(SP0)が印加される。
このパルス印加の途中、即ち時間T6で第1行の電源駆動パルスDS(1)がハイレベル(電源電圧VDD)に立ち上がりアクティブとなる。
その後、第1行の第2閾値補正期間(VTC2)に対応する3つ目のサンプリングパルス(SP2)が印加される時間T10〜T12の期間に、第2行では、第1行から1水平期間(1H)遅れて上記2つ目のサンプリングパルス(SP1)が印加され、第3行では、第1行から2水平周期((1H)×2)遅れて上記1つ目のサンプリングパルス(SP0)が印加される。
このパルス印加の途中、即ち時間T11で第2行の電源駆動パルスDS(2)がハイレベル(電源電圧VDD)に立ち上がりアクティブとなる。
このパルス印加の途中、即ち時間T11で第2行の電源駆動パルスDS(2)がハイレベル(電源電圧VDD)に立ち上がりアクティブとなる。
その後、第1行の第3閾値補正期間(VTC3)に対応する4つ目のサンプリングパルス(SP3)が印加される時間T15〜T17の期間に、第2行では、第1行から1水平期間(1H)遅れて上記3つ目のサンプリングパルス(SP2)が印加され、第3行では、第1行から2水平周期((1H)×2)遅れて上記2つ目のサンプリングパルス(SP1)が印加される。
このパルス印加の途中、即ち時間T16で第3行の電源駆動パルスDS(3)がハイレベル(電源電圧VDD)に立ち上がりアクティブとなる。
このパルス印加の途中、即ち時間T16で第3行の電源駆動パルスDS(3)がハイレベル(電源電圧VDD)に立ち上がりアクティブとなる。
以上のようにしてパルス印加のタイミング設計を行うと、ある行の本動作を行っている期間に、その1〜数水平期間後に本動作を行う他の数行分の予備動作を並列に実行することから、本動作に限ってみると行単位でシームレスに、その実行がなされる。よって、最初の数水平期間以外は無駄な期間は発生しない。
表示画面は通常、数百〜千数百の行を有するため、1画面表示中における1〜数水平期間という時間は無視できるほど短い。したがって、閾値電圧補正を数回に分けても時間的な損失は実質的に生じない。
表示画面は通常、数百〜千数百の行を有するため、1画面表示中における1〜数水平期間という時間は無視できるほど短い。したがって、閾値電圧補正を数回に分けても時間的な損失は実質的に生じない。
つぎに、以上のパルス制御の下における、図6(E)および図6(F)に示す駆動トランジスタMdのソースやゲートの電位変化と、それに伴う動作を、図6(A)に示す期間ごとに説明する。
なお、ここでは図7(A)〜図9(B)に示す第1行の画素回路3(1,j)の予備動作説明図、図10に示すソース電位Vsの時間推移のグラフ、図11(A)〜図11(C)に示す第1行の画素回路3(1,j)の本動作説明図、ならびに、図5等を適宜参照する。
なお、ここでは図7(A)〜図9(B)に示す第1行の画素回路3(1,j)の予備動作説明図、図10に示すソース電位Vsの時間推移のグラフ、図11(A)〜図11(C)に示す第1行の画素回路3(1,j)の本動作説明図、ならびに、図5等を適宜参照する。
[前画面の発光期間(LM0)]
第1行の画素回路3(1,j)について、時間T0以前の1フィールドまたは1フレームだけ前の画面(以下、前画面という)についての発光期間(LM0)では、図6(B1)に示すように書込駆動パルスWS(1)が“L”レベルであるため、サンプリングトランジスタMsがオフしている。また、図6(B2)に示すように、電源駆動パルスDS(1)が電源電圧VDDの印加状態にある。
第1行の画素回路3(1,j)について、時間T0以前の1フィールドまたは1フレームだけ前の画面(以下、前画面という)についての発光期間(LM0)では、図6(B1)に示すように書込駆動パルスWS(1)が“L”レベルであるため、サンプリングトランジスタMsがオフしている。また、図6(B2)に示すように、電源駆動パルスDS(1)が電源電圧VDDの印加状態にある。
このとき、図7(A)に示すように、前画面のデータ書き込み動作によって駆動トランジスタMdのゲートに入力され保持されているデータ電圧Vin0に応じて、有機発光ダイオードOLEDが発光状態にある。駆動トランジスタMdは飽和領域で動作するように設定されているため、有機発光ダイオードOLEDに流れる駆動電流Id(=Ids)は、保持キャパシタCsに保持されている駆動トランジスタMdのゲートソース間電圧Vgsに応じて、前述した図4に示す式から算出される値をとる。
[放電期間(D−CHG)]
図6において時間T0から、線順次走査の新しい画面表示に関する処理が開始される。
時間T0になると、水平画素ライン駆動回路41(図5参照)が、図6(B2)に示すように、電源駆動パルスDS(1)を電源電圧VDDから基準電圧VSSに切り替える。駆動トランジスタMdは、今までドレインとして機能していたノードの電位が基準電圧VSSにまで急激に落とされ、ソースとドレインの電位が逆転するため、今までドレインであったノードをソースとし、今までソースであったノードをドレインとして、当該ドレインの電位(ただし、図の表記ではソース電位Vsのままとする)を引き抜くディスチャージ動作が行われる。
したがって、図7(B)に示すように、今までとは逆向きのドレイン電流Idsが駆動トランジスタMdに流れる。
この駆動トランジスタMdに逆向きの電流が流れる期間を、図6では「放電期間(D−CHG)」と表記している。
図6において時間T0から、線順次走査の新しい画面表示に関する処理が開始される。
時間T0になると、水平画素ライン駆動回路41(図5参照)が、図6(B2)に示すように、電源駆動パルスDS(1)を電源電圧VDDから基準電圧VSSに切り替える。駆動トランジスタMdは、今までドレインとして機能していたノードの電位が基準電圧VSSにまで急激に落とされ、ソースとドレインの電位が逆転するため、今までドレインであったノードをソースとし、今までソースであったノードをドレインとして、当該ドレインの電位(ただし、図の表記ではソース電位Vsのままとする)を引き抜くディスチャージ動作が行われる。
したがって、図7(B)に示すように、今までとは逆向きのドレイン電流Idsが駆動トランジスタMdに流れる。
この駆動トランジスタMdに逆向きの電流が流れる期間を、図6では「放電期間(D−CHG)」と表記している。
放電期間(D−CHG)が開始されると、図6(F)に示すように、時間T0を境に駆動トランジスタMdのソース電位Vs(現実の動作上はドレイン電位)が急激に放電され、ほぼ基準電圧VSSの近くまで低下する。
このとき、基準電圧VSSが有機発光ダイオードOLEDの閾値電圧Vth_oled.とカソード電位Vcathの和よりも小さいとき、つまり“VSS<Vth_oled.+Vcath”であれば有機発光ダイオードOLEDは消光する。
なお、放電期間(D−CHG)の終了(時間T1)の前までには、図6(A)に示すように、映像信号Ssigの電位が、データ電位Vsigからオフセット電位Vofsにまで下げられている。
このとき、基準電圧VSSが有機発光ダイオードOLEDの閾値電圧Vth_oled.とカソード電位Vcathの和よりも小さいとき、つまり“VSS<Vth_oled.+Vcath”であれば有機発光ダイオードOLEDは消光する。
なお、放電期間(D−CHG)の終了(時間T1)の前までには、図6(A)に示すように、映像信号Ssigの電位が、データ電位Vsigからオフセット電位Vofsにまで下げられている。
時間T0において、図7(B)に示すように、サンプリングトランジスタMsがオフし制御ノードNDcがフローティング状態にある。このため、図6(E)に示すように、時間T0を境に駆動トランジスタMdのゲート電圧Vgが低下する。
[初期化期間(INT)]
次に、書き込み信号走査回路42(図5参照)が、図6(B1)に示すように、時間T1にて書込駆動パルスWS(1)を“L”レベルから“H”レベルに遷移させて1つ目のサンプリングパルス(SP0)を、サンプリングトランジスタMsのゲートに与える。
この時間T1にて放電期間(D−CHG)が終了し、ここから初期化期間(INT)が開始する。
次に、書き込み信号走査回路42(図5参照)が、図6(B1)に示すように、時間T1にて書込駆動パルスWS(1)を“L”レベルから“H”レベルに遷移させて1つ目のサンプリングパルス(SP0)を、サンプリングトランジスタMsのゲートに与える。
この時間T1にて放電期間(D−CHG)が終了し、ここから初期化期間(INT)が開始する。
時間T1での、サンプリングパルス(SP0)の印加に応答して、図7(C)に示すように、サンプリングトランジスタMsがオンする。前述したように時間T1までには、映像信号Ssigの電位がオフセット電位Vofsに切り替えられている。したがって、サンプリングトランジスタMsは、映像信号Ssigのオフセット電位Vofsをサンプリングして、サンプリング後のオフセット電位Vofsを駆動トランジスタMdのゲートに伝達する。
このサンプリング動作によって、図6(E)に示すように、時間T0を境に低下した駆動トランジスタMdのゲート電圧Vgが、オフセット電位Vofsに収束する。
このサンプリング動作によって、図6(E)に示すように、時間T0を境に低下した駆動トランジスタMdのゲート電圧Vgが、オフセット電位Vofsに収束する。
図6(B1)に示すサンプリングパルス(SP0)は、時間T1から、この電位収束に十分な時間が経過した時間T2にて終了し、サンプリングトランジスタMsがオフする。よって、次にサンプリングトランジスタMsがオンする時間T5までは、駆動トランジスタMdのゲートが電気的なフローティング状態となる。
この時間T5でサンプリングトランジスタMsを再度オンさせるタイミングは、最初の1水平期間(1H)の終了とほぼ同じに制御され、かつ、時間T2〜T5の期間内に、当該1水平期間(1H)における映像信号パルス(PP)が収まるようにタイミング設計されている(図6(A)と(B1)参照)。
この時間T5でサンプリングトランジスタMsを再度オンさせるタイミングは、最初の1水平期間(1H)の終了とほぼ同じに制御され、かつ、時間T2〜T5の期間内に、当該1水平期間(1H)における映像信号パルス(PP)が収まるようにタイミング設計されている(図6(A)と(B1)参照)。
このことをサンプリングパルス(SP0)から見ると、書込駆動パルスWS(1)を“H”レベルにするサンプリングパルス(SP0)の持続時間(時間T1〜T2)は、1水平期間(1H)の前半部分である、映像信号Ssigがオフセット電位Vofsをとる期間(時間T0〜T3)内となっている。
そして、時間T2でサンプリングトランジスタMsをオフさせた状態で、映像信号パルス(PP)による信号線SIG(j)の電位変動が終了する時間T4の経過を待ち、その後の時間T5で、オフセット電位Vofsを再度サンプリングするための2つ目のサンプリングパルス(SP1)を立ち上げる。
この制御の結果、2つ目のサンプリングパルス(SP1)を立ち上げた時間T5で、映像信号Ssigのデータ電位Vsigを誤ってサンプリングすることは回避される。
なお、時間T5における2度目のサンプリング開始時には、図6(E)に示すように、既にゲート電圧Vgがオフセット電位Vofsを保持している。したがって、2度目のサンプリングによってリーク電流等による微小な損失を補うことがあるにせよ、一般には、ゲート電圧Vgは殆ど変動しない。
そして、時間T2でサンプリングトランジスタMsをオフさせた状態で、映像信号パルス(PP)による信号線SIG(j)の電位変動が終了する時間T4の経過を待ち、その後の時間T5で、オフセット電位Vofsを再度サンプリングするための2つ目のサンプリングパルス(SP1)を立ち上げる。
この制御の結果、2つ目のサンプリングパルス(SP1)を立ち上げた時間T5で、映像信号Ssigのデータ電位Vsigを誤ってサンプリングすることは回避される。
なお、時間T5における2度目のサンプリング開始時には、図6(E)に示すように、既にゲート電圧Vgがオフセット電位Vofsを保持している。したがって、2度目のサンプリングによってリーク電流等による微小な損失を補うことがあるにせよ、一般には、ゲート電圧Vgは殆ど変動しない。
時間軸上での説明を若干前に戻すと、時間T1で1つ目のサンプリングパルス(SP0)が印加されることによってサンプリングトランジスタMsがオンし、図6(E)に示すように、駆動トランジスタMdのゲート電圧Vgがオフセット電位Vofsに収束すると、これに連動して保持キャパシタCsの保持電圧が低下し、“Vofs−VSS”となる(図6(F))。これは、図7(B)のディスチャージによってソース電位Vsが基準電圧VSSになり、基準電圧VSSを基準にしたゲート電圧Vgで保持キャパシタCsの保持電圧が規定されるためである。つまり、図7(C)において、ゲート電圧Vgがオフセット電位Vofsに下がると、これに連動して保持キャパシタCsの保持電圧が下がり、当該保持電圧が“Vofs−VSS”に収束する。なお、この保持電圧“Vofs−VSS”はゲートソース間電圧Vgsそのものであり、ゲートソース間電圧Vgsが駆動トランジスタMdの閾値電圧Vthよりも大きくないと、その後に閾値補正動作を行なうことができないために、“Vofs−VSS>Vth”とするように電位関係が決められている。
このようにして、駆動トランジスタMdのゲート電圧Vgおよびソース電位Vsを初期化することで、閾値補正動作の準備が完了する。
このようにして、駆動トランジスタMdのゲート電圧Vgおよびソース電位Vsを初期化することで、閾値補正動作の準備が完了する。
[第1閾値補正期間(VTC1)]
時間T5でサンプリングトランジスタMsが2度目のVofsサンプリングを開始した後、図6(B2)に示すように、時間T6で電源駆動パルスDS(1)がVSSレベルからVDDレベルに立ち上がると、当該初期化期間(INT)が終了し、第1閾値補正期間(VTC1)が開始する。
時間T5でサンプリングトランジスタMsが2度目のVofsサンプリングを開始した後、図6(B2)に示すように、時間T6で電源駆動パルスDS(1)がVSSレベルからVDDレベルに立ち上がると、当該初期化期間(INT)が終了し、第1閾値補正期間(VTC1)が開始する。
第1閾値補正期間(VTC1)の開始時(時間T6)の直前において、オン状態のサンプリングトランジスタMsがオフセット電位Vofsをサンプリング中であるため、駆動トランジスタMdのゲート電圧Vgは、一定のオフセット電位Vofsで電気的に固定された状態にある。
この状態で時間T6にて、水平画素ライン駆動回路41(図5参照)が、図6(B2)に示すように、電源駆動パルスDS(1)を“L”レベル(=VSS)から“H”レベル(=VDD)に立ち上げる。水平画素ライン駆動回路41は、時間T6以降は、次のフレーム(あるいはフィールド)の処理開始まで、駆動トランジスタMdへの電源供給線の電位を電源電圧VDDに保持しておく。
この状態で時間T6にて、水平画素ライン駆動回路41(図5参照)が、図6(B2)に示すように、電源駆動パルスDS(1)を“L”レベル(=VSS)から“H”レベル(=VDD)に立ち上げる。水平画素ライン駆動回路41は、時間T6以降は、次のフレーム(あるいはフィールド)の処理開始まで、駆動トランジスタMdへの電源供給線の電位を電源電圧VDDに保持しておく。
電源駆動パルスDS(1)の立ち上げによって駆動トランジスタMdのソースとドレイン間に“VDD−VSS”の電圧が印加される。そのため、駆動トランジスタMdに電源からドレイン電流Idsが流れるようになる。
ドレイン電流Idsによって駆動トランジスタMdのソースが充電され、図6(F)に示すようにソース電位Vsが上昇するため、それまで“Vofs−VSS”という値をとっていた駆動トランジスタMdのゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)は、徐々に小さくなっていく(図6(E)および(F))。
ドレイン電流Idsによって駆動トランジスタMdのソースが充電され、図6(F)に示すようにソース電位Vsが上昇するため、それまで“Vofs−VSS”という値をとっていた駆動トランジスタMdのゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)は、徐々に小さくなっていく(図6(E)および(F))。
このときのドレイン電流Idsによる駆動トランジスタMdのソース充電速度は余り大きくない。その理由を、図8(A)を参照しつつ述べる。
図8(A)に示すように、駆動トランジスタMdのゲート電圧Vgに印加されているゲートバイアス電圧がオフセット電位Vofsで規定され、当該バイアス電圧が余り大きくないため、駆動トランジスタMdは浅いオン状態、すなわち駆動能力が余り大きくない状態でオンする(第1の理由)。
また、ドレイン電流Idsは保持キャパシタCsに流れ込むが、有機発光ダイオードOLEDの容量Coled.の充電にもドレイン電流Idsが消費されるため、ソース電位Vsが上がりにくい(第2の理由)。
さらに、サンプリングパルス(SP1)を、次に映像信号Ssigがデータ電位Vsigに遷移する時間T8より前の時間T7で終了させる必要があるため(図6(B1)参照)、ソース電位Vsの充電時間が不十分である(第3の理由)。
図8(A)に示すように、駆動トランジスタMdのゲート電圧Vgに印加されているゲートバイアス電圧がオフセット電位Vofsで規定され、当該バイアス電圧が余り大きくないため、駆動トランジスタMdは浅いオン状態、すなわち駆動能力が余り大きくない状態でオンする(第1の理由)。
また、ドレイン電流Idsは保持キャパシタCsに流れ込むが、有機発光ダイオードOLEDの容量Coled.の充電にもドレイン電流Idsが消費されるため、ソース電位Vsが上がりにくい(第2の理由)。
さらに、サンプリングパルス(SP1)を、次に映像信号Ssigがデータ電位Vsigに遷移する時間T8より前の時間T7で終了させる必要があるため(図6(B1)参照)、ソース電位Vsの充電時間が不十分である(第3の理由)。
仮に、図6(B1)に示す2つ目のサンプリングパルス(SP1)が時間T7を越えて十分長くまで持続可能であるとすると、駆動トランジスタMdのソース電位Vs(有機発光ダイオードOLEDのアノード電位)は、図10に示すように、時間T6を起点として時間とともに上昇し、“Vofs−Vth”で収束する(図10の破線により示す曲線CV)。つまり、ゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)が丁度、駆動トランジスタMdの閾値電圧Vthとなったところでソース電位Vsの上昇がほぼ終了するはずである。
[第1待機期間(WAT1)]
しかしながら、現実には、その収束点に達する前に時間T7が来るため、サンプリングパルス(SP1)の持続時間が終了し、これによって、第1閾値補正期間(VTC1)が終了し、第1待機期間(WAT1)が開始する。
具体的には、駆動トランジスタMdのゲートソース間電圧VgsがVx1(>Vth)になったとき、つまり、図10に示すように、駆動トランジスタMdのソース電位Vsが基準電圧VSSから“Vofs−Vx1”に上昇した時点(時間T7)で、第1閾値補正期間(VTC1)が終了する。このとき(時間T7)では、電圧値Vx1が保持キャパシタCsに保持される。
しかしながら、現実には、その収束点に達する前に時間T7が来るため、サンプリングパルス(SP1)の持続時間が終了し、これによって、第1閾値補正期間(VTC1)が終了し、第1待機期間(WAT1)が開始する。
具体的には、駆動トランジスタMdのゲートソース間電圧VgsがVx1(>Vth)になったとき、つまり、図10に示すように、駆動トランジスタMdのソース電位Vsが基準電圧VSSから“Vofs−Vx1”に上昇した時点(時間T7)で、第1閾値補正期間(VTC1)が終了する。このとき(時間T7)では、電圧値Vx1が保持キャパシタCsに保持される。
第1閾値補正期間(VTC1)が終了すると、サンプリングトランジスタMsがオフするため、駆動トランジスタMdのゲートがオフセット電位Vofsで電気的に固定された状態から、電気的なフローティング状態に推移する。
したがって、時間T7以後は、ソース電位Vsが上昇すると、それに伴って、ソースに容量結合したフローティング状態のゲートの電位(Vg)も上昇する(図6(E)と(F))。その結果、本例では、第1待機期間(WAT1)の終了時点(時間T10)において、ソース電位Vsが収束目標の“Vofs−Vth”に向かって大きくなる(図10参照)一方で、図6(E)および(F)に示すようにゲートソース間電圧Vgsは縮まらない。
したがって、時間T7以後は、ソース電位Vsが上昇すると、それに伴って、ソースに容量結合したフローティング状態のゲートの電位(Vg)も上昇する(図6(E)と(F))。その結果、本例では、第1待機期間(WAT1)の終了時点(時間T10)において、ソース電位Vsが収束目標の“Vofs−Vth”に向かって大きくなる(図10参照)一方で、図6(E)および(F)に示すようにゲートソース間電圧Vgsは縮まらない。
第1待機期間(WAT1)は、先に説明した初期化期間(INT)と同様、映像信号パルス(PP)の通過を待つ必要があり、その意味で“待機期間”と称している。しかし、時間T7〜T10といった比較的長い待機期間は、ゲート電圧Vgの上昇を許してしまい、また、上記のようにゲートソース間電圧Vgsの閾値電圧Vthへの収束が進まない。
図6(E)では、第1待機期間(WAT1)中におけるゲート電圧Vgの上昇分を“Va1”で表している。なお、結合容量(保持キャパシタCs)を介した、このゲート電圧Vgの上昇をブートストラップ動作により引き起こす原因となるソース電位Vsの上昇分も“Va1”で同じとすると、ソース電位Vsは第1待機期間(WAT1)の終了時点(時間T10)で“Vofs−Vx1+Va1”となる(図8(B)参照)。
このため、ゲート電位を、初期化レベルであるオフセット電位Vofsに戻すとともに閾値電圧補正を再度行う必要がある。
図6(E)では、第1待機期間(WAT1)中におけるゲート電圧Vgの上昇分を“Va1”で表している。なお、結合容量(保持キャパシタCs)を介した、このゲート電圧Vgの上昇をブートストラップ動作により引き起こす原因となるソース電位Vsの上昇分も“Va1”で同じとすると、ソース電位Vsは第1待機期間(WAT1)の終了時点(時間T10)で“Vofs−Vx1+Va1”となる(図8(B)参照)。
このため、ゲート電位を、初期化レベルであるオフセット電位Vofsに戻すとともに閾値電圧補正を再度行う必要がある。
[第2閾値補正期間(VTC2)]
そこで本実施形態の動作例では、次の1水平期間(1H)(時間T10〜T15)において、前の1水平期間(1H)(時間T5〜T10)で行った第1閾値補正期間(VTC1)と第1待機期間(WAT1)と同様な処理、即ち、第2閾値補正期間(VTC2)と第2待機期間(WAT2)を実行する。
ただし、第1閾値補正期間(VTC1)が開始された時間T5においてはゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)が“Vofs−VSS”と比較的大きい値であったのに対し、第2閾値補正期間(VTC2)が開始される時間T10において当該保持電圧が、より小さい“Vx1”に縮まっている。
そこで本実施形態の動作例では、次の1水平期間(1H)(時間T10〜T15)において、前の1水平期間(1H)(時間T5〜T10)で行った第1閾値補正期間(VTC1)と第1待機期間(WAT1)と同様な処理、即ち、第2閾値補正期間(VTC2)と第2待機期間(WAT2)を実行する。
ただし、第1閾値補正期間(VTC1)が開始された時間T5においてはゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)が“Vofs−VSS”と比較的大きい値であったのに対し、第2閾値補正期間(VTC2)が開始される時間T10において当該保持電圧が、より小さい“Vx1”に縮まっている。
図6(B1)に示すように時間T10でサンプリングパルス(SP2)が立ち上がり、サンプリングトランジスタMsがオンすると、駆動トランジスタMdのゲート電圧Vg(=“Vofs+Va1”)がより低い電位(Vofs)の信号線SIG(j)に接続される。このため、その差分(Va1)に相当する電流が駆動トランジスタMdのゲートから信号線SIG(j)に流れ、図8(C)に示すようにゲート電圧Vgがオフセット電位Vofsにまで強制的に下げられる。
この駆動トランジスタMdのゲートにおける電位(Va1)の変動は、保持キャパシタCs、および、駆動トランジスタMdのゲートソース間寄生容量Cgsを介して駆動トランジスタMdのソースに入力され、ソース電位Vsがプルダウンされる。
このときのソース電位Vsのプルダウン量は、容量結合比gを用いて“g*Va1”と表される。ここで容量結合比gは、上記ゲートソース間寄生容量Cgs、保持キャパシタCsと同一符号のその容量値(Cs)、有機発光ダイオードOLEDの容量Coled.を用いて、g=(Cgs+Cs)/(Cgs+Cs+Coled.)と表される。よって、ソース電位Vsは、直前の“Vofs−Vx1+Va1”から“g*Va1”だけ低下し、“Vofs−Vx1+(1−g)Va1”となる。
容量結合比gは定義式から明らかなように1より小さい値をとるため、ソース電位Vsの変化量“g*Va1”は、ゲート電圧Vgの変化量(Va1)より小さい。
この駆動トランジスタMdのゲートにおける電位(Va1)の変動は、保持キャパシタCs、および、駆動トランジスタMdのゲートソース間寄生容量Cgsを介して駆動トランジスタMdのソースに入力され、ソース電位Vsがプルダウンされる。
このときのソース電位Vsのプルダウン量は、容量結合比gを用いて“g*Va1”と表される。ここで容量結合比gは、上記ゲートソース間寄生容量Cgs、保持キャパシタCsと同一符号のその容量値(Cs)、有機発光ダイオードOLEDの容量Coled.を用いて、g=(Cgs+Cs)/(Cgs+Cs+Coled.)と表される。よって、ソース電位Vsは、直前の“Vofs−Vx1+Va1”から“g*Va1”だけ低下し、“Vofs−Vx1+(1−g)Va1”となる。
容量結合比gは定義式から明らかなように1より小さい値をとるため、ソース電位Vsの変化量“g*Va1”は、ゲート電圧Vgの変化量(Va1)より小さい。
ここで、駆動トランジスタのゲートソース間電圧Vgs(=“Vx1−(1−g)Va1”)が駆動トランジスタMdの閾値電圧Vthよりも大きければ、図8(C)のように、ドレイン電流Idsが流れる。ドレイン電流Idsは、駆動トランジスタMdのソース電位Vsが“Vofs−Vth”となって駆動トランジスタMdがカットオフするまで流れようとする。しかし、本実施形態の動作例では、図6(E)および(F)に示すように、ゲートソース間電圧Vgsが“Vx2”(但しVx2は、Vx1>Vx2>Vthを満たす大きさを有する)となった時間T12でサンプリングパルス(SP2)が終了するため、サンプリングトランジスタMsがオフする。時間T12における、保持キャパシタCsの保持電圧は“Vx2”である。
[第2待機期間(WAT2)]
時間T12から第2待機期間(WAT2)が開始する。
第2待機期間(WAT2)では、前回の第1待機期間(WAT1)と同様に、サンプリングトランジスタMsがオフしてゲート電圧Vgが電気的にフローティング状態となるため、ソース電位Vsの上昇に応じてゲート電圧Vgも上昇する(図9(A)参照)。
しかし、ゲート電圧Vgの電位上昇効果(ブートストラップ効果)は、その開始時点のゲートソース間電圧Vgsが制御目標“Vth”に近いため余り大きくなく、図6(E)および(F)の時間T12〜T15に見られるように、ソース電位Vsおよびゲート電圧Vgの電位上昇幅は僅かである。
時間T12から第2待機期間(WAT2)が開始する。
第2待機期間(WAT2)では、前回の第1待機期間(WAT1)と同様に、サンプリングトランジスタMsがオフしてゲート電圧Vgが電気的にフローティング状態となるため、ソース電位Vsの上昇に応じてゲート電圧Vgも上昇する(図9(A)参照)。
しかし、ゲート電圧Vgの電位上昇効果(ブートストラップ効果)は、その開始時点のゲートソース間電圧Vgsが制御目標“Vth”に近いため余り大きくなく、図6(E)および(F)の時間T12〜T15に見られるように、ソース電位Vsおよびゲート電圧Vgの電位上昇幅は僅かである。
より詳細には、図9(A)の第2待機期間(WAT2)において、ドレイン電流Idsが流れることによるソース電位Vsの上昇分を“Va2”とすると、待機期間終了時(図6の時間T15)におけるソース電位Vsは“Vofs−Vx2+Va2”となる。このソース電位が“Va2”だけ上昇することは、ゲートソース間寄生容量Cgsおよび保持キャパシタCsを介して、フローティング状態のゲートに伝達され、その結果、ゲート電圧Vgも同じ電位“Va2”だけ上昇する。ただし、ゲート電圧Vgの電位上昇分“Va2”は、図6(E)に示すように、第1待機期間(WAT1)における電位上昇分“Va1”より遥かに小さいものである。
[第3閾値補正(VTC3)]
時間T15から「本動作」に入り、第3閾値補正(VTC3)が開始する。
第3閾値補正(VTC3)(時間T15〜T17)では、第2閾値補正期間(VTC2)と同様な処理を実行する。
ただし、第2閾値補正期間(VTC2)が開始された時間T10においてはゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)が“Vx1”と比較的大きい値であったのに対し、第3閾値補正期間(VTC3)が開始される時間T15においては、さらに小さい“Vx2”に縮まっている。
動作の基本は[第2閾値補正期間(VTC2)]の繰り返しになるので割愛する。[第2閾値補正期間(VTC2)]の説明は、“Va1”を“Va2”に、“Vx1”を“Vx2”に置き換えることによって、当該第3閾値補正(VTC3)に適用できる。このことは図8(C)と図9(B)との対比でも明らかである。
時間T15から「本動作」に入り、第3閾値補正(VTC3)が開始する。
第3閾値補正(VTC3)(時間T15〜T17)では、第2閾値補正期間(VTC2)と同様な処理を実行する。
ただし、第2閾値補正期間(VTC2)が開始された時間T10においてはゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)が“Vx1”と比較的大きい値であったのに対し、第3閾値補正期間(VTC3)が開始される時間T15においては、さらに小さい“Vx2”に縮まっている。
動作の基本は[第2閾値補正期間(VTC2)]の繰り返しになるので割愛する。[第2閾値補正期間(VTC2)]の説明は、“Va1”を“Va2”に、“Vx1”を“Vx2”に置き換えることによって、当該第3閾値補正(VTC3)に適用できる。このことは図8(C)と図9(B)との対比でも明らかである。
ただし、第2閾値補正期間(VTC2)と異なるのは、第3閾値補正(VTC3)が終了する時間T17までには、図6(E)および図6(F)に示すように、駆動トランジスタMdのゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)が、閾値電圧Vthと等しくなることである。このため、駆動トランジスタMdは、ゲートソース間電圧Vgsが閾値電圧Vthと等しくなったところでカットオフし、それ以後、ドレイン電流Idsが流れなくなる。このときの駆動トランジスタMdのソース電位Vsは“Vofs−Vth”である。
以上のように待機期間を間に挟んだ複数回(本例では3回)に亘る閾値補正によって、保持キャパシタCsの保持電圧は、これが一定となる待機期間を間に挟んでステップ状に収束し、最終的には閾値電圧Vthとなる。
ここで仮に、駆動トランジスタのゲートソース間電圧が“Vin”だけ大きくなったとすると、ゲートソース間電圧は“Vin+Vth”となる。また、閾値電圧Vthが大きい駆動トランジスタと、これが小さい駆動トランジスタを考える。
前者の閾値電圧Vthが大きい駆動トランジスタは、閾値電圧Vthが大きい分だけゲートソース間電圧が大きく、逆に閾値電圧Vthが小さい駆動トランジスタは、閾値電圧Vthが小さいためゲートソース間電圧が小さくなる。よって、閾値電圧Vthに関していえば、閾値電圧補正動作により、そのバラツキをキャンセルして、同じデータ電圧Vinなら同じドレイン電流Idsを駆動トランジスタに流すことができる。
ここで仮に、駆動トランジスタのゲートソース間電圧が“Vin”だけ大きくなったとすると、ゲートソース間電圧は“Vin+Vth”となる。また、閾値電圧Vthが大きい駆動トランジスタと、これが小さい駆動トランジスタを考える。
前者の閾値電圧Vthが大きい駆動トランジスタは、閾値電圧Vthが大きい分だけゲートソース間電圧が大きく、逆に閾値電圧Vthが小さい駆動トランジスタは、閾値電圧Vthが小さいためゲートソース間電圧が小さくなる。よって、閾値電圧Vthに関していえば、閾値電圧補正動作により、そのバラツキをキャンセルして、同じデータ電圧Vinなら同じドレイン電流Idsを駆動トランジスタに流すことができる。
なお、3回に亘る閾値補正期間、すなわち、第1閾値補正期間(VTC1)、第2閾値補正期間(VTC2)および第3閾値補正(VTC3)においては、ドレイン電流Idsが専ら保持キャパシタCsの一方電極側、有機発光ダイオードOLEDの容量Coled.の一方電極側に流入することにのみ消費され、有機発光ダイオードOLEDがオンしないようにする必要がある。有機発光ダイオードOLEDのアノード電圧を“Voled.”、その閾値電圧を“Vth_oled.”、そのカソード電位を“Vcath”と表記すると、有機発光ダイオードOLEDをオフ状態に維持する条件は、“Voled.≦Vcath+Vth_oled.”が常に成り立つことである。
ここで有機発光ダイオードOLEDのカソード電位Vcathを基準電圧VSS(例えば接地電圧GND)で一定とした場合、閾値電圧Vth_oled.が非常に大きいときは、この式を常に成立させることも可能である。しかし、閾値電圧Vth_oled.は有機発光ダイオードOLEDの作製条件で決まり、また、低電圧で効率的な発光のためには閾値電圧Vth_oled.を余り大きくできない。よって、望ましくは、3度の閾値補正期間、および、次に述べる移動度補正期間が終了するまでは、カソード電位Vcathを基準電圧VSSより大きく設定することによって、有機発光ダイオードOLEDを逆バイアスさせておくとよい。
ここで有機発光ダイオードOLEDのカソード電位Vcathを基準電圧VSS(例えば接地電圧GND)で一定とした場合、閾値電圧Vth_oled.が非常に大きいときは、この式を常に成立させることも可能である。しかし、閾値電圧Vth_oled.は有機発光ダイオードOLEDの作製条件で決まり、また、低電圧で効率的な発光のためには閾値電圧Vth_oled.を余り大きくできない。よって、望ましくは、3度の閾値補正期間、および、次に述べる移動度補正期間が終了するまでは、カソード電位Vcathを基準電圧VSSより大きく設定することによって、有機発光ダイオードOLEDを逆バイアスさせておくとよい。
[第3待機期間(WAT3)]
以上は閾値電圧補正についての説明であるが、本動作例では、続いて“書き込み&移動度補正”のための待機期間(第3待機期間(WAT3))が開始する。第3待機期間(WAT3)は、今までの閾値電圧補正のための第1待機期間(WAT1)および第2待機期間(WAT2)とは異なり、単に、その後に行う“書込み&移動度補正”時に、映像信号Ssigの電位変化の不安定な箇所を誤ってサンプリングしないように待機する短い待機期間である。
以上は閾値電圧補正についての説明であるが、本動作例では、続いて“書き込み&移動度補正”のための待機期間(第3待機期間(WAT3))が開始する。第3待機期間(WAT3)は、今までの閾値電圧補正のための第1待機期間(WAT1)および第2待機期間(WAT2)とは異なり、単に、その後に行う“書込み&移動度補正”時に、映像信号Ssigの電位変化の不安定な箇所を誤ってサンプリングしないように待機する短い待機期間である。
図6(B1)に示すように、時間T17でサンプリングパルス(SP3)が“H”レベルから“L”レベルに遷移すると、ここから第3待機期間(WAT3)が開始する。
第3待機期間(WAT3)では、その途中の時間T18で、図6(A)に示すように、当該画素回路3(1、j)で表示すべきデータ電位Vsigをもつ映像信号パルス(PPx)が、映像信号Ssigとして信号線SIG(j)に供給される(図11(A)参照)。映像信号Ssigにおいて、データ電位Vsigとオフセット電位Vofsの差分が、当該画素回路で表示すべき階調値に対応するデータ電圧Vinに相当する。つまり、データ電位Vsigは“Vofs+Vin”に等しい。
時間T18で行われた電位変化から時間が経って、映像信号Ssigがデータ電位Vsigで安定した時間T19で、当該第3待機期間(WAT3)が終了する。
第3待機期間(WAT3)では、その途中の時間T18で、図6(A)に示すように、当該画素回路3(1、j)で表示すべきデータ電位Vsigをもつ映像信号パルス(PPx)が、映像信号Ssigとして信号線SIG(j)に供給される(図11(A)参照)。映像信号Ssigにおいて、データ電位Vsigとオフセット電位Vofsの差分が、当該画素回路で表示すべき階調値に対応するデータ電圧Vinに相当する。つまり、データ電位Vsigは“Vofs+Vin”に等しい。
時間T18で行われた電位変化から時間が経って、映像信号Ssigがデータ電位Vsigで安定した時間T19で、当該第3待機期間(WAT3)が終了する。
[書込み&移動度補正期間(W&μ)]
時間T19から、書込み&移動度補正期間(W&μ)が開始する。
図6(B1)に示すように、本動作時の映像信号パルス(PPx)を印加中の時間T19で、書き込みパルス(WP)がサンプリングトランジスタMsのゲートに供給される。すると、図11(B)に示すように、サンプリングトランジスタMsがオンし、信号線SIG(j)のデータ電位Vsig(=Vin+Vofs)のうち、ゲート電圧Vg(=Vofs)との差分、すなわち、データ電圧Vinが、駆動トランジスタMdのゲートに入力される。この結果、ゲート電圧Vgが“Vofs+Vin”となる。
ゲート電圧Vgがデータ電圧Vinだけ上昇すると、これに連動してソース電位Vsも上昇する。このとき、データ電圧Vinがそのままソース電位Vsに伝達される訳ではなく、前述した容量結合比gに応じた比率の変化分、すなわち、“g*Vin”だけソース電位Vsが上昇する。よって、変化後のソース電位Vsは、“Vofs−Vth+g*Vin”となる。その結果、駆動トランジスタMdのゲートソース間電圧Vgsは、“(1−g)Vin+Vth”となる。
時間T19から、書込み&移動度補正期間(W&μ)が開始する。
図6(B1)に示すように、本動作時の映像信号パルス(PPx)を印加中の時間T19で、書き込みパルス(WP)がサンプリングトランジスタMsのゲートに供給される。すると、図11(B)に示すように、サンプリングトランジスタMsがオンし、信号線SIG(j)のデータ電位Vsig(=Vin+Vofs)のうち、ゲート電圧Vg(=Vofs)との差分、すなわち、データ電圧Vinが、駆動トランジスタMdのゲートに入力される。この結果、ゲート電圧Vgが“Vofs+Vin”となる。
ゲート電圧Vgがデータ電圧Vinだけ上昇すると、これに連動してソース電位Vsも上昇する。このとき、データ電圧Vinがそのままソース電位Vsに伝達される訳ではなく、前述した容量結合比gに応じた比率の変化分、すなわち、“g*Vin”だけソース電位Vsが上昇する。よって、変化後のソース電位Vsは、“Vofs−Vth+g*Vin”となる。その結果、駆動トランジスタMdのゲートソース間電圧Vgsは、“(1−g)Vin+Vth”となる。
ここで、移動度μによるバラツキについて説明する。
今までの3度の閾値電圧補正で、実は、ドレイン電流Idsを流すたびに移動度μによる誤差が含まれていたものの、閾値電圧Vthのバラツキが大きいため移動度μによる誤差成分を問題としなかった。このとき容量結合比gを用いずに、単に結果だけを示す電圧を新たに“Va1”や“Va2”により表記して説明したのは、移動度のバラツキを説明することによる煩雑さを回避するためである。
一方、既に説明したことであるが、厳密に閾値電圧補正が行われた後は、そのとき保持キャパシタCsに閾値電圧Vthが保持されているため、その後、駆動トランジスタMdをオンさせると、閾値電圧Vthの大小によってドレイン電流Idsが変動しない。そのため、この閾値電圧補正後の駆動トランジスタMdの導通で、仮に、当該導通時の駆動電流Idによって保持キャパシタCsの保持電圧(ゲートソース間電圧Vgs)の値に変動が生じたとすると、その変動量ΔV(正または負の極性をとることが可能)は、駆動トランジスタMdの移動度μのバラツキ、より厳密には、半導体材料の物性パラメータである純粋な意味での移動度のほかに、トランジスタの構造上あるいは製造プロセス上で電流駆動力に影響を与える要因の総合的なバラツキを反映したものとなる。
今までの3度の閾値電圧補正で、実は、ドレイン電流Idsを流すたびに移動度μによる誤差が含まれていたものの、閾値電圧Vthのバラツキが大きいため移動度μによる誤差成分を問題としなかった。このとき容量結合比gを用いずに、単に結果だけを示す電圧を新たに“Va1”や“Va2”により表記して説明したのは、移動度のバラツキを説明することによる煩雑さを回避するためである。
一方、既に説明したことであるが、厳密に閾値電圧補正が行われた後は、そのとき保持キャパシタCsに閾値電圧Vthが保持されているため、その後、駆動トランジスタMdをオンさせると、閾値電圧Vthの大小によってドレイン電流Idsが変動しない。そのため、この閾値電圧補正後の駆動トランジスタMdの導通で、仮に、当該導通時の駆動電流Idによって保持キャパシタCsの保持電圧(ゲートソース間電圧Vgs)の値に変動が生じたとすると、その変動量ΔV(正または負の極性をとることが可能)は、駆動トランジスタMdの移動度μのバラツキ、より厳密には、半導体材料の物性パラメータである純粋な意味での移動度のほかに、トランジスタの構造上あるいは製造プロセス上で電流駆動力に影響を与える要因の総合的なバラツキを反映したものとなる。
以上のことを踏まえた上で説明を戻すと、図11(B)において、サンプリングトランジスタMsがオンしてゲート電圧Vgにデータ電圧Vinが加わったときに、駆動トランジスタMdは、そのデータ電圧Vin(階調値)に応じた大きさのドレイン電流Idsをソースドレイン間に流そうとする。このときドレイン電流Idsが移動度μに応じてばらつき、その結果、ソース電位Vsは、“Vofs−Vth+g*Vin”に上記移動度μによる変動量ΔVを加えた“Vofs−Vth+g*Vin+ΔV”となる。
このとき有機発光ダイオードOLEDを発光させないためには、“Vs(=Vofs−Vth+g*Vin+ΔV)<Vth_oled.+Vcath”が満たされるように、データ電圧Vinや容量結合比g等に応じたカソード電位Vcathを予め設定するとよい。
この設定を予め行っていると、有機発光ダイオードOLEDは逆バイアスされ、ハイインピーダンス状態にあるため発光することはなく、また、ダイオード特性ではなく単純な容量特性を示すようになる。
このとき上記条件式が満たされている限り、ソース電位Vsが、有機発光ダイオードOLEDの閾値電圧Vth_oled.とカソード電位Vcathとの和を越えないため、ドレイン電流Ids(駆動電流Id)は保持キャパシタCsの容量値(同じ符号Csで表記)と有機発光ダイオードOLEDの逆バイアス時等価容量の容量値(寄生容量と同じ符号Coled.で表記)と駆動トランジスタMdのゲートソース間に存在する寄生容量(Cgsと表記)とを加算した容量“C=Cs+Coled.+Cgs”を充電するために用いられる。これにより、駆動トランジスタMdのソース電位Vsは上昇していく。このとき、駆動トランジスタMdの閾値補正動作は完了しているため、駆動トランジスタMdが流すドレイン電流Idsは移動度μを反映したものとなる。
この設定を予め行っていると、有機発光ダイオードOLEDは逆バイアスされ、ハイインピーダンス状態にあるため発光することはなく、また、ダイオード特性ではなく単純な容量特性を示すようになる。
このとき上記条件式が満たされている限り、ソース電位Vsが、有機発光ダイオードOLEDの閾値電圧Vth_oled.とカソード電位Vcathとの和を越えないため、ドレイン電流Ids(駆動電流Id)は保持キャパシタCsの容量値(同じ符号Csで表記)と有機発光ダイオードOLEDの逆バイアス時等価容量の容量値(寄生容量と同じ符号Coled.で表記)と駆動トランジスタMdのゲートソース間に存在する寄生容量(Cgsと表記)とを加算した容量“C=Cs+Coled.+Cgs”を充電するために用いられる。これにより、駆動トランジスタMdのソース電位Vsは上昇していく。このとき、駆動トランジスタMdの閾値補正動作は完了しているため、駆動トランジスタMdが流すドレイン電流Idsは移動度μを反映したものとなる。
図6(E)および図6(F)で“(1−g)Vin+Vth−ΔV”の式により示しているように、保持キャパシタCsに保持されるゲートソース間電圧Vgsにおいては、ソース電位Vsに加わる変動量ΔVが閾値補正後のゲートソース間電圧Vgs(=(1−g)Vin+Vth)から差し引かれることになるため、負帰還がかかるように当該変動量ΔVが保持キャパシタCsに保持される。よって、以下、変動量ΔVを「負帰還量」ともいう。
この負帰還量ΔVは、有機発光ダイオードOLEDに逆バイアスをかけた状態では、“Coled.>>Cs+Cgs”が成り立つので、ΔV=t*Ids/Coled.という概算式で表すことができる。この概算式から、変動量ΔVは、ドレイン電流Idsの変動に比例して変化するパラメータであることが分かる。
上記負帰還量ΔVの概算式から、ソース電位Vsに付加される負帰還量ΔVは、ドレイン電流Idsの大きさ(この大きさは、データ電圧Vinの大きさ、即ち階調値と正の相関関係にある)と、ドレイン電流Idsが流れる時間、すなわち、図6(B1)に示す、移動度補正に要する時間T19から時間T20までの時間(t)に依存している。つまり、階調値が大きいほど、また、時間(t)を長くとるほど、負帰還量ΔVが大きくなる。
したがって、移動度補正の時間(t)は必ずしも一定である必要はなく、逆にドレイン電流Ids(階調値)に応じて調整することが好ましい場合がある。たとえば、白表示に近くドレイン電流Idsが大きい場合、移動度補正の時間(t)は短めにし、逆に、黒表示に近くなりドレイン電流Idsが小さくなると、移動度補正の時間(t)を長めに設定するとよい。この階調値に応じた移動度補正時間の自動調整は、その機能を図5の書き込み信号走査回路42等に予め設けることにより実現可能である。
この負帰還量ΔVは、有機発光ダイオードOLEDに逆バイアスをかけた状態では、“Coled.>>Cs+Cgs”が成り立つので、ΔV=t*Ids/Coled.という概算式で表すことができる。この概算式から、変動量ΔVは、ドレイン電流Idsの変動に比例して変化するパラメータであることが分かる。
上記負帰還量ΔVの概算式から、ソース電位Vsに付加される負帰還量ΔVは、ドレイン電流Idsの大きさ(この大きさは、データ電圧Vinの大きさ、即ち階調値と正の相関関係にある)と、ドレイン電流Idsが流れる時間、すなわち、図6(B1)に示す、移動度補正に要する時間T19から時間T20までの時間(t)に依存している。つまり、階調値が大きいほど、また、時間(t)を長くとるほど、負帰還量ΔVが大きくなる。
したがって、移動度補正の時間(t)は必ずしも一定である必要はなく、逆にドレイン電流Ids(階調値)に応じて調整することが好ましい場合がある。たとえば、白表示に近くドレイン電流Idsが大きい場合、移動度補正の時間(t)は短めにし、逆に、黒表示に近くなりドレイン電流Idsが小さくなると、移動度補正の時間(t)を長めに設定するとよい。この階調値に応じた移動度補正時間の自動調整は、その機能を図5の書き込み信号走査回路42等に予め設けることにより実現可能である。
[発光期間(LM1)]
時間T20で書込み&移動度補正期間(W&μ)が終了すると、発光期間(LM1)が開始する。
時間T20で書き込みパルス(WP)が終了するためサンプリングトランジスタMsがオフし、駆動トランジスタMdのゲートが電気的にフローティング状態となる。
時間T20で書込み&移動度補正期間(W&μ)が終了すると、発光期間(LM1)が開始する。
時間T20で書き込みパルス(WP)が終了するためサンプリングトランジスタMsがオフし、駆動トランジスタMdのゲートが電気的にフローティング状態となる。
ところで、発光期間(LM1)より前の書込み&移動度補正期間(W&μ)においては、駆動トランジスタMdはデータ電圧Vinに応じたドレイン電流Idsを流そうとするが、実際に流せるとは限らない。その理由は、有機発光ダイオードOLEDに流れる電流値(Id)が駆動トランジスタMdに流れる電流値(Ids)に比べて非常に小さいなら、サンプリングトランジスタMsがオンしているため、駆動トランジスタMdのゲート電圧Vgが“Vofs+Vin”に固定され、そこから閾値電圧Vth分下がった電位(“Vofs+Vin−Vth”)にソース電位Vsが収束しようとするからである。よって、移動度補正の時間(t)を幾ら長くしてもソース電位Vsは上記収束点を超える電位にはなれない。移動度補正は、その収束までの速さの違いで移動度μの違いをモニタし、補正するものである。このため、最大輝度の白表示のデータ電圧Vinが入力された場合でも、上記収束になる前に移動度補正の時間(t)の終点が決められる。
発光期間(LM1)が開始して駆動トランジスタMdのゲートがフローティングとなると、そのソース電位Vsは、さらに上昇可能となる。よって、駆動トランジスタMdは、入力されたデータ電圧Vinに応じた駆動電流Idを流すように動作する。
その結果、ソース電位Vs(有機発光ダイオードOLEDのアノード電位)が上昇し、やがて、有機発光ダイオードOLEDの逆バイアス状態が解消され、図11(C)に示すように、ドレイン電流Idsが駆動電流Idとして有機発光ダイオードOLEDに流れ始めるため、有機発光ダイオードOLEDが実際に発光を開始する。発光が開始して暫くすると、駆動トランジスタMdは、入力されたデータ電圧Vinに応じたドレイン電流Idsで飽和し、ドレイン電流Ids(=Id)が一定となると、有機発光ダイオードOLEDがデータ電圧Vinに応じた輝度の発光状態となる。
その結果、ソース電位Vs(有機発光ダイオードOLEDのアノード電位)が上昇し、やがて、有機発光ダイオードOLEDの逆バイアス状態が解消され、図11(C)に示すように、ドレイン電流Idsが駆動電流Idとして有機発光ダイオードOLEDに流れ始めるため、有機発光ダイオードOLEDが実際に発光を開始する。発光が開始して暫くすると、駆動トランジスタMdは、入力されたデータ電圧Vinに応じたドレイン電流Idsで飽和し、ドレイン電流Ids(=Id)が一定となると、有機発光ダイオードOLEDがデータ電圧Vinに応じた輝度の発光状態となる。
発光期間(LM1)の開始から輝度が一定となるまでの間に生じる、有機発光ダイオードOLEDのアノード電位の上昇は、駆動トランジスタMdのソース電位Vsの上昇に他ならず、これを、有機発光ダイオードOLEDのアノード電圧Voled.の上昇量という意味で“ΔVoled.”とする。駆動トランジスタMdのソース電位Vsは、“Vofs−Vth+g*Vin+ΔV+ΔVoled.”となる(図6(F)参照)。
一方、ゲート電圧Vgは、図6(E)に示すように、フローティング状態であるためソース電位Vsに連動して、その上昇量ΔVoled.と同じだけ上昇し、ドレイン電流Idsの飽和に伴ってソース電位Vsが飽和すると、ゲート電圧Vgも飽和する。
その結果、ゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)について、移動度補正時の値(“(1−g)Vin+Vth−ΔV”)が、発光期間(LM1)中も維持される。
一方、ゲート電圧Vgは、図6(E)に示すように、フローティング状態であるためソース電位Vsに連動して、その上昇量ΔVoled.と同じだけ上昇し、ドレイン電流Idsの飽和に伴ってソース電位Vsが飽和すると、ゲート電圧Vgも飽和する。
その結果、ゲートソース間電圧Vgs(保持キャパシタCsの保持電圧)について、移動度補正時の値(“(1−g)Vin+Vth−ΔV”)が、発光期間(LM1)中も維持される。
発光期間(LM1)においては、駆動トランジスタMdが定電流源として動作することから、有機発光ダイオードOLEDのI−V特性が経時変化し、これに伴って駆動トランジスタMdのソース電位Vsが変化することがある。
しかしながら、有機発光ダイオードOLEDのI−V特性が経時変化の有無に関係なく、保持キャパシタCsの保持電圧が(“(1−g)Vin+Vth−ΔV”)に保たれる。そして、保持キャパシタCsの保持電圧は、駆動トランジスタMdの閾値電圧Vthを補正する成分(+Vth)と、移動度μによる変動を補正する成分(−ΔV)とを含むことから、閾値電圧Vthや移動度μが、異なる画素間でばらついても駆動トランジスタMdのドレイン電流Ids、つまり、有機発光ダイオードOLEDの駆動電流Idが一定に保たれる。
しかしながら、有機発光ダイオードOLEDのI−V特性が経時変化の有無に関係なく、保持キャパシタCsの保持電圧が(“(1−g)Vin+Vth−ΔV”)に保たれる。そして、保持キャパシタCsの保持電圧は、駆動トランジスタMdの閾値電圧Vthを補正する成分(+Vth)と、移動度μによる変動を補正する成分(−ΔV)とを含むことから、閾値電圧Vthや移動度μが、異なる画素間でばらついても駆動トランジスタMdのドレイン電流Ids、つまり、有機発光ダイオードOLEDの駆動電流Idが一定に保たれる。
具体的には、駆動トランジスタMdは、閾値電圧Vthが大きいほど、上記保持電圧の閾値電圧補正成分(+Vth)によってソース電位Vsを下げて、ドレイン電流Ids(駆動電流Id)をより流すようにソースドレイン間電圧を大きくする。このため閾値電圧Vthの変動があってもドレイン電流Idsは一定となる。
また、駆動トランジスタMdは、移動度μが小さくて上記変動量ΔVが小さい場合は、保持キャパシタCsの保持電圧の移動度補正成分(−ΔV)によって当該保持電圧の低下量も小さくなるため、相対的に、大きなソースドレイン間電圧が確保され、その結果、ドレイン電流Ids(駆動電流Id)をより流すように動作する。このため移動度μの変動があってもドレイン電流Idsは一定となる。
また、駆動トランジスタMdは、移動度μが小さくて上記変動量ΔVが小さい場合は、保持キャパシタCsの保持電圧の移動度補正成分(−ΔV)によって当該保持電圧の低下量も小さくなるため、相対的に、大きなソースドレイン間電圧が確保され、その結果、ドレイン電流Ids(駆動電流Id)をより流すように動作する。このため移動度μの変動があってもドレイン電流Idsは一定となる。
以上より、画素間で駆動トランジスタMdの閾値電圧Vthや移動度μがばらついても、さらに、駆動トランジスタMdの特性が経時変化しても、データ電圧Vinが同じである限り、有機発光ダイオードOLEDの発光輝度も一定に保たれる。
<平面および断面の構造例>
以上のブロックや回路の構成を前提として、画素回路の平面パターンや断面構造について、図面を参照しつつ説明する。
以上のブロックや回路の構成を前提として、画素回路の平面パターンや断面構造について、図面を参照しつつ説明する。
図12(A)と図12(B)は、第i行,第j列の画素回路3(i,j)についての平面パターンを示すものである。図12(B)は、最上層のカソード電極(全面形成)を省いた平面図、図12(A)は、最上層のカソード電極(全面形成)を含む有機発光ダイオードOLEDの電極や有機多層膜を省いた製造途中の平面図である。
また、図13(A)は、図12(A)のA−A線の概略断面図、図13(B)は、図12(A)と図12(B)のB−B線の概略断面図である。
また、図13(A)は、図12(A)のA−A線の概略断面図、図13(B)は、図12(A)と図12(B)のB−B線の概略断面図である。
図13(A)および図13(B)において、不図示のガラス等からなる基板上に直接または他の膜を介して下地層10(絶縁層の一種)が形成されている。
図13(B)に示す断面において、下地層10の上に所定のゲートメタル層(GM)、例えばモリブデン(Mo)等の高融点金属を含む層からなるゲート電極11Aが形成されている。図13(B)の断面は、図5等の駆動トランジスタMdの形成箇所を示しているが、図12(A)に示すように、サンプリングトランジスタMsの形成箇所にも、大きさが若干異なるゲート電極11Dが同様に形成されている。
図13(B)に示す断面において、下地層10の上に所定のゲートメタル層(GM)、例えばモリブデン(Mo)等の高融点金属を含む層からなるゲート電極11Aが形成されている。図13(B)の断面は、図5等の駆動トランジスタMdの形成箇所を示しているが、図12(A)に示すように、サンプリングトランジスタMsの形成箇所にも、大きさが若干異なるゲート電極11Dが同様に形成されている。
一方、図13(A)に示す断面において、ゲート電極11Aと同じ階層で同じ材質のゲートメタル層(GM)からなる高融点金属配線を含む第1の層(以下、単に「第1高融点金属層」と呼ぶ)11Bおよび高融点金属配線を含む第2の層(以下、単に「第2高融点金属層」と呼ぶ)11Cが、下地層10上に形成されている。第1高融点金属配線層11Bと第2高融点金属配線層11Cは、図12(A)に示すように、画素内では離間しているが、隣接画素間では連続している。つまり、図12(A)に示す第1高融点金属配線層11Bは、列方向の一方(図12(A)のより下方)に連続する他の不図示の画素における第2高融点金属配線層11C(不図示)とパターンとして繋がっている。同様に、図12(A)に示す第2高融点金属配線層11Cは、列方向の他の一方(図12(A)のより上方)に連続する他の不図示の画素の第1高融点金属配線層11B(不図示)とパターンとして繋がっている。
ゲート電極11Aの表面(図13(B))、第1高融点金属配線層11Bおよび第2高融点金属配線層11Cの表面(図13(A))を覆うように、下地層10上の全面に、ゲート絶縁膜12が形成されている。
図13(B)に示す断面において、ゲート絶縁膜12上には、例えばアモルファスシリコン(Pチャネル型TFTの場合、ポリシリコンでも可能)からなる、駆動トランジスタMdのTFT層13Aが形成されている。図12(A)に示すように、サイズが異なるがサンプリングトランジスタMsのTFT層13Bが、同様にして形成されている。図13(B)のTFT層13Aには、逆導電型の不純物が導入されて互いに分離したソース(S)とドレイン(D)の各領域が形成されている。このことはTFT層13Bにおいても同様である。
図13(B)に示す断面において、ゲート絶縁膜12上には、例えばアモルファスシリコン(Pチャネル型TFTの場合、ポリシリコンでも可能)からなる、駆動トランジスタMdのTFT層13Aが形成されている。図12(A)に示すように、サイズが異なるがサンプリングトランジスタMsのTFT層13Bが、同様にして形成されている。図13(B)のTFT層13Aには、逆導電型の不純物が導入されて互いに分離したソース(S)とドレイン(D)の各領域が形成されている。このことはTFT層13Bにおいても同様である。
ゲート絶縁膜12には、図13(A)の断面における、第1高融点金属配線層11Bの端部上で複数のコンタクトホール、ここではコンタクトホール12Aと12Bが形成されている。同様に、第2高融点金属配線層11Cの端部上で複数のコンタクトホール、ここではコンタクトホール12Cと12Dがゲート絶縁膜12に形成されている。
各配線接続部に2個ずつ、合計4個のコンタクトホール12A〜12Dは、高融点金属配線層とその上の上層配線層とを接続する第1コンタクトホール(1CH)である。
具体的には、第1高融点金属配線層11Bの端部が、コンタクトホール12Aと12Bを介して、ゲート絶縁膜12上に設けられ、例えばアルミニウム(AL)からなる上層配線層14Bの一方端部に接続されている。また、第2高融点金属配線層11Cの端部が、コンタクトホール12Cと12Dを介して、ゲート絶縁膜12上に設けられている上記上層配線層14Bのもう片方の端部に接続されている。
各配線接続部に2個ずつ、合計4個のコンタクトホール12A〜12Dは、高融点金属配線層とその上の上層配線層とを接続する第1コンタクトホール(1CH)である。
具体的には、第1高融点金属配線層11Bの端部が、コンタクトホール12Aと12Bを介して、ゲート絶縁膜12上に設けられ、例えばアルミニウム(AL)からなる上層配線層14Bの一方端部に接続されている。また、第2高融点金属配線層11Cの端部が、コンタクトホール12Cと12Dを介して、ゲート絶縁膜12上に設けられている上記上層配線層14Bのもう片方の端部に接続されている。
第1高融点金属配線層11Bの上方に、ゲート絶縁膜12を介して絶縁され、また、上層配線層14Bとパターンで分離された電源電圧VDDの供給線(以下、電源電圧供給線VDDLと表記)が設けられている。電源電圧供給線VDDLは、図5において水平画素ライン駆動回路41に接続され、駆動トランジスタMdのドレインに対し、電源電圧VDDと基準電圧VSSを交互に印加する配線である。このため、図12(A)に示すように、電源電圧供給線VDDLの分岐線(同一符号VDDLで表記)が、TFT層13Aのドレイン(D)となる領域に電気的に低抵抗で接触している。一方、駆動トランジスタMdのソース(S)となる領域に対しては、電源電圧供給線VDDLと同じ階層で同じ材質(アルミニウム(AL))からなる保持キャパシタCsの上部電極層14Dが電気的に接触している。上部電極層14Dは、図12(A)に示すように、ゲート電極11Aから連続する保持キャパシタCsの下部電極層とパターン上で重なっており、この部分でMIS(Metal-Insulator-Semiconductor)構造の保持キャパシタCsが形成されている。
図13(B)において、第2高融点金属配線層11Cの上方に、ゲート絶縁膜12を介して絶縁され、また、上層配線層14Bとパターンで分離されたサンプリングトランジスタMsの制御線SAMLが設けられている。制御線SAMLは、図5において書き込み信号走査回路42に接続され、サンプリングトランジスタMsのゲートに対し、書込駆動パルスWS(i)を印加する配線である。このため、図12(A)に示すように、1stコンタクトホール(1HC)の1つであるコンタクトホール12Eを介して、制御線SAMLが、下層のサンプリングトランジスタMsのゲート電極11Dと接続されている。
制御線SAMLは、電源電圧供給線VDDLと平行に行方向に長く配線されている。信号線SIG(j)は、制御線SAMLとの交差部分で、第2高融点金属配線層11Cを下方架橋とする構造(本明細書では“下方ブリッジ構造”と称する)を有する。同様に、信号線SIG(j)は、電源電圧供給線VDDLとの交差部分で、第1高融点金属配線層11Bを下方架橋とする構造(下方ブリッジ構造)を有する。
なお、サンプリングトランジスタMsのTFT層13Bのドレイン側に上層配線層14Bがパターン上で接続され、ソース側に、アルミニウム(AL)からなり、図5の駆動トランジスタMdの制御ノードNDcの一部を構成するセル内配線14Eが接続されている。セル内配線14Eは、1stコンタクトホール(1HC)の1つであるコンタクトホール12Fを介して、下層の保持キャパシタCsの下部電極層と電気的に接続されている。
このように形成されたアルミニウム(AL)の各種配線、即ち、電源電圧供給線VDDL、制御線SAML、上層配線層14B、上部電極層14D、および、セル内配線14Eを埋め込み、これらの段差を平坦化するための平坦化膜15が全面に形成されている(図13(B)参照)。
図13(B)の断面に示すように、上部電極層14D上の平坦化膜15部分に、平坦化膜15に形成された2ndコンタクトホール(2HC)を導電材料で埋め込んだアノードコンタクト15Aが形成されている。
そして、平坦化膜15上に形成され、アノードコンタクト15Aの端面に接触するアノード電極(AE)、アノード電極(AE)上に形成され、アノード電極(AE)より一回り小さい開口部16Aを有する保護膜16、さらにその上を覆う有機多層膜(OML)、および、画素占有面積の全面にブランケット状に形成されたカソード電極(CE)が、この順に堆積され、これにより有機発光ダイオードOLEDが形成されている。図12(B)に示すように、アノード電極(AE)より一回り小さい開口部16Aを有する保護膜16が、カソード電極(CE)上に形成されている。
図13(B)の断面に示すように、上部電極層14D上の平坦化膜15部分に、平坦化膜15に形成された2ndコンタクトホール(2HC)を導電材料で埋め込んだアノードコンタクト15Aが形成されている。
そして、平坦化膜15上に形成され、アノードコンタクト15Aの端面に接触するアノード電極(AE)、アノード電極(AE)上に形成され、アノード電極(AE)より一回り小さい開口部16Aを有する保護膜16、さらにその上を覆う有機多層膜(OML)、および、画素占有面積の全面にブランケット状に形成されたカソード電極(CE)が、この順に堆積され、これにより有機発光ダイオードOLEDが形成されている。図12(B)に示すように、アノード電極(AE)より一回り小さい開口部16Aを有する保護膜16が、カソード電極(CE)上に形成されている。
以上のパターンおよび断面構造の信号線SIG(j)において、下方ブリッジ構造を形成する第1高融点金属配線層11Bと上層配線層14Bとの配線接続部、および、第2高融点金属配線層11Cと上層配線層14Bとの配線接続部の各々において、コンタクトホール12Aと12B、コンタクトホール12Cと12Dのように、配線接続部ごとに複数のコンタクトホールが形成されているため、信号線SIG(j)に図5のHスキャナ5から供給される映像信号Ssigの遅延量が、単一のコンタクトホール接続に比べて、小さくなっている。
また、制御線SAMLが、低抵抗のアルミニウム(AL)からなる単一層配線14Cであり、配線途中でコンタクトレスとなっている。このため制御線SAMLに図5の書き込み信号走査回路42から供給される書込駆動パルスWS(i)の遅延量が、制御線SAMLの全部または一部を、ゲートメタル(GM)を用いて形成する場合に比べると、小さくなっている。
よって、サンプリングトランジスタMsによりデータ電位Vsigのサンプリングのタイミング設計において、上記2方向の信号の遅延量がどちらも小さくなるため、データ電位Vsigへのレベル変化に対するサンプリングマージンが広く取れ、結果として、表示品質が低下しにくい構造となっている。言い換えると、上記マージンが広くとれる分、さらに、大画面化および高精細化(駆動周波数の向上)を行う余裕が生まれるという利点がある。
また、制御線SAMLが、低抵抗のアルミニウム(AL)からなる単一層配線14Cであり、配線途中でコンタクトレスとなっている。このため制御線SAMLに図5の書き込み信号走査回路42から供給される書込駆動パルスWS(i)の遅延量が、制御線SAMLの全部または一部を、ゲートメタル(GM)を用いて形成する場合に比べると、小さくなっている。
よって、サンプリングトランジスタMsによりデータ電位Vsigのサンプリングのタイミング設計において、上記2方向の信号の遅延量がどちらも小さくなるため、データ電位Vsigへのレベル変化に対するサンプリングマージンが広く取れ、結果として、表示品質が低下しにくい構造となっている。言い換えると、上記マージンが広くとれる分、さらに、大画面化および高精細化(駆動周波数の向上)を行う余裕が生まれるという利点がある。
各配線接続部に設けるコンタクトホールの数は、2以上なら任意である。ただし、この数は、好ましくは、制御線SAMLをサンプリングトランジスタMsの制御ノード(ゲート)に接続する接続部を含めた、画素内の他の接続部に当該接続部ごとに設けられたコンタクトホールの最大数より多い。つまり、図13の例でいうと、コンタクトホール12E、コンタクトホール12Fおよびアノードコンタクト15Aのように、「接続部」ごとのコンタクト数が「1」であるのに対し、コンタクトホール12Aと12B、コンタクトホール12Cと12Dというように、配線接続部ごとのコンタクト数は「2」となっている。
また、各配線接続部に設けるコンタクトホールの数は、当該コンタクトホールの数を配線接続部ごとに増やすときに、ある一定の数以上で、データ電位Vsigを活性レベルとする映像信号Ssigのパルスの電位変化の波形が変化しなくなる場合、当該一定の数だけ配線接続部ごとに設けられている。具体的に、上記例では、コンタクトホール12Aと12B、コンタクトホール12Cと12Dのように、各配線接続部に設けるコンタクトホール数が「2」であるが、これを3,4,…と増やすとする。このコンタクトホール数を増大したときに、映像信号Ssigの映像信号パルス(PP)や(PPx)において、ある数以上設けると、波形変化が実質的にしないとみなされる場合がある。「実質的に波形変化しない」の定義は任意であるが、例えば、パルス波高値の例えば90[%]の時間でモニタしたときに、このモニタした波形変化点が、想定する画素アレイ2の画素行内における全ての画素で所定の許容量内に収まると、「実質的に波形変化しない」とみなすことができる。この実質的に波形変化しなくなったことが検出されたとすと、その検出されたときの、最小のコンタクト数を見積もり、この最小のコンタクト数(ただし2以上)で、各配線接続部のコンタクト数を決定するとよい。
また、図14に、図13(A)と同様な図12(A)のA−A線断面図により示すように、第1高融点金属配線層11Bと第2高融点金属配線層11Cを、ゲートメタル層(GM)のパターン上でつなげるように形成し、上層配線層14Bを、その両端に必要な離間幅dを確保した上で最大の長さに形成する。その形成の前に、予め、ゲート絶縁膜12に、上層配線層14Bの最大長さの方向に配置可能な数の1stコンタクト(1CH)、ここでは11個のコンタクトホール12A〜12Kを形成しておく。
このような構造では、アルミニウム(AL)が何らかの理由で断線しかかって高抵抗になっても、その高抵抗部分に近い箇所で下層の高融点金属配線層の部分を介したパスが繋がっている。そのため、アルミニウム(AL)の高抵抗化が生じても、材料自体は高抵抗であるが短いため配線抵抗を極力増大させないように配線パスのリペア経路が形成される。その結果、上記高抵抗化の影響を受けにくい配線構造となっている。なお、この構造は、断線しない場合でも、図13(A)より配線抵抗が小さく、より望ましい構造である。
このような構造では、アルミニウム(AL)が何らかの理由で断線しかかって高抵抗になっても、その高抵抗部分に近い箇所で下層の高融点金属配線層の部分を介したパスが繋がっている。そのため、アルミニウム(AL)の高抵抗化が生じても、材料自体は高抵抗であるが短いため配線抵抗を極力増大させないように配線パスのリペア経路が形成される。その結果、上記高抵抗化の影響を受けにくい配線構造となっている。なお、この構造は、断線しない場合でも、図13(A)より配線抵抗が小さく、より望ましい構造である。
信号線SIG(j)の高抵抗化は、点欠陥でなく線欠陥として表示画面に重大な表示欠陥をもたらしやすいが、以上の本実施形態によれば、線欠陥を防止して表示品質の低下を有効に防止する意味でも利点が大きい。
1…有機ELディスプレイ、2…画素アレイ、3…画素回路、4…Vスキャナ、11A等…電極、12…ゲート絶縁膜、12A〜12K…コンタクトホール、14B…上層配線層、14D…上部電極層、14E…セル内配線、15…平坦化膜、15A…アノードコンタクト、16…保護膜、16A…開口部、41…水平画素ライン駆動回路、42…書き込み信号走査回路、OLED…有機発光ダイオード、M1…駆動トランジスタ、Ms…サンプリングトランジスタ、Cs…保持キャパシタ、NDc…制御ノード、VSCAN1(i)等…スキャン信号、SIG(j)…信号入力線、Vsig…データ電位
Claims (9)
- 複数の画素が行列状に配置されている画素アレイを有し、
前記複数の画素のそれぞれに、
制御線の電位変化に応じて、前記制御線と互いに絶縁されて交差する映像信号線からデータ電位をサンプリングするサンプリングトランジスタと、
サンプリング後の前記データ電位の大きさに応じた輝度で発光する発光素子と、
を有し、
前記映像信号線と前記制御線のうち、その一方の線が、前記サンプリングトランジスタのゲートと同じ材質の高融点金属配線を含む層と、前記高融点金属配線を含む層にコンタクトホールを介して接続する上層配線層とからなり、
前記映像信号線と前記制御線のうち、その他方の線が、前記高融点金属配線を含む層の部分で前記一方の線と交差する前記上層配線層と同じ階層と材質の単一層配線であり、
前記一方の線は、前記高融点金属配線を含む層の端部と前記上層配線層の端部を接続する配線接続部ごとに前記コンタクトホールが複数設けられている
表示装置。 - 前記高融点金属配線を含む層は、前記上層配線層より高い配線抵抗値、より高い融点を持つ金属材料を含む
請求項1に記載の表示装置。 - 前記コンタクトホールは、当該コンタクトホールの数を前記配線接続部ごとに増やすときに、ある一定の数以上で、前記データ電位を活性レベルとする映像信号パルスの電位変化の波形が変化しなくなる場合、当該一定の数だけ前記配線接続部ごとに設けられている
請求項1に記載の表示装置。 - 前記発光素子に駆動電流を流すための電源電圧供給線が、前記画素内を前記制御線と平行に配置され、
前記電源電圧供給線と、前記映像信号線の交差部が、前記高融点金属配線を含む層と同じ階層と材質の他の高融点金属配線を含む層を用いて形成され、
前記他の高融点金属配線を含む層と前記上層配線層との接続部(他の配線接続部)においても、前記配線接続部と同じ数のコンタクトホールが形成されている
請求項1に記載の表示装置。 - 前記高融点金属配線を含む層と前記他の高融点金属配線を含む層間とがパターン上で接続されている
請求項4に記載の表示装置。 - 前記上層配線層は、前記制御線との間および前記電源電圧供給線との間それぞれで、ショート防止のための所定間隔を確保した上で、最大限の長さに配置され、
前記配線接続部と前記他の配線接続部が共有する前記コンタクトホールが、前記上層配線層の前記長さの方向に、当該方向の長さ全域に配置可能な数だけ並んで配置されている
請求項5に記載の表示装置。 - 前記配線接続部の前記コンタクトホールの数は、前記制御線を前記サンプリングトランジスタの制御ノードに接続する接続部を含めた、前記画素内の他の接続部に当該接続部ごとに設けられたコンタクトホールの最大数より多い
請求項1に記載の表示装置。 - 複数の画素が行列状に配置されている画素アレイを有し、
一方向に配線された第1配線と、当該第1配線と直交する方向に配線された第2配線とが、前記複数の画素のそれぞれに少なくとも1本ずつ配置され、
前記第1配線と第2配線の一方が、高融点金属配線層と、当該高融点金属配線層上の絶縁層に設けられたコンタクトホールと、当該コンタクトホールを介して前記高融点金属層に接続された、前記絶縁層上の上層配線層と、から形成され、
前記第1配線と前記第2配線の他方が、前記上層配線層と同じ階層と材質の単一層配線であり、
前記高融点金属配線を含む層の端部と前記上層配線層の端部を接続する配線接続部ごとに前記コンタクトホールが複数設けられている
表示装置。 - 前記高融点金属配線を含む層は、前記上層配線層より高い配線抵抗値、より高い融点を持つ金属材料を含む
請求項8に記載の表示装置。
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