WO2019207798A1 - 表示装置の製造方法および表示装置 - Google Patents

表示装置の製造方法および表示装置 Download PDF

Info

Publication number
WO2019207798A1
WO2019207798A1 PCT/JP2018/017319 JP2018017319W WO2019207798A1 WO 2019207798 A1 WO2019207798 A1 WO 2019207798A1 JP 2018017319 W JP2018017319 W JP 2018017319W WO 2019207798 A1 WO2019207798 A1 WO 2019207798A1
Authority
WO
WIPO (PCT)
Prior art keywords
power supply
insulating film
potential
transistor
supply wiring
Prior art date
Application number
PCT/JP2018/017319
Other languages
English (en)
French (fr)
Inventor
古川　智朗
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to CN201880092490.9A priority Critical patent/CN112020739B/zh
Priority to US17/047,905 priority patent/US11404527B2/en
Priority to PCT/JP2018/017319 priority patent/WO2019207798A1/ja
Publication of WO2019207798A1 publication Critical patent/WO2019207798A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/02—Details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0262—The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing
    • G09G2320/045—Compensation of drifts in the characteristics of light emitting or modulating elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/10—Dealing with defective pixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment

Definitions

  • the following disclosure relates to a display device manufacturing method and a display device, and more particularly, to a display device manufacturing method and a display device including an electro-optical element driven by a current such as an organic EL display device.
  • a display panel that displays an image in an organic EL display device includes a display unit in which a plurality of pixel circuits are arranged, and a frame that is provided so as to surround the display unit and in which a drive circuit that drives each pixel circuit is arranged. Including.
  • Each pixel circuit includes a plurality of transistors. If all of these transistors operate normally, the pixel circuit emits light with a luminance corresponding to the data signal. However, when any of the transistors is always turned on or always turned off, the transistor may not operate normally.
  • a pixel circuit including a transistor that does not operate normally becomes, for example, a black spot by always turning off, or a bright spot by always turning on. Further, gradation abnormality may occur in a plurality of continuous pixel circuits, and a line defect may be displayed on the display unit.
  • a display panel in which a pixel circuit having such a defect is always turned off by being repaired and turned into a black spot often has no practical problem if the number of the defect is small. In this case, if the pixel circuit having a defect is repaired, the manufacturing yield of the display panel can be improved and the manufacturing cost can be reduced.
  • each pixel circuit is divided into a plurality of regions, and one organic EL element is provided for each region.
  • the organic EL elements included in the pixel circuit are sequentially turned on to check whether or not to light.
  • a repair is disclosed in which the organic EL element is disconnected from the pixel circuit by irradiating a laser beam to melt the wiring connected to the organic EL element.
  • each pixel circuit is divided into a plurality of regions, and an organic EL element is provided for each divided region, so that only the organic EL elements that do not emit light are provided so as not to affect the organic EL elements that normally emit light. It is difficult to blow out reliably.
  • a metal wiring layer is melted by laser light, it is necessary to irradiate a laser beam with a large output. At this time, a part of the melted wiring layer may adhere to other locations and cause a short circuit. is there.
  • an object of the present invention is to provide a method for manufacturing a display device and a display device that can be repaired easily and reliably by blackening a pixel circuit.
  • a method for manufacturing a display device is a method for manufacturing a display device that displays an image by supplying data signals to a plurality of pixel circuits arranged in a display panel, respectively.
  • the plurality of pixel circuits provided corresponding to the intersections of the plurality of data lines and the plurality of scanning lines;
  • the pixel circuit includes: An electro-optic element; A holding capacitor for holding a voltage for controlling a driving current of the electro-optic element;
  • a driving transistor for supplying a driving current corresponding to the voltage held in the holding capacitor to the electro-optic element;
  • a compensation transistor for writing the data signal applied from a data line to a node to which the control terminal of the drive transistor and the storage capacitor are connected, and for compensating a threshold voltage of the drive transistor;
  • the second conduction terminal of the first compensation transistor and the first conduction terminal of the second compensation transistor include an impurity including an impurity formed in the semiconductor layer sandwiched between the first compensation transistor and the second compensation transistor.
  • a first conduction terminal of the first compensation transistor is connected to a second conduction terminal of the driving transistor, a second conduction terminal of the second compensation transistor is connected to the node, and the first compensation transistor is connected to the node.
  • the transistor and the control terminal of the first compensation transistor are both connected to the scanning line, In the display device in which a part of the off-potential supply wiring is formed so as to overlap with the impurity region of the semiconductor layer with an inorganic insulating film interposed therebetween, and the other part is connected to a power supply wiring that supplies the off-potential.
  • the inorganic insulating film is evaporated by irradiating a region where the off-potential supply wiring and the impurity region overlap with each other from the back side of the display panel, and the off-potential supply wiring And the impurity region are melted and directly connected.
  • the off-potential supply wiring for supplying the off-potential for turning off the driving transistor is superimposed on the impurity region of the semiconductor layer sandwiched between the first compensation transistor and the second compensation transistor having the dual control terminal structure.
  • the inorganic insulating film sandwiched between them is irradiated with laser light to evaporate the inorganic insulating film and melt and connect the impurity region and the off-potential supply wiring.
  • the potential of the node is set to the same potential as the off potential.
  • an off potential is applied to the control terminal of the drive transistor, so that the drive transistor is always in an off state.
  • the drive current is not supplied to the electro-optical element, so that the electro-optical element is always turned off and the pixel circuit is blackened.
  • FIG. 1 is a block diagram illustrating an overall configuration of an organic EL display device according to a first embodiment. It is a circuit diagram which shows the structure of the pixel circuit formed in the display part of the organic electroluminescence display shown in FIG. 3 is a timing chart showing a method for driving the pixel circuit shown in FIG. 2. It is a figure which shows operation
  • FIG. 3 is a diagram showing a problem when a writing transistor of the pixel circuit shown in FIG. 2 is always on.
  • FIG. 8 is a diagram illustrating a first procedure of repair performed to improve a malfunction of the second initialization transistor illustrated in FIG. 7.
  • FIG. 9 is a diagram showing a repair procedure performed following the procedure shown in FIG. 8 in order to improve the malfunction of the second initialization transistor shown in FIG. 7.
  • FIG. 10 is a diagram sequentially illustrating a repair procedure performed subsequent to the procedure illustrated in FIG. 9 in order to improve the malfunction of the second initialization transistor illustrated in FIG. 7.
  • FIG. 11 is a diagram sequentially illustrating a repair procedure performed subsequent to the procedure illustrated in FIG. 10 in order to improve the malfunction of the second initialization transistor illustrated in FIG. 7.
  • FIG. 1 It is a figure which shows the 3rd wiring layout for performing repair, More specifically, (a) is a top view of a part of wiring layout, (b) is the wiring layout before repair along an arrow line It is sectional drawing, (c) is sectional drawing of the wiring layout after repair along an arrow line. It is a figure which shows the 4th wiring layout for performing repair, More specifically, (a) is a top view of a part of wiring layout, (b) is the wiring layout before repair along an arrow line It is sectional drawing, (c) is sectional drawing of the wiring layout after repair along an arrow line.
  • FIG. 1 It is a figure which shows the 5th wiring layout for performing repair, and more specifically, (a) is a top view of a part of wiring layout, (b) is the wiring layout before repair along an arrow line It is sectional drawing, (c) is sectional drawing of the wiring layout after repair along an arrow line. It is a figure which shows the 6th wiring layout for performing repair, More specifically, (a) is a partial top view of a wiring layout, (b) is the wiring layout before repair along an arrow line. It is sectional drawing, (c) is sectional drawing of the wiring layout after repair along an arrow line. It is a figure which shows a problem when the writing transistor contained in the pixel circuit of the organic electroluminescence display which concerns on 2nd Embodiment is always on. FIG.
  • FIG. 19 is a diagram illustrating an initial procedure of repair performed to improve a malfunction of the write transistor illustrated in FIG. 18.
  • FIG. 20 is a diagram showing a repair procedure performed following the procedure shown in FIG. 19 in order to improve the malfunction of the write transistor shown in FIG. 18.
  • FIG. 21 is a diagram showing a repair procedure performed following the procedure shown in FIG. 20 in order to improve the malfunction of the write transistor shown in FIG. 18.
  • FIG. 22 is a diagram showing a repair procedure performed following the procedure shown in FIG. 21 in order to improve the malfunction of the write transistor shown in FIG. 18. It is a figure which shows the repair performed so that a line defect might not be further displayed after performing the repair shown in FIG.
  • connection in the present specification means “electrical connection” unless otherwise specified, and not only in the case of meaning direct connection within the scope of the present invention, but also in other cases. It also includes the case of meaning indirect connection through an element.
  • FIG. 1 is a block diagram showing the overall configuration of the organic EL display device according to the first embodiment.
  • the organic EL display device (hereinafter simply referred to as “display device”) includes a display unit 10, a display control circuit 20, a data line driver 30, a scanning line driver 50, and an emission line driver 60. ing.
  • the organic EL display device shown in FIG. 1 directly supplies a data signal from the data line driver 30 to each data line.
  • a data line driver circuit is realized by the data line driver 30, a scanning line driver circuit is realized by the scanning line driver 50, and an emission control line driving circuit is realized by the emission line driver 60.
  • the display unit 10 includes m (m is an integer of 2 or more) data lines D1 to Dm and n (n is an integer of 2 or more) scanning lines S1 to Sn.
  • the display unit 10 is provided with a pixel circuit 11 at each intersection of each data line and each scanning line. More specifically, m ⁇ n pixel circuits 11 are provided corresponding to the intersections of the m data lines D1 to Dm and the n scanning lines S1 to Sn, respectively.
  • the display unit 10 further includes emission lines E1 to En serving as n light emission control lines in parallel with the n scanning lines S1 to Sn.
  • the m data lines D1 to Dm are connected to the data line driver 30.
  • the n scanning lines S1 to Sn are connected to the scanning line driver 50.
  • the n emission lines E1 to En are connected to the emission line driver 60.
  • a power line (not shown) common to the pixel circuits 11 is arranged. More specifically, a power line (hereinafter referred to as “high level power line”) for supplying a high level potential ELVDD for driving an organic EL element (hereinafter also referred to as “electro-optical element”), which will be described later, has the same sign as the high level potential. And a power supply line for supplying a low level potential ELVSS for driving the organic EL element (hereinafter referred to as “low level power supply line” and represented by the symbol ELVSS as in the case of the low level potential). . Further, an initialization line for supplying an initialization potential Vini for an initialization operation to be described later (same as the initialization potential is denoted by Vini) is disposed. These potentials are supplied from a power supply circuit (not shown).
  • the display control circuit 20 outputs various control signals to the data line driver 30, the scanning line driver 50, and the emission line driver 60. More specifically, the display control circuit 20 outputs a data start pulse DSP, a data clock DCK, display data DA, and a latch pulse LP to the data line driver 30. The display control circuit 20 also outputs a scan start pulse SSP and a scan clock SCK to the scan line driver 50. The display control circuit 20 further outputs an emission start pulse ESP and an emission clock ECK to the emission line driver 60.
  • the data line driver 30 includes an m-bit shift register (not shown), a sampling circuit, a latch circuit, and m D / A converters.
  • the shift register has m bistable circuits connected in cascade with each other, transfers the data start pulse DSP supplied to the first stage in synchronization with the data clock DCK, and outputs a sampling pulse from each stage.
  • Display data DA is supplied to the sampling circuit in accordance with the output timing of the sampling pulse.
  • the sampling circuit stores the display data DA according to the sampling pulse.
  • the display control circuit 20 outputs a latch pulse LP to the latch circuit.
  • the latch circuit holds the display data DA stored in the sampling circuit.
  • the D / A converter is provided corresponding to m data lines D1 to Dm respectively connected to m output terminals (not shown) of the data line driver 30, and the display data held in the latch circuit.
  • DA is converted into a data signal which is an analog signal voltage, and the obtained data signal is output to the data lines D1 to Dm, respectively.
  • the scanning line driver 50 drives n scanning lines S1 to Sn. More specifically, the scanning line driver 50 includes a shift register and a buffer (not shown). The shift register sequentially transfers the scan start pulse SSP in synchronization with the scan clock SCK. A scanning signal that is an output from each stage of the shift register is sequentially supplied to the corresponding scanning lines S1 to Sn via a buffer. A pixel composed of m pixel circuits 11 connected to the scanning line Sj is selected at a time by an active (low level in this embodiment) scanning signal.
  • the scanning line driver 50 is disposed on one end side of the display unit 10 (left side of the display unit 10 in FIG. 1), and the emission line driver 60 is disposed on the other end side of the display unit 10 (in FIG. 1).
  • the organic EL display device disposed on the right side of the display unit 10 is shown, but is not limited thereto.
  • a double-sided input structure in which both the scanning line driver 50 and the emission line driver 60 are arranged on both sides may be used.
  • a demultiplexer unit may be provided between the data line driver 30 and each pixel circuit.
  • the data line driver 30 is driven by a driving method called SSD (Source Shared Driving) that supplies the output data signal to each data line via the demultiplexer unit.
  • SSD Source Shared Driving
  • FIG. 2 is a circuit diagram illustrating a configuration of the pixel circuit 11 formed in the display unit 10.
  • the pixel circuit 11 includes one organic EL element OLED, seven p-channel transistors T1 to T7, and one storage capacitor Cst (also referred to as “holding capacitor”). Contains. More specifically, the pixel circuit 11 includes a first initialization transistor T1, a compensation transistor T2, a write transistor T3, a drive transistor T4, a power supply transistor T5, a light emission control transistor T6, and a second initialization transistor T7.
  • the driving transistor T4 has a gate terminal, a first conduction terminal, and a second conduction terminal.
  • the first conduction terminal of the driving transistor T4 is a conduction terminal connected to the high level power supply line ELVDD via the power supply transistor T5, and the second conduction terminal is connected to the organic EL element OLED via the light emission control transistor T6. It is a conduction terminal.
  • the first conduction terminal and the second conduction terminal become a source terminal and a drain terminal, or become a drain terminal and a source terminal, respectively, according to the flow of carriers. Specifically, when a hole as a carrier flows from the first conduction terminal to the second conduction terminal, the first conduction terminal becomes a source terminal and the second conduction terminal becomes a drain terminal. Conversely, when a hole flows from the second conduction terminal to the first conduction terminal, the second conduction terminal becomes the source terminal and the first conduction terminal becomes the drain terminal.
  • the pixel circuit 11 includes a scanning line Sj (an integer of 1 ⁇ j ⁇ n), a previous scanning line Sj ⁇ 1 (also referred to as “discharge line”), an emission line Ej, and a data line Di (an integer of 1 ⁇ i ⁇ m).
  • a high-level power supply line ELVDD, a low-level power supply line ELVSS, and an initialization line Vini are arranged.
  • the write transistor T3 has a gate terminal connected to the scanning line Sj and a source terminal connected to the data line Di, and the data signal supplied to the data line Di according to the selection of the scanning line Sj is supplied to the driving transistor T4. Supply to 1 conduction terminal.
  • the first conduction terminal of the driving transistor T4 is connected to the second conduction terminal of the writing transistor T3, and the gate terminal is connected to the node N.
  • the node N is a connection point where a second conduction terminal of a compensation transistor T2 (to be described later) and a first terminal of the storage capacitor Cst are connected, and the voltage (data voltage) of the data signal applied to the gate terminal of the drive transistor T4. Is charged.
  • the drive transistor T4 supplies a drive current determined according to the data voltage charged in the node N to the organic EL element OLED.
  • the compensation transistor T2 is provided between the gate terminal of the driving transistor T4 and the second conduction terminal, and a dual gate structure is adopted to reduce the leakage current.
  • a transistor in which the first conduction terminal is connected to the second conduction terminal of the driving transistor T4 is referred to as the first compensation transistor T21.
  • a transistor whose terminal is connected to the node N is referred to as a second compensation transistor T22.
  • An electrode to which a high level potential ELVDD is applied is disposed above a connection point between the second conduction terminal of the first compensation transistor T21 and the first conduction terminal of the second compensation transistor T22.
  • connection point When the connection point is irradiated with laser light, the insulating film evaporates, and the connection point and the electrode melt and connect (this may be referred to as “laser melt”).
  • laser melt As a result, the high-level potential ELVDD is supplied from the high-level power supply line to the connection point between the second conduction terminal of the first compensation transistor T21 and the first conduction terminal of the second compensation transistor T22. Therefore, in the circuit diagram of the pixel circuit shown in this specification, as shown in FIG. 2, the fact that the connection point and the electrode are melted and connected by laser melting is represented as a state where the switch SW is turned on for convenience.
  • the compensation transistor T2 when it is not necessary to distinguish the first compensation transistor T21 and the second compensation transistor T22, they are collectively described as the compensation transistor T2.
  • the gate terminal of the compensation transistor T2 is connected to the scanning line Sj.
  • the compensation transistor T2 becomes conductive when the scanning line Sj becomes active (low level), and the drive transistor T4 is diode-connected.
  • the potential Vn of the node N becomes a voltage that is lower than the data voltage Vdata by the threshold voltage Vth of the data voltage Vdata, as represented by the following equation (1).
  • the potential Vn of the node N is applied to the gate terminal of the drive transistor T4 as the gate voltage Vg.
  • Vn Vdata ⁇ Vth (1)
  • Vdata is a data voltage
  • Vth is a threshold voltage of the driving transistor T4.
  • the first initialization transistor T1 has a gate terminal connected to the previous scanning line Sj-1, and is provided between the gate terminal of the driving transistor T4 and the initialization line Vini.
  • the first initialization transistor T1 is also a dual-gate transistor like the compensation transistor T2.
  • the first initialization transistor T1 is turned on when the potential of the previous scanning line Sj-1 becomes active, and initializes the potential of the node N by applying the initialization potential Vini to the node N. As a result, the initialization potential Vini is applied to the gate terminal of the drive transistor T4.
  • the power supply transistor T5 has a gate terminal connected to the emission line Ej and is provided between the high-level power supply line ELVDD and the drive transistor.
  • the power supply transistor T5 supplies the high level potential ELVDD to the first conduction terminal of the drive transistor T4 according to the selection of the emission line Ej.
  • the light emission control transistor T6 has a gate terminal connected to the emission line Ej and is provided between the drive transistor T4 and the organic EL element OLED.
  • the light emission control transistor T6 conducts the second conduction terminal of the drive transistor T4 and the organic EL element OLED according to the selection of the emission line Ej.
  • the drive current whose current value is controlled by the drive transistor T4 flows from the high level power line ELVDD through the drive transistor T4 to the organic EL element OLED.
  • the second initialization transistor T7 has a gate terminal connected to the scanning line Sj, and is provided between the anode of the organic EL element OLED and the initialization line Vini.
  • the second initialization transistor T7 applies the initialization potential Vini to the anode of the organic EL element OLED when the scanning line Sj is selected, and initializes the anode potential.
  • the first terminal of the storage capacitor Cst is connected to the node N, and the second terminal is connected to the high level power supply line ELVDD.
  • the storage capacitor Cst holds the potential of the node N when the compensation transistor T2 and the first initialization transistor T1 are off.
  • the organic EL element OLED has an anode (one end of the organic EL element OLED) connected to the second conduction terminal of the light emission control transistor T6 and a cathode (the other end of the organic EL element OLED) connected to the low level power supply line ELVSS.
  • anode one end of the organic EL element OLED
  • a cathode the other end of the organic EL element OLED
  • ELVSS low level power supply line
  • the compensation transistor T2 and the first initialization transistor T1 are both dual gate transistors as described above.
  • a transistor having a dual gate structure (sometimes referred to as a “dual control terminal structure”) has a common control terminal input to the gate terminal, and the conduction terminal of the first compensation transistor and the conduction terminal of the second compensation transistor are electrically connected.
  • a transistor in which a channel layer is connected and a channel layer is continuously formed using the same semiconductor layer.
  • FIG. 3 is a timing chart showing a method for driving the pixel circuit 11 shown in FIG. 4 is a diagram showing the operation of the pixel circuit 11 in the initialization period shown in FIG. 3, and FIG. 5 is a diagram showing the operation of the pixel circuit 11 in the data writing period shown in FIG. These are figures which show operation
  • the potential of the emission line Ej changes from high level to low level.
  • the potential of the previous scanning line Sj-1 changes from the high level to the low level.
  • the first initialization transistor T1 is turned on, and the initialization potential Vini is supplied from the initialization line Vini to the storage capacitor Cst and the node N via the first initialization transistor T1.
  • the potential of the gate terminal of the driving transistor T4 is initialized, and the potential of the node N of the pixel circuit 11 is lowered from the data voltage charged in the preceding scanning period to an initialization potential Vini that is lower than the low level.
  • the low-level potential supplied to the previous scanning line Sj-1 at this time is the same level as the low-level potential supplied to the scanning line during the scanning period of the previous pixel.
  • the potential of the previous scanning line Sj-1 changes from the low level to the high level, and the first initialization transistor T1 is turned off.
  • the supply of the data signal from the data line driver 30 to the data line Di is started.
  • the period from time t2 to time t3 is an initialization period in which the storage capacitor Cst and the node N are initialized.
  • the potential of the scanning line Sj changes from the high level to the low level. Further, the potential of the data line Di becomes the potential of the data signal.
  • the write transistor T3 and the compensation transistor T2 are turned on, and the data signal is written to the node N via the write transistor T3, the drive transistor T4, and the compensation transistor T2. Further, the threshold voltage of the driving transistor T4 is compensated.
  • the storage capacitor Cst is charged with a potential lower than the potential of the data signal by the threshold voltage of the drive transistor T4. Since the low-level potential is also applied to the gate terminal of the second initialization transistor T7 connected to the scanning line Sj, the second initialization transistor T7 is also turned on. As a result, the voltage charged in the capacitor Coled for causing the organic EL element OLED to emit light is discharged to the initialization line Vini via the second initialization transistor T7.
  • the potential of the scanning line Sj changes from the low level to the high level.
  • the write transistor T3 and the compensation transistor T2 are turned off, and writing of the data signal to the node N is stopped.
  • the period from time t4 to time t5 is a data writing period in which the data signal charged in the data line is written to the node N.
  • the emission signal changes from high level to low level.
  • the light emission control transistor T6 is turned on, and the current whose current value is controlled by the drive transistor T4 is supplied from the high level power line ELVDD to the power supply transistor T5, the drive transistor T4, and the light emission control. It flows to the organic EL element OLED through the transistor T6. As a result, the organic EL element OLED emits light with a luminance corresponding to the data signal.
  • each pixel circuit 11 emits light with a luminance corresponding to the data signal as described above.
  • the pixel circuit 11 may not operate normally when any of the seven transistors is always turned on or turned off.
  • the pixel circuit 11 including a transistor that does not operate normally becomes a black spot by being always turned off, or becomes a bright spot by being always turned on.
  • another pixel circuit 11 connected to the same high-level power supply line ELVDD as that of the pixel circuit 11 malfunctions at the same time, thereby causing a line defect. In some cases.
  • Each pixel circuit formed on the display panel is inspected after the pixel circuit is formed on the display panel.
  • a pixel circuit having a display defect such as a black spot, a bright spot, or a line defect is detected by the inspection of the pixel circuit, a malfunctioning transistor and its failure mode are specified among transistors constituting the pixel circuit.
  • the repaired pixel circuit is inspected again to confirm that the black spot has been formed.
  • the display panel that has been repaired in this way includes a pixel circuit that has been made into a black dot as well as a pixel circuit that operates normally.
  • the repair described in the present embodiment is a repair performed by connecting the high-level power supply line ELVDD to a region sandwiched between the first compensation transistor T21 and the second compensation transistor T22. Therefore, before explaining the repair method, the reason why the high level power supply line ELVDD is connected to the region sandwiched between the first compensation transistor T21 and the second compensation transistor T22 in this embodiment will be explained.
  • the high level power supply line ELVDD is connected to the second conduction terminal of the second compensation transistor T22.
  • the high level power supply line ELVDD and the initialization line Vini are short-circuited. There is a problem of doing.
  • the high-level power supply line ELVDD is connected to the first conduction terminal of the first compensation transistor T21.
  • the emission control transistor T6 is turned on by changing the emission line Ej from the high level to the low level, the high level potential ELVDD is applied to the anode of the organic EL element OLED.
  • the organic EL element OLED since a current flows from the anode to the cathode of the organic EL element OLED, there arises a problem that the organic EL element to be blackened emits light.
  • the high level power supply line ELVDD is connected to a region on the semiconductor layer sandwiched between the first compensation transistor T21 and the second compensation transistor T22 so that the above-described problem does not occur.
  • the region of the semiconductor layer is an impurity region doped with impurities so that the high-level power supply line ELVDD is ohmic-connected. More specifically, since the transistors constituting the pixel circuit 11 are p-channel type, the impurity region is a p-type impurity region.
  • FIG. 7 is a diagram showing a problem when the second initialization transistor T7 of the pixel circuit 11 shown in FIG. 2 is always turned on. 3 and 7, at time t4, the potential of the scanning line Sj changes from the high level to the low level, whereby the second initialization transistor T7, the first compensation transistor T21, and the second compensation transistor T22. Turns on. As a result, the data signal charged in the data line Di is written to the node N through the write transistor T3, the drive transistor T4, the first compensation transistor T21, and the second compensation transistor T22, and is given to the gate terminal of the drive transistor T4. It is done.
  • the power supply transistor T5 and the light emission control transistor T6 are turned on, and a current having a current value corresponding to the data signal is supplied from the high level power supply line ELVDD. It flows to the organic EL element OLED.
  • the high-level power supply line ELVDD and the initialization line Vini are short-circuited, and a current also flows through the initialization line Vini.
  • the electric current which flows into organic EL element OLED decreases, and organic EL element OLED light-emits with the brightness
  • the high level potential ELVDD of the high level power supply line ELVDD also fluctuates due to the short circuit between the high level power supply line ELVDD and the initialization line Vini, and other pixels connected to the high level power supply line ELVDD. Even in the circuit, abnormal gradation occurs simultaneously. In this way, if abnormal gradation occurs simultaneously in a plurality of pixel circuits connected to the same high-level power supply line ELVDD, the viewer recognizes this as a line defect.
  • FIGS. 8 to 11 are diagrams sequentially showing repair procedures performed to improve the malfunction of the second initialization transistor T7 shown in FIG.
  • the insulating film is evaporated by irradiating laser light to the connection point between the second conduction terminal of the first compensation transistor T21 and the first conduction terminal of the second compensation transistor T22.
  • electrode of high level potential ELVDD Connected to electrode of high level potential ELVDD.
  • the high level potential ELVDD is applied to the connection point between the first compensation transistor T21 and the second compensation transistor T22.
  • the initialization potential Vini is set to the storage capacitor Cst.
  • the potentials of the storage capacitor Cst and the gate terminal of the drive transistor T4 are initialized.
  • the first and second compensation transistors T21 and T22 are turned on, and the first compensation transistor T21 and the second compensation transistor are turned on.
  • the high level potential ELVDD applied to the connection point of the transistor T22 is applied to the gate terminal of the drive transistor T4 via the node N.
  • the drive transistor T4 is turned off.
  • the write transistor T3 is also turned on, so that a data signal is supplied from the data line Di to the first conduction terminal of the drive transistor T4.
  • the driving transistor T4 since the driving transistor T4 is in the off state, the data signal cannot pass through the driving transistor T4.
  • the power supply transistor T5 and the light emission control transistor T6 are turned on, but the drive transistor T4 is turned off. For this reason, current does not flow from the high-level power supply line ELVDD to the organic EL element OLED through the drive transistor T4. In this case, since the organic EL element OLED is always turned off, the defective pixel circuit in which the second initialization transistor T7 is always turned on can be blackened.
  • the drive transistor T4 is in the off state, so that the high level power supply line ELVDD and the initialization line are There is no short circuit with Vini.
  • the potential of the high level power supply line does not fluctuate due to the influence of the potential of the initialization line Vini, abnormal gradation occurs in other pixel circuits connected to the same high level power supply line ELVDD. Absent.
  • the pixel circuit can be turned into a black spot by repairing the pixel circuit in which the second initialization transistor T7 is always on. Furthermore, since abnormal gradation does not occur in other pixel circuits connected to the same high-level power supply line ELVDD as the pixel circuit, the viewer does not recognize line defects.
  • a semiconductor layer SI that functions as a channel region and source / drain region of a transistor and functions as a wiring for connecting each transistor is formed.
  • a gate insulating film 91 made of an inorganic insulating film such as a silicon oxide film or a silicon nitride film is formed so as to cover the semiconductor layer SI.
  • a scanning line SCAN made of the first metal layer and functioning also as a gate terminal of some transistors is formed.
  • a first interlayer insulating film 92 made of an inorganic insulating film is formed so as to cover the scanning line SCAN.
  • a second metal layer that is used as an electrode of the storage capacitor Cst or used as the repair wiring REP is formed on the first interlayer insulating film 92.
  • a second interlayer insulating film 93 made of an inorganic insulating film is formed so as to cover the second metal layer.
  • the data line D and the high level power supply line ELVDD made of the third metal layer are formed on the second interlayer insulating film 93.
  • a high-level power supply line ELVDD is connected to a connection point on the semiconductor layer SI to which the first compensation transistor T21 and the second compensation transistor T22 are connected.
  • the region of the semiconductor layer SI to which the high level power supply line ELVDD is connected is an impurity region DSI doped with p-type impurities. As a result, the high-level power supply line ELVDD is ohmically connected to the semiconductor layer SI.
  • FIG. 12 is a diagram showing a first wiring layout for performing repair. More specifically, FIG. 12A is a plan view of a part of the wiring layout, and FIG. FIG. 12C is a cross-sectional view of the wiring layout before repair along the line AA, and FIG. 12C is a cross-sectional view of the wiring layout after repair along the arrow line AA ′.
  • the data line D, the high-level power supply line ELVDD, and the data line D of another pixel circuit adjacent to the pixel circuit are arranged in parallel and intersect with each other.
  • the scanning line SCAN has a protrusion SCP that branches from the scanning line SCAN and extends in parallel with the high-level power supply line ELVDD and partially overlapping.
  • the semiconductor layer SI is formed so as to intersect the protrusion SCP of the scanning line SCAN and the scanning line SCAN once each.
  • a first compensation transistor T21 is formed at a position where the scanning line SCAN intersects the semiconductor layer SI
  • a second compensation transistor T22 is formed at a position where the protrusion SCP of the scanning line SCAN intersects the semiconductor layer SI.
  • the repair wiring REP used for repair is formed so that one end thereof overlaps with the impurity region DSI formed in the semiconductor layer SI and the other end overlaps with the high level power supply line ELVDD.
  • the high-level power supply line ELVDD may be referred to as “first power supply wiring”.
  • the repair wiring REP is formed so as not to overlap with the data line D.
  • a gate insulating film 91 is formed so as to cover the semiconductor layer SI formed on the insulating substrate 90.
  • a scanning line SCAN is formed on the gate insulating film 91, and a first interlayer insulating film 92 is formed so as to cover the scanning line SCAN.
  • a repair wiring REP made of a first metal layer is formed on the first interlayer insulating film.
  • a second interlayer insulating film 93 is formed so as to cover the repair wiring REP.
  • a high level power line ELVDD and a data line D made of a second metal layer are formed on the second interlayer insulating film.
  • repair wiring REP is connected to the high level power supply line ELVDD through a contact hole 93H formed in the second interlayer insulating film.
  • the other end of the repair wiring REP is composed of a gate insulating film 91 and a first interlayer insulating film 92 stacked above the impurity region DSI of the semiconductor layer SI sandwiched between the first compensation transistor T21 and the second compensation transistor T22. It is disposed on the insulating film.
  • the impurity region DSI is irradiated with laser light from the back side of the insulating substrate 90 in order to connect the semiconductor layer SI to the repair wiring REP.
  • the semiconductor layer SI disappears, and when the output of the laser beam is too small, the semiconductor layer SI cannot be connected to the repair wiring REP. Therefore, each of the insulating films provided between the semiconductor layer SI and the repair wiring REP evaporates, and the output laser light set so that the semiconductor layer SI and the repair wiring REP are melted and securely connected is insulated.
  • the irradiation region LA in the impurity region DSI of the semiconductor layer SI is irradiated from the back side of the substrate 90.
  • the gate insulating film 91 and the first interlayer insulating film 92 in the impurity region DSI are eliminated, and the semiconductor layer SI is connected to the repair wiring REP.
  • the gate terminal of the drive transistor T4 becomes the high level potential ELVDD, so that the drive transistor T4 is turned off and the pixel circuit is blackened.
  • the high-level potential ELVDD applied to the impurity region DSI of the semiconductor layer SI which is a connection point between the first compensation transistor T21 and the second compensation transistor T22, is referred to as “off potential”.
  • the high-level power supply line ELVDD connected to the repair wiring REP that applies the off voltage to the impurity region DSI may be referred to as an “off voltage supply wiring”.
  • FIG. 13 is a diagram showing a second wiring layout for performing repair. More specifically, FIG. 13A is a plan view of a part of the wiring layout, and FIG. FIG. 13C is a cross-sectional view of the wiring layout before repair along the line AA, and FIG. 13C is a cross-sectional view of the wiring layout after repair along the line AA ′.
  • the data line D and the high-level power supply line ELVDD are arranged in parallel, and the scanning line SCAN is formed so as to intersect with them.
  • the scanning line has a protrusion SCP that branches from the scanning line SCAN and extends in parallel with the high-level power supply line ELVDD in a region sandwiched between the high-level power supply line ELVDD and the data line D.
  • the semiconductor layer SI is disposed so as to intersect the protrusion SCP of the scanning line SCAN and the scanning line SCAN once each.
  • a first compensation transistor T21 is formed at a position where the scanning line SCAN intersects the semiconductor layer SI
  • a second compensation transistor T22 is formed at a position where the protrusion SCP of the scanning line SCAN intersects the semiconductor layer SI. Unlike the case of the first wiring layout, no repair wiring is provided.
  • a gate insulating film 91 is formed so as to cover the semiconductor layer SI formed on the insulating substrate 90.
  • a scanning line SCAN is formed on the gate insulating film 91, and first and second interlayer insulating films 92 and 93 are formed so as to cover the scanning line SCAN. Further, a high level power line ELVDD and a data line D made of the second metal layer are formed on the second interlayer insulating film 93.
  • the impurity region DSI of the semiconductor layer SI sandwiched between the first compensation transistor T21 and the second compensation transistor T22 whose gate terminals are formed by the scanning line SCAN, and the high-level power supply line ELVDD are connected to the gate insulating film 91.
  • the first and second interlayer insulating films 92 and 93 are separated from each other.
  • each insulating film provided between the semiconductor layer SI and the high level power supply line ELVDD evaporates, and the repair wiring REP connected to the semiconductor layer SI and the high level power supply line ELVDD.
  • the irradiation region LA in the impurity region DSI is irradiated from the back surface side of the insulating substrate 90 with an output laser beam set so as to be melted and securely connected.
  • the gate insulating film 91 and the first and second interlayer insulating films 92 and 93 on the impurity region DSI are evaporated, and the impurity region DSI of the semiconductor layer SI and the high-level power supply line ELVDD are melted and connected.
  • the high level potential ELVDD is applied to the gate terminal of the drive transistor T4 from the high level power supply line ELVDD, so that the drive transistor T4 is turned off and the pixel circuit is blackened.
  • the high-level power supply line ELVDD that applies an off voltage to the impurity region DSI may be referred to as an “off voltage supply wiring”.
  • FIG. 14 is a diagram showing a third wiring layout for performing repair. More specifically, FIG. 14A is a plan view of a part of the wiring layout, and FIG. FIG. 14C is a cross-sectional view of the wiring layout before repair along AA ′, and FIG. 14C is a cross-sectional view of the wiring layout after repair along arrow AA ′.
  • the high-level power supply line ELVDD is arranged on the side opposite to the protruding portion SCP of the scanning line SCAN across the semiconductor layer SI. Yes.
  • the high-level power supply line ELVDD has a protrusion ELP that branches from the high-level power supply line ELVDD and extends in parallel with the scanning line SCAN.
  • the semiconductor layer SI is formed so as to intersect the protrusion SCP of the scanning line SCAN and the scanning line SCAN once each.
  • a first compensation transistor T21 is formed at a position where the scanning line SCAN intersects the semiconductor layer SI
  • a second compensation transistor T22 is formed at a position where the protrusion SCP of the scanning line SCAN intersects the semiconductor layer SI.
  • the protruding portion of the high-level power supply line ELVDD intersects with the semiconductor layer SI and is connected to the semiconductor layer SI as will be described later.
  • the arrangement of other wirings is the same as that shown in FIG.
  • a gate insulating film 91 is formed so as to cover the semiconductor layer SI formed on the insulating substrate 90.
  • a scanning line SCAN is formed on the gate insulating film 91, and first and second interlayer insulating films 92 and 93 are formed so as to cover the scanning line SCAN.
  • the high-level power supply line ELVDD made of the second metal layer, the protrusion ELP, and the data line D are formed.
  • the semiconductor layer SI and the protrusion ELP of the high-level power supply line ELVDD include the gate insulating film 91, the first and first The two interlayer insulating films 92 and 93 are separated.
  • each insulating film provided between the impurity region DSI of the semiconductor layer SI and the protrusion ELP of the high level power line ELVDD is evaporated, and the semiconductor layer SI and the high level power line
  • the irradiation region LA in the impurity region DSI is irradiated from the rear surface side of the insulating substrate 90 with an output laser beam set so that the protrusion ELP of the ELVDD is melted and securely connected.
  • the impurity region DSI of the semiconductor layer SI is connected to the protrusion ELP of the high-level power supply line ELVDD, and the high-level potential ELVDD is applied from the high-level power supply line ELVDD to the gate terminal of the drive transistor T4.
  • the pixel circuit is turned into a black spot.
  • the high-level power supply line ELVDD connected to the protrusion ELP that applies the off-voltage to the impurity region DSI may be referred to as “off-voltage supply wiring”.
  • FIG. 15 is a diagram showing a fourth wiring layout for performing repair. More specifically, FIG. 15A is a plan view of a part of the wiring layout, and FIG. FIG. 15C is a cross-sectional view of the wiring layout before repair along line AA, and FIG. 15C is a cross-sectional view of the wiring layout after repair along line AA ′.
  • a parallel first high-level power supply line FELVDD1 disposed in parallel with the data line D of the pixel circuit is disposed, and intersects with the scanning line SCAN and the first high-level power supply intersecting with the scanning line SCAN.
  • a line FELVDD2 is arranged.
  • the parallel first high-level power supply line FELVDD1 and the intersecting first high-level power supply line FELVDD2 are formed of the same metal layer as described later and are connected to have the same potential.
  • a second high level power supply line SELVDD is formed so as to overlap the parallel first high level power supply line FELVDD1.
  • the scanning line SCAN protrudes from the scanning line SCAN and extends in parallel with the parallel first high-level power supply line FELVDD1 in a region sandwiched between the parallel first high-level power supply line FELVDD1 and the data line D of the adjacent pixel circuit. Part SCP.
  • a first compensation transistor T21 is formed at a position where the scanning line SCAN intersects the semiconductor layer SI
  • a second compensation transistor T22 is formed at a position where the protrusion SCP of the scanning line SCAN intersects the semiconductor layer SI.
  • the parallel first high-level power supply line FELVDD1, the intersecting first high-level power supply line FELVDD2, and the second high-level power supply line SELVDD may be collectively referred to as “first power supply wiring”.
  • a gate insulating film 91 is formed so as to cover the semiconductor layer SI formed on the insulating substrate 90.
  • a scanning line SCAN is formed on the gate insulating film 91, and a gate insulating film 91 is formed so as to cover the scanning line SCAN.
  • a scanning line SCAN is formed on the gate insulating film 91.
  • First and second interlayer insulating films 92 and 93 are formed so as to cover the scanning line SCAN.
  • a second high level power supply line SELVDD and a data line D made of a second metal layer are formed on the second interlayer insulating film 93.
  • a third interlayer insulating film 94 is formed so as to cover the second high-level power supply line SELVDD and the data line D.
  • parallel first high-level power supply lines FELVDD1 and crossing first high-level power supply lines FELVDD2 are formed.
  • the intersecting first high level power supply line FELVDD2 and the second high level power supply line SELVDD are connected by a contact hole. For this reason, the parallel first high-level power supply line FELVDD1, the crossing first high-level power supply line FELVDD2, and the second high-level power supply line SELVDD are connected to each other, so that their potentials are all the high-level potential ELVDD. become.
  • the parallel first high-level power supply line FELVDD1 is not shown because it overlaps the intersecting first high-level power supply line FELVDD2.
  • the semiconductor layer SI and the intersecting first high-level power supply line FELVDD2 the gate insulating film 91, and the first The third interlayer insulating films 92 to 94 are separated from each other.
  • each insulating film provided between the impurity region DSI of the semiconductor layer SI and the intersecting first high level power supply line FELVDD2 is evaporated, and the semiconductor layer SI and the high level power supply line ELVDD are evaporated.
  • a laser beam having an output set so that the protrusion ELP is melted and reliably connected is irradiated from the back surface side of the insulating substrate 90 to the irradiation region LA in the impurity region DSI.
  • the second high-level potential SELVDD is applied to the gate terminal of the drive transistor T4, so that the drive transistor T4 is turned off and the pixel circuit is blackened.
  • the intersecting first high-level power supply line FELVDD2 that applies an off voltage to the impurity region DSI may be referred to as an “off voltage supply wiring”.
  • the first power supply wiring including the intersecting first high-level power supply line FELVDD2 may be referred to as “off voltage supply wiring”.
  • the parallel first high-level power supply line FELVDD1 is “parallel first power supply wiring”
  • the crossing first high-level power supply line FELVDD2 is “crossing first power supply wiring”
  • the second high-level power supply line SELVDD is “lower layer first power supply wiring”.
  • FIG. 16 is a diagram showing a fourth wiring layout for performing repair. More specifically, FIG. 16A is a plan view of a part of the wiring layout, and FIG. FIG. 16C is a cross-sectional view of the wiring layout before repair along AA ′, and FIG. 16C is a cross-sectional view of the wiring layout after repair along arrow AA ′.
  • the second high-level power supply line SELVDD is arranged in parallel with the data line D of the pixel circuit, and the scanning line SCAN and the high-level power supply line ELVDD are arranged so as to intersect with them. Yes.
  • the second high level power supply line SELVDD and the first high level power supply line ELVDD are formed of different metal layers as will be described later. As will be described later, since they are connected by contact holes, their potentials are all the power supply potential that is the high level potential ELVDD.
  • the scanning line SCAN branches from the scanning line SCAN and extends in parallel with the second high level power supply line SELVDD in a region sandwiched between the second high level power supply line SELVDD and the data line D of the adjacent pixel circuit. Has SCP.
  • the semiconductor layer SI is formed so as to intersect the protrusion SCP of the scanning line SCAN and the scanning line SCAN once each.
  • the first compensation transistor T21 is formed at a position where the scanning line SCAN formed on the gate insulating film 91 intersects the semiconductor layer SI
  • the second compensation transistor is formed at a position where the protrusion SCP of the scanning line SCAN intersects the semiconductor layer SI.
  • T22 is formed.
  • a first interlayer insulating film 92 is formed so as to cover the scanning line SCAN.
  • a first high level power line ELVDD made of a second metal layer is formed on the first interlayer insulating film 92.
  • a second interlayer insulating film 93 is formed so as to cover the first high-level power supply line ELVDD.
  • a second high level power supply line SELVDD and a data line D made of a second metal layer are formed on the second interlayer insulating film 93.
  • the first high-level power supply line ELVDD and the second high-level power supply line SELVDD may be collectively referred to as “first power supply wiring”.
  • the repair method will be described.
  • the ELVDD is separated from the gate insulating film 91 and the first interlayer insulating film 92. Further, since the first high level power line ELVDD and the second high level power line SELVDD are connected by a contact hole, the potentials of the first high level power line ELVDD and the second high level power line SELVDD are both high.
  • the power supply potential is the level potential ELVDD.
  • the gate insulating film and the first interlayer insulating film provided between the impurity region DSI of the semiconductor layer SI and the first high-level power supply line ELVDD are evaporated, and the semiconductor layer SI and An irradiation laser LA in the impurity region DSI is irradiated from the back surface side of the insulating substrate 90 with an output laser beam set so that the first high-level power supply line ELVDD is melted and securely connected.
  • the second high-level potential SELVDD is applied to the gate terminal of the drive transistor T4, so that the drive transistor T4 is turned off and the pixel circuit is blackened.
  • the first high-level power supply line ELVDD that applies an off voltage to the impurity region DSI may be referred to as an “off voltage supply wiring”.
  • the first power supply wiring including the first high-level power supply line ELVDD may be referred to as “off voltage supply wiring”.
  • the second high-level power supply line SELVDD may be referred to as “upper layer first power supply wiring”.
  • FIG. 17 is a diagram showing a sixth wiring layout for repairing. More specifically, FIG. 17A is a plan view of a part of the wiring layout, and FIG. FIG. 17C is a cross-sectional view of the wiring layout before repair along the line ⁇ A ′, and FIG. 17C is a cross-sectional view of the wiring layout after repair along the line AA ′.
  • the high-level power supply line ELVDD and the data line D of the pixel circuit are arranged in parallel to the high-level power supply line ELVDD and the data line D of the pixel circuit adjacent to the pixel circuit.
  • Scan lines SCAN are arranged so as to intersect.
  • the scanning line SCAN has a protrusion SCP that branches from the scanning line SCAN and extends in parallel with the high-level power supply line ELVDD in a region sandwiched between the high-level power supply line ELVDD and the data line D of the adjacent pixel circuit. Yes.
  • the semiconductor layer SI is formed so as to intersect the protrusion SCP of the scanning line SCAN and the scanning line SCAN once each.
  • a first compensation transistor T21 is formed at a position where the scanning line SCAN intersects the semiconductor layer SI
  • a second compensation transistor T22 is formed at a position where the protrusion SCP of the scanning line SCAN intersects the semiconductor layer SI.
  • one end of the repair wiring REP used at the time of repair is formed so as to overlap with the impurity region DSI of the semiconductor layer SI.
  • the other end of the repair wiring REP is connected not to the own pixel circuit but to the high level power supply line ELVDD of the adjacent pixel circuit by the contact hole 93H.
  • the impurity region DSI of the semiconductor layer SI and one end of the repair wiring REP sandwiched between the first compensation transistor T21 and the second compensation transistor T22 are the gate insulating film 91 and the first interlayer It is separated by an insulating film 92.
  • the gate insulating film 91 and the first interlayer insulating film 92 provided between the impurity region DSI of the semiconductor layer SI and the repair wiring REP are evaporated, and the semiconductor layer SI and the first An irradiation laser LA in the impurity region DSI is irradiated from the back surface side of the insulating substrate 90 with an output laser beam set so that the high-level power supply line ELVDD is melted and securely connected.
  • the high-level potential ELVDD is applied to the gate electrode of the driving transistor T4, so that the driving transistor T4 is turned off and the pixel circuit is blackened.
  • the high-level power supply line ELVDD of the adjacent pixel circuit connected to the repair wiring REP that applies the off-voltage to the impurity region DSI may be referred to as “off-voltage supply wiring”.
  • the impurity region of the semiconductor layer SI is connected to a high-level power supply line provided in the same pixel circuit.
  • the impurity region of the semiconductor layer SI is connected to the high level power supply line provided in the adjacent pixel circuit.
  • the high-level potential is applied to the impurity region DSI of the semiconductor layer SI sandwiched between the first compensation transistor T21 and the second compensation transistor T22.
  • the driving transistor T4 can be always turned off.
  • the high-level potential ELVDD does not fluctuate, thereby preventing the occurrence of line defects. It becomes possible to do.
  • Repair is performed by irradiating a laser beam to evaporate the inorganic insulating film and melting and connecting the wiring made of the semiconductor layer and the high-level power supply line ELVDD, or via the repair wiring provided in the pixel circuit. This is done by connecting. Thereby, since the output of a laser beam can be adjusted, generation
  • Second Embodiment> A second embodiment will be described.
  • the configuration of the organic EL display device according to the present embodiment, the configuration of the pixel circuit included in the display unit of the organic EL display device, and the operation of the pixel circuit are the same as those in the first embodiment. Omitted. Therefore, in the present embodiment, a repair that is performed when the writing transistor T3 is always turned on among the seven transistors constituting the pixel circuit will be described.
  • FIG. 18 is a diagram showing a problem when the write transistor T3 is always on.
  • the initialization period ends, and at time t4 of the data writing period, the potential of the scanning line Sj changes from the high level to the low level, so that the writing transistor T3, the first compensation transistor T21 and the second compensation transistor T22 are turned on.
  • the data signal charged in the data line Di is written to the node N via the write transistor T3, the drive transistor T4, the first compensation transistor T21, and the second compensation transistor T22, and is given to the gate terminal of the drive transistor T4. It is done.
  • the potential of the scanning line Sj changes from the low level to the high level
  • the potential of the emission line Ei changes from the high level to the low level.
  • T5 and the light emission control transistor T6 are turned on. Thereby, a current having a current value corresponding to the data signal flows from the high-level power supply line ELVDD to the organic EL element OLED.
  • the write transistor T3 is always on due to malfunction, the high-level power supply line ELVDD and the data line Di are short-circuited, and a part of the current that should flow through the organic EL element OLED is high-level power supply line ELVDD. Also flows. Thereby, the electric current which flows into organic EL element OLED decreases, and organic EL element OLED light-emits with the brightness
  • FIGS. 19 to 22 are diagrams sequentially illustrating the repair procedure performed to improve the malfunction of the write transistor T3.
  • the insulating film is evaporated by irradiating the connection point between the second conduction terminal of the first compensation transistor T21 and the first conduction terminal of the second compensation transistor T22 to evaporate the connection point.
  • the high level potential ELVDD is applied to the connection point between the first compensation transistor T21 and the second compensation transistor T22.
  • the first initialization transistor T1 is turned on. Therefore, as shown in FIG. 20, the initialization potential Vini is applied to the storage capacitor Cst and the gate terminal of the drive transistor T4. As a result, the potentials of the storage capacitor Cst and the drive transistor T4 are initialized.
  • the second compensation transistor T22 is turned on, and the first compensation transistor T21 and the second compensation transistor are turned on.
  • the high level potential ELVDD given to the connection point of T22 is given to the gate terminal of the drive transistor T4.
  • the drive transistor T4 is turned off. Since the write transistor T3 is always on, a data signal is supplied from the data line Di to the first conduction terminal of the drive transistor T4. However, since the drive transistor T4 is off, the data signal passes through the drive transistor T4. I can't pass.
  • the power supply transistor T5 and the light emission control transistor T6 are turned on as shown in FIG.
  • the driving transistor T4 is in an off state at this time, no current flows from the high-level power supply line ELVDD to the organic EL element OLED.
  • the organic EL element OLED is always turned off, the pixel circuit in which the second initialization transistor is always turned on can be blackened.
  • the write transistor T3 since the write transistor T3 is always on even after repair, the data signal charged in the data line is applied to the second conduction terminal of the power supply transistor T5. Therefore, at time t6 when the emission line Ej changes from the high level to the low level, the power supply transistor T5 is turned on, and the high level potential ELVDD of the high level power supply line ELVDD varies under the influence of the data signal. For this reason, abnormal gradation occurs in other pixel circuits connected to the high-level power supply line ELVDD, and the viewer recognizes such abnormal gradation as a line defect.
  • FIG. 23 is a diagram illustrating a pixel circuit that is further repaired so that line defects are not displayed after the repair illustrated in FIG. 22 is performed.
  • repair is performed by laser melting, and the wiring connected to the second conduction terminal of the writing transistor T3 is cut at a position indicated by “x”.
  • the data signal that is always applied from the data line Di is not applied, so that the high level potential ELVDD of the high level power supply line ELVDD does not fluctuate due to the data signal.
  • the present embodiment in any pixel circuit, even when the write transistor T3 is always on, the impurity region DSI of the semiconductor layer SI sandwiched between the first compensation transistor T21 and the second compensation transistor T22 is high. By performing the repair for applying the level potential ELVDD, the driving transistor T4 is always turned off. As a result, the pixel circuit having the writing transistor T3 that is always on can be turned into a black spot.
  • a line defect is visually recognized in another pixel circuit sharing the high-level power supply line ELVDD with the pixel circuit only by performing the repair. Therefore, a part of the wiring connected to the write transistor T3 is further cut to suppress the fluctuation of the high level potential ELVDD. Thereby, it becomes possible to prevent a line defect from being displayed.
  • the seven transistors T1 to T7 are all assumed to be p-channel transistors, but may be n-channel transistors.
  • the impurity region of the semiconductor layer SI is an n-type impurity region, and the power supply voltage applied to the n-type impurity region is the low level potential ELVSS.
  • the impurity region of the semiconductor layer SI including an oxide semiconductor such as indium gallium zinc oxide whose main component is indium (In), gallium (Ga), zinc (Zn), or oxygen (O) is an oxide semiconductor film. Among these, it refers to a conductor region made into a conductor by plasma treatment or the like.
  • Parallel first high-level power supply line parallel first power supply wiring
  • FELVDD2 intersecting first high-level power supply line (intersecting first power supply wiring)
  • SELVDD second high-level power line (lower first power line, upper first power line)

Abstract

容易かつ確実に画素回路を黒点化することによってリペアを行うことが可能な表示装置の製造方法および表示装置を提供する。　デュアルゲート構造の第１補償トランジスタＴ２１と第２補償トランジスタＴ２２に挟まれた半導体層ＳＩの不純物領域ＤＳＩに、駆動トランジスタＴ４をオフ状態にするオフ電位を供給するリペア配線ＲＥＰを重畳するように形成し、不純物領域ＤＳＩにレーザ光を照射して不純物領域ＤＳＩとリペア配線ＲＥＰを接続する。次に、第２補償トランジスタＴ２２をオン状態にすることによって、ノードＮの電位をオフ電位と同じ電位にして、駆動トランジスタＴ４を常時オフ状態する。これにより画素回路１１を黒点化してリペアする。

Description

表示装置の製造方法および表示装置
　以下の開示は、表示装置の製造方法および表示装置に関し、より詳しくは、有機ＥＬ表示装置などの電流によって駆動される電気光学素子を備えた表示装置の製造方法および表示装置に関する。
　薄型、高画質、低消費電力などの特徴を備えた表示装置として、有機ＥＬ（Electro Luminescence）表示装置が注目され、現在その開発が活発に進められている。有機ＥＬ表示装置において画像を表示する表示パネルは、複数の画素回路が配置された表示部と、当該表示部を囲むように設けられ、各画素回路を駆動する駆動回路が配置された額縁とを含む。
　各画素回路は複数のトランジスタを含み、これらのトランジスタがすべて正常に動作すれば、画素回路はデータ信号に応じた輝度で発光する。しかし、いずれかのトランジスタが常時オン状態になったり、常時オフ状態になったりすることによって、正常に動作しなくなる場合がある。正常に動作しなくなったトランジスタを含む画素回路は、例えば常時消灯することによって黒点になったり、常時点灯することによって輝点になったりする。また、連続する複数の画素回路において階調異常が発生し、表示部に線欠陥が表示される場合もある。
　このような欠陥を有する画素回路を、リペアすることによって常時消灯状態にして黒点化した表示パネルは、その欠陥の個数が少なければ実用上問題がない場合も多い。この場合、欠陥を有する画素回路をリペアすれば、表示パネルの製造歩留まりが向上し、製造コストを低減することができる。
　特許文献１には、各画素回路をそれぞれ複数の領域に分割し、領域毎に有機ＥＬ素子を１つずつ設ける。このような構成の画素回路が正常に点灯しなくなった場合、画素回路に含まれる有機ＥＬ素子を順にオン状態にして点灯するか否かを検査する。その結果、点灯しない有機ＥＬ素子があれば、レーザ光を照射して当該有機ＥＬ素子に接続された配線を溶断して当該有機ＥＬ素子を画素回路から切り離すリペアが開示されている。
日本の特開２００９－１３４２４６号公報
　しかし、各画素回路をそれぞれ複数の領域に分割し、分割した領域毎に有機ＥＬ素子を設け、正常に発光している有機ＥＬ素子に影響を及ぼさないようにして、発光しない有機ＥＬ素子だけを確実に溶断することは難しい。また、レーザ光によって金属配線層を溶断する場合、大きな出力のレーザ光を照射する必要があり、このとき溶断された配線層の一部が他の箇所に付着して短絡の原因となる場合もある。
　そこで、容易かつ確実に画素回路を黒点化することによってリペアを行うことが可能な表示装置の製造方法および表示装置を提供することを目的とする。
　第１の局面に係る表示装置の製造方法は、表示パネルに配置された複数の画素回路にそれぞれデータ信号を供給することによって画像を表示する表示装置の製造方法であって、
　前記データ信号が供給される複数のデータ線と、
　画素回路を選択するための走査信号が順次供給される複数の走査線と、
　前記複数のデータ線および前記複数の走査線の交差点に対応して設けられた前記複数の画素回路と、
　前記複数の走査線を順に選択する走査線駆動回路とを備え、
　前記画素回路は、
　　電気光学素子と、
　　前記電気光学素子の駆動電流を制御する電圧を保持するための保持容量と、
　　前記保持容量に保持された電圧に応じた駆動電流を前記電気光学素子に供給するための駆動トランジスタと、
　　前記駆動トランジスタの制御端子と前記保持容量が接続されたノードにデータ線から与えられた前記データ信号を書き込むと共に、前記駆動トランジスタの閾値電圧を補償するための補償トランジスタと、
　　前記電気光学素子に駆動電流を供給して発光させるために必要な電源電位を供給する第１電源配線と、
　　前記駆動トランジスタをオフ状態にするオフ電位として、前記第１電源配線から与えられる前記電源電位を供給するオフ電位供給配線とを含み、
　前記補償トランジスタは、前記ノードと前記駆動トランジスタの第２導通端子とを接続する半導体層に形成された、第１補償トランジスタと第２補償トランジスタとからなるデュアル制御端子構造のトランジスタであり、
　前記第１補償トランジスタの第２導通端子と前記第２補償トランジスタの第１導通端子とは、前記第１補償トランジスタと前記第２補償トランジスタに挟まれた前記半導体層に形成された不純物を含む不純物領域に接続され、さらに前記第１補償トランジスタの第１導通端子は前記駆動トランジスタの第２導通端子に接続され、前記第２補償トランジスタの第２導通端子は前記ノードに接続され、前記第１補償トランジスタおよび前記第１補償トランジスタの制御端子はいずれも走査線に接続されており、
　前記オフ電位供給配線の一部は無機絶縁膜を挟んで前記半導体層の前記不純物領域と重畳して形成され、他の一部は前記オフ電位を与える電源配線と接続された表示装置において、
　前記表示パネルの裏面側から、前記オフ電位供給配線と前記不純物領域とが重畳して形成されている領域にレーザ光を照射することにより、前記無機絶縁膜を蒸発させ、かつ前記オフ電位供給配線と前記不純物領域とを溶融させて直接接続する工程を備える。
　第１の局面によればデュアル制御端子構造の第１補償トランジスタと第２補償トランジスタに挟まれた半導体層の不純物領域に、駆動トランジスタをオフ状態にするオフ電位を供給するオフ電位供給配線を重畳するように形成する。次に、それらの間に挟まれた無機絶縁膜にレーザ光を照射することによって、無機絶縁膜を蒸発させ、かつ不純物領域とオフ電位供給配線を溶融させて接続する。さらに、第２補償トランジスタをオン状態にすることによって、ノードの電位をオフ電位と同じ電位にする。これにより、オフ電位が駆動トランジスタの制御端子に与えられるので、駆動トランジスタは常時オフ状態となる。その結果、駆動電流が電気光学素子に供給されなくなるので、電気光学素子は常に消灯状態となり、画素回路は黒点化される。
第１の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。 図１に示す有機ＥＬ表示装置の表示部に形成された画素回路の構成を示す回路図である。 図２に示す画素回路を駆動する方法を示すタイミングチャートである。 図３に示す初期化期間における画素回路の動作を示す図である。 図３に示すデータ書き込み期間における画素回路の動作を示す図である。 図３に示す発光期間における画素回路の動作を示す図である。 図２に示す画素回路の書き込みトランジスタが常時オン状態になったときの問題点を示す図である。 図７に示す第２初期化トランジスタの動作不良を改善するために行うリペアの最初の手順を示す図である。 図７に示す第２初期化トランジスタの動作不良を改善するために、図８に示す手順に続いて行うリペアの手順を示す図である。 図７に示す第２初期化トランジスタの動作不良を改善するために、図９に示す手順に続いて行うリペアの手順を順に示す図である。 図７に示す第２初期化トランジスタの動作不良を改善するために、図１０に示す手順に続いて行うリペアの手順を順に示す図である。 リペアを行うための第１の配線レイアウトを示す図であり、より詳しくは、（ａ）は配線レイアウトの一部の平面図であり、（ｂ）は矢線に沿ったリペア前の配線レイアウトの断面図であり、（ｃ）は矢線に沿ったリペア後の配線レイアウトの断面図である。第１の実施形態の変形例の表示パネルの一部を示す図である。 リペアを行うための第２の配線レイアウトを示す図であり、より詳しくは、（ａ）は配線レイアウトの一部の平面図であり、（ｂ）は矢線に沿ったリペア前の配線レイアウトの断面図であり、（ｃ）は矢線に沿ったリペア後の配線レイアウトの断面図である。 リペアを行うための第３の配線レイアウトを示す図であり、より詳しくは、（ａ）は配線レイアウトの一部の平面図であり、（ｂ）は矢線に沿ったリペア前の配線レイアウトの断面図であり、（ｃ）は矢線に沿ったリペア後の配線レイアウトの断面図である。 リペアを行うための第４の配線レイアウトを示す図であり、より詳しくは、（ａ）は配線レイアウトの一部の平面図であり、（ｂ）は矢線に沿ったリペア前の配線レイアウトの断面図であり、（ｃ）は矢線に沿ったリペア後の配線レイアウトの断面図である。 リペアを行うための第５の配線レイアウトを示す図であり、より詳しくは、（ａ）は配線レイアウトの一部の平面図であり、（ｂ）は矢線に沿ったリペア前の配線レイアウトの断面図であり、（ｃ）は矢線に沿ったリペア後の配線レイアウトの断面図である。 リペアを行うための第６の配線レイアウトを示す図であり、より詳しくは、（ａ）は配線レイアウトの一部の平面図であり、（ｂ）は矢線に沿ったリペア前の配線レイアウトの断面図であり、（ｃ）は矢線に沿ったリペア後の配線レイアウトの断面図である。 第２の実施形態に係る有機ＥＬ表示装置の画素回路に含まれる書き込みトランジスタが常時オン状態になったときの問題点を示す図である。 図１８に示す書き込みトランジスタの動作不良を改善するために行うリペアの最初の手順を示す図である。 図１８に示す書き込みトランジスタの動作不良を改善するために、図１９に示す手順に続いて行うリペアの手順を示す図である。 図１８に示す書き込みトランジスタの動作不良を改善するために、図２０に示す手順に続いて行うリペアの手順を示す図である。 図１８に示す書き込みトランジスタの動作不良を改善するために、図２１に示す手順に続いて行うリペアの手順を示す図である。 図２２に示すリペアを行った後に、さらに線欠陥が表示されないように行ったリペアを示す図である。
　以下、添付図面を参照して、第１および第２の実施形態について説明する。なお、本明細書における「接続」とは、特に断らない限り、「電気的接続」を意味し、本発明の要旨を逸脱しない範囲において、直接的な接続を意味する場合のみならず、他の素子を介した間接的な接続を意味する場合も含むものとする。
＜１．第１の実施形態＞
＜１．１　有機ＥＬ表示装置の構成＞
　図１は、第１の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。図１に示すように、有機ＥＬ表示装置（以下では、単に「表示装置」という）は、表示部１０、表示制御回路２０、データ線ドライバ３０、走査線ドライバ５０、およびエミッション線ドライバ６０を備えている。図１に示す有機ＥＬ表示装置は、データ線ドライバ３０から各データ線にデータ信号を直接供給する。本実施形態では、データ線ドライバ３０によりデータ線駆動回路が実現され、走査線ドライバ５０により走査線駆動回路が実現され、エミッション線ドライバ６０により発光制御線駆動回路が実現されている。
　表示部１０には、ｍ（ｍは２以上の整数）本のデータ線Ｄ１～Ｄｍと、ｎ（ｎは２以上の整数）本の走査線Ｓ１～Ｓｎが配置されている。また、表示部１０は、各データ線と各走査線との交差点毎に画素回路１１が設けられている。より詳細には、ｍ本のデータ線Ｄ１～Ｄｍとｎ本の走査線Ｓ１～Ｓｎとの交差点にそれぞれ対応して、ｍ×ｎ個の画素回路１１が設けられている。
　表示部１０には、さらにｎ本の走査線Ｓ１～Ｓｎと平行に、ｎ本の発光制御線としてのエミッション線Ｅ１～Ｅｎが配置されている。ｍ本のデータ線Ｄ１～Ｄｍはデータ線ドライバ３０に接続されている。ｎ本の走査線Ｓ１～Ｓｎは走査線ドライバ５０に接続されている。ｎ本のエミッション線Ｅ１～Ｅｎはエミッション線ドライバ６０に接続されている。
　また、表示部１０には、各画素回路１１に共通の電源線（不図示）が配置されている。より詳細には、後述の有機ＥＬ素子（「電気光学素子」ともいう）を駆動するためのハイレベル電位ＥＬＶＤＤを供給する電源線（以下「ハイレベル電源線」といい、ハイレベル電位と同じく符号ＥＬＶＤＤで表す。）および有機ＥＬ素子を駆動するためのローレベル電位ＥＬＶＳＳを供給する電源線（以下「ローレベル電源線」といい、ローレベル電位と同じく符号ＥＬＶＳＳで表す。）が配置されている。さらに、後述の初期化動作のための初期化電位Ｖｉｎｉを供給する初期化線（初期化電位と同じく符号Ｖｉｎｉで表す。）が配置されている。これらの電位は、電源回路（不図示）から供給される。
　表示制御回路２０は、データ線ドライバ３０、走査線ドライバ５０、およびエミッション線ドライバ６０に各種制御信号を出力する。より詳細には、表示制御回路２０は、データ線ドライバ３０にデータスタートパルスＤＳＰ、データクロックＤＣＫ、表示データＤＡ、およびラッチパルスＬＰを出力する。表示制御回路２０はまた、走査線ドライバ５０に走査スタートパルスＳＳＰおよび走査クロックＳＣＫを出力する。表示制御回路２０はさらに、エミッション線ドライバ６０にエミッションスタートパルスＥＳＰおよびエミッションクロックＥＣＫを出力する。
　データ線ドライバ３０は、図示しないｍビットのシフトレジスタ、サンプリング回路、ラッチ回路、およびｍ個のＤ／Ａコンバータなどを含んでいる。シフトレジスタは、互いに縦続接続されたｍ個の双安定回路を有し、初段に供給されたデータスタートパルスＤＳＰをデータクロックＤＣＫに同期して転送し、各段からサンプリングパルスを出力する。サンプリングパルスの出力タイミングに合わせて、サンプリング回路に表示データＤＡが供給される。サンプリング回路は、サンプリングパルスに従って表示データＤＡを記憶する。サンプリング回路に１行分の表示データＤＡが記憶されると、表示制御回路２０はラッチ回路に対してラッチパルスＬＰを出力する。ラッチ回路は、ラッチパルスＬＰを受け取ると、サンプリング回路に記憶された表示データＤＡを保持する。Ｄ／Ａコンバータは、データ線ドライバ３０のｍ個の出力端子（不図示）にそれぞれ接続されたｍ本のデータ線Ｄ１～Ｄｍに対応して設けられており、ラッチ回路に保持された表示データＤＡをアナログ信号電圧であるデータ信号に変換し、得られたデータ信号をデータ線Ｄ１～Ｄｍにそれぞれ出力する。
　走査線ドライバ５０は、ｎ本の走査線Ｓ１～Ｓｎを駆動する。より詳細には、走査線ドライバ５０は、図示しないシフトレジスタおよびバッファなどを含んでいる。シフトレジスタは、走査クロックＳＣＫに同期して走査スタートパルスＳＳＰを順に転送する。シフトレジスタの各段からの出力である走査信号は、バッファを経由して対応する走査線Ｓ１～Ｓｎに順次供給される。アクティブな（本実施形態ではローレベルの）走査信号により、走査線Ｓｊに接続されたｍ個の画素回路１１からなる画素が一括して選択される。
　エミッション線ドライバ６０は、ｎ本のエミッション線Ｅ１～Ｅｎを駆動する。より詳細には、エミッション線ドライバ６０は、図示しないシフトレジスタおよびバッファなどを含んでいる。シフトレジスタは、エミッションクロックＥＣＫに同期してエミッションスタートパルスＥＳＰを順に転送する。シフトレジスタの各段からの出力であるエミッション信号は、バッファを経由して対応するエミッション線Ｅｊ（ｊ＝１～ｎ）に供給される。
　図１には、一例として、走査線ドライバ５０を表示部１０の一端側（図１における、表示部１０の左側）に配置し、エミッション線ドライバ６０を表示部１０の他端側（図１における、表示部１０の右側）に配置した有機ＥＬ表示装置が示されているが、これに限定されない。例えば、走査線ドライバ５０およびエミッション線ドライバ６０をいずれも両側に配置した両側入力構造であっても良い。また、データ線ドライバ３０の出力端子数を減らすために、データ線ドライバ３０と各画素回路との間にデマルチプレクサ部が設けられていても良い。この場合、データ線ドライバ３０は、出力したデータ信号を、デマルチプレクサ部を介して各データ線に供給するＳＳＤ（Source Shared Driving）と呼ばれる駆動方式で駆動される。
＜１．２　画素回路の構成＞
　画素回路１１の構成について説明する。図２は、表示部１０に形成された画素回路１１の構成を示す回路図である。図２に示されているように、画素回路１１は、１個の有機ＥＬ素子ＯＬＥＤ、７個のｐチャネル型トランジスタＴ１～Ｔ７、および１個のストレージキャパシタＣｓｔ（「保持容量」ともいう）を含んでいる。より詳細には、画素回路１１は、第１初期化トランジスタＴ１、補償トランジスタＴ２、書き込みトランジスタＴ３、駆動トランジスタＴ４、電源供給トランジスタＴ５、発光制御トランジスタＴ６、および第２初期化トランジスタＴ７を含む。
　駆動トランジスタＴ４は、ゲート端子、第１導通端子、および第２導通端子を有している。駆動トランジスタＴ４の第１導通端子は、電源供給トランジスタＴ５を介してハイレベル電源線ＥＬＶＤＤに接続される導通端子であり、第２導通端子は、発光制御トランジスタＴ６を介して有機ＥＬ素子ＯＬＥＤに接続される導通端子である。駆動トランジスタＴ４では、キャリアの流れに応じて、第１導通端子および第２導通端子がそれぞれソース端子およびドレイン端子となったり、ドレイン端子およびソース端子となったりする。具体的には、キャリアであるホールが第１導通端子から第２導通端子に流れる場合には、第１導通端子がソース端子になり、第２導通端子がドレイン端子になる。逆に、ホールが第２導通端子から第１導通端子に流れる場合には、第２導通端子がソース端子になり、第１導通端子がドレイン端子になる。
　画素回路１１には、走査線Ｓｊ（１≦ｊ≦ｎの整数）、前走査線Ｓｊ－１（「ディスチャージ線」ともいう）、エミッション線Ｅｊ、データ線Ｄｉ（１≦ｉ≦ｍの整数）、ハイレベル電源線ＥＬＶＤＤ、ローレベル電源線ＥＬＶＳＳ、および初期化線Ｖｉｎｉが配置されている。書き込みトランジスタＴ３は、走査線Ｓｊにゲート端子が接続され、データ線Ｄｉにソース端子が接続されており、走査線Ｓｊの選択に応じてデータ線Ｄｉに供給されたデータ信号を駆動トランジスタＴ４の第１導通端子に供給する。
　駆動トランジスタＴ４の第１導通端子は、書き込みトランジスタＴ３の第２導通端子に接続され、ゲート端子はノードＮに接続されている。ノードＮは、後述する補償トランジスタＴ２の第２導通端子と、ストレージキャパシタＣｓｔの第１端子とが接続された接続点であり、駆動トランジスタＴ４のゲート端子に与えられるデータ信号の電圧（データ電圧）が充電される。駆動トランジスタＴ４は、ノードＮに充電されるデータ電圧に応じて決まる駆動電流を有機ＥＬ素子ＯＬＥＤに供給する。
　補償トランジスタＴ２は、駆動トランジスタＴ４のゲート端子と第２導通端子との間に設けられ、リーク電流を少なくするためにデュアルゲート構造が採用されている。このデュアルゲート構造を構成する２つのトランジスタを区別して説明する必要がある場合には、第１導通端子が駆動トランジスタＴ４の第２導通端子に接続されたトランジスタを第１補償トランジスタＴ２１、第２導通端子がノードＮに接続されたトランジスタを第２補償トランジスタＴ２２と呼ぶ。第１補償トランジスタＴ２１の第２導通端子と第２補償トランジスタＴ２２の第１導通端子の接続点の上方には、ハイレベル電位ＥＬＶＤＤが与えられた電極が配置されている。上記接続点にレーザ光が照射されると、絶縁膜が蒸発し、接続点と電極とは溶融して接続する（このことを「レーザメルト」という場合がある）。これにより、第１補償トランジスタＴ２１の第２導通端子と第２補償トランジスタＴ２２の第１導通端子の接続点にハイレベル電源線からハイレベル電位ＥＬＶＤＤが供給される。そこで、本明細書に示す画素回路の回路図では、図２に示すように、レーザメルトによって接続点と電極が溶融して接続されることを、便宜的にスイッチＳＷがオンされた状態として表す。
　以下の説明では、第１補償トランジスタＴ２１と第２補償トランジスタＴ２２を区別する必要がない場合には、それらをまとめて補償トランジスタＴ２として説明する。補償トランジスタＴ２のゲート端子は走査線Ｓｊに接続されている。補償トランジスタＴ２は、走査線Ｓｊがアクティブ（ローレベル）になれば導通し、駆動トランジスタＴ４をダイオード接続する。これにより、ノードＮの電位Ｖｎは、次式（１）で表されるように、データ電圧Ｖｄａｔａよりも駆動トランジスタＴ４のしきい値電圧Ｖｔｈだけ低い電圧になる。このノードＮの電位Ｖｎは、ゲート電圧Ｖｇとして駆動トランジスタＴ４のゲート端子に与えられる。
　　　　　Ｖｎ＝Ｖｄａｔａ－Ｖｔｈ　…　（１）
ここで、Ｖｄａｔａはデータ電圧であり、Ｖｔｈは駆動トランジスタＴ４のしきい値電圧である。
　第１初期化トランジスタＴ１は、前走査線Ｓｊ－１にゲート端子が接続され、駆動トランジスタＴ４のゲート端子と初期化線Ｖｉｎｉとの間に設けられている。第１初期化トランジスタＴ１も、補償トランジスタＴ２と同様にデュアルゲート構造のトランジスタである。第１初期化トランジスタＴ１は、前走査線Ｓｊ－１の電位がアクティブになれば導通し、ノードＮに初期化電位Ｖｉｎｉを与えることによってノードＮの電位を初期化する。これにより、駆動トランジスタＴ４のゲート端子に初期化電位Ｖｉｎｉが与えられる。
　電源供給トランジスタＴ５は、エミッション線Ｅｊにゲート端子が接続され、ハイレベル電源線ＥＬＶＤＤと駆動トランジスタとの間に設けられている。電源供給トランジスタＴ５は、エミッション線Ｅｊの選択に応じてハイレベル電位ＥＬＶＤＤを駆動トランジスタＴ４の第１導通端子に供給する。
　発光制御トランジスタＴ６は、エミッション線Ｅｊにゲート端子が接続され、駆動トランジスタＴ４と有機ＥＬ素子ＯＬＥＤとの間に設けられている。発光制御トランジスタＴ６は、エミッション線Ｅｊの選択に応じて駆動トランジスタＴ４の第２導通端子と有機ＥＬ素子ＯＬＥＤとを導通させる。これにより、駆動トランジスタＴ４によって電流値が制御された駆動電流がハイレベル電源線ＥＬＶＤＤから駆動トランジスタＴ４を通って有機ＥＬ素子ＯＬＥＤに流れる。
　第２初期化トランジスタＴ７は、走査線Ｓｊにゲート端子が接続され、有機ＥＬ素子ＯＬＥＤのアノードと初期化線Ｖｉｎｉとの間に設けられている。第２初期化トランジスタＴ７は、走査線Ｓｊが選択されたときに初期化電位Ｖｉｎｉを有機ＥＬ素子ＯＬＥＤのアノードに与え、アノードの電位を初期化する。
　ストレージキャパシタＣｓｔの第１端子はノードＮに接続され、第２端子はハイレベル電源線ＥＬＶＤＤに接続されている。ストレージキャパシタＣｓｔは、補償トランジスタＴ２および第１初期化トランジスタＴ１がオフ状態のときのノードＮの電位を保持する。
　有機ＥＬ素子ＯＬＥＤは、アノード（有機ＥＬ素子ＯＬＥＤの一端）が発光制御トランジスタＴ６の第２導通端子に接続され、カソード（有機ＥＬ素子ＯＬＥＤの他端）がローレベル電源線ＥＬＶＳＳに接続されており、駆動トランジスタＴ４から供給される駆動電流が流れるとその電流値に応じた輝度で発光する。また、有機ＥＬ素子ＯＬＥＤのアノードとカソードの間には、有機ＥＬ素子ＯＬＥＤに印加される電圧を保持するキャパシタＣｏｌｅｄが設けられている。
　なお、補償トランジスタＴ２および第１初期化トランジスタＴ１は、上記のようにいずれもデュアルゲート構造のトランジスタである。デュアルゲート構造（「デュアル制御端子構造」という場合がある）のトランジスタとは、ゲート端子に共通の制御端子が入力され、第１補償トランジスタの導通端子と第２補償トランジスタの導通端子が電気的に接続され、かつ、チャネル層が同じ半導体層によって連続的に形成されている構造のトランジスタをいう。
＜１．３　画素回路の通常動作＞
　次に、画素回路１１に含まれる７個のトランジスタがすべて正常に動作する通常動作について説明する。図３は、図２に示す画素回路１１を駆動する方法を示すタイミングチャートである。また、図４は、図３に示す初期化期間における画素回路１１の動作を示す図であり、図５は、図３に示すデータ書き込み期間における画素回路１１の動作を示す図であり、図６は、図３に示す発光期間における画素回路１１の動作を示す図である。
　図３に示すように、時刻ｔ１において、エミッション線Ｅｊの電位がハイレベルからローレベルに変化する。さらに、時刻ｔ２において、前走査線Ｓｊ－１の電位がハイレベルからローレベルに変化する。これにより、図４に示すように、第１初期化トランジスタＴ１がオン状態になり、初期化線Ｖｉｎｉから初期化電位Ｖｉｎｉが第１初期化トランジスタＴ１を介してストレージキャパシタＣｓｔおよびノードＮに供給され、駆動トランジスタＴ４のゲート端子に与えられる。このため、駆動トランジスタＴ４のゲート端子の電位は初期化され、画素回路１１のノードＮの電位は、前段の走査期間に充電されたデータ電圧からローレベルよりもさらに低い初期化電位Ｖｉｎｉに低下する。なお、このとき前走査線Ｓｊ－１に供給されるローレベルの電位は、前段の画素の走査期間に走査線に与えられたローレベルの電位と同一レベルである。
　時刻ｔ３において、前走査線Ｓｊ－１の電位はローレベルからハイレベルに変化し、第１初期化トランジスタＴ１はオフ状態になる。また、データ線ドライバ３０からデータ線Ｄｉにデータ信号の供給が開始される。このように、時刻ｔ２から時刻ｔ３までの期間は、ストレージキャパシタＣｓｔおよびノードＮの初期化を行う初期化期間である。
　時刻ｔ４において、走査線Ｓｊの電位がハイレベルからローレベルに変化する。また、データ線Ｄｉの電位がデータ信号の電位になる。これにより、図５に示すように、書き込みトランジスタＴ３および補償トランジスタＴ２がオン状態になり、データ信号が、書き込みトランジスタＴ３、駆動トランジスタＴ４、および補償トランジスタＴ２を介してノードＮに書き込まれる。また、駆動トランジスタＴ４の閾値電圧の補償が行われる。このとき、ストレージキャパシタＣｓｔには、データ信号の電位よりも、駆動トランジスタＴ４の閾値電圧分だけ低い電位が充電される。ローレベルの電位は走査線Ｓｊに接続された第２初期化トランジスタＴ７のゲート端子にも与えられるので、第２初期化トランジスタＴ７もオン状態になる。これにより、有機ＥＬ素子ＯＬＥＤを発光させるためにキャパシタＣｏｌｅｄに充電されていた電圧が第２初期化トランジスタＴ７を介して初期化線Ｖｉｎｉに放電される。
　時刻ｔ５において、走査線Ｓｊの電位がローレベルからハイレベルに変化する。これにより、書き込みトランジスタＴ３および補償トランジスタＴ２がオフ状態になり、データ信号のノードＮへの書き込みが停止される。このように、時刻ｔ４から時刻ｔ５までの期間はデータ線に充電されたデータ信号をノードＮに書き込むデータ書き込み期間である。
　時刻ｔ６において、エミッション信号がハイレベルからローレベルに変化する。これにより、図６に示すように、発光制御トランジスタＴ６がオン状態になり、駆動トランジスタＴ４によって電流値を制御された電流が、ハイレベル電源線ＥＬＶＤＤから電源供給トランジスタＴ５、駆動トランジスタＴ４および発光制御トランジスタＴ６を通って有機ＥＬ素子ＯＬＥＤに流れる。これにより、有機ＥＬ素子ＯＬＥＤはデータ信号に応じた輝度で発光する。
＜１．４　リペア＞
　図２に示す画素回路１１に含まれる７個のトランジスタが正常に動作すれば、上記のようにして各画素回路１１はデータ信号に応じた輝度で発光する。しかし、７個のトランジスタのいずれかが常時オン状態になったり、オフ状態になったりすることによって、画素回路１１が正常に動作しなくなる場合がある。正常に動作しなくなったトランジスタを含む画素回路１１は、例えば常時消灯することによって黒点になったり、常時点灯することによって輝点になったりする。また、画素回路１１の特定のトランジスタが正常に動作しなくなったために、当該画素回路１１と同じハイレベル電源線ＥＬＶＤＤに接続された他の画素回路１１が同時に動作不良になることにより線欠陥が生じる場合もある。
　このような欠陥を有する画素回路１１が少ない表示パネルの場合には、正常に動作しなくなった画素回路１１を常時黒点として表示させるリペアを行えば、欠陥が目立ちにくくなる。このようなリペアを行った表示パネルであっても、リペアした画素回路の個数が少なければ実用上問題がない場合も多い。このように、欠陥を有する表示パネルをリペアしないで廃棄する場合に比べて、表示パネルの製造歩留まりが向上し、表示パネルの製造コストを抑えることができる。そこで、欠陥を有する表示パネルを活用するためにリペアが行われる。
＜１．４．１　表示パネルの検査＞
　表示パネルに形成された各画素回路の検査は、表示パネルに画素回路を形成した後に行う。画素回路の検査によって、黒点、輝点、線欠陥などの表示不良がある画素回路が検出された場合、画素回路を構成するトランジスタのうち動作不良のトランジスタとその不良モードを特定する。次に、不良モードが特定されたトランジスタを含む回路をリペアすることによって、当該画素回路を黒点化できるか否かを検討し、黒点化できると判断した場合には当該回路のリペアを行う。リペアした画素回路を再度検査し、黒点化されたことを確認する。このようにしてリペアが行われた表示パネルには、正常に動作する画素回路と共に、黒点化された画素回路も含まれる。
＜１．４．２　ハイレベル電位の供給＞
　本実施形態で説明するリペアは、第１補償トランジスタＴ２１と第２補償トランジスタＴ２２とによって挟まれた領域に、ハイレベル電源線ＥＬＶＤＤを接続することによって行うリペアである。そこで、リペアの方法について説明する前に、本実施形態において、ハイレベル電源線ＥＬＶＤＤを、第１補償トランジスタＴ２１と第２補償トランジスタＴ２２とによって挟まれた領域に接続するとした理由を説明する。
　まず、ハイレベル電源線ＥＬＶＤＤを第２補償トランジスタＴ２２の第２導通端子に接続する場合について説明する。この場合、前走査線Ｓｊ－１の電位がハイレベルからローレベルに変化することによって第１初期化トランジスタＴ１がオン状態になったときに、ハイレベル電源線ＥＬＶＤＤと初期化線Ｖｉｎｉとが短絡するという問題がある。
　次に、ハイレベル電源線ＥＬＶＤＤを第１補償トランジスタＴ２１の第１導通端子に接続する場合について説明する。この場合、エミッション線Ｅｊがハイレベルからローレベルに変化することによって発光制御トランジスタＴ６がオン状態になったときに、ハイレベル電位ＥＬＶＤＤが有機ＥＬ素子ＯＬＥＤのアノードに印加される。これにより、有機ＥＬ素子ＯＬＥＤのアノードからカソードに電流が流れるので、黒点化されるべき有機ＥＬ素子が発光するという問題点が生じる。
　そこで、本実施形態では、上記のような問題が生じないように、ハイレベル電源線ＥＬＶＤＤを第１補償トランジスタＴ２１と第２補償トランジスタＴ２２とに挟まられた半導体層上の領域に接続する。なお、半導体層の領域は、ハイレベル電源線ＥＬＶＤＤがオーミック接続されるように不純物がドープされた不純物領域である。より詳しくは、画素回路１１を構成するトランジスタがｐチャネル型であるので、不純物領域はｐ型不純物領域である。
＜１．４．３　リペア方法＞
　本実施形態では、第２初期化トランジスタＴ７が常時オン状態になったときに行うリペアについて説明する。リペアについて説明する前に、第２初期化トランジスタＴ７が常時オン状態になったときの問題点について説明する。
　図７は、図２に示す画素回路１１の第２初期化トランジスタＴ７が常時オン状態になったときの問題点を示す図である。図３および図７を参照して、時刻ｔ４において、走査線Ｓｊの電位がハイレベルからローレベルに変化することにより、第２初期化トランジスタＴ７、第１補償トランジスタＴ２１、および第２補償トランジスタＴ２２がオン状態になる。これにより、データ線Ｄｉに充電されたデータ信号が、書き込みトランジスタＴ３、駆動トランジスタＴ４、第１補償トランジスタＴ２１および第２補償トランジスタＴ２２を通ってノードＮに書き込まれ、駆動トランジスタＴ４のゲート端子に与えられる。次に、エミッション線Ｅｉの電位がハイレベルからローレベルに変化すると、電源供給トランジスタＴ５および発光制御トランジスタＴ６がオン状態になり、データ信号に応じた電流値の電流が、ハイレベル電源線ＥＬＶＤＤから有機ＥＬ素子ＯＬＥＤに流れる。
　このとき、第２初期化トランジスタＴ７が常時オン状態になっているので、ハイレベル電源線ＥＬＶＤＤと初期化線Ｖｉｎｉとが短絡し、初期化線Ｖｉｎｉにも電流が流れる。これにより、有機ＥＬ素子ＯＬＥＤに流れる電流が少なくなり、有機ＥＬ素子ＯＬＥＤはデータ信号に応じた輝度とは異なる輝度で発光する。さらに、ハイレベル電源線ＥＬＶＤＤのハイレベル電位ＥＬＶＤＤも、ハイレベル電源線ＥＬＶＤＤと初期化線Ｖｉｎｉとが短絡することの影響を受けて変動し、当該ハイレベル電源線ＥＬＶＤＤに接続された他の画素回路でも異常階調が同時に発生する。このように、同一のハイレベル電源線ＥＬＶＤＤに接続された複数の画素回路において異常階調が同時に発生すれば、視聴者はそれを線欠陥として認識する。
　図８～図１１は、図７に示す第２初期化トランジスタＴ７の動作不良を改善するために行ったリペアの手順を順に示す図である。まず、図８に示すように、第１補償トランジスタＴ２１の第２導通端子と第２補償トランジスタＴ２２の第１導通端子の接続点にレーザ光を照射することによって絶縁膜を蒸発させ、接続点をハイレベル電位ＥＬＶＤＤの電極に接続する。これにより、第１補償トランジスタＴ２１と第２補償トランジスタＴ２２に挟まれた接続点にハイレベル電位ＥＬＶＤＤを与える。次に、前走査線Ｓｊ－１の電位がハイレベルからローレベルに変化することによって第１初期化トランジスタＴ１がオン状態になると、図９に示すように、初期化電位ＶｉｎｉがストレージキャパシタＣｓｔと駆動トランジスタＴ４のゲート端子に印加される。これにより、ストレージキャパシタＣｓｔと駆動トランジスタＴ４のゲート端子の電位が初期化される。
　次に、走査線Ｓｊの電位がハイレベルからローレベルに変化すると、図１０に示すように、第１および第２補償トランジスタＴ２１、Ｔ２２がオン状態になり、第１補償トランジスタＴ２１と第２補償トランジスタＴ２２の接続点に与えられたハイレベル電位ＥＬＶＤＤがノードＮを介して駆動トランジスタＴ４のゲート端子に与えられる。これにより、駆動トランジスタＴ４はオフ状態になる。このとき、書き込みトランジスタＴ３もオン状態になるので、データ線Ｄｉから駆動トランジスタＴ４の第１導通端子にデータ信号が与えられる。しかし、駆動トランジスタＴ４はオフ状態になっているので、データ信号は駆動トランジスタＴ４を通ることができない。その後、エミッション線Ｅｊの電位がハイレベルからローレベルに変化すれば、図１１に示すように、電源供給トランジスタＴ５および発光制御トランジスタＴ６はオン状態になるが、駆動トランジスタＴ４はオフ状態である。このため、電流は、ハイレベル電源線ＥＬＶＤＤから駆動トランジスタＴ４を通って有機ＥＬ素子ＯＬＥＤに流れない。この場合、有機ＥＬ素子ＯＬＥＤは常に消灯状態になるので、第２初期化トランジスタＴ７が常時オン状態になる不良が生じた画素回路を黒点化することができる。
　さらに、エミッション線Ｅｊの電位がハイレベルからローレベルに変化して第２初期化トランジスタＴ７がオン状態になっても、駆動トランジスタＴ４はオフ状態であるので、ハイレベル電源線ＥＬＶＤＤと初期化線Ｖｉｎｉとが短絡することはない。この場合、ハイレベル電源線の電位は初期化線Ｖｉｎｉの電位の影響を受けて変動することはないので、同じハイレベル電源線ＥＬＶＤＤに接続された他の画素回路で異常階調が生じることはない。このように、本実施形態によれば、第２初期化トランジスタＴ７が常時オン状態になっている画素回路をリペアすることによって当該画素回路を黒点化できる。さらに、当該画素回路と同じハイレベル電源線ＥＬＶＤＤに接続された他の画素回路でも異常階調が発生しないので、視聴者は線欠陥を認識することもない。
＜１．５　配線レイアウト＞
　上記リペアを行うことが可能な各配線レイアウトについて説明する。以下では、第１補償トランジスタＴ２１および第２補償トランジスタＴ２２が形成される半導体層ＳＩと、第１補償トランジスタＴ２１および第２補償トランジスタＴ２２のゲート端子としても機能する走査線ＳＣＡＮと、データ線Ｄおよびハイレベル電源線ＥＬＶＤＤとの相互の位置関係をそれぞれ示す第１～第４の配線レイアウトについて説明する前に、各配線レイアウトで使用される配線について説明する。
　絶縁基板９０上に、トランジスタのチャネル領域、ソース／ドレイン領域として機能したり、各トランジスタを接続するための配線として機能したりする半導体層ＳＩが形成されている。半導体層ＳＩを覆うように、例えば酸化シリコン膜、窒化シリコン膜などの無機絶縁膜からなるゲート絶縁膜９１が形成されている。ゲート絶縁膜９１上に、第１金属層からなり、一部のトランジスタのゲート端子としても機能する走査線ＳＣＡＮが形成されている。
　走査線ＳＣＡＮを覆うように、無機絶縁膜からなる第１層間絶縁膜９２が形成されている。第１層間絶縁膜９２上に、ストレージキャパシタＣｓｔの電極として使用されたり、リペア配線ＲＥＰとして使用されたりする第２金属層が形成されている。第２金属層を覆うように、無機絶縁膜からなる第２層間絶縁膜９３が形成されている。第２層間絶縁膜９３上に、第３金属層からなるデータ線Ｄおよびハイレベル電源線ＥＬＶＤＤが形成されている。
　また、第１補償トランジスタＴ２１と第２補償トランジスタＴ２２とが接続される半導体層上ＳＩの接続点には、後述するようにハイレベル電源線ＥＬＶＤＤが接続される。ハイレベル電源線ＥＬＶＤＤが接続される半導体層ＳＩの領域は、ｐ型不純物がドープされた不純物領域ＤＳＩになっている。これにより、ハイレベル電源線ＥＬＶＤＤは半導体層ＳＩとオーミック接続される。
＜１．５．１　第１の配線レイアウト＞
　図１２は、リペアを行うための第１の配線レイアウトを示す図であり、より詳しくは、図１２（ａ）は配線レイアウトの一部の平面図であり、図１２（ｂ）は矢線Ａ－Ａ’に沿ったリペア前の配線レイアウトの断面図であり、図１２（ｃ）は矢線Ａ－Ａ’に沿ったリペア後の配線レイアウトの断面図である。
　図１２（ａ）に示すように、画素回路において、データ線Ｄ、ハイレベル電源線ＥＬＶＤＤと、当該画素回路に隣接する他の画素回路のデータ線Ｄが平行に配置され、それらと交差するように走査線ＳＣＡＮが配置されている。走査線ＳＣＡＮは、走査線ＳＣＡＮから分岐し、ハイレベル電源線ＥＬＶＤＤと平行にかつ一部が重畳して延びる突起部ＳＣＰを有している。
　半導体層ＳＩは走査線ＳＣＡＮの突起部ＳＣＰおよび走査線ＳＣＡＮとそれぞれ１回ずつ交差するように形成されている。走査線ＳＣＡＮが半導体層ＳＩと交差する位置に第１補償トランジスタＴ２１が形成され、走査線ＳＣＡＮの突起部ＳＣＰが半導体層ＳＩと交差する位置に、第２補償トランジスタＴ２２が形成されている。さらに、リペアを行うときに使用するリペア配線ＲＥＰは、その一端が半導体層ＳＩに形成された不純物領域ＤＳＩと重畳し、他端がハイレベル電源線ＥＬＶＤＤと重畳するように形成されている。なお、ハイレベル電源線ＥＬＶＤＤを「第１電源配線」という場合がある。この場合、リペア配線ＲＥＰはデータ線Ｄと重畳しないように形成されている。
　次に、リペア方法について説明する。図１２（ｂ）に示すように、絶縁基板９０上に形成された半導体層ＳＩを覆うようにゲート絶縁膜９１が形成されている。ゲート絶縁膜９１上に走査線ＳＣＡＮが形成され、走査線ＳＣＡＮを覆うように、第１層間絶縁膜９２が形成されている。第１層間絶縁膜上に、第１金属層からなるリペア配線ＲＥＰが形成されている。リペア配線ＲＥＰを覆うように第２層間絶縁膜９３が形成されている。第２層間絶縁膜上に第２金属層からなるハイレベル電源線ＥＬＶＤＤとデータ線Ｄが形成されている。リペア配線ＲＥＰの一端は、第２層間絶縁膜に形成されたコンタクトホール９３Ｈによってハイレベル電源線ＥＬＶＤＤと接続されている。リペア配線ＲＥＰの他端は、第１補償トランジスタＴ２１と第２補償トランジスタＴ２２とによって挟まれた半導体層ＳＩの不純物領域ＤＳＩの上部に積層されたゲート絶縁膜９１および第１層間絶縁膜９２からなる絶縁膜上に配置されている。
　図１２（ｃ）に示すように、半導体層ＳＩをリペア配線ＲＥＰに接続するために、絶縁基板９０の裏面側から不純物領域ＤＳＩにレーザ光を照射する。このとき、レーザ光の出力が大き過ぎる場合には半導体層ＳＩが消失し、レーザ光の出力が小さ過ぎる場合には、半導体層ＳＩをリペア配線ＲＥＰに接続することができない。そこで、半導体層ＳＩとリペア配線ＲＥＰとの間に設けられた各絶縁膜が蒸発し、かつ半導体層ＳＩとリペア配線ＲＥＰが溶融して確実に接続されるように設定した出力のレーザ光を絶縁基板９０の裏面側から半導体層ＳＩの不純物領域ＤＳＩ内の照射領域ＬＡに照射する。これにより、不純物領域ＤＳＩのゲート絶縁膜９１および第１層間絶縁膜９２がなくなり、半導体層ＳＩはリペア配線ＲＥＰに接続される。その結果、駆動トランジスタＴ４のゲート端子はハイレベル電位ＥＬＶＤＤになるので、駆動トランジスタＴ４はオフ状態になり、画素回路は黒点化される。
　なお、第１補償トランジスタＴ２１と第２補償トランジスタＴ２２の接続点である半導体層ＳＩの不純物領域ＤＳＩに与えられたハイレベル電位ＥＬＶＤＤを「オフ電位」とう。また、第１の配線レイアウトにおいて、不純物領域ＤＳＩにオフ電圧を与えるリペア配線ＲＥＰに接続されたハイレベル電源線ＥＬＶＤＤを「オフ電圧供給配線」という場合がある。
＜１．５．２　第２の配線レイアウト＞
　図１３は、リペアを行うための第２の配線レイアウトを示す図であり、より詳しくは、図１３（ａ）は配線レイアウトの一部の平面図であり、図１３（ｂ）は矢線Ａ－Ａ’に沿ったリペア前の配線レイアウトの断面図であり、図１３（ｃ）は矢線Ａ－Ａ’に沿ったリペア後の配線レイアウトの断面図である。
　図１３（ａ）に示すように、画素回路において、データ線Ｄとハイレベル電源線ＥＬＶＤＤは平行に配置され、それらと交差するように走査線ＳＣＡＮが形成されている。走査線は、ハイレベル電源線ＥＬＶＤＤとデータ線Ｄとによって挟まれた領域において、走査線ＳＣＡＮから分岐し、ハイレベル電源線ＥＬＶＤＤと平行に延びる突起部ＳＣＰを有している。
　半導体層ＳＩは走査線ＳＣＡＮの突起部ＳＣＰおよび走査線ＳＣＡＮとそれぞれ１回ずつ交差するように配置されている。走査線ＳＣＡＮが半導体層ＳＩと交差する位置に第１補償トランジスタＴ２１が形成され、走査線ＳＣＡＮの突起部ＳＣＰが半導体層ＳＩと交差する位置に第２補償トランジスタＴ２２が形成されている。なお、第１の配線レイアウトの場合と異なり、リペア配線は設けられていない。
　次に、リペア方法について説明する。図１３（ｂ）に示すように、絶縁基板９０上に形成された半導体層ＳＩを覆うようにゲート絶縁膜９１が形成されている。ゲート絶縁膜９１上に走査線ＳＣＡＮが形成され、走査線ＳＣＡＮを覆うように、第１および第２層間絶縁膜９２、９３が形成されている。さらに第２層間絶縁膜９３上に第２金属層からなるハイレベル電源線ＥＬＶＤＤとデータ線Ｄが形成されている。このため、ゲート端子が走査線ＳＣＡＮによって形成された第１補償トランジスタＴ２１と第２補償トランジスタＴ２２に挟まれた半導体層ＳＩの不純物領域ＤＳＩと、ハイレベル電源線ＥＬＶＤＤとは、ゲート絶縁膜９１と、第１および第２層間絶縁膜９２、９３とによって分離されている。
　図１３（ｃ）に示すように、半導体層ＳＩとハイレベル電源線ＥＬＶＤＤとの間に設けられた各絶縁膜が蒸発し、かつ半導体層ＳＩとハイレベル電源線ＥＬＶＤＤに接続されたリペア配線ＲＥＰが溶融して確実に接続されるように設定した出力のレーザ光を、絶縁基板９０の裏面側から不純物領域ＤＳＩ内の照射領域ＬＡに照射する。これにより、不純物領域ＤＳＩ上のゲート絶縁膜９１、第１および第２層間絶縁膜９２、９３を蒸発させ、かつ半導体層ＳＩの不純物領域ＤＳＩとハイレベル電源線ＥＬＶＤＤを溶融させて接続する。その結果、駆動トランジスタＴ４のゲート端子にハイレベル電源線ＥＬＶＤＤからハイレベル電位ＥＬＶＤＤが与えられるので、駆動トランジスタＴ４はオフ状態になり、画素回路は黒点化される。なお、第２の配線レイアウトにおいて、不純物領域ＤＳＩにオフ電圧を与えるハイレベル電源線ＥＬＶＤＤを「オフ電圧供給配線」という場合がある。
＜１．５．３　第３の配線レイアウト＞
　図１４は、リペアを行うための第３の配線レイアウトを示す図であり、より詳しくは、図１４（ａ）は配線レイアウトの一部の平面図であり、図１４（ｂ）は矢線Ａ－Ａ’に沿ったリペア前の配線レイアウトの断面図であり、図１４（ｃ）は矢線Ａ－Ａ’に沿ったリペア後の配線レイアウトの断面図である。
　図１４（ａ）に示すように、第３の配線レイアウトでは、図１３の配線レイアウトにおいて、ハイレベル電源線ＥＬＶＤＤが半導体層ＳＩを挟んで走査線ＳＣＡＮの突起部ＳＣＰと反対側に配置されている。ハイレベル電源線ＥＬＶＤＤは、ハイレベル電源線ＥＬＶＤＤから分岐し、走査線ＳＣＡＮと平行に延びる突起部ＥＬＰを有している。
　半導体層ＳＩは走査線ＳＣＡＮの突起部ＳＣＰおよび走査線ＳＣＡＮとそれぞれ１回ずつ交差するように形成されている。走査線ＳＣＡＮが半導体層ＳＩと交差する位置に第１補償トランジスタＴ２１が形成され、走査線ＳＣＡＮの突起部ＳＣＰが半導体層ＳＩと交差する位置に第２補償トランジスタＴ２２が形成されている。ハイレベル電源線ＥＬＶＤＤの突起部は半導体層ＳＩと交差し、後述するように半導体層ＳＩに接続されている。その他の配線の配置は図１３に示す場合と同じであるので、その説明を省略する。
　次に、リペア方法について説明する。図１４（ｂ）に示すように、絶縁基板９０上に形成された半導体層ＳＩを覆うようにゲート絶縁膜９１が形成されている。ゲート絶縁膜９１上に走査線ＳＣＡＮが形成され、走査線ＳＣＡＮを覆うように、第１および第２層間絶縁膜９２、９３が形成されている。第２層間絶縁膜９３上に、第２金属層からなるハイレベル電源線ＥＬＶＤＤとその突起部ＥＬＰ、およびデータ線Ｄが形成されている。第１補償トランジスタＴ２１と第２補償トランジスタＴ２２に挟まれた半導体層ＳＩの不純物領域ＤＳＩでは、半導体層ＳＩとハイレベル電源線ＥＬＶＤＤの突起部ＥＬＰとは、ゲート絶縁膜９１と、第１および第２層間絶縁膜９２、９３とによって分離されている。
　図１４（ｃ）に示すように、半導体層ＳＩの不純物領域ＤＳＩとハイレベル電源線ＥＬＶＤＤの突起部ＥＬＰとの間に設けられた各絶縁膜を蒸発させ、かつ半導体層ＳＩとハイレベル電源線ＥＬＶＤＤの突起部ＥＬＰが溶融して確実に接続されるように設定した出力のレーザ光を、絶縁基板９０の裏面側から不純物領域ＤＳＩ内の照射領域ＬＡに照射する。これにより、半導体層ＳＩの不純物領域ＤＳＩとハイレベル電源線ＥＬＶＤＤの突起部ＥＬＰが接続され、駆動トランジスタＴ４のゲート端子にハイレベル電源線ＥＬＶＤＤからハイレベル電位ＥＬＶＤＤが与えられるので、駆動トランジスタＴ４はオフ状態になり、画素回路は黒点化される。なお、第３の配線レイアウトにおいて、不純物領域ＤＳＩにオフ電圧を与える突起部ＥＬＰに接続されたハイレベル電源線ＥＬＶＤＤを「オフ電圧供給配線」という場合がある。
＜１．５．４　第４の配線レイアウト＞
　図１５は、リペアを行うための第４の配線レイアウトを示す図であり、より詳しくは、図１５（ａ）は配線レイアウトの一部の平面図であり、図１５（ｂ）は矢線Ａ－Ａ’に沿ったリペア前の配線レイアウトの断面図であり、図１５（ｃ）は矢線Ａ－Ａ’に沿ったリペア後の配線レイアウトの断面図である。
　図１５（ａ）に示すように、画素回路のデータ線Ｄと平行に配置された平行第１ハイレベル電源線ＦＥＬＶＤＤ１が配置され、それらと交差するように走査線ＳＣＡＮと交差第１ハイレベル電源線ＦＥＬＶＤＤ２が配置されている。平行第１ハイレベル電源線ＦＥＬＶＤＤ１と、交差第１ハイレベル電源線ＦＥＬＶＤＤ２とは、後述するように同じ金属層によって形成され、同じ電位になるように接続されている。また、平行第１ハイレベル電源線ＦＥＬＶＤＤ１と重畳するように、第２ハイレベル電源線ＳＥＬＶＤＤが形成されている。
　走査線ＳＣＡＮは、平行第１ハイレベル電源線ＦＥＬＶＤＤ１と隣接する画素回路のデータ線Ｄとによって挟まれた領域において、走査線ＳＣＡＮから分岐し、平行第１ハイレベル電源線ＦＥＬＶＤＤ１と平行に延びる突起部ＳＣＰを有している。また、走査線ＳＣＡＮが半導体層ＳＩと交差する位置に第１補償トランジスタＴ２１が形成され、走査線ＳＣＡＮの突起部ＳＣＰが半導体層ＳＩと交差する位置に第２補償トランジスタＴ２２が形成されている。なお、平行第１ハイレベル電源線ＦＥＬＶＤＤ１、交差第１ハイレベル電源線ＦＥＬＶＤＤ２、および第２ハイレベル電源線ＳＥＬＶＤＤをまとめて「第１電源配線」という場合がある。
　次に、リペア方法について説明する。図１５（ｂ）に示すように、絶縁基板９０上に形成された半導体層ＳＩを覆うようにゲート絶縁膜９１が形成されている。ゲート絶縁膜９１上に走査線ＳＣＡＮが形成され、走査線ＳＣＡＮを覆うように、ゲート絶縁膜９１が形成されている。ゲート絶縁膜９１上に走査線ＳＣＡＮが形成されている。走査線ＳＣＡＮを覆うように、第１および第２層間絶縁膜９２、９３が形成されている。第２層間絶縁膜上９３上に、第２金属層からなる第２ハイレベル電源線ＳＥＬＶＤＤおよびデータ線Ｄが形成されている。第２ハイレベル電源線ＳＥＬＶＤＤおよびデータ線Ｄを覆うように、第３層間絶縁膜９４が形成されている。第３層間絶縁膜９４上に、平行第１ハイレベル電源線ＦＥＬＶＤＤ１と交差第１ハイレベル電源線ＦＥＬＶＤＤ２が形成されている。
　交差第１ハイレベル電源線ＦＥＬＶＤＤ２と第２ハイレベル電源線ＳＥＬＶＤＤとはコンタクトホールによって接続されている。このため、平行第１ハイレベル電源線ＦＥＬＶＤＤ１、交差第１ハイレベル電源線ＦＥＬＶＤＤ２、および第２ハイレベル電源線ＳＥＬＶＤＤは互いに接続されるので、それらの電位はいずれもハイレベル電位ＥＬＶＤＤである電源電位になる。なお、図１５（ｂ）では、平行第１ハイレベル電源線ＦＥＬＶＤＤ１は交差第１ハイレベル電源線ＦＥＬＶＤＤ２と重なるので図示されない。この場合、第１補償トランジスタＴ２１と第２補償トランジスタＴ２２に挟まれた半導体層ＳＩの不純物領域ＤＳＩでは、半導体層ＳＩと交差第１ハイレベル電源線ＦＥＬＶＤＤ２とは、ゲート絶縁膜９１と、第１～第３の各層間絶縁膜９２～９４とによって分離されている。
　図１５（ｃ）に示すように、半導体層ＳＩの不純物領域ＤＳＩと交差第１ハイレベル電源線ＦＥＬＶＤＤ２との間に設けられた各絶縁膜を蒸発させ、かつ半導体層ＳＩとハイレベル電源線ＥＬＶＤＤの突起部ＥＬＰが溶融して確実に接続されるように設定した出力のレーザ光を、絶縁基板９０の裏面側から不純物領域ＤＳＩ内の照射領域ＬＡに照射する。これにより、駆動トランジスタＴ４のゲート端子に第２ハイレベル電位ＳＥＬＶＤＤが与えられるので、駆動トランジスタＴ４はオフ状態になり、画素回路は黒点化される。なお、第４の配線レイアウトにおいて、不純物領域ＤＳＩにオフ電圧を与える交差第１ハイレベル電源線ＦＥＬＶＤＤ２を「オフ電圧供給配線」という場合がある。より広義には、交差第１ハイレベル電源線ＦＥＬＶＤＤ２を含む第１電源配線を「オフ電圧供給配線」という場合がある。また、平行第１ハイレベル電源線ＦＥＬＶＤＤ１を「平行第１電源配線」、交差第１ハイレベル電源線ＦＥＬＶＤＤ２を「交差第１電源配線」、第２ハイレベル電源線ＳＥＬＶＤＤを「下層第１電源配線」という場合がある。
＜１．５．５　第５の配線レイアウト＞
　図１６は、リペアを行うための第４の配線レイアウトを示す図であり、より詳しくは、図１６（ａ）は配線レイアウトの一部の平面図であり、図１６（ｂ）は矢線Ａ－Ａ’に沿ったリペア前の配線レイアウトの断面図であり、図１６（ｃ）は矢線Ａ－Ａ’に沿ったリペア後の配線レイアウトの断面図である。
　図１６（ａ）に示すように、画素回路のデータ線Ｄと平行に第２ハイレベル電源線ＳＥＬＶＤＤだけが配置され、それらと交差するように走査線ＳＣＡＮとハイレベル電源線ＥＬＶＤＤが配置されている。第２ハイレベル電源線ＳＥＬＶＤＤと、第１ハイレベル電源線ＥＬＶＤＤとは、後述するように異なる金属層によって形成されている。後述するように、それらはコンタクトホールによって接続されているので、それらの電位はいずれもハイレベル電位ＥＬＶＤＤである電源電位になる。走査線ＳＣＡＮは、第２ハイレベル電源線ＳＥＬＶＤＤと、隣接する画素回路のデータ線Ｄとによって挟まれた領域において、走査線ＳＣＡＮから分岐し、第２ハイレベル電源線ＳＥＬＶＤＤと平行に延びる突起部ＳＣＰを有している。
　半導体層ＳＩは、走査線ＳＣＡＮの突起部ＳＣＰおよび走査線ＳＣＡＮとそれぞれ１回ずつ交差するように形成されている。ゲート絶縁膜９１上に形成された走査線ＳＣＡＮが半導体層ＳＩと交差する位置に第１補償トランジスタＴ２１が形成され、走査線ＳＣＡＮの突起部ＳＣＰが半導体層ＳＩと交差する位置に第２補償トランジスタＴ２２が形成されている。走査線ＳＣＡＮを覆うように第１層間絶縁膜９２が形成されている。第１層間絶縁膜９２上に第２金属層からなる第１ハイレベル電源線ＥＬＶＤＤが形成されている。第１ハイレベル電源線ＥＬＶＤＤを覆うように第２層間絶縁膜９３が形成されている。第２層間絶縁膜９３上に第２金属層からなる第２ハイレベル電源線ＳＥＬＶＤＤとデータ線Ｄとが形成されている。なお、第１ハイレベル電源線ＥＬＶＤＤと、第２ハイレベル電源線ＳＥＬＶＤＤをまとめて「第１電源配線」という場合がある。
　次に、リペア方法について説明する。図１６（ｂ）に示すように、ゲート端子が走査線ＳＣＡＮによって形成された第１補償トランジスタＴ２１と第２補償トランジスタＴ２２とによって挟まれた半導体層ＳＩの不純物領域ＤＳＩと第１ハイレベル電源線ＥＬＶＤＤとは、ゲート絶縁膜９１および第１層間絶縁膜９２によって分離されている。また、第１ハイレベル電源線ＥＬＶＤＤと第２ハイレベル電源線ＳＥＬＶＤＤとは、コンタクトホールによって接続されているので、第１ハイレベル電源線ＥＬＶＤＤと第２ハイレベル電源線ＳＥＬＶＤＤの電位はいずれもハイレベル電位ＥＬＶＤＤである電源電位になる。
　図１６（ｃ）に示すように、半導体層ＳＩの不純物領域ＤＳＩと第１ハイレベル電源線ＥＬＶＤＤとの間に設けられたゲート絶縁膜および第１層間絶縁膜を蒸発させ、かつ半導体層ＳＩと第１ハイレベル電源線ＥＬＶＤＤが溶融して確実に接続されるように設定した出力のレーザ光を、絶縁基板９０の裏面側から不純物領域ＤＳＩ内の照射領域ＬＡに照射する。これにより、駆動トランジスタＴ４のゲート端子に第２ハイレベル電位ＳＥＬＶＤＤが与えられるので、駆動トランジスタＴ４はオフ状態になり、画素回路は黒点化される。なお、第５の配線レイアウトにおいて、不純物領域ＤＳＩにオフ電圧を与える第１ハイレベル電源線ＥＬＶＤＤを「オフ電圧供給配線」という場合がある。より広義には、第１ハイレベル電源線ＥＬＶＤＤを含む第１電源配線を「オフ電圧供給配線」という場合がある。また、第２ハイレベル電源線ＳＥＬＶＤＤを「上層第１電源配線」という場合がある。
＜１．５．６　第６の配線レイアウト＞
　図１７は、リペアを行うための第６の配線レイアウトを示す図であり、より詳しくは、図１７（ａ）は配線レイアウトの一部の平面図であり、図１７（ｂ）は矢線Ａ－Ａ’に沿ったリペア前の配線レイアウトの断面図であり、図１７（ｃ）は矢線Ａ－Ａ’に沿ったリペア後の配線レイアウトの断面図である。
　図１７（ａ）に示すように、画素回路のハイレベル電源線ＥＬＶＤＤおよびデータ線Ｄと、当該画素回路に隣接する画素回路のハイレベル電源線ＥＬＶＤＤおよびデータ線Ｄに平行に配置され、それらと交差するように走査線ＳＣＡＮが配置されている。走査線ＳＣＡＮは、ハイレベル電源線ＥＬＶＤＤと隣接する画素回路のデータ線Ｄとによって挟まれた領域において、走査線ＳＣＡＮから分岐し、ハイレベル電源線ＥＬＶＤＤと平行に延びる突起部ＳＣＰを有している。
　半導体層ＳＩは走査線ＳＣＡＮの突起部ＳＣＰおよび走査線ＳＣＡＮとそれぞれ１回ずつ交差するように形成されている。走査線ＳＣＡＮが半導体層ＳＩと交差する位置に第１補償トランジスタＴ２１が形成され、走査線ＳＣＡＮの突起部ＳＣＰが半導体層ＳＩと交差する位置に第２補償トランジスタＴ２２が形成されている。さらに、リペア時に使用されるリペア配線ＲＥＰの一端は半導体層ＳＩの不純物領域ＤＳＩと重畳するように形成されている。リペア配線ＲＥＰの他端は、第１の配線レイアウトの場合と異なり、自画素回路内ではなく、隣接する画素回路のハイレベル電源線ＥＬＶＤＤとコンタクトホール９３Ｈによって接続されている。
　次に、リペア方法について説明する。図１７（ｂ）に示すように、第１補償トランジスタＴ２１と第２補償トランジスタＴ２２とによって挟まれた半導体層ＳＩの不純物領域ＤＳＩとリペア配線ＲＥＰの一端とは、ゲート絶縁膜９１および第１層間絶縁膜９２によって分離されている。
　図１７（ｃ）に示すように、半導体層ＳＩの不純物領域ＤＳＩとリペア配線ＲＥＰとの間に設けられたゲート絶縁膜９１および第１層間絶縁膜９２を蒸発させ、かつ半導体層ＳＩと第１ハイレベル電源線ＥＬＶＤＤが溶融して確実に接続されるように設定した出力のレーザ光を、絶縁基板９０の裏面側から不純物領域ＤＳＩ内の照射領域ＬＡに照射する。これにより、駆動トランジスタＴ４のゲート電極にハイレベル電位ＥＬＶＤＤが与えられるので、駆動トランジスタＴ４はオフ状態になり、画素回路は黒点化される。なお、第６の配線レイアウトにおいて、不純物領域ＤＳＩにオフ電圧を与えるリペア配線ＲＥＰに接続された隣接する画素回路のハイレベル電源線ＥＬＶＤＤを「オフ電圧供給配線」という場合がある。
　上記第１～第６の配線レイアウトのうち、第１～第５の配線レイアウトでは、半導体層ＳＩの不純物領域が接続されるのは、同じ画素回路内に設けられたハイレベル電源線に接続される。しかし、第６の配線レイアウトでは、半導体層ＳＩの不純物領域が接続されるのは、隣接する画素回路内に設けられたハイレベル電源線である。半導体層ＳＩの不純物領域を同じ画素回路内に設けられたハイレベル電源線に接続する場合には、隣接する画素回路が存在しない表示領域の境界に配置された画素回路でもリペアが可能なため、額縁を狭くすることができる。
＜１．６　効果＞
　本実施形態によれば、第２初期化トランジスタＴ７が常時オン状態になった画素回路において、第１補償トランジスタＴ２１と第２補償トランジスタＴ２２によって挟まれた半導体層ＳＩの不純物領域ＤＳＩにハイレベル電位ＥＬＶＤＤを与えるリペアを行うことにより、駆動トランジスタＴ４を常時オフ状態にすることができる。これにより、図７を参照して説明した、ハイレベル電源線ＥＬＶＤＤとローレベル電源線ＥＬＶＳＳとが短絡するという問題点が解消される。さらに、常時オン状態になった第２初期化トランジスタＴ７を有する画素回路とハイレベル電源線ＥＬＶＤＤを共有する他の画素回路においても、ハイレベル電位ＥＬＶＤＤの変動がなくなるので、線欠陥の発生を防止することが可能になる。
　また、リペアは、レーザ光を照射して無機絶縁膜を蒸発させ、かつ半導体層からなる配線とハイレベル電源線ＥＬＶＤＤとを溶融させて接続したり、画素回路内に設けたリペア配線を介して接続したりすることによって行われる。これにより、レーザ光の出力を調整することができるので、溶断された金属配線層の一部が他の箇所に付着することによる不良の発生を防止できる。さらに、図１２～図１４に示す配線レイアウトの場合は、図１５の場合のように隣接する画素回路を利用することなく自画素回路内でリペアを行うことができるので、表示パネルの狭額縁化が可能になる。
＜２．第２の実施形態＞
　第２の実施形態について説明する。本実施形態の有機ＥＬ表示装置の構成、有機ＥＬ表示装置の表示部に含まれる画素回路の構成、および画素回路の動作は、第１の実施形態の場合とそれぞれ同じであるので、その説明を省略する。そこで、本実施形態では、画素回路を構成する７個のトランジスタのうち、書き込みトランジスタＴ３が常時オン状態になったときに行うリペアについて説明する。
＜２．１　リペア＞
　まず、書き込みトランジスタＴ３が常時オン状態になったときの問題点について説明する。図１８は、書き込みトランジスタＴ３が常時オン状態になったときの問題点を示す図である。図３および図１８を参照して、初期化期間が終了し、データ書き込み期間の時刻ｔ４において、走査線Ｓｊの電位がハイレベルからローレベルに変化することにより、書き込みトランジスタＴ３、第１補償トランジスタＴ２１、および第２補償トランジスタＴ２２がオン状態になる。これにより、データ線Ｄｉに充電されたデータ信号が、書き込みトランジスタＴ３、駆動トランジスタＴ４、第１補償トランジスタＴ２１および第２補償トランジスタＴ２２を介してノードＮに書き込まれ、駆動トランジスタＴ４のゲート端子に与えられる。次に、時刻ｔ５において、走査線Ｓｊの電位がローレベルからハイレベルに変化し、さらに発光期間の時刻ｔ６において、エミッション線Ｅｉの電位がハイレベルからローレベルに変化することにより、電源供給トランジスタＴ５および発光制御トランジスタＴ６がオン状態になる。これにより、データ信号に応じた電流値の電流が、ハイレベル電源線ＥＬＶＤＤから有機ＥＬ素子ＯＬＥＤに流れる。
　このとき、書き込みトランジスタＴ３が動作不良によって常時オン状態になっていると、ハイレベル電源線ＥＬＶＤＤとデータ線Ｄｉとが短絡し、有機ＥＬ素子ＯＬＥＤに流れるべき電流の一部がハイレベル電源線ＥＬＶＤＤにも流れる。これにより、有機ＥＬ素子ＯＬＥＤに流れる電流が少なくなり、有機ＥＬ素子ＯＬＥＤはデータ信号に応じた輝度とは異なる輝度で発光する。
　また、ハイレベル電源線ＥＬＶＤＤのハイレベル電位ＥＬＶＤＤもその影響を受けて変動するので、当該ハイレベル電源線ＥＬＶＤＤに接続された他の画素回路でも同時に異常階調が発生する。このように、同じハイレベル電源線ＥＬＶＤＤに接続された複数の画素回路に同時に異常階調が発生すれば、視聴者はそれを線欠陥として認識する。
　そこで、常時オン状態になっている書き込みトランジスタＴ３のリペアを行う。図１９～図２２は、書き込みトランジスタＴ３の動作不良を改善するために行うリペアの手順を順に示す図である。まず、図１９を参照して、第１補償トランジスタＴ２１の第２導通端子と第２補償トランジスタＴ２２の第１導通端子の接続点にレーザ光を照射することによって絶縁膜を蒸発させ、接続点をハイレベル電位ＥＬＶＤＤの電極に接続する。これにより、第１補償トランジスタＴ２１と第２補償トランジスタＴ２２に挟まれた接続点にハイレベル電位ＥＬＶＤＤを与える。次に、図３に示す時刻ｔ２において、前走査線Ｓｊ－１の電位がハイレベルからローレベルに変化すると、第１初期化トランジスタＴ１はオン状態になる。このため、図２０に示すように、初期化電位ＶｉｎｉがストレージキャパシタＣｓｔと駆動トランジスタＴ４のゲート端子に印加される。これにより、ストレージキャパシタＣｓｔと駆動トランジスタＴ４の電位が初期化される。
　次に、時刻ｔ４において、走査線Ｓｊの電位がハイレベルからローレベルに変化すると、図２１に示すように、第２補償トランジスタＴ２２がオン状態になり、第１補償トランジスタＴ２１と第２補償トランジスタＴ２２の接続点に与えられたハイレベル電位ＥＬＶＤＤが駆動トランジスタＴ４のゲート端子に与えられる。これにより、駆動トランジスタＴ４はオフ状態になる。なお、書き込みトランジスタＴ３は常時オン状態なので、データ線Ｄｉから駆動トランジスタＴ４の第１導通端子にデータ信号が与えられているが、駆動トランジスタＴ４はオフ状態であるため、データ信号は駆動トランジスタＴ４を通ることはできない。
　時刻ｔ６において、エミッション線Ｅｊの電位がハイレベルからローレベルに変化すると、図２２に示すように、電源供給トランジスタＴ５および発光制御トランジスタＴ６はオン状態になる。しかし、このとき駆動トランジスタＴ４はオフ状態であるため、ハイレベル電源線ＥＬＶＤＤから有機ＥＬ素子ＯＬＥＤに電流は流れない。その結果、有機ＥＬ素子ＯＬＥＤは常に消灯状態になるので、第２初期化トランジスタが常時オン状態になった画素回路を黒点化することができる。
　このとき、リペア後も、書き込みトランジスタＴ３は常時オン状態であるので、データ線に充電されたデータ信号は、電源供給トランジスタＴ５の第２導通端子に与えられるづける。このため、エミッション線Ｅｊがハイレベルからローレベルに変化する時刻ｔ６において、電源供給トランジスタＴ５がオン状態になり、ハイレベル電源線ＥＬＶＤＤのハイレベル電位ＥＬＶＤＤがデータ信号の影響を受けて変動する。このため、当該ハイレベル電源線ＥＬＶＤＤに接続された他の複数の画素回路において異常階調が発生し、視聴者は、このような異常階調を線欠陥として認識する。
　図２３は、図２２に示すリペアを行った後に、線欠陥が表示されないようにさらにリペアを行った画素回路を示す図である。図２３に示すように、レーザメルトによってリペアを行うと共に、書き込みトランジスタＴ３の第２導通端子に接続された配線を”×”印で示した箇所で切断する。これにより、データ線Ｄｉから常時与えられていたデータ信号が与えられなくなるので、ハイレベル電源線ＥＬＶＤＤのハイレベル電位ＥＬＶＤＤがデータ信号のために変動することはなくなる。その結果、常時オン状態になっている書き込みトランジスタＴ３を有する画素回路とハイレベル電源線ＥＬＶＤＤを共有する他の画素回路において同時に発生する異常階調がなくなるので、視聴者は線欠陥を視認することがなくなる。
＜２．２　効果＞
　本実施形態によれば、任意の画素回路において、書き込みトランジスタＴ３が常時オン状態になった場合でも、第１補償トランジスタＴ２１と第２補償トランジスタＴ２２によって挟まれた半導体層ＳＩの不純物領域ＤＳＩにハイレベル電位ＥＬＶＤＤを与えるリペアを行うことによって、駆動トランジスタＴ４が常時オフ状態になる。これにより、常時オン状態の書き込みトランジスタＴ３を有する画素回路を黒点化することができる。
　また、リペアを行っただけでは、当該画素回路とハイレベル電源線ＥＬＶＤＤを共有する他の画素回路において線欠陥が視認される。そこで、さらに書き込みトランジスタＴ３に接続された配線の一部を切断して、ハイレベル電位ＥＬＶＤＤの変動を抑える。これにより、線欠陥が表示されないようすることが可能になる。
　上記説明では、７個のトランジスタＴ１～Ｔ７はいずれもｐチャネル型トランジスタであるとして説明したが、ｎチャネル型トランジスタ出会っても良い。この場合、半導体層ＳＩの不純物領域はｎ型不純物領域であり、ｎ型不純物領域に印加される電源電圧はローレベル電位ＥＬＶＳＳである。また、主成分がインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）からなる酸化インジウムガリウム亜鉛などの酸化物半導体を含む半導体層ＳＩの不純物領域とは、酸化物半導体膜のうちプラズマ処理などによって導体化された導体領域をいう。
１０…表示部
１１…画素回路
９３Ｈ…コンタクトホール
Ｔ１…第１初期化トランジスタ
Ｔ２…補償トランジスタ
Ｔ２１…第１補償トランジスタ
Ｔ２２…第２補償トランジスタ
Ｔ３…書き込みトランジスタ
Ｔ４…駆動トランジスタ
Ｔ５…電源供給トランジスタ
Ｔ６…発光制御トランジスタ
Ｔ７…第２初期化トランジスタ
Ｃｓｔ…ストレージキャパシタ（保持キャパシタ）
ＯＬＥＤ…有機ＥＬ素子（電気光学素子）
ＳＩ…半導体層
ＤＳＩ…不純物領域
ＲＥＰ…リペア配線
Ｄ…データ線
ＳＣＡＮ…走査線
ＥＬＶＤＤ…ハイレベル電源線，第１ハイレベル電源線（第１電源配線）
ＦＥＬＶＤＤ１…平行第１ハイレベル電源線（平行第１電源配線）
ＦＥＬＶＤＤ２…交差第１ハイレベル電源線（交差第１電源配線）
ＳＥＬＶＤＤ…第２ハイレベル電源線（下層第１電源配線、上層第１電源配線）

Claims (15)

  1. 　表示パネルに配置された複数の画素回路にそれぞれデータ信号を供給することによって画像を表示する表示装置の製造方法であって、
    　前記データ信号が供給される複数のデータ線と、
    　画素回路を選択するための走査信号が順次供給される複数の走査線と、
    　前記複数のデータ線および前記複数の走査線の交差点に対応して設けられた前記複数の前記画素回路と、
    　前記複数の走査線を順に選択する走査線駆動回路とを備え、
    　前記画素回路は、
    　　電気光学素子と、
    　　前記電気光学素子の駆動電流を制御する電圧を保持するための保持容量と、
    　　前記保持容量に保持された電圧に応じた駆動電流を前記電気光学素子に供給するための駆動トランジスタと、
    　　前記駆動トランジスタの制御端子と前記保持容量が接続されたノードにデータ線から与えられた前記データ信号を書き込むと共に、前記駆動トランジスタの閾値電圧を補償するための補償トランジスタと、
    　　前記電気光学素子に駆動電流を供給して発光させるために必要な電源電位を供給する第１電源配線と、
    　　前記駆動トランジスタをオフ状態にするオフ電位として、前記第１電源配線から与えられる前記電源電位を供給するオフ電位供給配線とを含み、
    　前記補償トランジスタは、前記ノードと前記駆動トランジスタの第２導通端子とを接続する半導体層に形成された、第１補償トランジスタと第２補償トランジスタとからなるデュアル制御端子構造のトランジスタであり、
    　前記第１補償トランジスタの第２導通端子と前記第２補償トランジスタの第１導通端子とは、前記第１補償トランジスタと前記第２補償トランジスタに挟まれた前記半導体層に形成された不純物を含む不純物領域に接続され、さらに前記第１補償トランジスタの第１導通端子は前記駆動トランジスタの第２導通端子に接続され、前記第２補償トランジスタの第２導通端子は前記ノードに接続され、前記第１補償トランジスタおよび前記第１補償トランジスタの制御端子はいずれも走査線に接続されており、
    　前記オフ電位供給配線の一部は無機絶縁膜を挟んで前記半導体層の前記不純物領域と重畳して形成され、他の一部は前記オフ電位を与える電源配線と接続された表示装置において、
    　前記表示パネルの裏面側から、前記オフ電位供給配線と前記不純物領域とが重畳して形成されている領域にレーザ光を照射することにより、前記オフ電位供給配線と前記不純物領域とを電気的に接続する工程を備える、表示装置の製造方法。
  2. 　前記画素回路は、
    　　絶縁基板と、
    　　前記絶縁基板上に形成された前記半導体層と、
    　　前記半導体層を覆うように形成されたゲート絶縁膜と、
    　　前記半導体層と２箇所で重畳することによって、それぞれ前記第１補償トランジスタの制御端子および前記第２補償トランジスタの制御端子となる前記走査線と、
    　　前記走査線を覆うように形成された前記無機絶縁膜からなる第１層間絶縁膜と、
    　　前記第１層間絶縁膜上に形成された第１金属層からなるリペア配線と、
    　　前記第１金属層を覆うように形成された前記無機絶縁膜からなる第２層間絶縁膜と、
    　　前記第２層間絶縁膜上に形成された第２金属層からなるデータ線と、前記データ線と平行に形成され、前記電源電位を与える前記第１電源配線とを含み、
    　前記リペア配線の一部は、前記ゲート絶縁膜および前記第１層間絶縁膜を挟んで前記半導体層の前記不純物領域と重畳し、他の一部は前記第２層間絶縁膜に形成されたコンタクトホールを介して前記第１電源配線に接続されることによって前記電源電位を与えられ、
    　前記オフ電位供給配線と前記不純物領域とを直接接続する工程において、前記リペア配線は前記電源電位を前記オフ電位として与える前記オフ電位供給配線であり、前記ゲート絶縁膜および前記第１層間絶縁膜は前記無機絶縁膜である、請求項１に記載の表示装置の製造方法。
  3. 　前記第２層間絶縁膜上に形成された、前記第２金属層からなる前記データ線をさらに含み、前記データ線は前記リペア配線と重畳しないように形成されている、請求項２に記載の表示装置の製造方法。
  4. 　前記画素回路は、
    　　絶縁基板と、
    　　前記絶縁基板上に形成された前記半導体層と、
    　　前記半導体層を覆うように形成されたゲート絶縁膜と、
    　　前記半導体層と２箇所で重畳することによって、それぞれ前記第１補償トランジスタの制御端子および前記第２補償トランジスタの制御端子となる前記走査線と、
    　　前記走査線を覆うように形成された前記無機絶縁膜からなる前記第１および第２層間絶縁膜と、
    　　前記第２層間絶縁膜上に形成された第２金属層からなる前記データ線と、前記データ線と平行に形成され、前記電源電位を与える前記第１電源配線とを含み、
    　前記第１電源配線は、前記ゲート絶縁膜と、第１および第２層間絶縁膜とを挟んで前記半導体層の前記不純物領域と重畳して形成され、
    　前記オフ電位供給配線と前記不純物領域とを直接接続する工程において、前記第１電源配線は前記電源電位を前記オフ電位として与える前記オフ電位供給配線であり、前記ゲート絶縁膜と、前記第１および第２層間絶縁膜とは前記無機絶縁膜である、請求項１に記載の表示装置の製造方法。
  5. 　前記画素回路は、
    　　絶縁基板と、
    　　前記絶縁基板上に形成された前記半導体層と、
    　　前記半導体層を覆うように形成されたゲート絶縁膜と、
    　　前記半導体層と２箇所で重畳することによって、それぞれ前記第１補償トランジスタの制御端子および前記第２補償トランジスタの制御端子となる前記走査線と、
    　　前記走査線を覆うように形成された前記無機絶縁膜からなる前記第１および第２層間絶縁膜と、
    　　前記第２層間絶縁膜上に形成された第２金属層からなる前記データ線と、前記データ線と平行に形成され、前記電源電位を与える前記第１電源配線とを含み、
    　前記第１電源配線は、前記第１電源配線から分岐し、前記走査線と平行に延びる突起部を有し、
    　前記突起部の一部は、前記半導体層の前記第１補償トランジスタと前記第２補償トランジスタによって挟まれた領域と重畳し、
    　前記オフ電位供給配線と前記不純物領域とを直接接続する工程において、分岐した前記突起部を含む前記第１電源配線は前記電源電位を前記オフ電位として与える前記オフ電位供給配線であり、前記ゲート絶縁膜と、前記第１および第２層間絶縁膜とは前記無機絶縁膜である、請求項１に記載の表示装置の製造方法。
  6. 　前記画素回路は、
    　　絶縁基板と、
    　　前記絶縁基板上に形成された前記半導体層と、
    　　前記半導体層を覆うように形成されたゲート絶縁膜と、
    　　前記半導体層と２箇所で重畳することによって、それぞれ前記第１補償トランジスタの制御端子および前記第２補償トランジスタの制御端子となる前記走査線と、
    　　前記走査線を覆うように形成された前記無機絶縁膜からなる第１および第２層間絶縁膜と、
    　　前記第２層間絶縁膜上に形成された第２金属層からなる前記データ線と、前記データ線と平行に形成された下層第１電源配線と、
    　　前記データ線および前記下層第１電源配線を覆うように形成された前記無機絶縁膜からなる第３層間絶縁膜と、
    　　前記第３層間絶縁膜上に形成された第３金属層からなり、前記データ線と平行に形成された平行第１電源配線と、前記データ線と交差するように形成された交差第１電源配線とを含み、
    　前記下層第１電源配線と、前記平行第１電源配線と、前記交差第１電源配線とは互いに接続されることによって前記電源電位を与えられ、
    　前記オフ電位供給配線と前記不純物領域とを直接接続する工程において、前記交差第１電源配線は前記電源電位を前記オフ電位として与える前記オフ電位供給配線であり、前記ゲート絶縁膜と、前記第１～第３までの各層間絶縁膜とは、前記無機絶縁膜である、請求項１に記載の表示装置の製造方法。
  7. 　前記画素回路は、
    　　絶縁基板と、
    　　前記絶縁基板上に形成された前記半導体層と、
    　　前記半導体層を覆うように形成されたゲート絶縁膜と、
    　　前記半導体層と２箇所で重畳することによって、それぞれ前記第１補償トランジスタの制御端子および前記第２補償トランジスタの制御端子となる前記走査線と、
    　　前記走査線を覆うように形成された前記無機絶縁膜からなる第１層間絶縁膜と、
    　　前記第１層間絶縁膜上に形成された第１金属層からなり、前記電源電位を与える前記第１電源配線と、
    　　前記第１電源配線を覆うように形成された前記無機絶縁膜からなる第２層間絶縁膜と、
    　　前記第２層間絶縁膜上に形成された第２金属層からなる前記データ線と、前記データ線と平行に形成された上層第１電源配線とを含み、
    　前記第１電源配線と前記上層第１電源配線とは接続され、
    　前記オフ電位供給配線と前記不純物領域とを直接接続する工程において、前記第１電源配線は前記電源電位を前記オフ電位として与える前記オフ電位供給配線であり、前記ゲート絶縁膜、前記第１層間絶縁膜は前記無機絶縁膜である、請求項１に記載の表示装置の製造方法。
  8. 　前記画素回路は、
    　　絶縁基板と、
    　　前記絶縁基板上に形成された前記半導体層と、
    　　前記半導体層を覆うように形成されたゲート絶縁膜と、
    　　前記半導体層と２箇所で重畳することによって、それぞれ前記第１補償トランジスタの制御端子および前記第２補償トランジスタの制御端子となる前記走査線と、
    　　前記走査線を覆うように形成された前記無機絶縁膜からなる第１層間絶縁膜と、
    　　前記第１層間絶縁膜上に形成された第１金属層からなるリペア配線と、
    　　前記第１金属層を覆うように形成された前記無機絶縁膜からなる第２層間絶縁膜と、
    　　前記第２層間絶縁膜上に形成された第２金属層からなる前記第１電源配線とを含み、
    　前記画素回路に形成された前記リペア配線の一部は、前記ゲート絶縁膜および前記第１層間絶縁膜を挟んで前記半導体層の前記不純物領域と重畳して形成され、前記リペア配線の他の一部は、当該画素回路に隣接する他の画素回路において、前記第２層間絶縁膜に形成されたコンタクトホールを介して前記第１電源配線に接続されることにより前記リペア配線に前記電源電位を与え、
    　前記オフ電位供給配線と前記不純物領域とを直接接続する工程において、前記リペア配線は前記電源電位を前記オフ電位として与える前記オフ電位供給配線であり、前記ゲート絶縁膜、前記第１層間絶縁膜は前記無機絶縁膜である、請求項１に記載の表示装置の製造方法。
  9. 　前記画素回路は、前記データ線から前記画素回路に前記データ信号を書き込む書き込みトランジスタをさらに備え、前記書き込みトランジスタが常時オン状態になる動作不良を起こしたとき、前記書き込みトランジスタの第１導通端子または第２導通端子の少なくともいずれか一方に接続された配線を切断する工程をさらに備える、請求項１に記載の表示装置の製造方法。
  10. 　表示パネルに配置された複数の画素回路にそれぞれデータ信号を供給することによって画像を表示する表示装置であって、
    　前記データ信号が供給される複数のデータ線と、
    　画素回路を選択するための走査信号が順次供給される複数の走査線と、
    　前記複数のデータ線および前記複数の走査線の交差点に対応して設けられた前記複数の前記画素回路と、
    　前記複数の走査線を順に選択する走査線駆動回路とを備え、
    　前記画素回路は、
    　　電気光学素子と、
    　　前記電気光学素子の駆動電流を制御する電圧を保持するための保持容量と、
    　　前記保持容量に保持された電圧に応じた駆動電流を前記電気光学素子に供給するための駆動トランジスタと、
    　　前記駆動トランジスタの制御端子と前記保持容量が接続されたノードにデータ線から与えられた前記データ信号を書き込むと共に、前記駆動トランジスタの閾値電圧を補償するための補償トランジスタと、
    　　前記電気光学素子に駆動電流を供給して発光させるために必要な電源電位を供給する第１電源配線と、
    　　前記第１電源配線から与えられる前記電源電位を供給するオフ電位供給配線とを含み、
    　前記補償トランジスタは、前記ノードと前記駆動トランジスタの第２導通端子とを接続する半導体層に形成された、第１補償トランジスタと第２補償トランジスタとからなるデュアル制御端子構造のトランジスタであり、
    　前記第１補償トランジスタの第２導通端子と前記第２補償トランジスタの第１導通端子とは、前記第１補償トランジスタと前記第２補償トランジスタに挟まれた前記半導体層に形成された不純物を含む不純物領域に接続され、さらに前記第１補償トランジスタの第１導通端子は前記駆動トランジスタの第２導通端子に接続され、前記第２補償トランジスタの第２導通端子は前記ノードに接続され、前記第１補償トランジスタおよび前記第１補償トランジスタの制御端子はいずれも走査線に接続された表示装置において、
    　前記複数の画素回路は、輝点を表示する第１の画素回路と、黒点を表示する第２の画素回路とを含み、
    　前記第１の画素回路では、前記オフ電位供給配線の一部は無機絶縁膜を挟んで前記半導体層の前記不純物領域と重畳して形成され、前記駆動トランジスタの制御端子に入力されるデータ信号に応じて、前記第１の画素回路の前記電気光学素子を点灯させ、
    　前記第２の画素回路では、前記オフ電位供給配線の一部は前記オフ電位を与える前記第１電源配線と接続され、他の一部は前記オフ電位供給配線と前記不純物領域とが電気的に接続されることによって前記電気光学素子を消灯させる、表示装置。
  11. 　前記第１の画素回路において、前記オフ電位供給配線の他の一部は、前記第１電源配線と無機絶縁膜を挟んで前記第１電源配線と重畳する、請求項１０に記載の表示装置。
  12. 　前記オフ電位供給配線は前記第１電源配線である、請求項１０に記載の表示装置。
  13. 　前記オフ電位供給配線は前記第１電源配線から分岐する配線である、請求項１０に記載の表示装置。
  14. 　前記第２の画素回路において、前記走査線にアクティブな走査信号が与えられると、前記第１補償トランジスタおよび前記第２補償トランジスタはオン状態になることによって、前記駆動トランジスタの制御端子に前記電源電位が入力され、前記保持容量に前記電源電位が保持され、前記電気光学素子を発光させる期間に前記駆動トランジスタをオフ状態にする、請求項１０～１３のいずれかに記載の表示装置。
  15. 　前記補償トランジスタはｐチャネル型トランジスタであって、前記電源電位はハイレベル電位である、請求項１０～１４のいずれかに記載の表示装置。

    　
PCT/JP2018/017319 2018-04-27 2018-04-27 表示装置の製造方法および表示装置 WO2019207798A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201880092490.9A CN112020739B (zh) 2018-04-27 2018-04-27 显示装置的制造方法以及显示装置
US17/047,905 US11404527B2 (en) 2018-04-27 2018-04-27 Method for manufacturing display device and display device
PCT/JP2018/017319 WO2019207798A1 (ja) 2018-04-27 2018-04-27 表示装置の製造方法および表示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/017319 WO2019207798A1 (ja) 2018-04-27 2018-04-27 表示装置の製造方法および表示装置

Publications (1)

Publication Number Publication Date
WO2019207798A1 true WO2019207798A1 (ja) 2019-10-31

Family

ID=68293985

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/017319 WO2019207798A1 (ja) 2018-04-27 2018-04-27 表示装置の製造方法および表示装置

Country Status (3)

Country Link
US (1) US11404527B2 (ja)
CN (1) CN112020739B (ja)
WO (1) WO2019207798A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110928087A (zh) * 2019-11-29 2020-03-27 Tcl华星光电技术有限公司 Tft基板的断线修复方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112419980B (zh) * 2020-12-15 2021-08-03 深圳市华星光电半导体显示技术有限公司 一种显示装置
CN112951892B (zh) * 2021-02-26 2024-04-19 合肥京东方卓印科技有限公司 显示基板及其制备方法、显示装置
CN113594186B (zh) * 2021-07-30 2023-12-05 武汉天马微电子有限公司 阵列基板及显示面板
CN113744683B (zh) * 2021-09-03 2023-06-27 北京京东方技术开发有限公司 像素电路、驱动方法和显示装置
CN114284303B (zh) * 2021-12-29 2022-10-11 长沙惠科光电有限公司 显示面板
KR20230153785A (ko) * 2022-04-29 2023-11-07 엘지디스플레이 주식회사 양면 발광형 투명 표시 장치

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005092154A (ja) * 2003-09-19 2005-04-07 Sharp Corp アクティブ基板、表示装置およびその製造方法
JP2008123700A (ja) * 2006-11-08 2008-05-29 Canon Inc 有機ｅｌ表示装置とその修復方法、及び有機ｅｌ表示装置の製造方法
JP2010049283A (ja) * 2006-09-29 2010-03-04 Seiko Epson Corp 電気光学装置および電子機器
JP2010128313A (ja) * 2008-11-28 2010-06-10 Kyocera Corp 画像表示装置
JP2015106129A (ja) * 2013-12-02 2015-06-08 パナソニック液晶ディスプレイ株式会社 液晶表示装置、及びその製造方法、及びその黒点化修正方法
WO2015190092A1 (ja) * 2014-06-12 2015-12-17 株式会社Ｊｏｌｅｄ 表示パネルの製造方法
JP2017120399A (ja) * 2015-12-31 2017-07-06 エルジー ディスプレイ カンパニー リミテッド ディスプレイ装置、ゲート駆動回路及びディスプレイ装置の駆動方法
JP2017130466A (ja) * 2005-01-31 2017-07-27 株式会社半導体エネルギー研究所 表示装置、電子機器、及び携帯情報端末

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9626900B2 (en) 2007-10-23 2017-04-18 Japan Display Inc. Electro-optical device
JP5191286B2 (ja) 2007-11-09 2013-05-08 株式会社ジャパンディスプレイウェスト 電気光学装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005092154A (ja) * 2003-09-19 2005-04-07 Sharp Corp アクティブ基板、表示装置およびその製造方法
JP2017130466A (ja) * 2005-01-31 2017-07-27 株式会社半導体エネルギー研究所 表示装置、電子機器、及び携帯情報端末
JP2010049283A (ja) * 2006-09-29 2010-03-04 Seiko Epson Corp 電気光学装置および電子機器
JP2008123700A (ja) * 2006-11-08 2008-05-29 Canon Inc 有機ｅｌ表示装置とその修復方法、及び有機ｅｌ表示装置の製造方法
JP2010128313A (ja) * 2008-11-28 2010-06-10 Kyocera Corp 画像表示装置
JP2015106129A (ja) * 2013-12-02 2015-06-08 パナソニック液晶ディスプレイ株式会社 液晶表示装置、及びその製造方法、及びその黒点化修正方法
WO2015190092A1 (ja) * 2014-06-12 2015-12-17 株式会社Ｊｏｌｅｄ 表示パネルの製造方法
JP2017120399A (ja) * 2015-12-31 2017-07-06 エルジー ディスプレイ カンパニー リミテッド ディスプレイ装置、ゲート駆動回路及びディスプレイ装置の駆動方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110928087A (zh) * 2019-11-29 2020-03-27 Tcl华星光电技术有限公司 Tft基板的断线修复方法
CN110928087B (zh) * 2019-11-29 2022-06-07 Tcl华星光电技术有限公司 Tft基板的断线修复方法

Also Published As

Publication number Publication date
CN112020739B (zh) 2022-02-11
CN112020739A (zh) 2020-12-01
US20210175316A1 (en) 2021-06-10
US11404527B2 (en) 2022-08-02

Similar Documents

Publication Publication Date Title
USRE49484E1 (en) Organic light-emitting display apparatus and method of repairing the same
WO2019207798A1 (ja) 表示装置の製造方法および表示装置
JP6820125B2 (ja) 表示装置
US9590023B2 (en) Organic light-emitting display apparatus and method of repairing the same
JP4582195B2 (ja) 表示装置
US8227977B2 (en) Structure for repairing a line defect of an organic light emitting display and a method of repairing the defect
US7482187B2 (en) Display and method of manufacturing the same
JP2007316511A (ja) アクティブマトリクス型表示装置
KR20100009808A (ko) 유기전계발광 표시장치의 배선수리방법
CN112466255A (zh) 一种有源矩阵有机发光显示器的像素电路的修复方法
JP2008134345A (ja) アクティブマトリクス型表示装置のリペア方法
KR20160083445A (ko) 표시장치
JP2009139699A (ja) 自発光型表示装置
JP2008262013A (ja) 表示装置の製造方法およびｔｆｔアレイ基板の製造方法
JP2007121424A (ja) アクティブマトリクス型表示装置およびそのリペア方法
US11837165B2 (en) Display device for repairing a defective pixel circuit and driving method thereof
JP5217469B2 (ja) 表示装置
JP2007114477A (ja) 表示装置
WO2022162941A1 (ja) 画素回路および表示装置
KR100853346B1 (ko) 표시 장치 및 그 제조 방법
KR20080054050A (ko) 유기전계발광표시장치
JP2007010873A (ja) 表示装置及びその製造方法
KR100649247B1 (ko) 발광 표시 장치, 발광 표시 패널 및 그 데이터 구동장치
JP2009122264A (ja) アクティブマトリクス型表示装置及びアクティブマトリクス型表示装置の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18916270

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18916270

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP