JPH01217422A - 非晶質シリコン薄膜トランジシタアレイ基板 - Google Patents
非晶質シリコン薄膜トランジシタアレイ基板Info
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- JPH01217422A JPH01217422A JP63043576A JP4357688A JPH01217422A JP H01217422 A JPH01217422 A JP H01217422A JP 63043576 A JP63043576 A JP 63043576A JP 4357688 A JP4357688 A JP 4357688A JP H01217422 A JPH01217422 A JP H01217422A
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- 229910021417 amorphous silicon Inorganic materials 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 title claims abstract description 11
- 239000010409 thin film Substances 0.000 title claims description 10
- 230000001681 protective effect Effects 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 54
- 239000004973 liquid crystal related substance Substances 0.000 description 12
- 239000011159 matrix material Substances 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000012670 alkaline solution Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 208000014617 hemorrhoid Diseases 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78651—Silicon transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は非晶質シリコン（ａｍｏｒｐｈｏｕｓ−８ｉｌ
ｉｃｏｎ。
ｉｃｏｎ。
以下ａ−３１）薄膜トランジスタ（Ｔｈ１ｎ Ｐｉ
Ｉ＋ｎ Ｔｒａｎｓｉｓｔｏｒ、以下ＴＰＴ）アレイ
基板の構成に関する。
Ｉ＋ｎ Ｔｒａｎｓｉｓｔｏｒ、以下ＴＰＴ）アレイ
基板の構成に関する。
［従来の技術］
近年薄型の画像表示器として液晶マトリクス表示器、と
りわけ各画素毎にスイッチング素子を設けた、いわゆる
アクティブマトリクス型の液晶表示器が各所で研究開発
されている。このスイッチング素子には旧Ｓ型のＴＰＴ
が主として利用されている。
りわけ各画素毎にスイッチング素子を設けた、いわゆる
アクティブマトリクス型の液晶表示器が各所で研究開発
されている。このスイッチング素子には旧Ｓ型のＴＰＴ
が主として利用されている。
第４図はＴＰＴを用いたアクティブマトリクス型の液晶
表示器の構成例を模式的に表したものである。ｚｌはＴ
ＰＴ、 ２２はＴＰＴ２１のドレイン電極に接続された
画素電極（図示せず）と、ＴＰＴが設けられた基板に対
し液晶層を介して対向した基板上に設けられた対向電極
２３とにより挟持された１画素分の液晶層である。２は
各ＴＦＴ２１のゲート電極を連結するためのゲート配線
であり、行ごとに各ＴＦＴ２１をオンオフする走査信号
を各ＴＰＴ２１のゲート電極に供給するものである。６
は各ＴＰＴ２１のソース電極を連結するためのソース配
線であり、ゲート配線２により選択された各ＴＰＴ２１
のソース電極へ画像信号を供給するものである。本図を
用いてアクティブマトリクス型の液晶表示器の表示原理
を簡単に説明するとつぎのようになる。例えばゲート配
線２の中で信号端子Ｘ＋に選択信号が印加されると、こ
れに連なる各ＴＰＴ２１−ａは一斉にオンし、各ソース
配置ｉ１Ｂの信号端子・・・Ｙｌ、Ｙｌ ＋ １・・
・より画像信号が各ＴＰＴ２１−ａのソース電極を通し
てドレイン電極に接続された画素電極へ供給される。こ
の画素電極の電圧と、対向電極２３の電圧により、各液
晶層２２に印加される電圧値が決定され、各電圧値によ
り各液晶層の光透過率を変化させて表示を行う。Ｘｔに
印加される信号が非選択状態になり、これに連なる各Ｔ
ＰＴがオフすると引続き Ｘｉ＋１に選択信号が印加さ
れ上記と同様の動作が行なわれる。なお各液晶層２２に
印加された電圧はＴＦＴ２１がオフ状態になった後も液
晶層２２自身による容量成分により、つぎに同−ＴＰＴ
がオンするまで保持される。
表示器の構成例を模式的に表したものである。ｚｌはＴ
ＰＴ、 ２２はＴＰＴ２１のドレイン電極に接続された
画素電極（図示せず）と、ＴＰＴが設けられた基板に対
し液晶層を介して対向した基板上に設けられた対向電極
２３とにより挟持された１画素分の液晶層である。２は
各ＴＦＴ２１のゲート電極を連結するためのゲート配線
であり、行ごとに各ＴＦＴ２１をオンオフする走査信号
を各ＴＰＴ２１のゲート電極に供給するものである。６
は各ＴＰＴ２１のソース電極を連結するためのソース配
線であり、ゲート配線２により選択された各ＴＰＴ２１
のソース電極へ画像信号を供給するものである。本図を
用いてアクティブマトリクス型の液晶表示器の表示原理
を簡単に説明するとつぎのようになる。例えばゲート配
線２の中で信号端子Ｘ＋に選択信号が印加されると、こ
れに連なる各ＴＰＴ２１−ａは一斉にオンし、各ソース
配置ｉ１Ｂの信号端子・・・Ｙｌ、Ｙｌ ＋ １・・
・より画像信号が各ＴＰＴ２１−ａのソース電極を通し
てドレイン電極に接続された画素電極へ供給される。こ
の画素電極の電圧と、対向電極２３の電圧により、各液
晶層２２に印加される電圧値が決定され、各電圧値によ
り各液晶層の光透過率を変化させて表示を行う。Ｘｔに
印加される信号が非選択状態になり、これに連なる各Ｔ
ＰＴがオフすると引続き Ｘｉ＋１に選択信号が印加さ
れ上記と同様の動作が行なわれる。なお各液晶層２２に
印加された電圧はＴＦＴ２１がオフ状態になった後も液
晶層２２自身による容量成分により、つぎに同−ＴＰＴ
がオンするまで保持される。
上記ＴＰＴ２ ｔには、ゲート絶縁層、半導体層をはさ
んで、これらの下層側にゲート電極が、上層側にソース
電極およびドレイン電極が配置された、いわゆる逆スタ
ガー型のａ−３Ｉ ＴＰＴが広く利用されている。特に
信頼性、再現性等の見地からゲート絶縁層、非晶質シリ
コン層、保護絶縁層が順次形成された第５図および第６
図示の構造を有する逆スタガー型のａ−８ｔ ＴＦＴが
提案されている。
んで、これらの下層側にゲート電極が、上層側にソース
電極およびドレイン電極が配置された、いわゆる逆スタ
ガー型のａ−３Ｉ ＴＰＴが広く利用されている。特に
信頼性、再現性等の見地からゲート絶縁層、非晶質シリ
コン層、保護絶縁層が順次形成された第５図および第６
図示の構造を有する逆スタガー型のａ−８ｔ ＴＦＴが
提案されている。
同図において、１は絶縁性基板、２はゲート配線、３は
ゲート絶縁層、４は非晶質シリコン層、５は保護絶縁層
、６はソース配線、７はゲート電極、８はソース電極、
９はドレイン電極、１０は画素電極である。
ゲート絶縁層、４は非晶質シリコン層、５は保護絶縁層
、６はソース配線、７はゲート電極、８はソース電極、
９はドレイン電極、１０は画素電極である。
ところでアクティブマトリクス型の液晶表示器では総画
素数が数千から数十刃にも達するが、ゲート配線とソー
ス配線の交差部も、はぼ同数存在する。仮にこの交差部
の中で−ケ所でも短絡等の絶縁不良や切断等の導通不良
があると、これは表示上線欠陥となって表われ製品とし
て成立し得ない状態になる。そこで第６図に示されるよ
うな構造を有したａ−８Ｉ ＴＦＴを用いる場合、従来
は第５図に示されるように、ゲート配線２とソース配線
６の交差部にゲート絶縁層、非晶質シリコン層、保護絶
縁層により形成される層間絶縁層を設けていた。第７図
にこの部分の構造を示してあり、ゲート配線２とソース
配線６の間に層間絶縁層としてゲート絶縁層３、非晶質
シリコン層４、保護絶縁層５が形成されている。このよ
うな構成は絶縁不良対策に対し極めて有効であることは
既に実証されている。
素数が数千から数十刃にも達するが、ゲート配線とソー
ス配線の交差部も、はぼ同数存在する。仮にこの交差部
の中で−ケ所でも短絡等の絶縁不良や切断等の導通不良
があると、これは表示上線欠陥となって表われ製品とし
て成立し得ない状態になる。そこで第６図に示されるよ
うな構造を有したａ−８Ｉ ＴＦＴを用いる場合、従来
は第５図に示されるように、ゲート配線２とソース配線
６の交差部にゲート絶縁層、非晶質シリコン層、保護絶
縁層により形成される層間絶縁層を設けていた。第７図
にこの部分の構造を示してあり、ゲート配線２とソース
配線６の間に層間絶縁層としてゲート絶縁層３、非晶質
シリコン層４、保護絶縁層５が形成されている。このよ
うな構成は絶縁不良対策に対し極めて有効であることは
既に実証されている。
［発明が解決しようとする課題］
ところが上記構造では非晶質シリコン層４および保護絶
縁層５の端部における段差によりソース配線６がこの段
差部で断線を生じる可能性がある。
縁層５の端部における段差によりソース配線６がこの段
差部で断線を生じる可能性がある。
特にソース配線６に通常よく用いられる ＩＴＯ薄膜を
使用した場合、ＩＴＯ薄膜は柱状構造を有して成膜され
るため上記段差部でかなりの確率で段切れ断線や導通不
良が生じる。ソース配線６が断線すると画像信号が断線
箇所以後に到達することがないため、表示上は線欠陥と
なって表れ製品としては成立し得ないことになる。この
ように従来は」二記箇所でのソース配線の断線が製造歩
留りを著しく低下させていた。
使用した場合、ＩＴＯ薄膜は柱状構造を有して成膜され
るため上記段差部でかなりの確率で段切れ断線や導通不
良が生じる。ソース配線６が断線すると画像信号が断線
箇所以後に到達することがないため、表示上は線欠陥と
なって表れ製品としては成立し得ないことになる。この
ように従来は」二記箇所でのソース配線の断線が製造歩
留りを著しく低下させていた。
本発明は上記問題点に鑑みなされたものであり、特にゲ
ート配線との交差部におけるソース配線の断線確率を低
減することを目的としている。
ート配線との交差部におけるソース配線の断線確率を低
減することを目的としている。
［課題を解決するための手段］
本発明では逆スタガー型の非晶質シリコン薄膜トランジ
スタアレイ基板において、ソース配線下に保護絶縁層、
非晶質シリコン層をソース配線よりも幅広に形成するこ
とを特徴とした非晶質薄膜トランジスタアレイ基板を提
供することにより上記目的を達成している。
スタアレイ基板において、ソース配線下に保護絶縁層、
非晶質シリコン層をソース配線よりも幅広に形成するこ
とを特徴とした非晶質薄膜トランジスタアレイ基板を提
供することにより上記目的を達成している。
［実施例］
第１図および第２図において、１は絶縁性基板、２はゲ
ート配線、３はゲート絶縁層、４は非晶質シリコン層、
５は保護絶縁層、６はソース配線、７はゲート配線、８
はソース電極、９はドレイン電極、１０は画素電極であ
る。
ート配線、３はゲート絶縁層、４は非晶質シリコン層、
５は保護絶縁層、６はソース配線、７はゲート配線、８
はソース電極、９はドレイン電極、１０は画素電極であ
る。
第３図は第１図の■−■線における断面図をその製造工
程順に従い示したものである。図に付した番号は第１図
、第２図に付した番号と同一のものを示している。１１
はｎ型の不純物を適ｍ Ｂんだシリコン層（以下、ｎ型
シリコン層という。）、ｌ２は金属層である。
程順に従い示したものである。図に付した番号は第１図
、第２図に付した番号と同一のものを示している。１１
はｎ型の不純物を適ｍ Ｂんだシリコン層（以下、ｎ型
シリコン層という。）、ｌ２は金属層である。
以下第１図、第２図および第３図を用いて、上記構成を
得るための製造工程について説明を行う。
得るための製造工程について説明を行う。
なお以下の（ａ）から（ｄ ）までは、第３図に付した
（ａ）から（ｄ）と対応している。
（ａ）から（ｄ）と対応している。
（ａ）ゲート配線２およびゲート電極７が形成された絶
縁性基ｔ！ｉ、ｌ上に窒化シリコンまたは酸化シリコン
を用いたゲート絶縁層３、非晶質シリコン層４、窒化シ
リコンまたは酸化シリコンを用いた保護絶縁層５をプラ
ズマＣＶＤ法により順次堆積する。
縁性基ｔ！ｉ、ｌ上に窒化シリコンまたは酸化シリコン
を用いたゲート絶縁層３、非晶質シリコン層４、窒化シ
リコンまたは酸化シリコンを用いた保護絶縁層５をプラ
ズマＣＶＤ法により順次堆積する。
（ｂ）保護絶縁層５を緩衝フッ酸溶液を用いて選択的に
除去し、ゲート電極７上の島状パターンを形成すると共
に（ｄ）の工程で形成されるソース配線６下の位置に、
ソース配線全域にわたって、ソース配線よりも幅広の保
護絶縁層５のパターンを形成する。
除去し、ゲート電極７上の島状パターンを形成すると共
に（ｄ）の工程で形成されるソース配線６下の位置に、
ソース配線全域にわたって、ソース配線よりも幅広の保
護絶縁層５のパターンを形成する。
（ｃ）ｎ型２９３２層１１をプラズマＣＶＤ法により堆
積し、引続き金属４層１２を真空蒸着またはスパッタリ
ング法により堆積する。金属層１２をソース電極８およ
びドレイン電極９の形状にパターニングし、この金属層
１２により形成されたパターンおよび上記保護絶縁層５
により形成されたパターンをマスクとしてｎ型２９３２
層１１および非晶質シリコン層１２を有機アルカリ系溶
液によりエツチングしてソース電極８およびドレイン電
極９を形成する。
積し、引続き金属４層１２を真空蒸着またはスパッタリ
ング法により堆積する。金属層１２をソース電極８およ
びドレイン電極９の形状にパターニングし、この金属層
１２により形成されたパターンおよび上記保護絶縁層５
により形成されたパターンをマスクとしてｎ型２９３２
層１１および非晶質シリコン層１２を有機アルカリ系溶
液によりエツチングしてソース電極８およびドレイン電
極９を形成する。
（ｄ）ＩＴＯを真空蒸着し、これを塩化第２￥１系の溶
液を用いてエツチングしてソース配線６および画素電極
１０を形成する。この時ソース配線６は（ｂ）および（
Ｃ）の工程で形成された保護絶縁層５および非晶質シリ
コン層４のパターンよりも幅狭に形成することが重要で
ある。
液を用いてエツチングしてソース配線６および画素電極
１０を形成する。この時ソース配線６は（ｂ）および（
Ｃ）の工程で形成された保護絶縁層５および非晶質シリ
コン層４のパターンよりも幅狭に形成することが重要で
ある。
以上のようにして１ｅられたもののゲート配線２とソー
ス配線６の交差部での断面は第２図に示すようになり、
従来みられた非晶質シリコン層４および保護絶縁層５に
よる段差はなくなりソース配線６の段差は僅かにゲート
配線２により生ずる段差のみとなる。このことにより、
上記交差部での断線確率は従来よりも明らかに減少する
ことが確かめられた。
ス配線６の交差部での断面は第２図に示すようになり、
従来みられた非晶質シリコン層４および保護絶縁層５に
よる段差はなくなりソース配線６の段差は僅かにゲート
配線２により生ずる段差のみとなる。このことにより、
上記交差部での断線確率は従来よりも明らかに減少する
ことが確かめられた。
［発明の効果］
本発明によれば、ソース配線が保護絶縁層および非晶質
シリコン層による段差部を横切ることがないためソース
配線の段差を大幅に減少することができ、断線確率が減
少し、製造歩留りの向上に大きく寄与する。
シリコン層による段差部を横切ることがないためソース
配線の段差を大幅に減少することができ、断線確率が減
少し、製造歩留りの向上に大きく寄与する。
第１図は本発明の一実施例を示す平面図、第２図は第１
図の■−■線における断面図、第３図は第１図の■−■
線における製造工程の断面図、第４図はアクティブマト
リクス型の液晶表示器の回路配線を示した電気回路図、
第５図は従来例を示した平面図、第６図は第５図の■−
■線における断面図、第７図は第５図の■−■線におけ
る断面図である。 ２・・・ゲート配線、 ３・・・ゲート絶縁層、
４・・・非晶質シリコン層、５・・・保護絶縁層、６・
・・ソース配線 以 上 第１図 ５保縛ｊ色縞４ ６・ｌ−人１１Ｉυ痔−第３因 第４因 第５図 第６図 第７囚
図の■−■線における断面図、第３図は第１図の■−■
線における製造工程の断面図、第４図はアクティブマト
リクス型の液晶表示器の回路配線を示した電気回路図、
第５図は従来例を示した平面図、第６図は第５図の■−
■線における断面図、第７図は第５図の■−■線におけ
る断面図である。 ２・・・ゲート配線、 ３・・・ゲート絶縁層、
４・・・非晶質シリコン層、５・・・保護絶縁層、６・
・・ソース配線 以 上 第１図 ５保縛ｊ色縞４ ６・ｌ−人１１Ｉυ痔−第３因 第４因 第５図 第６図 第７囚
Claims (1)
- アレイ状に設けられた非晶質シリコン薄膜トランジス
タと、この非晶質シリコン薄膜トランジスタのゲート電
極を連結させたゲート配線と、ソース配線とを少くとも
有して形成される逆スタガー型の非晶質シリコン薄膜ト
ランジスタアレイ基板において、上記ソース配線下に、
保護絶縁層および非晶質シリコン層をソース配線よりも
幅広に形成したことを特徴とする非晶質シリコン薄膜ト
ランジスタアレイ基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4357688A JP2740813B2 (ja) | 1988-02-26 | 1988-02-26 | 非晶質シリコン薄膜トランジシタアレイ基板 |
| US07/551,688 US5047819A (en) | 1988-02-26 | 1990-07-12 | Amorphous-silicon thin film transistor array substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4357688A JP2740813B2 (ja) | 1988-02-26 | 1988-02-26 | 非晶質シリコン薄膜トランジシタアレイ基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01217422A true JPH01217422A (ja) | 1989-08-31 |
| JP2740813B2 JP2740813B2 (ja) | 1998-04-15 |
Family
ID=12667584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4357688A Expired - Fee Related JP2740813B2 (ja) | 1988-02-26 | 1988-02-26 | 非晶質シリコン薄膜トランジシタアレイ基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5047819A (ja) |
| JP (1) | JP2740813B2 (ja) |
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| JP2014194579A (ja) * | 2010-02-26 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 1988-02-26 JP JP4357688A patent/JP2740813B2/ja not_active Expired - Fee Related
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| US9658506B2 (en) | 2010-02-26 | 2017-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device having an oxide semiconductor transistor |
| US10539845B2 (en) | 2010-02-26 | 2020-01-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device having an oxide semiconductor transistor |
| US10983407B2 (en) | 2010-02-26 | 2021-04-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device having an oxide semiconductor transistor |
| US11927862B2 (en) | 2010-02-26 | 2024-03-12 | Semiconductor Energy Laboratory Co., Ltd. | Display device having an oxide semiconductor transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2740813B2 (ja) | 1998-04-15 |
| US5047819A (en) | 1991-09-10 |
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