KR101252087B1 - 평판표시장치 및 그 제조방법 - Google Patents

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KR101252087B1
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    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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Abstract

본 발명은 평판표시장치 및 그 제조 방법에 관한 것으로, 이 평판표시장치는 서로 교차하여 화소영역을 정의하는 게이트라인 및 데이터라인; 상기 화소영역에 형성된 화소전극; 및 상기 게이트라인에 접속된 게이트전극, 상기 데이터라인에 접속된 소스전극, 상기 화소전극에 접속된 드레인전극 및 반도체 채널부를 가지는 박막트랜지스터를 구비한다. 상기 게이트라인은 분리된 제1 및 제2 게이트라인 분할 패턴들을 포함한다. 상기 제1 및 제2 게이트라인 분할 패턴들은 상기 게이트라인과 상기 데이터라인의 교차부와 상기 데이터라인이 교차되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트라인과 상기 데이터라인이 교차되지 않은 영역에서 연결된다.

Description

평판표시장치 및 그 제조방법{Flat Panel Display and Fabricating Method thereof}
도 1은 종래의 액정 표시장치를 도시한 블록도.
도 2는 도 1에 도시된 액정 표시장치의 박막 트랜지스터 어레이 기판에 구비된 신호 라인 및 박막 트랜지스터의 구조를 나타내는 평면도.
도 3은 도 2에 도시된 박막 트랜지스터 어레이 기판을 I-I'선을 따라 절취하여 나타내는 단면도.
도 4는 본 발명의 실시 예에 따른 액정 표시장치를 도시한 블록도.
도 5는 본 발명의 제1 실시예에 따른 액정 표시장치의 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 6은 도 5에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절취하여 나타내는 단면도.
도 7은 도 5에 도시된 박막 트랜지스터 어레이 기판의 리페어 공정에서 레이저 단선 부분을 보여 주는 평면도.
도 8은 도 7에 도시된 단선 부분을 나타내는 단면도.
도 9는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 공정 을 개략적으로 나타내는 순서도.
도 10a 및 도 10b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제1 마스크 공정을 설명하기 위한 도면.
도 11a 내지 도 11c는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제1 마스크 공정을 단계적으로 설명하기 위한 도면.
도 12a 및 도 12b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제2 마스크 공정을 설명하기 위한 도면.
도 13a 내지 도 13d는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제2 마스크 공정을 단계적으로 설명하기 위한 도면.
도 14a 및 도 14b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제3 마스크 공정을 설명하기 위한 도면.
도 15a 및 도 15b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제4 마스크 공정을 설명하기 위한 도면.
도 16a 및 도 16b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 리페어 공정을 나타내는 도면.
도 17a는 본 발명의 제2 실시예에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도.
도 17b는 도 17a에서 선 "Ⅳ-Ⅳ'"을 따라 절취한 박막트랜지스터 어레이 기판의 단면도.
도 18a는 본 발명의 제3 실시예에 따른 박막트랜지스터 어레이 기판을 나타 내는 평면도.
도 18b는 도 18a에서 선 "Ⅴ-Ⅴ'"을 따라 절취한 박막트랜지스터 어레이 기판의 단면도.
도 19a는 본 발명의 제4 실시예에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도.
도 19b는 도 19a에서 선 "Ⅵ-Ⅵ'"을 따라 절취한 박막트랜지스터 어레이 기판의 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
2, 102a, 102b, 102c, 102 : 게이트라인
6, 106, 107, 109 : 박막 트랜지스터
22, 122a, 122b, 122c, 122 : 소스전극
24, 124 : 드레인전극
26, 126 :게이트전극
4, 104 : 데이터라인
본 발명은 평판표시장치에 관한 것으로 특히, 게이트라인과 데이터라인 사이 에 또는 박막트랜지스터의 전극들 사이에 발생하는 쇼트 불량을 용이하게 리페어 할 수 있도록 한 평판표시장치 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이 액정 표시 장치는 화소 매트릭스를 갖는 액정 패널과, 액정 패널을 구동하기 위한 구동 회로를 구비한다.
구체적으로, 액정 표시 장치는 도 1에 도시된 바와 같이 화소 매트릭스를 갖는 액정 패널(10)과, 액정 패널(10)의 게이트라인(2)을 구동하기 위한 게이트 드라이버(12)와, 액정 패널(10)의 데이터라인(4)을 구동하기 위한 데이터 드라이버(14)와, 게이트 드라이버(12)와 데이터 드라이버(14)를 제어하기 위한 타이밍 컨트롤러(16)를 구비한다.
액정 패널(10)은 게이트라인(2)과 데이터라인(4)의 교차로 정의되는 영역마다 형성되어진 화소들로 구성된 화소 매트릭스를 구비한다. 화소들 각각은 데이터 신호에 따라 광투과량을 조절하는 액정셀(Clc)과, 액정셀(Clc)을 구동하기 위한 박막 트랜지스터(6)를 구비한다.
박막 트랜지스터(6)는 게이트라인(2)의 스캔 신호에 응답하여 데이터라인(4)으로부터의 데이터 신호를 액정셀(Clc)에 공급한다.
액정셀(Clc)은 데이터 신호에 따라 액정의 배열 상태를 가변시켜 광 투과율을 조절함으로써 계조를 구현하게 된다.
게이트 드라이버(14)는 타이밍 컨트롤러(18)로부터의 제어 신호에 응답하여 게이트라인(2)에 순차적으로 스캔 신호를 공급한다.
데이터 드라이버(16)는 타이밍 컨트롤러(18)로부터의 디지털 데이터를 아날로그 데이터 신호로 변환하여 데이터라인(4)에 공급한다.
타이밍 컨트롤러(18)는 게이트 드라이버(14) 및 데이터 드라이버(16)를 제어하는 제어 신호를 공급함과 아울러, 데이터 드라이버(16)에 디지털 데이터를 공급한다.
도 2 및 도 3은 게이트라인(2)과 데이터라인(4)의 교차부와 박막트랜지스터(6)를 상세히 나타내는 평면도 및 단면도이다.
도 2 및 도 3을 참조하면, 박막 트랜지스터(6)는 게이트라인(2)과 접속된 게이트전극(26), 데이터라인(4)과 접속된 소스전극(22), 화소전극(28)과 접속된 드레인전극(24)을 구비한다.
이러한 박막 트랜지스터(6), 게이트라인(2)과 데이터라인(4) 등의 신호 배선 및 화소전극(28)은 포토리쏘그래피 공정, 식각 공정, 세정공정 등을 각각 포함하는 다수의 마스크 공정을 통해 형성된다.
게이트라인(2) 및 게이트전극(26)은 AlNd 등과 같은 알루미늄계 금속 또는 구리(Cu) 금속으로 이루어진다. 특히 양호한 전기적 특성을 위하여, 저항이 작은 구리 금속 등과 같은 저저항 금속이 바람직하다.
그러나 게이트라인(2) 및 게이트전극(26)이 구리 금속등과 같은 저저항 금속으로 이루어진 경우, 구리 금속을 포함하는 저저항 금속의 상부에 이물이 고착되면 다른 금속에 비해 세정 공정에서 세정이 잘 이루어지지 않는다.
게이트라인(2) 및 게이트전극(26)의 상부에는 게이트라인(2) 및 게이트전극(26)과 데이터라인(4)의 절연을 위해 SiNX로 이루어진 게이트 절연막(3)이 형성된다. 이러한 SiNX 내에서 게이트라인(2) 및 게이트전극(26)을 이루는 구리가 확산되기 쉽다. 따라서 상기와 같은 이물 또는 구리의 확산으로 인하여 도 2 및 도 3과 같이 게이트라인(2)과 데이터라인(4) 사이에 제1 쇼트 불량부(A)가 발생하고, 게이트전극(26)과 소스전극(22) 사이에 제2 쇼트 불량부(B)가 발생한다.
제1 쇼트 불량부(A)는 게이트라인(2)을 비정상적으로 구동시키는 원인으로 작용하게 됨으로써, 완성된 액정패널에 검은 세로선을 발생시킨다.
제2 쇼트 불량부(B)가 발생한 경우, 리페어 공정에서 제2 쇼트 불량(B)로 인해 쇼트된 소스전극(22) 및 드레인전극(24)을 레이저 조사에 의해 단선시켜 그에 해당하는 픽셀을 암점화한다.
제1 및 제2 쇼트 불량부(A, B)의 발생을 줄이기 위해 게이트라인(2) 및 게이트전극(26)의 형성 후에 이물을 제거하기 위한 다수의 세정공정을 추가하는 방법이 있다. 이러한 다수의 세정 공정 추가는 평판표시장치의 제조 공정을 복잡하게 하고, 제조 시간을 길어지게 하는 또 다른 문제가 된다.
무엇보다도, 상기와 같은 쇼트 불량(A, B)은 평판표시장치의 양산 수율과 생산력을 저하시키게 된다.
본 발명은 게이트라인과 데이터라인 사이에 또는 박막트랜지스터의 전극들 사이에 발생하는 쇼트 불량을 용이하게 리페어 할 수 있는 평판표시장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 평판표시장치는 서로 교차하여 화소영역을 정의하는 게이트라인 및 데이터라인; 상기 화소영역에 형성된 화소전극; 및 상기 게이트라인에 접속된 게이트전극, 상기 데이터라인에 접속된 소스전극, 상기 화소전극에 접속된 드레인전극 및 반도체 채널부를 가지는 박막트랜지스터를 구비한다. 상기 게이트라인은 분리된 제1 및 제2 게이트라인 분할 패턴들을 포함한다. 상기 제1 및 제2 게이트라인 분할 패턴들은 상기 게이트라인과 상기 데이터라인의 교차부와 상기 데이터라인이 교차되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트라인과 상기 데이터라인이 교차되지 않은 영역에서 연결된다.
본 발명의 다른 실시예에 따른 평판표시장치는 서로 교차하여 화소영역을 정의하는 게이트라인 및 데이터라인; 상기 화소영역에 형성된 화소전극; 및 상기 게이트라인에 접속된 게이트전극, 상기 데이터라인에 접속된 소스전극, 상기 화소전극에 접속된 드레인전극 및 반도체 채널부를 가지는 박막트랜지스터를 구비한다. 상기 박막트랜지스터의 소스전극은 분리된 제1 및 제2 소스전극 분할 패턴들을 포함한다. 상기 제1 및 제2 소스전극 분할 패턴들은 상기 게이트전극과 중첩되는 부분과 상기 게이트전극과 중첩되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트전극과 중첩되지 않은 영역에서 연결된다.
상기 평판표시장치들 각각에서 상기 게이트라인 및 상기 게이트전극은 알루미늄, 구리, 크롬 및 네오듐 중 적어도 하나를 포함한다.
본 발명의 또 다른 실시예에 따른 평판표시장치는 서로 교차하여 화소영역을 정의하는 게이트라인 및 데이터라인; 상기 화소영역에 형성된 화소전극; 및 상기 게이트라인에 접속된 게이트전극, 상기 데이터라인에 접속된 소스전극, 상기 화소전극에 접속된 드레인전극 및 반도체 채널부를 가지는 박막트랜지스터를 구비한다. 상기 게이트라인은 분리된 제1 및 제2 게이트라인 분할 패턴들을 포함한다. 상기 제1 및 제2 게이트라인 분할 패턴들은 상기 게이트라인과 상기 데이터라인의 교차부와 상기 데이터라인이 교차되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트라인과 상기 데이터라인이 교차되지 않은 영역에서 연결된다. 상기 박막트랜지스터의 소스전극은 분리된 제1 및 제2 소스전극 분할 패턴들을 포함한다. 상기 제1 및 제2 소스전극 분할 패턴들은 상기 게이트전극과 중첩되는 부분과 상기 게이트전극과 중첩되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트전극과 중첩되지 않은 영역에서 연결된다.
본 발명의 또 다른 실시예에 따른 평판표시장치는 서로 교차하여 화소영역을 정의하는 게이트라인 및 데이터라인; 상기 화소영역에 형성된 화소전극; 및 상기 게이트라인에 접속된 게이트전극, 상기 데이터라인에 접속된 소스전극, 상기 화소전극에 접속된 드레인전극 및 반도체 채널부를 가지는 박막트랜지스터를 구비한다. 상기 데이터라인은 분리된 제1 및 제2 데이터라인 분할 패턴들을 포함한다. 상기 제1 및 제2 데이터라인 분할 패턴들은 상기 게이트라인과 상기 데이터라인의 교차부와 상기 게이트라인과 데이터라인이 교차되지 않은 부분을 포함한 영역에 형성되고, 상기 게이트라인과 상기 데이터라인이 교차되지 않은 영역에서 연결된다.
본 발명의 실시예에 따른 평판표시장치는 서로 교차하여 화소영역을 정의하는 게이트라인 및 데이터라인; 상기 화소영역에 형성된 화소전극; 및 상기 게이트라인에 접속된 게이트전극, 상기 데이터라인에 접속된 소스전극, 상기 화소전극에 접속된 드레인전극 및 반도체 채널부를 가지는 박막트랜지스터를 구비한다. 상기 박막트랜지스터의 드레인전극은 분리된 제1 및 제2 드레인전극 분할 패턴들을 포함한다. 상기 제1 및 제2 드레인전극 분할 패턴들은 상기 반도체 채널부와 중첩되는 부분과 상기 반도체 채널부와 중첩되지 않는 부분을 포함한 영역에 형성되고, 상기 반도체 채널부와 중첩되지 않는 부분에서 연결된다.
본 발명의 실시예에 따른 평판표시장치의 제조방법은 게이트라인과 상기 게이트라인에 연결된 박막트랜지스터의 게이트전극을 포함한 제1 도전 패턴군을 기판 상에 형성하는 단계; 상기 제1 도전 패턴군을 덮도록 게이트 절연막을 형성하는 단계; 상기 게이트라인과 교차되는 데이터라인, 상기 데이터라인에 연결된 상기 박막트랜지스터의 소스전극, 상기 박막트랜지스터의 드레인전극을 포함하는 제2 도전 패턴군 및 상기 박막트랜지스터의 반도체 채널부를 형성하는 단계; 상기 게이트 절연막 및 상기 박막 트랜지스터들을 덮고 상기 드레인전극을 노출시키는 제1 접촉홀을 포함하는 보호막을 형성하는 단계; 및 상기 제1 접촉홀을 통해 상기 드레인전극과 접속되는 화소전극을 형성하는 단계를 포함한다. 상기 게이트라인은 분리된 제1 및 제2 게이트라인 분할 패턴들을 포함한다. 상기 제1 및 제2 게이트라인 분할 패턴들은 상기 게이트라인과 상기 데이터라인의 교차부와 상기 데이터라인이 교차되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트라인과 상기 데이터라인이 교차되지 않은 영역에서 연결된다.
본 발명의 다른 실시예에 따른 평판표시장치의 제조방법은 게이트라인과 상기 게이트라인에 연결된 박막트랜지스터의 게이트전극을 포함한 제1 도전 패턴군을 기판 상에 형성하는 단계; 상기 제1 도전 패턴군을 덮도록 게이트 절연막을 형성하는 단계; 상기 박막트랜지스터의 반도체 채널부를 형성하고 상기 게이트라인과 교차되는 데이터라인, 상기 데이터라인에 연결되는 상기 박막트랜지스터의 소스전극, 및 상기 박막트랜지스터의 드레인전극을 포함하는 제2 도전 패턴군을 형성하는 단계; 상기 게이트 절연막 및 상기 박막 트랜지스터들을 덮고 상기 드레인전극을 노출시키는 제1 접촉홀을 포함하는 보호막을 형성하는 단계; 및 상기 제1 접촉홀을 통해 상기 드레인전극과 접속되는 화소전극을 형성하는 단계를 포함한다. 상기 박막트랜지스터의 소스전극은 분리된 제1 및 제2 소스전극 분할 패턴들을 포함한다. 상기 제1 및 제2 소스전극 분할 패턴들은 상기 게이트전극과 중첩되는 부분과 상기 게이트전극과 중첩되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트전극과 중첩되지 않은 영역에서 연결된다.
본 발명의 또 다른 실시예에 따른 평판표시장치의 제조방법은 게이트라인과 상기 게이트라인에 연결된 박막트랜지스터의 게이트전극을 포함한 제1 도전 패턴군을 기판 상에 형성하는 단계; 상기 제1 도전 패턴군을 덮도록 게이트 절연막을 형성하는 단계; 상기 박막트랜지스터의 반도체 채널부를 형성하고 상기 게이트라인의 분리된 일부분과 교차되는 데이터라인, 상기 데이터라인에 연결되는 상기 박막트랜지스터의 소스전극, 및 상기 분리된 소스전극부 사이에 배치되는 상기 박막트랜지스터의 드레인전극을 포함하는 제2 도전 패턴군을 형성하는 단계; 상기 게이트 절연막 및 상기 박막 트랜지스터들을 덮고 상기 드레인전극을 노출시키는 제1 접촉홀을 포함하는 보호막을 형성하는 단계; 및 상기 제1 접촉홀을 통해 상기 드레인전극과 접속되는 화소전극을 형성하는 단계를 포함한다. 상기 게이트라인은 분리된 제1 및 제2 게이트라인 분할 패턴들을 포함한다. 상기 제1 및 제2 게이트라인 분할 패턴들은 상기 게이트라인과 상기 데이터라인의 교차부와 상기 데이터라인이 교차되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트라인과 상기 데이터라인이 교차되지 않은 영역에서 연결된다. 상기 박막트랜지스터의 소스전극은 분리된 제1 및 제2 소스전극 분할 패턴들을 포함한다. 상기 제1 및 제2 소스전극 분할 패턴들은 상기 게이트전극과 중첩되는 부분과 상기 게이트전극과 중첩되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트전극과 중첩되지 않은 영역에서 연결된다.
본 발명의 또 다른 실시예에 따른 평판표시장치의 제조방법은 게이트라인들과 상기 게이트라인들에 연결된 박막트랜지스터의 게이트전극을 포함한 제1 도전 패턴군을 기판 상에 형성하는 단계; 상기 제1 도전 패턴군을 덮도록 게이트 절연막을 형성하는 단계; 상기 박막트랜지스터의 반도체 채널부를 형성하고 상기 게이트라인들과 교차되는 데이터라인들, 상기 데이터라인들에 연결되는 상기 박막트랜지스터의 소스전극, 및 상기 박막트랜지스터의 드레인전극을 포함하는 제2 도전 패턴군을 형성하는 단계; 상기 게이트 절연막 및 상기 박막 트랜지스터들을 덮고 상기 드레인전극을 노출시키는 제1 접촉홀을 포함하는 보호막을 형성하는 단계; 및 상기 제1 접촉홀을 통해 상기 드레인전극과 접속되는 화소전극을 형성하는 단계를 포함한다. 상기 데이터라인들 각각은 상기 게이트라인들과의 교차 부분에서 분리된 제1 및 제2 데이터라인 분할 패턴들을 포함한다. 상기 제1 및 제2 데이터라인 분할 패턴들은 상기 게이트라인과 상기 데이터라인의 교차부와 상기 게이트라인과 데이터라인이 교차되지 않은 부분을 포함한 영역에 형성되고, 상기 게이트라인과 상기 데이터라인이 교차되지 않은 영역에서 연결된다.
본 발명의 또 다른 실시예에 따른 평판표시장치의 제조방법은 게이트라인들과 상기 게이트라인들에 연결된 박막트랜지스터의 게이트전극을 포함한 제1 도전 패턴군을 기판 상에 형성하는 단계; 상기 제1 도전 패턴군을 덮도록 게이트 절연막을 형성하는 단계; 상기 박막트랜지스터의 반도체 채널부를 형성하고 상기 게이트라인들과 교차되는 데이터라인들, 상기 데이터라인들에 연결되는 상기 박막트랜지스터의 소스전극, 및 상기 박막트랜지스터의 드레인전극을 포함하는 제2 도전 패턴군을 형성하는 단계; 상기 게이트 절연막 및 상기 박막 트랜지스터들을 덮고 상기 드레인전극을 노출시키는 제1 접촉홀을 포함하는 보호막을 형성하는 단계; 및 상기 제1 접촉홀을 통해 상기 드레인전극과 접속되는 화소전극을 형성하는 단계를 포함한다. 상기 박막트랜지스터의 드레인전극은 분리된 제1 및 제2 드레인전극 분할 패턴들을 포함한다. 상기 제1 및 제2 드레인전극 분할 패턴들은 상기 반도체 채널부와 중첩되는 부분과 상기 반도체 채널부와 중첩되지 않는 부분을 포함한 영역에 형성되고, 상기 반도체 채널부와 중첩되지 않는 부분에서 연결된다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
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본 발명의 실시예에 따른 액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 화소 매트릭스를 갖는 액정 패널과, 액정 패널을 구동하기 위한 구동 회로를 구비한다.
이 액정 표시 장치는 도 4에 도시된 바와 같이 화소 매트릭스를 갖는 액정 패널(110)과, 액정 패널(110)의 게이트라인(102)을 구동하기 위한 게이트 드라이 버(112)와, 액정 패널(110)의 데이터라인(104)을 구동하기 위한 데이터 드라이버(114)와, 게이트 드라이버(112)와 데이터 드라이버(114)를 제어하기 위한 타이밍 컨트롤러(116)를 구비한다.
액정 패널(110)은 게이트라인(102)과 데이터라인(104)의 교차로 정의되는 영역마다 형성되어진 화소들로 구성된 화소 매트릭스를 구비한다. 화소들 각각은 데이터 신호에 따라 광투과량을 조절하는 액정셀(Clc)과, 액정셀(Clc)을 구동하기 위한 박막 트랜지스터(106)를 구비한다. 박막 트랜지스터(106)는 게이트라인(102)의 스캔 신호에 응답하여 데이터라인(104)으로부터의 데이터 신호를 액정셀(Clc)에 공급한다. 액정셀(Clc)은 데이터 신호에 따라 액정의 배열 상태를 가변시켜 광 투과율을 조절함으로써 계조를 구현하게 된다.
게이트 드라이버(112)는 타이밍 컨트롤러(116)로부터의 제어 신호에 응답하여 게이트라인(102)에 순차적으로 스캔 신호를 공급한다.
데이터 드라이버(114)는 타이밍 컨트롤러(116)로부터의 디지털 데이터를 아날로그 데이터 신호로 변환하여 데이터라인(104)에 공급한다.
타이밍 컨트롤러(116)는 게이트 드라이버(112) 및 데이터 드라이버(114)를 제어하는 제어 신호를 공급함과 아울러, 데이터 드라이버(114)에 디지털 데이터를 공급한다.
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도 5 및 도 6은 게이트라인(102)과 데이터라인(104)의 교차부와 박막 트랜지스터(106)를 상세히 나타내는 평면도 및 단면도이다.
도 5 및 도 6을 참조하면, 박막 트랜지스터(106)는 게이트라인(102)과 접속 된 게이트전극(126), 데이터라인(104)과 접속된 소스전극(122), 화소전극(128)과 접속된 드레인전극(124)을 구비한다.
게이트라인(102) 및 게이트전극(126)은 AlNd 등과 같은 알루미늄계 금속 또는 구리(Cu), 알루미늄(Al), 크롬(Cr), 네오듐(Nd) 등과 같은 저저항 금속으로 이루어진다. 이 중, 본 발명은 양호한 전기적 특성을 위하여, 게이트라인(102), 게이트전극(126) 및 게이트 패드 등의 게이트 금속을 구리와 같은 저저항 금속으로 형성한다. 그런데, 저저항 금속은 이물이나 게이트 절연막에 확산되기 쉽고 그 결과, 도 5 및 도 6과 같이 게이트라인(102)과 데이터라인(104) 간에, 또는 게이트전극(126)과 소스전극(122) 간에 쇼트 불량부(C, D)가 발생될 수 있다.
상술한 쇼트 불량 문제를 리페어 공정에서 해결하기 위하여, 본 발명에 따른 게이트라인(102)은 데이터라인(104)과의 교차부에서 적어도 두 개 이상으로 분리된다.
도 5 및 도 6은 데이터라인(104)과의 교차부에서 게이트라인(102)이 제1 및 제2 게이트라인(102a, 102b)의 두 개로 분리된 예를 예시하였지만 3 개 이상으로 분리되는 예도 가능하다.
도 5 및 도 6에서, 본 발명에 따른 게이트라인(102)은 데이터라인(104)과의 교차부에서 분리되고 동일 길이를 갖는 제1 및 제2 게이트라인 분할 패턴(102a, 102b), 및 데이터라인(104)과 교차하지 않는 비교차부에서 제1 및 제2 게이트라인 분할 패턴(102a, 102b)을 연결하는 메인 게이트라인 패턴(102c)을 포함한다.
데이터라인(104)과의 교차부에서 분리된 제1 및 제2 게이트라인 분할 패턴 (102a, 102b) 중 어느 하나는 다른 라인에서 쇼트가 발생되어 리페어 공정에서 그 다른 라인이 단선될 때 전류 패스를 형성하여 리페어가 용이하도록 패널에 미리 형성된 더미 게이트라인 패턴이다. 다시 말하여, 분리된 제1 및 제2 게이트라인 분할 패턴들라인(102a, 102b) 중 어느 하나(102a 또는 102b)가 데이터라인(104)과 쇼트(C)되어 레이저 조사에 의해 그 쇼트(C) 부위가 단선되더라도 다른 게이트라인 분할 패턴게이트라인(102b 또는 102a)에 의해 박막트랜지스터(106)의 게이트전극(1262)에 게이트 신호가 정상적으로 공급될 수 있다.
도 7 및 도 8을 결부하여 본 발명의 제1 실시예에 따른 리페어 공정에 대하여 상세히 설명하기로 한다. 여기서, 리페어 공정은 제1 게이트라인 분할 패턴(102a)과 데이터라인(104) 사이에서 발생되는 제1 쇼트 불량부(C)에 대하여 실시되는 것으로 가정한다.
제1 쇼트 불량부(C)가 발생했을 경우, 제1 쇼트 불량부(C)와 접속된 제1 게이트라인 분할 패턴(102a)의 양측에 레이저를 조사한다. 여기서, 레이저는 쇼트된 데이터라인(104)과의 중첩부를 사이에 두고 이격된 제1 게이트라인 분할 패턴(102a)의 2 개소에 조사되어 해당 위치에서 제1 게이트라인 분할 패턴(102a)을 단선시킨다.
상기 2 개소의 레이저 조사부(R)에 레이저를 조사하면, 제1 게이트라인 분할 패턴(102a)이 메인 게이트라인 패턴(102c) 및 게이트전극(126)으로부터 단선되어 제1 쇼트 불량부(C)가 메인 게이트라인 패턴(102c) 및 게이트전극(126)으로부터 전기적으로 분리된다.
반면에, 제2 게이트라인 분할 패턴(102b)과 메인 게이트라인 패턴(102c)은 전기적으로 연결되어 있다. 따라서, 스캔 신호는 제2 게이트라인 분할 패턴(102b)과 메인 게이트라인 패턴(102c)을 경유하여 박막 트랜지스터(106)의 게이트전극(126)에 공급된다.
본 발명의 실시예에 따른 소스전극(122)은 게이트전극(126)과 비중첩되고 박막 트랜지스터(106)의 채널부(130)와 이격된 부분으로부터 적어도 두 개 이상으로 분리된다.
도 5 및 도 6은 소스전극(122)이 게이트전극(126)과 중첩부분 앞의 비중첩부분에서 제1 및 제2 소스전극 분할 패턴들(122a, 122b)의 두 개로 분리된 예를 예시하였지만 3 개 이상으로 분리되는 예도 가능하다.
도 5 및 도 6에서, 제1 및 제2 소스전극 분할 패턴들(122a, 122b)의 하단부는 게이트전극(126)과의 비중첩부분에서 메인 소스전극 패턴(122c)으로부터 분리된다. 그리고 제1 및 제2 소스전극 분할 패턴들(122a, 122b)의 중간부와 상단부는 소정의 이격거리를 두고 게이트전극(126)과 각각 중첩된다. 이러한 제1 및 제2 소스전극 분할 패턴(122a, 122b)은 메인 소스전극 패턴(122c)을 경유하여 데이터라인(104)으로부터의 화소 데이터를 공급받는다.
게이트전극(126)과의 중첩부분에서 서로 이격된 제1 및 제2 소스전극 분할 패턴(122a, 122b) 사이에는 드레인전극(124)의 일단이 위치한다. 따라서, 제1 및 제2 소스전극 분할 패턴들(122a, 122b)은 드레인전극(124)을 에워싸게 되어, 드레인전극(124)의 양측과 대향한다. 제1 소스전극 분할 패턴(122a)의 일부가 드레인전극(124)의 일 측면과 대향하고 제2 소스전극 분할 패턴(122b)의 일부가 드레인전극(124)의 타 측면과 대향한다. 드레인전극(124)의 타단은 콘택홀(120)을 통해 화소전극(128)과 전기적으로 접속된다. 게이트전극(126)과의 중첩부분에서 드레인전극(124)과 제1 및 제2 소스전극 분할 패턴들(122a, 122b)의 아래에는 활성층(131) 및 오믹 접촉층(133)을 포함하는 반도체 패턴(135)이 형성된다. 따라서, 드레인전극(124)과 분리된 소스전극 분할 패턴들(122a, 122b) 사이에는 게이트전극(126)에 인가되는 게이트 전압에 따라 활성화되는 박막 트랜지스터(106)의 채널부(130)가 존재한다.
메인 소스전극 패턴(122c)과 게이트전극(126) 사이에는 제1 및 제2 소스전극 분할 패턴들(122a, 122b)을 분리시키고 게이트 절연막(103)을 노출시키기 위한 홀(H)이 형성된다. 이러한 홀(H)에 의해 메인 소스전극 패턴(122c)은 박막 트랜지스터(106)의 채널부(130)로부터 이격된다. 즉, 메인 소스전극 패턴(122c)은 게이트전극(126)과 중첩되지 않는다. 따라서, 메인 소스전극 패턴(122c)은 게이트전극(126)과 전기적으로 쇼트되지 않는다.
제1 및 제2 소스전극 분할 패턴(122a, 122b) 중 어느 하나는 게이트전극(126)과 소스전극(122)사이에서 발생하는 전기적 쇼트를 해결하기 위한 리페어 공정에서 더미 전극 역할을 한다.
도 7 및 도 8을 결부하여 본 발명의 제2 실시예에 따른 리페어 공정에 대하여 상세히 설명하기로 한다. 여기서, 리페어 공정은 제2 쇼트 불량부(D) 즉, 제1 소스전극 분할 패턴(122a)과 게이트전극(126) 사이에서 발생한 전기적 쇼트부분에 대하여 실시되는 것으로 가정한다.
제2 쇼트 불량부(D)가 발생했을 경우, 제2 쇼트 불량부(D)를 사이에 두고 위치하는 2 개소의 레이저 조사부(R)에서 제1 소스전극 분할 패턴(122a)에 레이저가 조사된다.
제1 소스전극 분할 패턴(122a) 상에 존재하는 2 개소의 레이저 조사부(R)에 레이저가 조사되면, 제1 소스전극 분할 패턴(122a)이 메인 소스전극 패턴(122c)으로부터 단선된다. 여기서, 2 개소의 레이저 조사부(R) 중 하나는 게이트전극(126)과의 비중첩 부분에서 그리고 홀(H)과 인접한 부분에서 제1 소스전극 분할 패턴(122a) 상에 위치하여야 한다. 이 위치에서만 레이저 단선을 실시하여도 제2 쇼트 불량부(D)가 발생한 제1 소스전극 분할 패턴(122a)이 메인 소스전극 패턴(122c)으로부터 분리될 수 있다.
반면에, 게이트전극(126)과 전기적으로 쇼트되지 않은 제2 소스전극 분할 패턴(122b)은 메인 소스전극 패턴(122c)에 전기적으로 접속되어 있다. 따라서, 게이트전극(126)과 전기적으로 쇼트된 제1 소스전극 분할 패턴(122a)이 메인 소스전극 패턴(122c)으로부터 분리되더라도 제2 소스전극 분할 패턴(122b)에 화소 데이터가 공급될 수 있다. 즉 리페서 공정에서 게이트전극과 소스전극이 쇼트된 화소가 암점화되지 않고 정상적으로 동작할 수 있다.
도 9 내지 도 16b는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 설명하기 위한 도면들이다.
도 9를 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 공정은 배선 형성 공정(S1), 쇼트 검사공정(S2), 및 쇼트 패턴 단선공정(S3)의 3단계로 구분될 수 있다.
배선 형성 공정(S1)은 유리 등의 투명 절연물질로 이루어진 하부 기판상에 마스크를 이용한 다수의 포토리쏘그래피 공정 및 식각 공정을 통해 게이트라인, 데이터라인 등의 배선을 형성하는 단계이다. 본 발명의 배선 형성 공정은 마스크 수와 무관하다.
쇼트 검사 공정(S2)은 배선 형성 공정(S1) 후 각 배선을 외부 회로에 연결하여 배선의 쇼트 및 단선을 검사하는 MPS 검사 및 최종 외관 검사를 통해 쇼트된 부분을 검사하기 위한 공정이다.
쇼트 패턴 단선 공정(S3)은 쇼트 검사공정(S2) 후 파악된 쇼트 불량부에 레이저를 조사하여 쇼트 불량부를 단선시킴으로써 박막 트랜지스터 어레이 기판을 리 페어하는 공정이다.
4 마스크 공정을 예를 들어 배선 형성 공정(S1)을 상세히 하면, 도 10a 내지 도 15b에 도시된 바와 같다.
도 10a 및 도 10b를 참조하면, 제1 마스크 공정을 이용하여 하부 기판(101) 상에 게이트라인(102)과, 게이트전극(126)을 포함하는 제1 도전 패턴군이 형성된다. 게이트라인(102)은 게이트라인 분할 패턴들(102a, 102b)과 메인 게이트라인 패턴(102c)를 포함한다.
제1 도전 패턴군의 형성공정을 도 11a 내지 도 11c를 참조하여 상세히 설명하면, 하부 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층(201)이 형성된다. 이후, 게이트 금속층(201) 상부에는 포토레지스트(219)가 전면 형성된다. 그리고 하부 기판(101) 상부에 제1 마스크(301)가 정렬된다.
제1 마스크(301)는 자외선을 투과시키는 투과영역(P1)과 자외선을 차단하는 차단영역(P3)을 구비한다.
이러한 제1 마스크(301)를 이용하여 포토레지스트(219)를 노광 및 현상함으로 차단영역(P3)에 대응하는 부분에 포토레지스트 패턴(203)이 형성된다. 이 포토레지스트 패턴(203)을 이용한 식각 공정으로 게이트 금속층(201)이 패터닝됨으로써 도 11b에 도시된 바와 같이 제1 도전 패턴군이 형성된다. 여기서, 게이트 금속층(201)은 구리 금속과 같은 저저항 금속을 포함하는 것을 특징으로 한다.
이후 도 11c에 도시된 바와 같이 스트립 공정을 통해 포토레지스트 패턴(203)을 제거한다.
도 12a 및 도 12b를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(101) 상에 게이트 절연막(103)이 형성되고, 제2 마스크를 이용하여 게이트 절연막(103) 상에 데이터라인(104), 소스전극(122), 드레인전극(124)을 포함하는 제2 도전 패턴군과, 홀(H)과, 활성층(131) 및 오믹 접촉층(133)을 포함하는 반도체 패턴(135)이 형성된다. 소스 전극(122)은 소스전극 분할 패턴들(122a, 122b)과 메인 소스전극 패턴(122c)을 포함한다.
게이트 절연막(103), 제2 도전 패턴군, 홀(H), 반도체 패턴(135)의 형성과정을 도 13a 내지 13d를 참조하면 상세히 설명하면, 제1 도전 패턴군이 형성된 하부 기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(103), 비정질 실리콘층(211), n+ 비정질 실리콘층(213), 그리고 소스/드레인 금속층(217)이 순차적으로 형성된다. 여기서, 게이트 절연막(103)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
그 다음, 소스/드레인 금속층(217) 위에 포토레지스트(219)를 형성한 후 제2 마스크(303)가 하부기판(101) 상부에 정렬된다. 제2 마스크(303)는 자외선을 노출시키는 투과영역(P1)과, 자외선의 일부를 투과시키는 부분 투과영역(P2)과, 자외선을 차단하는 차단 영역(P3)을 구비한다. 제2 마스크 기판(303)의 부분 투과영역(P2)은 회절 노광부 또는 반투과부를 구비함으로써 자외선의 일부만을 투과시킨다.
이러한 제2 마스크(303)를 이용하여 포토레지스트(219)를 노광한 후 현상함으로써 제2 마스크(303)의 차단 영역(P3)과 부분 투과영역(P2)에 대응하는 부분에 도 13b에 도시된 바와 같이 단차를 갖는 포토레지스트 패턴(223)이 형성된다. 즉, 부분 투과영역(P2)에 형성된 제2 포토레지스트 패턴(223b)은 차단 영역(P3)에 형성 된 제1 포토레지스트 패턴(223a)보다 낮은 높이를 갖게 된다.
이러한 포토레지스트 패턴(223)을 이용하여 노출된 소스/드레인 금속층(217) 과 노출된 소스/드레인 금속층(217) 하부의 n+ 비정질 실리콘층(213) 및 비정질 실리콘층(211)을 순차적으로 식각하여 제거한다. 포토레지스트 패턴(223)을 이용하여 소스/드레인 금속층(217), n+ 비정질 실리콘층(213) 및 비정질 실리콘층(211)을 순차적으로 제거하면, 도 13b에 도시된 바와 같이 데이터라인(104), 반도체 패턴(135), 홀(H)이 형성된다.
그 다음, 기체 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴(223)을 애싱함으로써 도 13c에 도시된 바와 같이 제1 포토레지스트 패턴(223a)은 얇아지게 되고, 제2 포토레지스트 패턴(223b)은 제거된다. 그리고, 도 13c에 도시된 바와 같이 애싱된 제1 포토레지스트 패턴(223a)을 이용한 식각 공정으로 포토레지스트 패턴(223)의 애싱 공정 후 노출된 소스-드레인 금속층(217)과 그 하부의 오믹 접촉층(133)이 제거되어 소스전극(122)과 드레인전극(124)이 패터닝되며, 채널부(130)가 형성된다.
이 후 도 13d와 같이 남은 포토레지스트 패턴(223)을 스트립 공정을 통해 제거한다.
도 14a 및 도 14b를 참조하면, 제2 도전 패턴군, 홀(H), 반도체 패턴(135)이 형성된 게이트 절연막(103) 상에 제3 마스크 공정을 이용하여 접촉홀(120)을 포함하는 보호막(105)이 형성된다.
제3 마스크 공정을 상세히 하면, 제2 도전 패턴군, 홀(H), 반도체 패턴(135) 이 형성된 게이트 절연막(103) 상에 PECVD 등의 증착 방법으로 보호막(105)이 전면 형성된다. 이어서, 보호막(105)이 제3 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 접촉홀(120)이 형성된다. 접촉홀(120)은 보호막(105)을 관통하여 드레인전극(124)을 노출시킨다.
이러한 보호막(105)의 재료로는 게이트 절연막(103)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
도 15a 및 도 15b를 참조하면, 접촉홀(120)을 포함하는 보호막(105) 상에 제4 마스크를 이용하여 화소전극(128)이 형성된다.
제4 마스크 공정을 상세히 하면, 접촉홀(120)을 포함하는 보호막(105) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 증착된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 투명 도전막이 패터닝됨으로써 화소전극(128)이 형성된다. 화소전극(128)은 접촉홀(120)을 통해 드레인전극(124)과 전기적으로 접속된다. 여기서, 투명 도전막(220)의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 중 어느 하나가 이용된다.
상술한 바와 같은 배선 형성 공정(S1)이 완료되면, 쇼트 검사(S2)를 통해 쇼트된 배선을 확인한 후, 도 16a 및 도 16b에 도시된 바와 같이 쇼트 불량부(C, D)를 레이저로 단선시킨다.
이와 같이 본 발명에 따른 평판표시장치의 제조방법은 레이저 조사에 의해 쇼트 불량부(C, D)를 단선시킴으로써, 종래 쇼트 불량부의 발생을 줄이기 위해 게이트라인 및 게이트전극 형성후 이물을 제거하기 위해 다수의 세정공정을 추가할 필요가 없으므로 평판표시장치의 제조 공정을 단순해지고, 제조 시간을 줄일 수 있다.
본 발명의 실시예에 따른 평판표시장치 및 그 제조방법은 액정의 구동을 수평 전계에 의해 제어하는 수평 전계형 평판표시장치 및 액정의 구동을 수직 전계에 의해 제어하는 수직 전계형 평판표시장치 모두에 적용될 수 있다.
상술한 바와 같이 본 발명에 따른 게이트라인과 데이터라인이 교차하는 부분에서 상기 게이트라인은 적어도 두 개 이상으로 분리된다.
적어도 두 개 이상으로 분리된 게이터 라인은 게이트라인과 데이터라인 사이에 발생하는 쇼트 불량률을 감소시킬 수 있다. 또한, 적어도 두 개 이상으로 분리된 게이터 라인 중 어느 하나가 데이터라인과 제1 쇼트 불량부를 발생시키더라도 레이저 조사에 의해 제1 쇼트 불량부를 단선시킴으로써 제1 쇼트 불량부가 박막트랜지스터 구동에 영향을 주지 않게 한다.
또한 본 발명은 제1 쇼트 불량부를 단선시킴에 따라, 제1 쇼트 불량부에 의해 하나의 게이트라인이 비정상적으로 구동하여 검은 세로선이 발생되는 문제를 해소시킬 수 있다.
그리고 본 발명에 따른 소스전극은 게이트전극과 비중첩되고 박막 트랜지스터의 채널부와 이격된 부분으로부터 적어도 두 개 이상으로 분리된다. 적어도 두 개 이상 분리된 소스전극들은 상기 게이트전극과 중첩됨과 아울러 상기 채널부와 연결된다.
적어도 두 개 이상으로 분리된 소스전극은 게이트전극과 소스전극 사이에 발생하는 쇼트 불량률을 감소시킬 수 있다. 또한, 적어도 두 개 이상으로 분리된 소스전극 중 어느 하나가 게이트전극과 제2 쇼트 불량부를 발생시키더라도 레이저 조사에 의해 제2 쇼트 불량부를 단선시킬 수 있다.
상술한 바와 같은 레이저 조사에 의해 제2 쇼트 불량부를 단선시킬 때 메인 소스전극 패턴이 채널부와 이격되게 형성됨으로써 채널부에 레이저를 조사하더라도 메인 소스전극 패턴이 손상되지 않으므로 레이저 리페어가 용이하다.
그리고 제2 쇼트 불량부가 단선되더라도, 게이트전극과 쇼트되지 않으며 메인 소스전극 패턴에 접속된 다른 소스전극들이 존재하므로 박막트랜지스터는 정상적으로 구동된다. 즉 레이저 조사를 통해 박막 트랜지스터 리페어가 이루어지더라도 하나의 픽셀이 암점화되지 않는다.
이와 같이 본 발명은 레이저 조사를 통해 쇼트 불량부를 단선할 수 있어 박막 트랜지스터 어레이 기판의 리페어가 용이하고, 추가 세정 공정 및 암점화 과정없이 레이저 조사만으로 박막트랜지스터 어레이 기판을 양품으로 전환할 수 있어 평판표시장치의 제조 수율 및 생산력을 증대시킬 수 있다.
도 17a 및 도 17b는 본 발명의 제2 실시예에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도 및 단면도이다.
도 17a 및 도 17b에 있어서 전술한 실시예들과 실질적으로 동일한 구성요소 들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.
도 17a 및 도 17b를 참조하면, 데이터라인(204)은 게이트라인(102)과의 교차부와 그와 근접한 비교차부에서 분리되고 서로 동일 길이를 갖는 제1 및 제2 데이터라인 분할 패턴 분할 패턴(204a, 204b)으로 분리된다. 실시예에서, 데이터라인(204)이 두 개의 데이터라인 분할 패턴들(204a, 204b)로 분리된 예를 설명하지만, 둘 이상의 데이터라인 분할 패턴들로 분리될 수도 있다.
검사 공정에서 데이터라인(204)과 게이트라인(102)의 교차부에서 제1 데이터라인 분할 패턴(204a)과 게이트라인(102) 사이에 도전성 파티클(300)이 혼입된 것으로 확인된 것을 가정하여 리페어 공정을 설명하기로 한다.
이 박막트랜지스터 어레이 기판에 대한 리페어 공정은 다음과 같이 레이저 단선 공정만을 포함한다. 도전성 파티클(300)과 근접한 제1 데이터라인 분할 패턴(204a)과 게이트라인(102)의 비교차부 2 개소(401, 402)에서 게이트라인(102)과 단락된 제1 데이터라인 분할 패턴(204a)에 레이저가 조사되어 그 제1 데이터라인 분할 패턴(204a)이 제2 데이터라인 분할 패턴(204b)과 전기적으로 완전히 분리된다. 따라서, 데이터 드라이버(114)로부터 발생되는 데이터 전압은 제2 데이터라인 분할 패턴(204b)과 소스전극(122)을 경유하여 박막트랜지스터에 공급된다.
도 18a 및 도 18b는 본 발명의 제3 실시예에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도 및 단면도이다.
도 18a 및 도 18b에 있어서 전술한 실시예들과 실질적으로 동일한 구성요소들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한 다.
도 18a 및 도 18b를 참조하면, 박막 트랜지스터(107)의 소스전극(222)은 채널부와 분리된 메인 소스전극 패턴(222d), 채널부와의 중첩부분과 그와 근접하는 비중첩부분에서 분리되고 메인 소스전극 패턴(222d)과 연결된 제1 내지 제3 소스전극 분할 패턴들(222a, 222b, 222c)을 구비한다.
또한, 화소전극(128)과 전기적으로 연결된 박막 트랜지스터(107)의 드레인전극(224)은 채널부와의 중첩부분과 그와 근접하는 비중첩부분에서 분리된 제1 및 제2 드레인전극 분할 패턴들(224a, 224b)을 구비한다.
검사 공정에서 박막 트랜지스터(107)의 채널부 상에서 제1 도전성 파티클(301)이 제1 드레인전극 분할 패턴(224a)과 게이트전극(126) 사이에 혼입되고 또한, 제2 도전성 파티클(302)이 제2 소스전극 분할 패턴(222b)과 게이트전극(126) 사이에 혼입된 것으로 확인된 것을 가정하여 리페어 공정을 설명하기로 한다.
이 박막트랜지스터 어레이 기판에 대한 리페어 공정은 다음과 같이 레이저 단선 공정만을 포함한다. 박막 트랜지스터(107)의 채널부와 화소전극(128) 사이의 1 개소(403)에서 제1 드레인전극 분할 패턴(224a)에 레이저가 조사되고 또한, 박막 트랜지스터(107)의 채널부와 메인 소스전극 패턴(222d) 사이의 1 개소(404)에서 제2 소스전극 분할 패턴(222b)에 레이저가 조사되어 제1 드레인전극 분할 패턴(224a)과 제2 소스전극 분할 패턴(222b)이 박막 트랜지스터(107)로부터 전기적으로 분리된다. 여기서, 레이저가 조사되는 부분은 박막 트랜지스터(107)의 반도체층과 중첩되지 않고 게이트전극(126)과도 중첩되지 않는다. 따라서, 리페어 공정 후에 박막 트랜지스터(107)가 턴-온될 때 데이터 드라이버(114)로부터 발생되는 데이터 전압은 데이터라인(104), 제1 및 제3 소스전극 분할 패턴(222a, 222c), 및 제2 드레인전극 분할 패턴(224b)을 경유하여 화소전극(128)에 전달된다.
도 19a 및 도 19b는 본 발명의 제4 실시예에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도 및 단면도이다.
도 19a 및 도 19b에 있어서 전술한 실시예들과 실질적으로 동일한 구성요소들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.
도 19a 및 도 19b를 참조하면, 박막 트랜지스터(109)의 소스전극(222)은 채널부와 분리된 메인 소스전극 패턴(122c), 채널부와의 중첩부분과 그와 근접하는 비중첩부분에서 분리되고 메인 소스전극 패턴(122c)과 연결된 제1 및 제2 소스전극 분할 패턴들(122a, 122b)을 구비한다. 제1 소스전극 분할 패턴(122a)은 박막트랜지스터(109)의 반도체층에서 일측 가장자리에 배치되고, 제2 소스전극 분할 패턴(122b)은 제1 소스전극 분할 패턴(122a)으로부터 멀리 떨어져 박막트랜지스터(109)의 반도체층에서 타측 가장자리에 배치된다.
또한, 화소전극(128)과 전기적으로 연결된 박막 트랜지스터(109)의 드레인전극(224)은 채널부와의 중첩부분과 그와 근접하는 비중첩부분에서 분리된 제1 및 제2 드레인전극 분할 패턴들(224a, 224b)을 구비한다. 제1 및 제2 드레인전극 분할 패턴들(224a, 224b)은 화소전극(102)에 공통으로 접속되고 제1 및 제2 소스전극 분할 패턴(122a, 122b) 사이에 배치된다.
검사 공정에서 박막 트랜지스터(109)의 채널부 상에서 도전성 파티클(303)이 제1 드레인전극 분할 패턴(224a)과 게이트전극(126) 사이에 혼입된 것으로 확인된 것을 가정하여 리페어 공정을 설명하기로 한다.
이 박막트랜지스터 어레이 기판에 대한 리페어 공정은 다음과 같이 레이저 단선 공정만을 포함한다. 박막 트랜지스터(109)의 채널부와 화소전극(128) 사이의 개소(405)에서 제1 드레인전극 분할 패턴(224a)에 레이저가 조사되어 제1 드레인전극 분할 패턴(224a)이 박막 트랜지스터(109)로부터 전기적으로 분리된다. 여기서, 레이저가 조사되는 부분(405)은 박막 트랜지스터(109)의 반도체층과 중첩되지 않고 게이트전극(126)과도 중첩되지 않는다. 따라서, 리페어 공정 후에 박막 트랜지스터(109)가 턴-온될 때 데이터 드라이버(114)로부터 발생되는 데이터 전압은 데이터라인(104), 소스전극(122), 및 제2 드레인전극 분할 패턴(224b)을 경유하여 화소전극(128)에 전달된다.
상술한 바와 같이 본 발명에 따른 평판표시장치와 그 제조방법에 의하면 게이트라인과 데이터라인들의 교차부에 어느 신호배선을 둘 이상으로 분리하거나 또는, 게이트금속과 중첩되는 박막트랜지스터의 전극들을 둘 이상으로 분리하고 분리된 신호배선 또는 전극들과 게이트금속 사이에 전기적으로 단락(short)이 발생할 때 단락된 신호배선 또는 전극의 양측을 리페어공정에서 레이저 단선공정으로 단선시켜 불량 화소의 신호배선 또는 박막트랜지스터의 구동을 정상화할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발 명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (42)

  1. 서로 교차하여 화소영역을 정의하는 게이트라인 및 데이터라인;
    상기 화소영역에 형성된 화소전극; 및
    상기 게이트라인에 접속된 게이트전극, 상기 데이터라인에 접속된 소스전극, 상기 화소전극에 접속된 드레인전극 및 반도체 채널부를 가지는 박막트랜지스터를 구비하고;
    상기 게이트라인은 분리된 제1 및 제2 게이트라인 분할 패턴들을 포함하고,
    상기 제1 및 제2 게이트라인 분할 패턴들은 상기 게이트라인과 상기 데이터라인의 교차부와 상기 데이터라인이 교차되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트라인과 상기 데이터라인이 교차되지 않은 영역에서 연결되고,
    상기 박막트랜지스터의 소스전극은 분리된 제1 및 제2 소스전극 분할 패턴들을 포함하고,
    상기 제1 및 제2 소스전극 분할 패턴들이 상기 드레인전극을 에워싸는 형태가 되도록 상기 제1 및 제2 소스전극 분할 패턴들 사이에 상기 드레인전극의 일단이 위치하고,
    상기 제1 및 제2 소스전극 분할 패턴들은 상기 게이트전극과 중첩되는 부분과 상기 게이트전극과 중첩되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트전극과 중첩되지 않은 영역에서 연결되는 것을 특징으로 하는 평판표시장치.
  2. 제 1 항에 있어서,
    상기 게이트라인 및 상기 게이트전극은 알루미늄, 구리, 크롬 및 네오듐 중 적어도 하나를 포함하는 것을 특징으로 하는 평판표시장치.
  3. 삭제
  4. 서로 교차하여 화소영역을 정의하는 게이트라인 및 데이터라인; 상기 화소영역에 형성된 화소전극; 및
    상기 게이트라인에 접속된 게이트전극, 상기 데이터라인에 접속된 소스전극, 상기 화소전극에 접속된 드레인전극 및 반도체 채널부를 가지는 박막트랜지스터를 구비하고;
    상기 박막트랜지스터의 소스전극은 분리된 제1 및 제2 소스전극 분할 패턴들을 포함하고,
    상기 제1 및 제2 소스전극 분할 패턴들은 상기 게이트전극과 중첩되는 부분과 상기 게이트전극과 중첩되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트전극과 중첩되지 않은 영역에서 연결되고,
    상기 제1 및 제2 소스전극 분할 패턴들이 상기 드레인전극을 에워싸는 형태가 되도록 상기 제1 및 제2 소스전극 분할 패턴들 사이에 상기 드레인전극의 일단이 위치하는 것을 특징으로 하는 평판표시장치.
  5. 제 4 항에 있어서,
    상기 게이트라인 및 상기 게이트전극은 알루미늄, 구리, 크롬 및 네오듐 중 적어도 하나를 포함하는 것을 특징으로 하는 평판표시장치.
  6. 제 4 항에 있어서,
    상기 제1 및 제2 소스전극 분할 패턴들이 상기 반도체 채널부 상에서 상기 게이트전극과 중첩되는 것을 특징으로 하는 평판표시장치.
  7. 삭제
  8. 서로 교차하여 화소영역을 정의하는 게이트라인 및 데이터라인; 상기 화소영역에 형성된 화소전극; 및
    상기 게이트라인에 접속된 게이트전극, 상기 데이터라인에 접속된 소스전극, 상기 화소전극에 접속된 드레인전극 및 반도체 채널부를 가지는 박막트랜지스터를 구비하고;
    상기 게이트라인은 분리된 제1 및 제2 게이트라인 분할 패턴들을 포함하고,
    상기 제1 및 제2 게이트라인 분할 패턴들은 상기 게이트라인과 상기 데이터라인의 교차부와 상기 데이터라인이 교차되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트라인과 상기 데이터라인이 교차되지 않은 영역에서 연결되고,
    상기 박막트랜지스터의 소스전극은 분리된 제1 및 제2 소스전극 분할 패턴들을 포함하고,
    상기 제1 및 제2 소스전극 분할 패턴들은 상기 게이트전극과 중첩되는 부분과 상기 게이트전극과 중첩되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트전극과 중첩되지 않은 영역에서 연결되고,
    상기 제1 및 제2 소스전극 분할 패턴들이 상기 드레인전극을 에워싸는 형태가 되도록 상기 제1 및 제2 소스전극 분할 패턴들 사이에 드레인전극의 일단이 위치하는 것을 특징으로 하는 평판표시장치.
  9. 제 8 항에 있어서,
    상기 게이트라인 및 상기 게이트전극은 알루미늄, 구리, 크롬 및 네오듐 중 적어도 하나를 포함하는 것을 특징으로 하는 평판표시장치.
  10. 삭제
  11. 제 8 항에 있어서,
    상기 제1 및 제2 소스전극 분할 패턴들이 상기 반도체 채널부 상에서 상기 게이트전극과 중첩되는 것을 특징으로 하는 평판표시장치.
  12. 삭제
  13. 서로 교차하여 화소영역을 정의하는 게이트라인 및 데이터라인; 상기 화소영역에 형성된 화소전극; 및
    상기 게이트라인에 접속된 게이트전극, 상기 데이터라인에 접속된 소스전극, 상기 화소전극에 접속된 드레인전극 및 반도체 채널부를 가지는 박막트랜지스터를 구비하고;
    상기 데이터라인은 상기 게이트라인과의 교차 부분에서 분리된 제1 및 제2 데이터라인 분할 패턴들을 포함하고,
    상기 제1 및 제2 데이터라인 분할 패턴들은 상기 게이트라인과 상기 데이터라인의 교차부와 상기 게이트라인과 데이터라인이 교차되지 않은 부분을 포함한 영역에 형성되고, 상기 게이트라인과 상기 데이터라인이 교차되지 않은 영역에서 연결되고,
    상기 박막트랜지스터의 소스전극은 분리된 제1 및 제2 소스전극 분할 패턴들을 포함하고,
    상기 제1 및 제2 소스전극 분할 패턴들이 상기 드레인전극을 에워싸는 형태가 되도록 상기 제1 및 제2 소스전극 분할 패턴들 사이에 상기 드레인전극의 일단이 위치하고,
    상기 제1 및 제2 소스전극 분할 패턴들은 상기 게이트전극과 중첩되는 부분과 상기 게이트전극과 중첩되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트전극과 중첩되지 않은 영역에서 연결되는 것을 특징으로 하는 평판표시장치.
  14. 제 13 항에 있어서,
    상기 게이트라인 및 상기 게이트전극은 알루미늄, 구리, 크롬 및 네오듐 중 적어도 하나를 포함하는 것을 특징으로 하는 평판표시장치.
  15. 삭제
  16. 서로 교차하여 화소영역을 정의하는 게이트라인 및 데이터라인; 상기 화소영역에 형성된 화소전극; 및
    상기 게이트라인에 접속된 게이트전극, 상기 데이터라인에 접속된 소스전극, 상기 화소전극에 접속된 드레인전극 및 반도체 채널부를 가지는 박막트랜지스터를 구비하고;
    상기 박막트랜지스터의 드레인전극은 분리된 제1 및 제2 드레인전극 분할 패턴들을 포함하고,
    상기 박막트랜지스터의 소스전극은 제1 내지 제3 소스전극 분할 패턴들을 포함하고,
    상기 제1 및 제2 소스전극 분할 패턴들이 상기 제1 드레인전극 분할 패턴을 에워싸는 형태가 되도록 상기 제1 및 제2 소스전극 분할 패턴들 사이에 상기 제1 드레인전극 분할 패턴의 일단이 위치하고, 상기 제2 및 제3 소스전극 분할 패턴들이 상기 제2 드레인전극 분할 패턴을 에워싸는 형태가 되도록 상기 제2 및 제3 소스전극 분할 패턴들 사이에 상기 제2 드레인전극 분할 패턴의 일단이 위치하고,
    상기 제1 및 제2 드레인전극 분할 패턴들은 상기 반도체 채널부와 중첩되는 부분과 상기 반도체 채널부와 중첩되지 않는 부분을 포함한 영역에 형성되고, 상기 반도체 채널부와 중첩되지 않는 부분에서 연결되는 것을 특징으로 하는 평판표시장치.
  17. 제 16 항에 있어서,
    상기 게이트라인 및 상기 게이트전극은 알루미늄, 구리, 크롬 및 네오듐 중 적어도 하나를 포함하는 것을 특징으로 하는 평판표시장치.
  18. 삭제
  19. 제 16 항에 있어서,
    상기 제1 내지 제3 소스전극 분할 패턴들은 상기 게이트전극과 중첩되는 부분과 상기 게이트전극과 중첩되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트전극과 중첩되지 않은 영역에서 연결되는 것을 특징으로 하는 평판표시장치.
  20. 제 19 항에 있어서,
    상기 제1 내지 제3 소스전극 분할 패턴들은 상기 반도체 채널부 상에서 분리되고,
    상기 제1 드레인전극 분할 패턴은 상기 제1 및 제2 소스전극 분할 패턴들 사이에서 상기 반도체 채널부 상에 배치되고, 상기 제2 드레인전극 분할 패턴은 상기 제2 및 제3 소스전극 분할 패턴들 사이에서 상기 반도체 채널부 상에 배치는 것을 특징으로 하는 평판표시장치.
  21. 게이트라인과 상기 게이트라인에 연결된 박막트랜지스터의 게이트전극을 포함한 제1 도전 패턴군을 기판 상에 형성하는 단계;
    상기 제1 도전 패턴군을 덮도록 게이트 절연막을 형성하는 단계; 상기 게이트라인의 일부와 교차되는 데이터라인, 상기 데이터라인에 연결된 상기 박막트랜지스터의 소스전극, 상기 박막트랜지스터의 드레인전극을 포함하는 제2 도전 패턴군 및 상기 박막트랜지스터의 반도체 채널부를 형성하는 단계;
    상기 게이트 절연막 및 상기 박막 트랜지스터들을 덮고 상기 드레인전극을 노출시키는 제1 접촉홀을 포함하는 보호막을 형성하는 단계; 및
    상기 제1 접촉홀을 통해 상기 드레인전극과 접속되는 화소전극을 형성하는 단계를 포함하고,
    상기 게이트라인은 분리된 제1 및 제2 게이트라인 분할 패턴들을 포함하고,
    상기 제1 및 제2 게이트라인 분할 패턴들은 상기 게이트라인과 상기 데이터라인의 교차부와 상기 데이터라인이 교차되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트라인과 상기 데이터라인이 교차되지 않은 영역에서 연결되고,
    상기 박막트랜지스터의 소스전극은 분리된 제1 및 제2 소스전극 분할 패턴들을 포함하고,
    상기 제1 및 제2 소스전극 분할 패턴들이 상기 드레인전극을 에워싸는 형태가 되도록 상기 제1 및 제2 소스전극 분할 패턴들 사이에 상기 드레인전극의 일단이 위치하고,
    상기 제1 및 제2 소스전극 분할 패턴들은 상기 게이트전극과 중첩되는 부분과 상기 게이트전극과 중첩되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트전극과 중첩되지 않은 영역에서 연결되는 것을 특징으로 하는 평판표시장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 제1 도전 패턴군은 알루미늄, 구리, 크롬 및 네오듐 중 적어도 하나를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  23. 제 21 항에 있어서,
    상기 게이트라인과 상기 데이터라인 간의 쇼트여부를 판정하기 위한 쇼트 검사를 실시하는 단계; 및
    상기 데이터라인과 쇼트된 게이트라인의 일부에 레이저를 조사하여 상기 게이트라인의 일부를 단선시키는 단계를 더 포함하고,
    상기 제1 및 제2 게이트라인 분할 패턴들 중에서 상기 데이터라인과 쇼트된 게이트라인 분할 패턴에 상기 레이저가 조사되고,
    상기 레이저가 조사되는 지점은 상기 데이터라인과 쇼트된 게이트라인 분할 패턴에서 쇼트 지점을 사이에 두고 분리되고 상기 데이터라인과 중첩되지 않은 두 지점을 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  24. 삭제
  25. 삭제
  26. 게이트라인과 상기 게이트라인에 연결된 박막트랜지스터의 게이트전극을 포함한 제1 도전 패턴군을 기판 상에 형성하는 단계;
    상기 제1 도전 패턴군을 덮도록 게이트 절연막을 형성하는 단계; 상기 박막트랜지스터의 반도체 채널부를 형성하고 상기 게이트라인과 교차되는 데이터라인, 상기 데이터라인에 연결되는 상기 박막트랜지스터의 소스전극, 및 상기 박막트랜지스터의 드레인전극을 포함하는 제2 도전 패턴군을 형성하는 단계;
    상기 게이트 절연막 및 상기 박막 트랜지스터들을 덮고 상기 드레인전극을 노출시키는 제1 접촉홀을 포함하는 보호막을 형성하는 단계; 및
    상기 제1 접촉홀을 통해 상기 드레인전극과 접속되는 화소전극을 형성하는 단계를 포함하고,
    상기 박막트랜지스터의 소스전극은 분리된 제1 및 제2 소스전극 분할 패턴들을 포함하고,
    상기 제1 및 제2 소스전극 분할 패턴들은 상기 게이트전극과 중첩되는 부분과 상기 게이트전극과 중첩되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트전극과 중첩되지 않은 영역에서 연결되고,
    상기 제1 및 제2 소스전극 분할 패턴들이 상기 드레인전극을 에워싸는 형태가 되도록 상기 제1 및 제2 소스전극 분할 패턴들 사이에 상기 드레인전극의 일단이 위치하는 것을 특징으로 하는 평판표시장치의 제조방법.
  27. 제 26 항에 있어서,
    상기 제1 도전 패턴군은 알루미늄, 구리, 크롬 및 네오듐 중 적어도 하나를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  28. 제 26 항에 있어서,
    상기 소스전극과 상기 게이트라인 간의 쇼트여부를 판정하기 위한 쇼트 검사를 실시하는 단계; 및
    상기 게이트전극과 쇼트된 소스전극의 일부에 레이저를 조사하여 상기 소스전극의 일부를 단선시키는 단계를 더 포함하고,
    상기 제1 및 제2 소스전극 분할 패턴들 중에서 상기 게이트전극과 쇼트된 소스전극 분할 패턴에 상기 레이저가 조사되고,
    상기 레이저가 조사되는 지점은 상기 게이트전극과 쇼트된 소스전극 분할 패턴에서 쇼트 지점을 사이에 두고 분리된 두 지점을 포함하고, 그 중 하나는 상기 게이트전극과 중첩되는 지점이고 다른 하나는 상기 게이트전극과 중첩되지 않은 지점인 것을 특징으로 하는 평판표시장치의 제조방법.
  29. 삭제
  30. 삭제
  31. 게이트라인과 상기 게이트라인에 연결된 박막트랜지스터의 게이트전극을 포함한 제1 도전 패턴군을 기판 상에 형성하는 단계;
    상기 제1 도전 패턴군을 덮도록 게이트 절연막을 형성하는 단계; 상기 박막트랜지스터의 반도체 채널부를 형성하고 상기 게이트라인과 교차되는 데이터라인, 상기 데이터라인에 연결되는 상기 박막트랜지스터의 소스전극, 및 상기 박막트랜지스터의 드레인전극을 포함하는 제2 도전 패턴군을 형성하는 단계;
    상기 게이트 절연막 및 상기 박막 트랜지스터들을 덮고 상기 드레인전극을 노출시키는 제1 접촉홀을 포함하는 보호막을 형성하는 단계; 및
    상기 제1 접촉홀을 통해 상기 드레인전극과 접속되는 화소전극을 형성하는 단계를 포함하고,
    상기 게이트라인은 분리된 제1 및 제2 게이트라인 분할 패턴들을 포함하고,
    상기 제1 및 제2 게이트라인 분할 패턴들은 상기 게이트라인과 상기 데이터라인의 교차부와 상기 데이터라인이 교차되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트라인과 상기 데이터라인이 교차되지 않은 영역에서 연결되고,
    상기 박막트랜지스터의 소스전극은 분리된 제1 및 제2 소스전극 분할 패턴들을 포함하고,
    상기 제1 및 제2 소스전극 분할 패턴들은 상기 게이트전극과 중첩되는 부분과 상기 게이트전극과 중첩되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트전극과 중첩되지 않은 영역에서 연결되고,
    상기 제1 및 제2 소스전극 분할 패턴들이 상기 드레인전극을 에워싸는 형태가 되도록 상기 제1 및 제2 소스전극 분할 패턴들 사이에 드레인전극의 일단이 위치하는 것을 특징으로 하는 평판표시장치의 제조방법.
  32. 제 31 항에 있어서,
    상기 제1 도전 패턴군은 알루미늄, 구리, 크롬 및 네오듐 중 적어도 하나를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  33. 제 32 항에 있어서,
    상기 게이트라인 및 상기 데이터라인 간의 쇼트여부와, 상기 소스전극 및 상기 게이트전극 간의 쇼트여부를 판정하기 위한 쇼트검사를 실시하는 단계; 및
    상기 데이터라인과 쇼트된 게이트라인의 일부에 레이저를 조사하여 상기 게이트라인의 일부를 단선시키고, 상기 게이트전극과 쇼트된 소스전극의 일부에 레이저를 조사하여 상기 쇼트된 소스전극의 일부를 단선시키는 단계를 더 포함하고,
    상기 제1 및 제2 게이트라인 분할 패턴들 중에서 상기 데이터라인과 쇼트된 게이트라인 분할 패턴에 상기 레이저가 조사되고,
    상기 레이저가 조사되는 지점은 상기 데이터라인과 쇼트된 게이트라인 분할 패턴에서 쇼트 지점을 사이에 두고 분리되고 상기 데이터라인과 중첩되지 않은 두 지점을 포함하며,
    상기 제1 및 제2 소스전극 분할 패턴들 중에서 상기 게이트전극과 쇼트된 소스전극 분할 패턴에 상기 레이저가 조사되고,
    상기 레이저가 조사되는 지점은 상기 게이트전극과 쇼트된 소스전극 분할 패턴에서 쇼트 지점을 사이에 두고 분리된 두 지점을 포함하고, 그 중 하나는 상기 게이트전극과 중첩되는 지점이고 다른 하나는 상기 게이트전극과 중첩되지 않은 지점인 것을 특징으로 하는 평판표시장치의 제조방법.
  34. 삭제
  35. 게이트라인들과 상기 게이트라인들에 연결된 박막트랜지스터의 게이트전극을 포함한 제1 도전 패턴군을 기판 상에 형성하는 단계;
    상기 제1 도전 패턴군을 덮도록 게이트 절연막을 형성하는 단계; 상기 박막트랜지스터의 반도체 채널부를 형성하고 상기 게이트라인들과 교차되는 데이터라인들, 상기 데이터라인들에 연결되는 상기 박막트랜지스터의 소스전극, 및 상기 박막트랜지스터의 드레인전극을 포함하는 제2 도전 패턴군을 형성하는 단계;
    상기 게이트 절연막 및 상기 박막 트랜지스터들을 덮고 상기 드레인전극을 노출시키는 제1 접촉홀을 포함하는 보호막을 형성하는 단계; 및
    상기 제1 접촉홀을 통해 상기 드레인전극과 접속되는 화소전극을 형성하는 단계를 포함하고,
    상기 데이터라인들 각각은 상기 게이트라인들과의 교차 부분에서 분리된 제1 및 제2 데이터라인 분할 패턴들을 포함하고,
    상기 제1 및 제2 데이터라인 분할 패턴들은 상기 게이트라인과 상기 데이터라인의 교차부와 상기 게이트라인과 데이터라인이 교차되지 않은 부분을 포함한 영역에 형성되고, 상기 게이트라인과 상기 데이터라인이 교차되지 않은 영역에서 연결되고,
    상기 박막트랜지스터의 소스전극은 분리된 제1 및 제2 소스전극 분할 패턴들을 포함하고,
    상기 제1 및 제2 소스전극 분할 패턴들이 상기 드레인전극을 에워싸는 형태가 되도록 상기 제1 및 제2 소스전극 분할 패턴들 사이에 상기 드레인전극의 일단이 위치하고,
    상기 제1 및 제2 소스전극 분할 패턴들은 상기 게이트전극과 중첩되는 부분과 상기 게이트전극과 중첩되지 않는 부분을 포함한 영역에 형성되고, 상기 게이트전극과 중첩되지 않은 영역에서 연결되는 것을 특징으로 하는 평판표시장치의 제조방법.
  36. 제 35 항에 있어서,
    상기 제1 도전 패턴군은 알루미늄, 구리, 크롬 및 네오듐 중 적어도 하나를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  37. 제 35 항에 있어서,
    상기 데이터라인과 상기 게이트라인 간의 쇼트여부를 판정하기 위한 쇼트 검사를 실시하는 단계; 및
    상기 게이트라인과 쇼트된 데이터라인에 레이저를 조사하여 상기 쇼트된 데이터라인의 일부를 단선시키는 단계를 더 포함하고,
    상기 제1 및 제2 데이터라인 분할 패턴들 중에서 상기 게이트라인과 쇼트된 데이터라인 분할 패턴에 상기 레이저가 조사되고,
    상기 레이저가 조사되는 지점은 상기 게이트라인과 쇼트된 데이터라인 분할 패턴에서 쇼트 지점을 사이에 두고 분리되고 상기 게이트라인과 중첩되지 않은 두 지점을 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  38. 삭제
  39. 게이트라인들과 상기 게이트라인들에 연결된 박막트랜지스터의 게이트전극을 포함한 제1 도전 패턴군을 기판 상에 형성하는 단계;
    상기 제1 도전 패턴군을 덮도록 게이트 절연막을 형성하는 단계; 상기 박막트랜지스터의 반도체 채널부를 형성하고 상기 게이트라인들과 교차되는 데이터라인들, 상기 데이터라인들에 연결되는 상기 박막트랜지스터의 소스전극, 및 상기 박막트랜지스터의 드레인전극을 포함하는 제2 도전 패턴군을 형성하는 단계;
    상기 게이트 절연막 및 상기 박막 트랜지스터들을 덮고 상기 드레인전극을 노출시키는 제1 접촉홀을 포함하는 보호막을 형성하는 단계; 및
    상기 제1 접촉홀을 통해 상기 드레인전극과 접속되는 화소전극을 형성하는 단계를 포함하고,
    상기 박막트랜지스터의 드레인전극은 분리된 제1 및 제2 드레인전극 분할 패턴들을 포함하고,
    상기 박막트랜지스터의 소스전극은 제1 내지 제3 소스전극 분할 패턴들을 포함하고,
    상기 제1 및 제2 소스전극 분할 패턴들이 상기 제1 드레인전극 분할 패턴을 에워싸는 형태가 되도록 상기 제1 및 제2 소스전극 분할 패턴들 사이에 상기 제1 드레인전극 분할 패턴의 일단이 위치하고, 상기 제2 및 제3 소스전극 분할 패턴들이 상기 제2 드레인전극 분할 패턴을 에워싸는 형태가 되도록 상기 제2 및 제3 소스전극 분할 패턴들 사이에 상기 제2 드레인전극 분할 패턴의 일단이 위치하고,
    상기 제1 및 제2 드레인전극 분할 패턴들은 상기 반도체 채널부와 중첩되는 부분과 상기 반도체 채널부와 중첩되지 않는 부분을 포함한 영역에 형성되고, 상기 반도체 채널부와 중첩되지 않는 부분에서 연결되는 것을 특징으로 하는 평판표시장치의 제조방법.
  40. 제 39 항에 있어서,
    상기 제1 도전 패턴군은 알루미늄, 구리, 크롬 및 네오듐 중 적어도 하나를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  41. 제 39 항에 있어서,
    상기 드레인전극과 상기 게이트전극 간의 쇼트여부를 판정하기 위한 쇼트 검사를 실시하는 단계; 및
    상기 게이트전극과 쇼트된 드레인전극의 일부에 레이저를 조사하여 상기 쇼트된 드레인전극의 일부를 단선시키는 단계를 더 포함하고,
    상기 제1 및 제2 드레인전극 분할 패턴들 중에서 상기 게이트전극과 쇼트된 드레인전극 분할 패턴에 상기 레이저가 조사되고,
    상기 레이저가 조사되는 지점은 상기 게이트전극과 쇼트된 드레인전극 분할 패턴에서 상기 게이트전극과 중첩되지 않는 것을 특징으로 하는 평판표시장치의 제조방법.
  42. 삭제
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