CN104900709B - 一种高性能底栅型tft器件结构及其制备方法 - Google Patents

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Abstract

本发明涉及一种高性能底栅型TFT器件结构及其制备方法。所述高性能底栅型TFT器件结构包括基板，栅电极，栅电极绝缘层，具有图案化表面的半导体有源层，源电极，漏电极，所述图案化半导体有源层指采用压印、光刻、刻蚀、激光加工等方法，在半导体有源层的上表面全部或部分区域制作一些各向同性或各向异性形状的图案，使得半导体有源层上表面起伏图案。该结构TFT一方面增加源、漏极与半导体层的接触面积，另一方面减少载流子流动所需经过的低导电性区域厚度，既可以提高开启电流，又增大其开关比。

Description

一种高性能底栅型TFT器件结构及其制备方法
技术领域
本发明涉及新型显示器件领域，尤其涉及一种高性能底栅型TFT器件结构及其制备方法。
背景技术
薄膜晶体管技术的不断革新和发展离不开平板显示技术的发展，也正由于人们的热衷研究，使得薄膜晶体管在发展的道路上逐渐走进千家万户的显示屏里。目前，薄膜晶体管的结构有很多种分类形式，例如可以分为共面型、反共面型和错列型和 反错列型等。但总的来说目前被广泛研究的TFT结构一般可以分为两类：底栅 (bottom—gated)型结构和顶栅型(top—gated)结构。不管是哪种结构的薄膜晶体管，都包含着基板、栅电极、栅电极绝缘层、有源层及其源漏电极等，在现在的研究中，底栅顶接触型薄膜晶体管的良好的结构性能与简易的制备方式使得其成为研究人员最为热衷的研究对象，而薄膜晶体管的的材料与制作方式的不同会引起它们存在参数上的差异。
在众多对薄膜晶体管的研究中，关于结构的不同，特别是半导体有源层的不同而引起的器件性能的变化也逐渐成为研究人员的研究热点。一般情况下，随着半导体有源层厚度增加，开启状态导电沟道载流子浓度升高，开启电流呈上升趋势。然而，由器件阈值电压公式可知，在其他条件都相同时，通常半导体有源层越厚，则阈值电压的绝对值就越大，且由于关断电流随半导体有源层厚度增加呈上升趋势，因此开关比降低。另一方面，TFT的电子沟道形成于半导体层下方的界面，而源/漏极却是在半导体层上方的界面, 因此, TFT的电子沟道要连接到源/漏极, 必须再经过半导体层厚度，载流子的流动需要经过这个低导电性的区域，影响T FT的导电特性，且半导体有源层厚度越大，对其导电性影响越大。
本发明通过在有源层设置微纳米图案，一方面增加源、漏极与半导体层的接触面积，另一方面减少载流子流动所需经过的低导电性区域厚度。同时，在TFT处于关断的状态，阻碍载流子运动，降低暗电流；在TFT处于导通的状态，又保证有足够高的载流子浓度，提高开启电流，从而增大其开关比，由此提出了一种高性能底栅型TFT器件结构及其制备方法。
发明内容
本发明的目的在于提供一种高性能底栅型TFT器件结构及其制备方法，该结构TFT一方面增加源、漏极与半导体层的接触面积，另一方面减少载流子流动所需经过的低导电性区域厚度，既可以提高开启电流，又增大其开关比。
为实现上述目的，本发明的技术方案是：一种高性能底栅型TFT器件结构，包括：
一作为整个器件衬底的基板；
一栅电极，设置于所述的基板的上方；
一栅电极绝缘层，设置于所述的栅电极上方；
一具有图案化表面的半导体有源层，设置于所述栅电极绝缘层上方，所述图案化表面指采用包括压印、光刻、刻蚀、激光加工的方法，在半导体有源层上表面的全部或部分区域制作各向同性或各向异性形状的图案，使得半导体有源层上表面形成起伏图案，起伏图案周期在10纳米到90微米之间，起伏高度在1纳米到9微米之间；
一源电极，设置于所述具有图案化表面的半导体有源层表面；
一漏电极，设置于所述具有图案化表面的半导体有源层表面，所述源极与漏极之间的间距为1纳米到9毫米之间；
一层有源层保护层，设置于所述具有图案化表面的半导体有源层的上方，以使得所述具有图案化表面的半导体有源层不与空气直接接触。
在本发明一实施例中，还可直接采用基板本身作为栅电极。
在本发明一实施例中，所述各向同性形状的图案包括圆柱点阵、方柱点阵、微孔阵列图案；所述各向异性形状的图案为条状图案，且条状图案的长轴方向与沟道方向的夹角范围为0~90度。
在本发明一实施例中，所述半导体有源层上表面的图案密度能够根据需要进行调整。
在本发明一实施例中，所述源电极、源电极与所述半导体有源层上表面形成起伏图案是互补的。
在本发明一实施例中，所述半导体有源层材料为无机氧化物半导体、有机半导体、有源层、碳纳米管、二硫化钼、多晶硅、非晶硅中的一种或多种的混合物。
本发明还提供了一种基于上述所述高性能底栅型TFT器件结构的制备方法，包括如下步骤，
步骤S1：基板清洗：选取一块所需尺寸的玻璃基板进行划片，并进行基板清洗；
步骤S2：栅电极制备：取步骤S1清洗后的基板，在其中一面采用包括磁控溅射、旋涂工艺、曝光-显影、刻蚀的方法形成栅电极；
步骤S3：栅电极绝缘层的制备：采用等离子体增强化学气相沉积方法在栅电极上面沉积一层绝缘薄膜，形成栅电极绝缘层；
步骤S4：具有图案化表面的半导体有源层的制作：在栅电极绝缘层上面镀一层半导体有源层，在半导体有源层的上表面全部或部分区域采用包括压印、光刻、刻蚀、激光加工的方法，制作各向同性或各向异性形状的图案，使得半导体有源层上表面形成起伏图案，起伏图案周期在10纳米到90微米之间，起伏高度在1纳米到9微米之间；
步骤S5：源电极与漏电极的制作：采用光刻的方法在所述具有图案化表面的半导体有源层上形成源电极与漏电极的图案，采用磁控溅射方法形成源电极与漏电极；
步骤S6：有源层保护层的制作：采用等离子体增强化学气相沉积方法在所述具有图案化表面的半导体有源层的上面沉积一层绝缘薄膜作为有源层保护层，以使得所述具有图案化表面的半导体有源层不与空气直接接触。
在本发明一实施例中，所述步骤S4的具有图案化表面的半导体有源层的制作过程，具体如下：
步骤S411：采用磁控溅射方法在栅极绝缘层上镀一层30纳米的IGZO薄膜作为半导体有源层；
步骤S412：对IGZO薄膜进行光刻、刻蚀：
在IGZO薄膜上均匀涂覆一层光刻胶，设定甩胶机先在300 模式下运行10秒，之后在2000运行30秒让光刻胶均匀旋涂在IGZO膜上；甩胶完成后在85度下进行固胶20min；曝光：在曝光机下曝光40秒；显影：将曝光后的IGZO放置在显影液中，将光刻胶去掉，之后贴高温保护膜再放在加热板；刻蚀：显影后将其放入刻蚀液中5min将IGZO薄膜刻蚀掉；褪光刻胶：将其放入浓NaOH溶液中进行褪光刻胶，结束之后用清水洗净；形成点状图案；
以点状图案光刻胶为掩膜板，采用反应离子刻蚀方法刻蚀IGZO薄膜，没有被光刻胶保护的IGZO薄膜将被刻蚀一定深度，控制刻蚀时间和刻蚀功率，进而控制刻蚀的深度；将样品放置丙酮，洗掉残余的光刻胶，形成具有柱状图案的IGZO有源层。
在本发明一实施例中，所述步骤S4的具有图案化表面的半导体有源层的制作过程，具体如下：
步骤S421：PDMS模板的制备：
采用电子束光刻制得含有有源层图案的Si基板，将该Si基板密封置于装有约10mlTMCS的容器里，放置约5分钟后取出，此时Si基板表面自组装一层TMCS，用于防粘；按单体和交联剂10:1的比列配置PDMS混合物，搅拌至均匀混合；将上述自组装一层TMCS的Si基板水平放置于一容器中，倒入PDMS混合物，静置约30分钟至起泡全部消除，将该容器放入80℃烘箱两小时以上，待PDMS完全固化后取出，将PDMS与Si基板分离，并切割成含有有源层负图形PDMS模板；
步骤S422：半导体有源层墨水制备：
将二水合醋酸锌和醋酸锡的2-乙二醇甲醚溶液混合，前驱体金属溶液浓度是0.75M，摩尔比是0.3；加入两三滴乙醇胺用作提高前驱体盐的溶解度的稳定剂；设定上述溶液在室温下搅拌12小时，且通过的PTFE的膜过滤器过滤后形成ZTO半导体有源层墨水；
步骤S423：半导体有源层进行图形化：
将步骤S421中制备的PDMS模板，设置有图案的一面朝上，用氧等离子体对其表面进行处理后，密封置于装有TMCS的容器里，放置约5分钟后取出，此时该PDMS模板表面自组装一层TMCS，用于防粘；将PDMS模板放置于密闭空间进行抽真空，将PDMS模板中的气体抽掉，形成负压；
采用旋涂的方法将步骤S422中制备的ZTO半导体有源层墨水均匀涂覆在栅电极绝缘层上，接着立即将形成负压的PDMS模板，有图案的一面朝ZTO半导体有源层墨水，水平放置；刚旋涂的ZTO半导体有源层墨水尚未完全挥发，在具有负压的情况下将很容易被吸入到PDMS模板的凹形部分中，并施加适当的压力，加热到150℃，保持5分钟恒温恒压状态后，停止加热，待温度降至80℃以下，ZTO薄膜已经固化后撤去压力，并等待样品降至室温，形成所需图案。
在本发明一实施例中，所述步骤S4的具有图案化表面的半导体有源层的制作过程，具体如下：
步骤S431：采用磁控溅射方法在栅极绝缘层上镀一层30纳米的IGZO薄膜作为半导体有源层；
步骤S432：采用激光刻蚀在IGZO薄膜上形成图案：
采用MC150-DLG型激光打点机，所用激光波长为，利用激光打点机内置的网点设计软件画出所设计的有源层图案阵列模型，然后设置激光频率为50KHZ，激光功率为100W，通过调激光聚焦调节，调整激光束斑大小略小于所制备条状光栅的长度为0.01mm；最后，设置激光停留在每一点的时间为0.5毫秒，通过激光加工形成具有图案的IGZO薄膜。
相较于现有技术，本发明具有以下有益效果：
本发明通过在有源层设置微纳米图案，一方面增加源、漏极与半导体层的接触面积，另一方面减少载流子流动所需经过的低导电性区域厚度；同时，在TFT处于关断的状态，阻碍载流子运动，降低暗电流；在TFT处于导通的状态，又保证有足够高的载流子浓度，提高开启电流，从而增大其开关比。
附图说明
图1是本发明提供的一种高性能底栅型TFT器件的结构示意图。
图2是图1的图案化有源层的透视图。
图3是图2的截面图。
图4是图1的源/漏电极的透视图。
图5是本发明提供的第二实施例的结构示意图。
图6是图5的图案化有源层的透视图。
图7是图6的截面图。
图8是本发明提供的第三实施例的结构示意图。
图9是图7的图案化有源层的透视图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下将通过具体实施例和相关附图，对本发明作进一步详细说明。在图中，为了清楚，放大了层与区域的厚度，但作为示意图不应该被认为严格反映了几何尺寸的比例关系。在此，参考图是本发明的理想化实施例示意图，本发明的实施例不应该被认为仅限于图中所示的区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。在本实施例中均以矩形或圆表示，图中的表示是示意性的，但这不应该被认为限制本发明的范围。本实施例中有源层起伏图案的大小与起伏周期有一定范围，在实际生产中可以根据实际需要设计起伏图案大小及其起伏周期，实施例中起伏周期的数值只是示意值，但这不应该被认为限制本发明的范围。
本发明的一种高性能底栅型TFT器件结构，包括：
一作为整个器件衬底的基板；
一栅电极，设置于所述的基板的上方或基板本身作为栅电极；
一栅电极绝缘层，设置于所述的栅电极上方；
一具有图案化表面的半导体有源层，设置于所述栅电极绝缘层上方，所述图案化表面指采用包括压印、光刻、刻蚀、激光加工的方法，在半导体有源层上表面的全部或部分区域制作各向同性或各向异性形状的图案（所述各向同性形状的图案包括柱点阵、方柱点阵、微孔阵列图案；所述各向异性形状的图案为条状图案，且条状图案的长轴方向与沟道方向的夹角范围为0~90度），使得半导体有源层上表面形成起伏图案，起伏图案周期在10纳米到90微米之间，起伏高度在1纳米到9微米之间；半导体有源层凹部分厚度可通过干法刻蚀和湿法刻蚀控制在1纳米到900纳米之间；
一源电极，设置于所述具有图案化表面的半导体有源层表面；
一漏电极，设置于所述具有图案化表面的半导体有源层表面，所述源极与漏极之间的间距为1纳米到9毫米之间；
一层有源层保护层，设置于所述具有图案化表面的半导体有源层的上方，以使得所述具有图案化表面的半导体有源层不与空气直接接触。
所述半导体有源层上表面的图案密度（相邻凸起或凹下部分间距）能够根据需要进行调整。
所述源电极、源电极与所述半导体有源层上表面形成起伏图案是互补的。
所述半导体有源层材料为无机氧化物半导体、有机半导体、有源层、碳纳米管、二硫化钼、多晶硅、非晶硅中的一种或多种的混合物。
本发明还提供了一种基于上述所述高性能底栅型TFT器件结构的制备方法，包括如下步骤，
步骤S1：基板清洗：选取一块所需尺寸的玻璃基板进行划片，并进行基板清洗；
步骤S2：栅电极制备：取步骤S1清洗后的基板，在其中一面采用包括磁控溅射、旋涂工艺、曝光-显影、刻蚀的方法形成栅电极；
步骤S3：栅电极绝缘层的制备：采用等离子体增强化学气相沉积方法在栅电极上面沉积一层绝缘薄膜，形成栅电极绝缘层；
步骤S4：具有图案化表面的半导体有源层的制作：在栅电极绝缘层上面镀一层半导体有源层，在半导体有源层的上表面全部或部分区域采用包括压印、光刻、刻蚀、激光加工的方法，制作各向同性或各向异性形状的图案，使得半导体有源层上表面形成起伏图案，起伏图案周期在10纳米到90微米之间，起伏高度在1纳米到9微米之间；
步骤S5：源电极与漏电极的制作：采用光刻的方法在所述具有图案化表面的半导体有源层上形成源电极与漏电极的图案，采用磁控溅射方法形成源电极与漏电极；
步骤S6：有源层保护层的制作：采用等离子体增强化学气相沉积方法在所述具有图案化表面的半导体有源层的上面沉积一层绝缘薄膜作为有源层保护层，以使得所述具有图案化表面的半导体有源层不与空气直接接触。
以下通过实施例具体讲述本发明高性能底栅型TFT器件结构的制备方法。
实施例一：
如图1所示，在本实施例中，图案化有源层13是采用光刻、刻蚀工艺在铟、镓掺杂氧化锌（IGZO）半导体有源层的上表面部分区域制作一些各向同性形状的图案，使得半导体有源层与源/漏电极接触部分起伏图案；图案化有源层13在与源/漏电极接触部分为凸起阵列；由于图案化有源层13与设置于图案化有源层13上方的漏电极14和源电极15存在有一配对组合关系，所以漏电极与图案化有源层13接触部分为凹槽阵列；同理，源电极与图案化有源层13接触部分为凹槽阵列。图案化有源层13的起伏图案增加了源、漏极与半导体层的接触面积、同时减少载流子流动所需经过的低导电性区域厚度，有利于电子的注入，更由于其厚度在一定范围内减小了而使得开关比变小、同时也降低了器件的阈值电压。
如下对本发明提供的第一实施例一种高性能底栅型TFT器件的制作方法作进一步说明；
一种高性能底栅型TFT器件结构的制备方法，包括如下步骤：
（S11）基板清洗
选取一块所需尺寸的玻璃基板进行划片，将玻璃基板置于按体积比为Win-10 :DI水 = 3 : 97清洗液中，利用频率为32KHz的超声机清洗15min，喷淋2min后，再置于体积比为Win-41 : DI水 = 5 : 95清洗液中，利用频率为40KHz的超声机清洗10min，经循环自来水喷淋漂洗2min后，再利用频率为28KHz的超声机在DI纯净水中清洗10min，经氮气枪吹干后置于50℃洁净烘箱中保温30min以上备用。
（S12）栅电极制备
取步骤S11清洗的洁净玻璃基板，在其中一面利用磁控溅射方法制备一层CrCuCr导电薄膜，采用旋涂工艺在导电薄膜上均匀涂覆一层2μm厚的光刻胶AZ5214，125℃烘烤1分钟后，经过曝光-显影在在导电薄膜上形成平行的电极图案；将该玻璃基板置于含和 HClO4 的水溶液刻蚀液中，暴露的金属部分被刻蚀，被光刻胶保护的金属留下来，光刻胶清洗后，最终形成栅电极。
（S13）栅电极绝缘层的制备
采用等离子体增强化学气相沉积方法在栅电极上面沉积一层约200nm厚的SiO2绝缘薄膜，具体工艺参数为：硅烷（SH4）流量4 sccm，笑气（N2O）流量40 sccm，衬底温度350℃，等离子体功率60W，沉积时间3分钟。
（S14）图案化有源层13的制作：采用光刻、刻蚀工艺在半导体有源层的上表面部分区域制作一些各向同性的图案，使得半导体有源层上表面起伏图案，起伏高度在1纳米到9微米之间，具体制作过程如下：
（一）采用磁控溅射方法在栅极绝缘层上镀一层30纳米的IGZO薄膜作为TFT器件的有源层。
（二）对IGZO膜进行光刻、刻蚀
在IGZO薄膜上均匀涂覆一层光刻胶，设定甩胶机先在300模式下运行10秒，之后在2000运行30秒让光刻胶均匀旋涂在IGZO膜上；甩胶完成后在85度下进行固胶20min；曝光：在曝光机下曝光40秒；显影：将曝光后的IGZO放置在显影液（6.7g/L的NaOH溶液）中，将光刻胶去掉，之后贴高温保护膜再放在加热板（120°~130°）；刻蚀：显影后将其放入刻蚀液（或4:1）中5min将IGZO刻蚀掉；褪光刻胶：将其放入浓NaOH溶液中进行褪光刻胶，结束之后用清水洗净；形成点状图案。
以点状图案光刻胶为掩膜板，采用反应离子刻蚀（RIE）方法刻蚀IGZO薄膜，没有被光刻胶保护的IGZO薄膜将被刻蚀一定深度，控制RIE刻蚀时间和刻蚀功率，可以控制刻蚀的深度。将样品放置丙酮，洗掉残余的光刻胶，形成具有柱状图案的IGZO有源层。
如图2是图1的图案化有源层13的透视图，图案化有源层13在与源/漏电极接触部分为规则的的圆柱点阵，起伏图案周期在10纳米到90个微米之间，起伏高度在1纳米到9微米之间，图3为图案化有源层13的截面图，可以清晰的看到圆柱的形状。值得说明的是，该点阵的行列数值不是限定的，是根据我们研究的需要而设计得到的，起伏图案的形状是规则的，其排列是有序且间隔是一致的。
（S15）源电极15与漏电极14的制作：
采用光刻的方法在图案化有源层13上形成源电极15与漏电极14的图案，采用磁控溅射的方法蒸镀50nm金（Au）薄膜作为源/漏电极，源-漏极间距为1纳米到9毫米之间，用丙酮洗掉残余的光刻胶，形成源电极15与漏电极14。
如图4是图1的源电极15和漏电极14的透视图，由于源/漏电极是在图案化有源层13上表面设置的电极，并与其起伏图案相配合，所以源/漏电极为的圆柱孔点阵。
（S16）有源层保护层16的制作
采用等离子体增强化学气相沉积方法在有源层13与空气接触的部分上面沉积一层约300nm厚的SiO2绝缘薄膜作为有源层保护层16，具体工艺参数为：硅烷（SH4）流量4sccm，笑气（N2O）流量40 sccm，衬底温度350℃，等离子体功率60W，沉积时间5分钟。
至此，形成高性能底栅型TFT器件结构。
实施例二：
如图5所示，在本实施例中，图案化有源层23是采用纳米压印工艺在锡掺杂氧化锌（ZTO）半导体有源层的上表面全部区域制作一些各向同性形状的图案，使得半导体有源层上表面起伏图案；图案化有源层23在上表面图案化后得到凹槽阵列；由于图案化有源层23与设置与图案化有源层23上方的漏电极24、源电极25和有源层保护层26存在有一配对组合关系，所以漏电极24与图案化有源层23接触部分为凸起阵列；同理，源电极25与图案化有源层23接触部分，为凸起阵列；有源层保护层26与图案化有源层23接触部分为凸起阵列。图案化有源层23的起伏图案增加了源、漏极与半导体层的接触面积、同时减少载流子流动所需经过的低导电性区域厚度，有利于电子的注入，更由于其厚度在一定范围内减小了而使得开关比变小、同时也降低了器件的阈值电压。
如下对本发明提供的第二实施例一种高性能底栅型TFT器件的制作作初步说明；
一种高性能底栅型TFT器件结构的制备方法，包括如下步骤：
（S21）基板清洗
选取一块所需尺寸的玻璃基板进行划片，将玻璃基板置于按体积比为Win-10 :DI水 = 3 : 97清洗液中，利用频率为32KHz的超声机清洗15min，喷淋2min后，再置于体积比为Win-41 : DI水 = 5 : 95清洗液中，利用频率为40KHz的超声机清洗10min，经循环自来水喷淋漂洗2min后，再利用频率为28KHz的超声机在DI纯净水中清洗10min，经氮气枪吹干后置于50℃洁净烘箱中保温30min以上备用。
（S22）栅电极制备
取步骤S11清洗的洁净玻璃基板，在其中一面利用磁控溅射方法制备一层CrCuCr导电薄膜，采用旋涂工艺在导电薄膜上均匀涂覆一层2μm厚的光刻胶AZ5214，125℃烘烤1分钟后，经过曝光-显影在在导电薄膜上形成平行的电极图案；将该玻璃基板置于含Ce（NH4）2（NO3）6 和 HClO4 的水溶液刻蚀液中，暴露的金属部分被刻蚀，被光刻胶保护的金属留下来，光刻胶清洗后，最终形成栅电极。
（S23）栅电极绝缘层的制备
采用等离子体增强化学气相沉积方法在栅电极上面沉积一层约200nm厚的SiO2绝缘薄膜，具体工艺参数为：硅烷（SH4）流量4 sccm，笑气（N2O）流量40 sccm，衬底温度350℃，等离子体功率60W，沉积时间3分钟。
（S24）图案化有源层23的制作：采用纳米压印在半导体有源层的上表面全部区域制作一些各向同性的图案，使得半导体有源层上表面起伏图案，起伏高度在1纳米到9微米之间；
（一）PDMS模板的制备
纳米图案阵列采用电子束光刻制得，将含有有源层图案的Si基板，密封置于装有约10ml三甲基氯硅烷分子（TMCS）的容器里，放置约5分钟后取出，此时玻璃基板表面自组装一层TMCS，用于防粘。按单体和交联剂10:1的比列配置聚二甲基硅氧烷（PDMS）混合物，搅拌至均匀混合。将上述自组装一层TMCS的Si基板水平放置于一容器中，倒入聚二甲基硅氧烷（PDMS）混合物，静置约30分钟至起泡全部消除，将该容器放入80℃烘箱两小时以上，待PDMS完全固化后取出，将PDMS与Si基板分离，并切割成含有有源层负图形PDMS模板。
（二）半导体有源层墨水制备
将二水合醋酸锌[]和醋酸锡 []的2-乙二醇甲醚溶液混合，前驱体金属溶液浓度是0.75M，摩尔比是0.3。加入两三滴乙醇胺（）用作提高前驱体盐的溶解度的稳定剂。设定上述溶液在室温下搅拌12小时，且通过的PTFE（聚四氟乙烯）的膜过滤器（直径13mm，Whatman）过滤后形成ZTO半导体有源层墨水。
（三）有源层进行图形化
将步骤（一）中制备的PDMS模板，设置有图案的一面朝上，用氧等离子体对其表面进行处理后，密封置于装有三甲基氯硅烷分子（TMCS）的容器里，放置约5分钟后取出，此时该PDMS模板表面自组装一层TMCS，用于防粘。将PDMS模板放置于密闭空间进行抽真空，将PDMS模板中的气体抽掉，形成负压。
采用旋涂的方法将步骤（二）中制备ZTO半导体有源层墨水均匀涂覆在步骤S23形成的栅电极绝缘层上，接着立即将形成负压的PDMS模板，有图案的一面朝ZTO，水平放置。刚旋涂的ZTO有源层墨水溶剂尚未完全挥发，在具有负压的情况下降很容易被吸入到PDMS模板的凹形部分中，并施加适当的压力，ZTO加热到150℃，保持5分钟恒温恒压状态后，停止加热，待温度降至80℃以下，ZTO已经固化后撤去压力，并等待样品降至室温，形成所需图案。
如图6是图5的图案化有源层23的透视图，图案化有源层23上表面为规则的的微孔阵列，起伏图案周期在10纳米到90微米之间，起伏高度在1纳米到9微米之间，图7为图案化有源层23的截面图，可以清晰的看到微孔阵列的形状。值得说明的是，该点阵的行列数值不是限定的，是根据我们研究的需要而设计得到的，起伏图案的形状是规则的，其排列是有序且间隔是一致的。
（S25）源电极25与漏电极24的制作：
采用光刻的方法在图案化有源层23上形成源电极25与漏电极24的图案，采用磁控溅射的方法蒸镀50nm金（Au）薄膜作为源/漏电极，源-漏极间距为1纳米到9毫米之间，用丙酮洗掉残余的光刻胶，形成源电极25与漏电极24。
（S26）有源层保护层16的制作
采用等离子体增强化学气相沉积方法在有源层13与空气接触的部分上面沉积一层约300nm厚的SiO2绝缘薄膜作为有源层保护层16，具体工艺参数为：硅烷（SH4）流量4sccm，笑气（N2O）流量40 sccm，衬底温度350℃，等离子体功率60W，沉积时间5分钟。
至此，形成高性能底栅型TFT器件结构。
实施例三：
如图8所示，在本实施例中，图案化有源层33是采用激光刻蚀工艺在半导体有源层的上表面全部区域制作一些各向异性的条状图案，使得半导体有源层上表面起伏图案；图案化有源层33在上表面图案化后得到凸起阵列；由于图案化有源层33与设置与图案化有源层33上方的漏电极34、源电极35和有源层保护层36存在有一配对组合关系，所以漏电极34与图案化有源层33接触部分为凹槽阵列；同理，源电极35与图案化有源层33接触部分，为凹槽阵列；有源层保护层36与图案化有源层33接触部分为凹槽阵列。图案化有源层33的起伏图案增加了源、漏极与半导体层的接触面积、同时减少载流子流动所需经过的低导电性区域厚度，有利于电子的注入，更由于其厚度在一定范围内减小了而使得开关比变小、同时也降低了器件的阈值电压。
如下对本发明提供的第一实施例一种高性能底栅型TFT器件的制作方法作进一步说明；
一种高性能底栅型TFT器件结构的制备方法，包括如下步骤：
（S31）基板清洗
选取一块所需尺寸的玻璃基板进行划片，将玻璃基板置于按体积比为Win-10 :DI水 = 3 : 97清洗液中，利用频率为32KHz的超声机清洗15min，喷淋2min后，再置于体积比为Win-41 : DI水 = 5 : 95清洗液中，利用频率为40KHz的超声机清洗10min，经循环自来水喷淋漂洗2min后，再利用频率为28KHz的超声机在DI纯净水中清洗10min，经氮气枪吹干后置于50℃洁净烘箱中保温30min以上备用。
（S32）栅电极制备
取步骤S11清洗的洁净玻璃基板，在其中一面利用磁控溅射方法制备一层CrCuCr导电薄膜，采用旋涂工艺在导电薄膜上均匀涂覆一层2μm厚的光刻胶AZ5214，125℃烘烤1分钟后，经过曝光-显影在在导电薄膜上形成平行的电极图案；将该玻璃基板置于含和 HClO4 的水溶液刻蚀液中，暴露的金属部分被刻蚀，被光刻胶保护的金属留下来，光刻胶清洗后，最终形成栅电极。
（S33）栅电极绝缘层的制备
采用等离子体增强化学气相沉积方法在栅电极上面沉积一层约200nm厚的SiO2绝缘薄膜，具体工艺参数为：硅烷（SH4）流量4 sccm，笑气（N2O）流量40 sccm，衬底温度350℃，等离子体功率60W，沉积时间3分钟。
（S34）图案化有源层33的制作：采用激光刻蚀工艺在IGZO半导体有源层的上表面全部区域制作一些各向异性的条状光栅，使得半导体有源层上表面起伏图案，起伏高度在1纳米到9微米之间；
（一）采用磁控溅射方法在栅极绝缘层上镀一层30纳米的IGZO薄膜作为TFT器件的有源层。
（二）设计生成所需有源层图案的阵列模型，并根据所需有源层图案的阵列的参数设置相应激光功率、激光束斑大小、激光停留时间。
本实施例所设计的每个有源层图案的形状为条状光栅，大小一致，在纵向上有序排列；条状光栅长为200个微米、宽为10个微米。采用大族粤铭激光科技股份有限公司生产的MC150-DLG型激光打点机进行激光加工，所用激光波长为10.64μm。
首先，利用激光打点机内置的网点设计软件画出所设计的有源层图案阵列模型，然后设置激光频率为50KHZ，激光功率为100W，通过调激光聚焦调节，调整激光束斑大小略小于所制备条状光栅的长度，本实施例将激光束斑大小设置为0.01mm；最后，设置激光停留在每一点的时间为0.5毫秒。
如图9是图8的图案化有源层33的透视图，图案化有源层33上表面为规则的15个周期的条状光栅，起伏图案周期在10纳米到90微米之间，起伏高度在1纳米到9微米之间。值得说明的是，该条状光栅的周期数值不是限定的，是根据我们研究的需要而设计得到的，起伏图案的形状是规则的，其排列是有序且间隔是一致的，条状图案的长轴方向与沟道方向夹角为零到90度。
（S35）源电极15与漏电极14的制作：
采用光刻的方法在图案化有源层33上形成源电极35与漏电极34的图案，采用磁控溅射的方法蒸镀50nm金（Au）薄膜作为源/漏电极，源-漏极间距为1纳米到9毫米之间，用丙酮洗掉残余的光刻胶，形成源电极35与漏电极34。
（S36）有源层保护层16的制作
采用等离子体增强化学气相沉积方法在有源层13与空气接触的部分上面沉积一层约300nm厚的SiO2绝缘薄膜作为有源层保护层16，具体工艺参数为：硅烷（SH4）流量4sccm，笑气（N2O）流量40 sccm，衬底温度350℃，等离子体功率60W，沉积时间5分钟。
至此，形成高性能底栅型TFT器件结构。
本发明提供的一种高性能底栅型TFT器件不局限于上述实施例，上列较佳实施例，对本发明的目的、技术方案和优点进行了进一步详细说明，所应理解的是，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种高性能底栅型TFT器件结构，其特征在于：包括：
一作为整个器件衬底的基板；
一栅电极，设置于所述的基板的上方；
一栅电极绝缘层，设置于所述的栅电极上方；
一具有图案化表面的半导体有源层，设置于所述栅电极绝缘层上方，所述图案化表面指采用包括压印、光刻、刻蚀、激光加工的方法，在半导体有源层上表面的全部或部分区域制作各向同性或各向异性形状的图案，使得半导体有源层上表面形成起伏图案，起伏图案周期在10纳米到90微米之间，起伏高度在1纳米到9微米之间；
一源电极，设置于所述具有图案化表面的半导体有源层表面；
一漏电极，设置于所述具有图案化表面的半导体有源层表面，所述源电极与漏电极之间的间距为1纳米到9毫米之间；
一层有源层保护层，设置于所述具有图案化表面的半导体有源层的上方，以使得所述具有图案化表面的半导体有源层不与空气直接接触。
2.根据权利要求1所述的一种高性能底栅型TFT器件结构，其特征在于：还能够直接采用基板本身作为栅电极。
3.根据权利要求1所述的一种高性能底栅型TFT器件结构，其特征在于：所述各向同性形状的图案包括圆柱点阵、方柱点阵、微孔阵列图案；所述各向异性形状的图案为条状图案，且条状图案的长轴方向与沟道方向的夹角范围为0~90度。
4.根据权利要求1所述的一种高性能底栅型TFT器件结构，其特征在于：所述半导体有源层上表面的图案密度能够根据需要进行调整。
5.根据权利要求1所述的一种高性能底栅型TFT器件结构，其特征在于：所述源电极、源电极与所述半导体有源层上表面形成起伏图案是互补的。
6.根据权利要求1所述的一种高性能底栅型TFT器件结构，其特征在于：所述半导体有源层材料为无机氧化物半导体、有机半导体、碳纳米管、二硫化钼、多晶硅、非晶硅中的一种或多种的混合物。
7.一种基于权利要求1所述高性能底栅型TFT器件结构的制备方法，其特征在于：包括如下步骤，
步骤S1：基板清洗：选取一块所需尺寸的玻璃基板进行划片，并进行基板清洗；
步骤S2：栅电极制备：取步骤S1清洗后的基板，在其中一面采用包括磁控溅射、旋涂工艺、曝光-显影、刻蚀的方法形成栅电极；
步骤S3：栅电极绝缘层的制备：采用等离子体增强化学气相沉积方法在栅电极上面沉积一层绝缘薄膜，形成栅电极绝缘层；
步骤S4：具有图案化表面的半导体有源层的制作：在栅电极绝缘层上面镀一层半导体有源层，在半导体有源层的上表面全部或部分区域采用包括压印、光刻、刻蚀、激光加工的方法，制作各向同性或各向异性形状的图案，使得半导体有源层上表面形成起伏图案，起伏图案周期在10纳米到90微米之间，起伏高度在1纳米到9微米之间；
步骤S5：源电极与漏电极的制作：采用光刻的方法在所述具有图案化表面的半导体有源层上形成源电极与漏电极的图案，采用磁控溅射方法形成源电极与漏电极；
步骤S6：有源层保护层的制作：采用等离子体增强化学气相沉积方法在所述具有图案化表面的半导体有源层的上面沉积一层绝缘薄膜作为有源层保护层，以使得所述具有图案化表面的半导体有源层不与空气直接接触。
8.根据权利要求7所述的一种高性能底栅型TFT器件结构的制备方法，其特征在于：所述步骤S4的具有图案化表面的半导体有源层的制作过程，具体如下：
步骤S411：采用磁控溅射方法在栅极绝缘层上镀一层30纳米的IGZO薄膜作为半导体有源层；
步骤S412：对IGZO薄膜进行光刻、刻蚀：
在IGZO薄膜上均匀涂覆一层光刻胶，设定甩胶机先在300模式下运行10秒，之后在2000运行30秒让光刻胶均匀旋涂在IGZO膜上；甩胶完成后在85度下进行固胶20min；曝光：在曝光机下曝光40秒；显影：将曝光后的IGZO放置在显影液中，将光刻胶去掉，之后贴高温保护膜再放在加热板；刻蚀：显影后将其放入刻蚀液中5min将IGZO薄膜刻蚀掉；褪光刻胶：将其放入浓NaOH溶液中进行褪光刻胶，结束之后用清水洗净；形成点状图案；
以点状图案光刻胶为掩膜板，采用反应离子刻蚀方法刻蚀IGZO薄膜，没有被光刻胶保护的IGZO薄膜将被刻蚀一定深度，控制刻蚀时间和刻蚀功率，进而控制刻蚀的深度；将样品放置丙酮，洗掉残余的光刻胶，形成具有柱状图案的IGZO有源层。
9.根据权利要求7所述的一种高性能底栅型TFT器件结构的制备方法，其特征在于：所述步骤S4的具有图案化表面的半导体有源层的制作过程，具体如下：
步骤S421：PDMS模板的制备：
采用电子束光刻制得含有有源层图案的Si基板，将该Si基板密封置于装有约10mlTMCS的容器里，放置约5分钟后取出，此时Si基板表面自组装一层TMCS，用于防粘；按单体和交联剂10:1的比列配置PDMS混合物，搅拌至均匀混合；将上述自组装一层TMCS的Si基板水平放置于一容器中，倒入PDMS混合物，静置约30分钟至起泡全部消除，将该容器放入80℃烘箱两小时以上，待PDMS完全固化后取出，将PDMS与Si基板分离，并切割成含有有源层负图形PDMS模板；
步骤S422：半导体有源层墨水制备：
将二水合醋酸锌和醋酸锡的2-乙二醇甲醚溶液混合，前驱体金属溶液浓度是0.75M，摩尔比是0.3；加入两三滴乙醇胺用作提高前驱体盐的溶解度的稳定剂；设定上述溶液在室温下搅拌12小时，且通过的PTFE的膜过滤器过滤后形成ZTO半导体有源层墨水；
步骤S423：半导体有源层进行图形化：
将步骤S421中制备的PDMS模板，设置有图案的一面朝上，用氧等离子体对其表面进行处理后，密封置于装有TMCS的容器里，放置约5分钟后取出，此时该PDMS模板表面自组装一层TMCS，用于防粘；将PDMS模板放置于密闭空间进行抽真空，将PDMS模板中的气体抽掉，形成负压；
采用旋涂的方法将步骤S422中制备的ZTO半导体有源层墨水均匀涂覆在栅电极绝缘层上，接着立即将形成负压的PDMS模板，有图案的一面朝ZTO半导体有源层墨水，水平放置；刚旋涂的ZTO半导体有源层墨水尚未完全挥发，在具有负压的情况下将很容易被吸入到PDMS模板的凹形部分中，并施加适当的压力，加热到150℃，保持5分钟恒温恒压状态后，停止加热，待温度降至80℃以下，ZTO薄膜已经固化后撤去压力，并等待样品降至室温，形成所需图案。
10.根据权利要求7所述的一种高性能底栅型TFT器件结构的制备方法，其特征在于：所述步骤S4的具有图案化表面的半导体有源层的制作过程，具体如下：
步骤S431：采用磁控溅射方法在栅极绝缘层上镀一层30纳米的IGZO薄膜作为半导体有源层；
步骤S432：采用激光刻蚀在IGZO薄膜上形成图案：
采用MC150-DLG型激光打点机，所用激光波长为10.64μm，利用激光打点机内置的网点设计软件画出所设计的有源层图案阵列模型，然后设置激光频率为50KHZ，激光功率为100W，通过调激光聚焦调节，调整激光束斑大小略小于所制备条状光栅的长度为0.01mm；最后，设置激光停留在每一点的时间为0.5毫秒，通过激光加工形成具有图案的IGZO薄膜。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105977304B (zh) * 2016-05-31 2019-01-11 京东方科技集团股份有限公司 晶体管、其制造方法、阵列基板、显示面板及显示装置
CN105895638A (zh) * 2016-06-21 2016-08-24 深圳市华星光电技术有限公司 一种tft阵列基板及其制作方法、液晶显示装置
CN106328717A (zh) * 2016-11-22 2017-01-11 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、显示面板
CN106809802B (zh) * 2017-03-01 2019-03-26 中国电子科技集团公司第三十八研究所 一种柔性衬底上大面积金属纳米针尖阵列的制备方法
CN109037389B (zh) * 2018-08-22 2024-04-30 东莞理工学院 一种氧化物基薄膜晶体管型紫外探测器及其制备方法
CN109301023B (zh) * 2018-09-30 2021-01-22 京东方科技集团股份有限公司 光电二极管及其制备方法、平板探测器
CN110289308B (zh) * 2019-06-28 2022-08-26 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
CN110729359A (zh) * 2019-10-25 2020-01-24 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管、显示面板及薄膜晶体管的制作方法
CN112018191A (zh) * 2020-08-11 2020-12-01 深圳市华星光电半导体显示技术有限公司 铟镓锌氧化物薄膜的前驱液及铟镓锌氧化物薄膜晶体管的制备方法
CN113629077A (zh) * 2021-08-11 2021-11-09 武汉华星光电技术有限公司 阵列基板及其制作方法、显示装置
CN116960127B (zh) * 2023-09-19 2023-12-05 北京大学 一种二维半导体垂直场效应晶体管阵列及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1940659A (zh) * 2005-09-28 2007-04-04 Lg.菲利浦Lcd株式会社 液晶显示装置、其制造方法以及显示装置的间隔体结构

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101192783B1 (ko) * 2005-12-15 2012-10-18 엘지디스플레이 주식회사 액정표시장치 및 이의 제조방법
KR101213707B1 (ko) * 2008-07-08 2012-12-18 엘지디스플레이 주식회사 폴리실리콘 박막트랜지스터 및 그 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1940659A (zh) * 2005-09-28 2007-04-04 Lg.菲利浦Lcd株式会社 液晶显示装置、其制造方法以及显示装置的间隔体结构

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