CN103779354A - 薄膜晶体管矩阵面板及其制造方法 - Google Patents

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CN103779354A CN201210477014.3A CN201210477014A CN103779354A CN 103779354 A CN103779354 A CN 103779354A CN 201210477014 A CN201210477014 A CN 201210477014A CN 103779354 A CN103779354 A CN 103779354A
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叶永辉
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Abstract

本发明有关于一种薄膜晶体管矩阵面板及其制造方法。薄膜晶体管矩阵面板包括基板、像素阵列及吸收层。基板具有上表面。像素阵列形成于基板的上表面上且包括数条数据线、数条扫描线及数个主动元件。这些扫描线与这些数据线定义数个像素区域。各主动元件形成于对应的像素区域内，且包括通道层。吸收层与通道层形成于同一层结构中。本发明可改善残留于薄膜晶体管的离子影响薄膜晶体管的电性品质。

Description

薄膜晶体管矩阵面板及其制造方法
技术领域
本发明是有关于一种薄膜晶体管矩阵面板及其制造方法，且是有关于一种具有主动元件的薄膜晶体管矩阵面板及其制造方法。
背景技术
形成薄膜晶体管的氧化薄膜多用电浆制程（如PECVD），然电浆气氛内含有游离离子，此些离子容易进入氧化薄膜内，而导致薄膜晶体管的栅极电压往负值漂移，而降低薄膜晶体管的稳定性。传统上，可使用热处理来解决此一问题，然而，此将衍生热处理的工时及成本。
发明内容
本发明有关于一种薄膜晶体管矩阵面板及其制造方法，可改善残留于薄膜晶体管的离子影响薄膜晶体管的电性品质。
根据本发明的一实施例，提出一种薄膜晶体管矩阵面板。薄膜晶体管矩阵面板包括一基板、一像素阵列及一吸收层。基板具有一上表面。像素阵列形成于基板的上表面上且包括数条数据线、数条扫描线及数个主动元件。这些扫描线与这些数据线定义数个像素区域。各主动元件形成于对应的像素区域内，且包括一通道层。吸收层与通道层形成于同一层结构中，且吸收层的材料与通道层相同。
根据本发明的另一实施例，提出一种薄膜晶体管矩阵面板的制造方法。制造方法包括以下步骤。提供一基板，基板具有一上表面；以及形成一像素阵列于基板的上表面，且包括以下步骤。形成数条数据线于基板上；形成数条扫描线于基板上，其中这些扫描线与这些数据线定义数个像素区域；及同时形成一主动元件的一通道层及一吸收层，使吸收层与通道层形成于同一层结构中，且吸收层的材料与通道层相同。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：
附图说明
图1A绘示依照本发明一实施例的薄膜晶体管矩阵面板的俯视图；
图1B绘示图1A中局部1B’的放大图；
图1C绘示图1B中方向1C-1C’的剖视图；
图2A绘示依照本发明另一实施例的薄膜晶体管矩阵面板的主动元件的俯视图；
图2B绘示图2A中方向2B-2B’的剖视图；
图3绘示依照本发明另一实施例的薄膜晶体管矩阵面板的主动元件的剖视图；
图4A绘示依照本发明另一实施例的薄膜晶体管矩阵面板的像素阵列的局部俯视图；
图4B绘示图4A中沿方向4B-4B’的剖视图；
图5A绘示依照本发明另一实施例的薄膜晶体管矩阵面板的像素阵列的局部俯视图；
图5B绘示图5A中沿方向5B-5B’的剖视图；
图6绘示依照本发明另一实施例的薄膜晶体管矩阵面板的像素阵列的局部俯视图；
图7A绘示依照本发明另一实施例的薄膜晶体管矩阵面板的像素阵列的局部俯视图；
图7B绘示图7A中沿方向7B-7B’的剖视图；
图8A绘示依照本发明另一实施例的薄膜晶体管矩阵面板的像素阵列的局部俯视图；
图8B绘示图8A中沿方向8B-8B’的剖视图；
图9绘示依照本发明另一实施例的薄膜晶体管矩阵面板的像素阵列的局部俯视图；
图10A绘示依照本发明另一实施例的薄膜晶体管矩阵面板的像素阵列的局部俯视图；
图10B绘示图10A中沿方向10B-10B’的剖视图；
图11A绘示依照本发明另一实施例的薄膜晶体管矩阵面板的像素阵列的局部俯视图；
图11B绘示图11A中沿方向11B-11B’的剖视图；
图12绘示依照本发明另一实施例的薄膜晶体管矩阵面板的像素阵列的局部俯视图；
图13A至13E绘示依照图1B的薄膜晶体管矩阵面板的制造方法过程图；
图14A至14E绘示依照图4A的薄膜晶体管矩阵面板的制造方法过程图；
图15A至15E绘示依照图7A的薄膜晶体管矩阵面板的制造方法过程图；
图16A至16E绘示依照图10A的薄膜晶体管矩阵面板的制造方法过程图。
其中，附图标记：
100：薄膜晶体管矩阵面板
110：基板
110u：上表面
120、220、320、420：像素阵列
121：数据线
122：扫描线
123：主动元件
123d：漏极
123g：栅极
123p：通道层
123s：源极
1231：第一绝缘层
1231a、1231a1、1231a2：第一开孔
1232：第二绝缘层
1232a：第二开孔
1233：电连接部
1234：栅极介电层
124：吸收层
1241：第一部分
1242：第二部分
125：像素电极
PI：像素区域
具体实施方式
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
请参照图1A，其绘示依照本发明一实施例的薄膜晶体管矩阵面板的俯视图。薄膜晶体管矩阵面板100包括基板110及像素阵列120。
基板110例如是塑胶基板或玻璃基板。像素阵列120包括数条数据线121、数条扫描线122、数个主动元件123及吸收层124（图1B）。这些扫描线122与这些数据线121定义数个像素区域PI，各主动元件123形成于对应的像素区域PI。
请参照图1B，其绘示图1A中局部1B’的放大图。本例的主动元件123为交错式上栅极式薄膜晶体管。各主动元件123包括源极123s、漏极123d、栅极123g及通道层123p，其中通道层123p的区域对应栅极123g，且连接源极123s与漏极123d。源极123s与漏极123d的材料例如是金属。
此外，虽然图未绘示，然像素阵列120还包括至少一共同电极线（commonline），其可与扫描线122一并形成。
请参照图1C，其绘示图1B中方向1C-1C’的剖视图。源极123s、漏极123d及通道层123p形成于基板110的上表面110u上。
各主动元件123还包括第一绝缘层1231、第二绝缘层1232及电连接部1233，其中第一绝缘层1231覆盖通道层123p、源极123s、漏极123d及吸收层124，而栅极123g形成于第一绝缘层1231的上表面上。第一绝缘层1231具有第一开孔1231a露出吸收层124。电连接部1233经由第一开孔1231a接触吸收层124。第二绝缘层1232覆盖栅极123g与电连接部1233并具有第二开孔1232a露出电连接部1233。此外，第一绝缘层1231及第二绝缘层1232的材料例如是氮化硅（SiNx）、二氧化硅(SiO2)、氧化铝(Al2O3)等。
吸收层124可吸收形成主动元件123过程中残留于主动元件123的离子，如氢离子（-H）、氢氧离子（-OH）及/或水气（H2O），避免此些离子或分子影响主动元件123的电性品质。不同制程可能会有不同种类的离子，然只要调整吸收层124的材质，吸收层124仍可吸收此些离子。
就吸收层124的电性来说，当将吸收层的上层与下层均为导电层时，通过吸收层124的电压及电流的比值（电压/电流）接近常数，表示吸收层124的电阻特性对电压及电流的变化不敏感，故可作为二导电层（如漏极123d与电连接部1233）之间稳定的导电介质。此外，由于吸收层124的良好电性，可不需对吸收层124进行额外的掺杂及/或热处理，然实际上的应用不受此限。
吸收层124与通道层123p可于同一制程中以相同材料一并形成，使其如同形成于同一层结构中。吸收层124例如是氧化物半导体薄膜，一例中，吸收层124是铟、铝、镓、锡、铪（Hf）或组合掺杂于氧化锌（ZnO）薄膜而形成。吸收层124包括彼此隔离的第一部分1241及第二部分1242，其中第二部分1242覆盖于部分源极123s、部分漏极123d及数据线121。上述电连接部1233经由第一开孔1231a电性接触吸收层124的第二部分1242。本例中，第二部分1242与通道层123p隔离，然第二部分1242与通道层123p亦可直接连接。
像素阵列120还包括数个像素电极125，其形成于第二绝缘层1232上，各像素电极125经由对应的第二绝缘层1232的第二开孔1232a电性连接对应的电连接部1233。本例中，像素电极125的区域对应吸收层124的第一部分1241，虽然光线通过像素电极125进入吸收层124的第一部分1241而导致第一部分1241产生电子电洞对，然由于第一部分1241与漏极123d电性隔离，故此电子电洞对不致使栅极电压往负值偏移而降低主动元件的稳定性。
此外，像素电极125例如是透明电极或金属层，其中透明电极如铟锡氧化物，而金属层可作为反射层。
请参照图2A及2B，图2A绘示依照本发明另一实施例的薄膜晶体管矩阵面板的主动元件的俯视图，而图2B绘示图2A中方向2B-2B’的剖视图。本例中，吸收层124的第一部分1241与覆盖漏极123d的第二部分1242直接连接，而形成一连续结构。本例中，第二部分1242直接连接通道层123p，在此设计下，像素电极125可以是具有遮光性的金属层，可避免光线照射到吸收层124而产生电子电洞对；然另一例中，像素电极125亦可为透明电极。其它例中，第二部分1242与通道层123p隔离，在此设计下，像素电极125可以是金属层或透明电极。
请参照图3，其绘示依照本发明另一实施例的薄膜晶体管矩阵面板的主动元件的剖视图。相较于图1A的实施例，本例的吸收层124的第一部分1241被省略，且第二部分1242直接连接通道层123p，然另一例中，第二部分1242亦可与通道层123p隔离。
请参照图4A及4B，图4A绘示依照本发明另一实施例的薄膜晶体管矩阵面板的像素阵列的局部俯视图，图4B绘示图4A中沿方向4B-4B’的剖视图。像素阵列220包括数条数据线121（仅绘示一条）、数条扫描线122（仅绘示一条）、数个主动元件123（仅绘示一个）、吸收层124及数个像素电极125。这些扫描线122与这些数据线121定义数个像素区域，各主动元件123形成于对应的像素区域。
本例的主动元件123为自我对准上栅极式薄膜晶体管。各主动元件123还包括栅极123g、源极123s、漏极123d、通道层123p、第一绝缘层1231、第二绝缘层1232及栅极介电层1234，其中通道层123p及整个吸收层124形成于基板110的上表面110u，栅极介电层1234形成于通道层123p上，并位于通道层123p与栅极123g之间。第一绝缘层1231覆盖通道层123p、吸收层124、栅极介电层1234及栅极123g，并具有二第一开孔1231a1及1231a2。源极123s及漏极123d形成于第一绝缘层1231上，并分别经由第一开孔1231a1及1231a2连接于通道层123p。第二绝缘层1232覆盖第一绝缘层1231并具有第二开孔1232a，像素电极125形成于第二绝缘层1232上，并经由第二开孔1232a电性连接于漏极123d。本例中，吸收层124的第一部分1241与第二部分1242隔离，然第一部分1241与第二部分1242亦可连接。
请参照图5A及5B，图5A绘示依照本发明另一实施例的薄膜晶体管矩阵面板的像素阵列的局部俯视图，图5B绘示图5A中沿方向5B-5B’的剖视图。本例中，正对漏极123d的吸收层124（位于图5B右边的第二部分1242）与第一部分1241连接。虽然光线可通过像素电极125进入吸收层124的第一部分1241而产生电子电洞对，然由于第一部分1241与漏极123d电性隔离，故此影响不致对主动元件123产生负面作用。
此外，源极123s下方的第二部分1242连接于通道层123p，虽然第二部分1242因此而电性连接于主动元件123，然由于源极123s为具有遮光性的金属，故光线不致通过源极123s照射至第二部分1242而产生电子电洞对。
请参照图6，其绘示依照本发明另一实施例的薄膜晶体管矩阵面板的像素阵列的局部俯视图。相较于图4B的实施例，本例的吸收层124的第一部分1241被省略。此外，吸收层124的第二部分1242直接连接通道层123p，然另一例中吸收层124亦可与通道层123p隔离。
请参照图7A及7B，图7A绘示依照本发明另一实施例的薄膜晶体管矩阵面板的像素阵列的局部俯视图，图7B绘示图7A中沿方向7B-7B’的剖视图。像素阵列320包括数条数据线121（仅绘示一条）、数条扫描线122（仅绘示一条）、数个主动元件123（仅绘示一个）、吸收层124及数个像素电极125。这些扫描线122与这些数据线121定义数个像素区域，各主动元件123形成于对应的像素区域。
本例的主动元件123为共平面底部栅极薄膜晶体管。各主动元件123还包括栅极123g、源极123s、漏极123d、通道层123p、第一绝缘层1231、第二绝缘层1232及栅极介电层1234。栅极123g形成于基板110的上表面110u上，第一绝缘层1231覆盖栅极123g。源极123s、漏极123d、通道层123p、吸收层124形成于第一绝缘层1231上。吸收层124的第二部分1242覆盖于部分源极123s及部分漏极123d。第二绝缘层1232覆盖源极123s、漏极123d、通道层123p及吸收层124，并具有第二开孔1232a。像素电极125形成于第二绝缘层1232上，并通过第二开孔1232a连接于吸收层124的第二部分1242。本例中，吸收层124的第一部分1241与第二部分1242隔离，然第一部分1241与第二部分1242亦可连接。
请参照图8A及8B，图8A绘示依照本发明另一实施例的薄膜晶体管矩阵面板的像素阵列的局部俯视图，图8B绘示图8A中沿方向8B-8B’的剖视图。本例中，覆盖于漏极123d的吸收层124（位于图8B右边的第二部分1242）与第一部分1241连接。此外，源极123s上方的第二部分1242连接于通道层123p。本例的吸收层124电性连接于主动元件123，在此设计下，像素电极125可以是具有遮光性的金属层。然另一例中，像素电极125亦可为透明电极。
请参照图9，其绘示依照本发明另一实施例的薄膜晶体管矩阵面板的像素阵列的局部俯视图。相较于图7B的实施例，本例的吸收层124的第一部分1241被省略。此外，吸收层124的第二部分1242直接连接通道层123p，然另一例中，吸收层124与通道层123p亦可连接。
请参照图10A及10B，图10A绘示依照本发明另一实施例的薄膜晶体管矩阵面板的像素阵列的局部俯视图，图10B绘示图10A中沿方向10B-10B’的剖视图。像素阵列420包括数条数据线121（仅绘示一条）、数条扫描线122（仅绘示一条）、数个主动元件123（仅绘示一个）及吸收层124。这些扫描线122与这些数据线121定义数个像素区域，各主动元件123形成于对应的像素区域。
本例的主动元件123为交错式底部栅极薄膜晶体管。各主动元件123还包括栅极123g、源极123s、漏极123d、通道层123p、第一绝缘层1231及第二绝缘层1232。栅极123g形成于基板110的上表面110u上，第一绝缘层1231覆盖栅极123g。源极123s、漏极123d、通道层123p、吸收层124形成于第一绝缘层1231的上表面上。吸收层124的第二部分1242受到源极123s及漏极123d的覆盖，而避免受到光线的照射而产生电子电洞对。第二绝缘层1232覆盖源极123s、漏极123d、通道层123p及吸收层124，并具有第二开孔1232a。像素电极125形成于第二绝缘层1232上，并通过第二开孔1232a连接于吸收层124的第二部分1242。本例中，吸收层124的第一部分1241与第二部分1242隔离，然另一例中，第一部分1241与第二部分1242亦可连接。
请参照图11A及11B，图11A绘示依照本发明另一实施例的薄膜晶体管矩阵面板的像素阵列的局部俯视图，图11B绘示图11A中沿方向11B-11B’的剖视图。本例中，被漏极123d覆盖的吸收层124（图11B右边的第二部分1242）与第一部分1241连接。此外，被源极123s覆盖的吸收层124（图11B左边的第二部分1242）连接于通道层123p。虽然本例的吸收层124电性连接于主动元件123，然由于吸收层124受到漏极123d及源极123s的覆盖，因而避免光线入射至吸收层124而产生电子电洞对。
请参照图12，其绘示依照本发明另一实施例的薄膜晶体管矩阵面板的像素阵列的局部俯视图。相较于图10B的实施例，本例的吸收层124的第一部分1241被省略。此外，吸收层124的第二部分1242直接连接通道层123p，然另一例中，第二部分1242与通道层123p亦可隔离。
请参照图13A至13E，其绘示依照图1B的薄膜晶体管矩阵面板的制造方法过程图。
如图13A所示，提供基板110，基板110具有上表面110u。基板110例如是玻璃基板或透明高分子聚合物基板。
如图13A所示，可采用例如是沉积/曝光/显影制程，形成数据线121、源极123s及漏极123d于基板110上，其中沉积制程例如是化学气相沉积、物理气相沉积、溅镀或其它合适制程，其中化学气相沉积如等离子体增强化学气相沉积。
如图13B所示，可采用例如是沉积/曝光/显影制程，同时形成吸收层124及通道层123p于基板110的上表面110u上。吸收层124包括第一部分1241及第二部分1242，其中第一部分1241覆盖基板110的上表面110u，而第二部分1242覆盖数据线121、部分源极123s及部分漏极123d。另一例中，第二部分1242覆盖数据线121、源极123s与漏极123d中至少一者即可，不一定要同时覆盖数据线121、源极123s及漏极123d。
如图13C所示，可采用例如是沉积或涂布制程，形成第一绝缘层1231覆盖源极123s、漏极123d、通道层123p及吸收层124（被覆盖的结构以虚线表示）。涂布制程例如是印刷、旋涂、喷涂及/或其它合适制程。
然后，可采用例如是图案化制程，形成第一开孔1231a于第一绝缘层1231中，第一开孔1231a露出吸收层124的第二部分1242。图案化制程例如是微影制程（photolithography）及/或其它合适制程。
如图13D所示，可采用例如是沉积/曝光/显影制程，形成扫描线122、栅极123g及电连接部1233于第一绝缘层1231上，其中栅极123g的区域对应通道层123p，而电连接部1233经由第一开孔1231a接触吸收层124的第二部分1242。
如图13E所示，可采用例如是沉积或涂布制程，形成第二绝缘层1232覆盖栅极123g及电连接部1233（被覆盖的结构以虚线表示）。
如图13E所示，可采用例如是图案化技术，形成第二开孔1232a于第二绝缘层1232，其中第二开孔1232a露出电连接部1233。
然后，可采用例如是沉积/曝光/显影制程，形成图1C的像素电极125于第二绝缘层1232上，其中像素电极125的区域对应吸收层124的第一部分1241，而像素电极125经由对应的第二开孔1232a电性连接吸收层124的第二部分1242。
此外，图2A及3的薄膜晶体管矩阵面板的制造方法相似于图1B的薄膜晶体管矩阵面板的制造方法，容此不再赘述。
请参照图14A至14E，其绘示依照图4A的薄膜晶体管矩阵面板的制造方法过程图。
如图14A所示，提供基板110，基板110具有上表面110u。
如图14A所示，可采用例如是沉积/曝光/显影制程，同时形成通道层123p及吸收层124于基板110的上表面110u上，其中吸收层124包括第一部分1241及第二部分1242。
如图14A所示，可采用例如是沉积/曝光/显影制程，形成栅极介电层1234覆盖部分通道层123p。
如图14B所示，可采用例如是沉积/曝光/显影制程，形成扫描线122及栅极123g于基板110的上表面110u上，其中栅极123g形成于栅极介电层1234上，使栅极介电层1234介于栅极123g与通道层123p之间。
如图14C所示，可采用例如是沉积或涂布制程，形成第一绝缘层1231覆盖栅极123g、通道层123p及吸收层124（被覆盖的结构以虚线表示）。
如图14C所示，可采用例如是图案化技术，形成第一开孔1231a1及1231a2于第一绝缘层1231，其中第一开孔1231a1及1231a2露出栅极123g二侧的通道层123p。
如图14D所示，可采用例如是沉积/曝光/显影制程，形成扫描线122、源极123s及漏极123d，其中扫描线122与吸收层124的第二部分1242重叠，源极123s经由第一开孔1231a1连接于通道层123p，而漏极123d经由第一开孔1231a2连接于通道层123p。
如图14E所示，可采用例如是沉积或涂布制程，形成第二绝缘层1232覆盖扫描线122、源极123s及漏极123d（被覆盖的结构以虚线表示）。
如图14E所示，可采用例如是图案化技术，形成第二开孔1232a于第二绝缘层1232，其中第二开孔1232a露出漏极123d。
然后，可采用例如是沉积/曝光/显影制程，形成图4A的像素电极125于第二绝缘层1232上，其中像素电极125的区域对应吸收层124的第一部分1241，而像素电极125经由对应的第二开孔1232a电性连接吸收层124的第二部分1242。
此外，图5A及6的薄膜晶体管矩阵面板的制造方法相似于图4A的薄膜晶体管矩阵面板的制造方法，容此不再赘述。
请参照图15A至15E，其绘示依照图7A的薄膜晶体管矩阵面板的制造方法过程图。
如图15A所示，提供基板110，基板110具有上表面110u。
如图15A所示，可采用例如是沉积/曝光/显影制程，形成栅极123g及扫描线122于基板110的上表面110u上。
如图15B所示，可采用例如是沉积或涂布制程，形成第一绝缘层1231覆盖栅极123g及扫描线122（被覆盖的结构以虚线表示）。
如图15C所示，可采用例如是沉积/曝光/显影制程，形成数据线121、源极123s及漏极123d于第一绝缘层1231上。
如图15D所示，可采用例如是沉积/曝光/显影制程，同时形成通道层123p及吸收层124于第一绝缘层1231上，其中吸收层124的第二部分1242覆盖部分漏极123d及部分数据线121。
如图15E所示，可采用例如是沉积或涂布制程，形成第二绝缘层1232覆盖通道层123p及吸收层124（被覆盖的结构以虚线表示）。
如图15E所示，可采用例如是图案化技术，形成第二开孔1232a于第二绝缘层1232，其中第二开孔1232a露出吸收层124的第二部分1242。
然后，可采用例如是沉积/曝光/显影制程，形成图7A、7B的像素电极125于第二绝缘层1232上，其中像素电极125的区域对应吸收层124的第一部分1241，而像素电极125经由对应的第二开孔1232a电性连接吸收层124的第二部分1242。
此外，图8A及9的薄膜晶体管矩阵面板的制造方法相似于图7A的薄膜晶体管矩阵面板的制造方法，容此不再赘述。
请参照图16A至16E，其绘示依照图10A的薄膜晶体管矩阵面板的制造方法过程图。
如图16A所示，提供基板110，基板110具有上表面110u。
如图16A所示，可采用例如是沉积/曝光/显影制程，形成栅极123g及扫描线122于基板110的上表面110u上。
如图16B所示，可采用例如是沉积或涂布制程，形成第一绝缘层1231覆盖栅极123g及扫描线122（被覆盖的结构以虚线表示）。
如图16C所示，可采用例如是沉积/曝光/显影制程，同时形成通道层123p及吸收层124于第一绝缘层1231上，其中通道层123p的区域对应于栅极123g，而吸收层124包括第一部分1241及第二部分1242。
如图16D所示，可采用例如是沉积/曝光/显影制程，形成数据线121、源极123s及漏极123d于第一绝缘层1231上，其中数据线121、源极123s及漏极123d覆盖吸收层124的第二部分1242的至少一部分，本例的数据线121、源极123s及漏极123d完全覆盖吸收层124的第二部分1242。此外，源极123s及漏极123d连接于通道层123p。
如图16E所示，可采用例如是沉积或涂布制程，形成第二绝缘层1232覆盖通道层123p、吸收层124（绘示于第16C图）、源极123s及漏极123d（被覆盖的结构以虚线表示）。
然后，可采用例如是图案化技术，形成第二开孔1232a于第二绝缘层1232，其中第二开孔1232a露出吸收层124的第二部分1242。
然后，可采用例如是沉积/曝光/显影制程，形成图10A的像素电极125于第二绝缘层1232上，其中像素电极125的区域对应吸收层124的第一部分1241，而像素电极125经由对应的第二开孔1232a电性连接吸收层124的第二部分1242。
此外，图11A及12的薄膜晶体管矩阵面板的制造方法相似于图10A的薄膜晶体管矩阵面板的制造方法，容此不再赘述。
依据上述实施例的揭露，吸收层124的一部分可与主动元件123电性连接，而另一部分可与主动元件123电性隔离；或者，整个吸收层124可与主动元件123电性连接或电性隔离。若吸收层124与主动元件123电性连接的话，尽量避免光线受到光线照射，此可藉由遮光结构（如源极、漏极、数据线及/或扫描线）覆盖吸收层124而遮蔽光线来达成，但若吸收层124与主动元件123电性隔离的话，光线可照射或不照射吸收层124。此外，吸收层的至少一部分重叠于数条数据线中至少一者的至少一部分、数条扫描线中至少一者的至少一部分、数个漏极中至少一者的至少一部分及/或数个源极中至少一者的至少一部分，其中吸收层可位于此些结构上方，然亦可位于此些结构下方，实际应用可视主动元件的种类而定，本发明实施例不加以限制。本发明实施例中主动元件的种类不限于上述四种，其可为任何型态的主动元件。此外，薄膜晶体管矩阵面板100可应用于任何种类的显示面板，如液晶显示面板、3D显示面板、主动阵列有机发光二极管（active-matrix organic light-emitting diode）显示面板。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (21)

1.一种薄膜晶体管矩阵面板，其特征在于，包括：
一基板，具有一上表面；
一像素阵列，形成于该基板的该上表面上，且包括：
多条数据线；
多条扫描线，与所述数据线定义多个像素区域；
多个主动元件，各该主动元件形成于对应的该像素区域内且包括一通道层；以及
一吸收层，与该通道层形成于同一层结构中，且该吸收层的材料与该通道层相同。
2.根据权利要求1所述的薄膜晶体管矩阵面板，其特征在于，各该主动元件包括一源极及一漏极，该吸收层的至少一部分重叠于所述源极、所述漏极、所述数据线及所述扫描线的至少一者。
3.根据权利要求1所述的薄膜晶体管矩阵面板，其特征在于，各该主动元件还包括一源极及一漏极，该通道层连接于该源极与该漏极，该吸收层包括一第一部分及一第二部分，该吸收层的该第一部分、该源极、该漏极及该通道层形成于该基板的该上表面上，而该吸收层的该第二部分覆盖所述数据线、该源极与该漏极中至少一者。
4.根据权利要求3所述的薄膜晶体管矩阵面板，其特征在于，该像素阵列还包括一第一绝缘层覆盖该源极、该漏极、该通道层及该吸收层，且具有一第一开孔露出该吸收层的该第二部分；各该主动元件还包括：
一栅极，形成于该第一绝缘层上，该栅极的区域对应该通道层；
一电连接部，经由该第一开孔接触该吸收层的该第二部分；以及
一第二绝缘层，覆盖该栅极与该电连接部并具有一第二开孔露出该电连接部；
该像素阵列还包括：
多个像素电极，形成于该第二绝缘层上，各该像素电极经由对应的该第二绝缘层的该第二开孔电性连接对应的该电连接部。
5.根据权利要求1所述的薄膜晶体管矩阵面板，其特征在于，整个该吸收层及该通道层形成于该基板的该上表面上。
6.根据权利要求1所述的薄膜晶体管矩阵面板，其特征在于，各该主动元件包括一栅极、一源极、一漏极及一绝缘层，该栅极形成于该基板的该上表面上，该绝缘层覆盖该栅极，该源极、该漏极、该通道层、该吸收层形成于该绝缘层上，该吸收层的一部分覆盖该源极及该漏极。
7.根据权利要求1所述的薄膜晶体管矩阵面板，其特征在于，该像素阵列还包括多个像素电极，各该像素电极接触该吸收层。
8.根据权利要求1所述的薄膜晶体管矩阵面板，其特征在于，各该主动元件包括一栅极、一源极及一漏极，该栅极覆盖于该基板的该上表面上，该像素阵列还包括一绝缘层覆盖该栅极，该源极、该漏极、该通道层、该吸收层形成于该绝缘层上，该源极及该漏极覆盖该吸收层的一部分。
9.根据权利要求1所述的薄膜晶体管矩阵面板，其特征在于，该像素阵列还包括多个像素电极，该吸收层包括彼此分离的一第一部分与一第二部分，该第一部分的区域对应该像素电极，而该第二部分电性连接于该主动元件的一漏极。
10.根据权利要求1所述的薄膜晶体管矩阵面板，其特征在于，各该像素阵列还包括多个像素电极，该吸收层包括彼此连接的一第一部分与一第二部分，该第一部分的区域对应该像素电极，而该第二部分电性连接于该主动元件的一漏极。
11.根据权利要求1所述的薄膜晶体管矩阵面板，其特征在于，该吸收层油铟、铝、镓、锡、铪或其组合掺杂于氧化锌而形成。
12.一种薄膜晶体管矩阵面板的制造方法，其特征在于，包括：
提供一基板，该基板具有一上表面；以及
形成一像素阵列于该基板的该上表面，且包括：
形成多条数据线于该基板上；
形成多条扫描线于该基板上，其中所述扫描线与所述数据线定义多个像素区域；及
同时形成一主动元件的一通道层及一吸收层，使该吸收层与该通道层形成于同一层结构中，且该吸收层的材料与该通道层相同。
13.根据权利要求12所述的制造方法，其特征在于，于形成所述数据线于该基板包括：
形成该主动元件的一漏极及一源极于该基板的该上表面上；
于同时形成该主动元件的该通道层及该吸收层的该步骤中，该通道层及该吸收层的一第一部分形成于该基板的该上表面，而该吸收层的一第二部分覆盖所述数据线、该源极与该漏极中至少一者。
14.根据权利要求13所述的制造方法，其特征在于，于形成该像素阵列于该基板的该上表面包括：
形成一第一绝缘层覆盖该源极、该漏极、该通道层及该吸收层；
形成一第一开孔于该第一绝缘层，其中该第一开孔露出该吸收层的该第二部分；
形成一栅极于该第一绝缘层上，其中该栅极的区域对应该通道层；
形成一电连接部于该第一绝缘层上，其中该电连接部经由该第一开孔接触该吸收层的该第二部分；
形成一第二绝缘层覆盖该栅极及该电连接部；
形成一第二开孔于该第二绝缘层，其中该第二开孔露出该电连接部；以及
形成多个透明像素电极于该第二绝缘层上，其中各该像素电极经由对应的该第二开孔电性连接该吸收层的该第二部分。
15.根据权利要求12所述的制造方法，其特征在于，于同时形成该主动元件的该通道层及该吸收层的该步骤中，整个该吸收层及该通道层覆盖于该基板的该上表面上。
16.根据权利要求12所述的制造方法，其特征在于，于形成该像素阵列于该基板的该上表面包括：
形成该主动元件的一栅极于该基板的该上表面；
形成一绝缘层覆盖该栅极；
于形成所述数据线于该基板包括：
形成该主动元件的一漏极及一源极于该绝缘层上；
于同时形成该主动元件的该通道层及该吸收层的该步骤中，该通道层、该吸收层覆盖于该绝缘层，而该吸收层的一部分覆盖于该源极及该漏极上。
17.根据权利要求12所述的制造方法，其特征在于，于形成该像素阵列于该基板的该上表面包括：
形成多个像素电极，其中各该像素电极接触该吸收层。
18.根据权利要求12所述的制造方法，其特征在于，于形成该像素阵列于该基板的该上表面包括：
形成该主动元件的一栅极于该基板的该上表面上；
形成一绝缘层覆盖该栅极；
于同时形成该主动元件的该通道层及该吸收层的该步骤中，该通道层及该吸收层形成于该绝缘层上；
于形成所述数据线于该基板包括：
形成该主动元件的一漏极及一源极覆盖该绝缘层上，其中该源极及该漏极覆盖该吸收层的一部分。
19.根据权利要求12所述的制造方法，其特征在于，于同时形成该主动元件的该通道层及该吸收层的该步骤中，该吸收层包括彼此分离的一第一部分与一第二部分；
于形成该像素阵列于该基板的该上表面包括：
形成多个像素电极，其中该像素电极的区域对应该第一部分；
其中，该第二部分与该主动元件的一漏极电性连接。
20.根据权利要求12所述的制造方法，其特征在于，于同时形成该主动元件的该通道层及该吸收层的该步骤中，该吸收层包括彼此连接的一第一部分与一第二部分；
于形成该像素阵列于该基板的该上表面包括：
形成多个像素电极，其中该像素电极的区域对应该第一部分；
其中，该第二部分与该主动元件的一漏极电性连接。
21.根据权利要求12所述的制造方法，其特征在于，该吸收层是铟、铝、镓、锡、铪或其组合掺杂于氧化锌而形成。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231883A (zh) * 2016-12-15 2018-06-29 财团法人工业技术研究院 晶体管装置
WO2022199034A1 (zh) * 2021-03-23 2022-09-29 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI518430B (zh) * 2013-12-02 2016-01-21 群創光電股份有限公司 顯示面板及應用其之顯示裝置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090267075A1 (en) * 2008-04-23 2009-10-29 Industrial Technology Research Institute Oganic thin film transistor and pixel structure and method for manufacturing the same and display panel
TW201227119A (en) * 2010-12-30 2012-07-01 Ind Tech Res Inst Method of manufacturing a pixel array

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090267075A1 (en) * 2008-04-23 2009-10-29 Industrial Technology Research Institute Oganic thin film transistor and pixel structure and method for manufacturing the same and display panel
TW200945648A (en) * 2008-04-23 2009-11-01 Ind Tech Res Inst Oganic thin film transistor and pixel and method for manufacturing the same and display panel
TW201227119A (en) * 2010-12-30 2012-07-01 Ind Tech Res Inst Method of manufacturing a pixel array

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231883A (zh) * 2016-12-15 2018-06-29 财团法人工业技术研究院 晶体管装置
WO2022199034A1 (zh) * 2021-03-23 2022-09-29 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置

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