TW200814332A - Thin film transistor array substrate, manufacturing method thereof and display device - Google Patents

Thin film transistor array substrate, manufacturing method thereof and display device Download PDF

Info

Publication number
TW200814332A
TW200814332A TW096125058A TW96125058A TW200814332A TW 200814332 A TW200814332 A TW 200814332A TW 096125058 A TW096125058 A TW 096125058A TW 96125058 A TW96125058 A TW 96125058A TW 200814332 A TW200814332 A TW 200814332A
Authority
TW
Taiwan
Prior art keywords
insulating film
layer
gate insulating
film
polycrystalline
Prior art date
Application number
TW096125058A
Other languages
English (en)
Inventor
Hitoshi Nagata
Atsushi Endo
Shinsuke Yura
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of TW200814332A publication Critical patent/TW200814332A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Description

200814332 九、發明說明： 【發明所屬之技術領域】 本發明係關於薄膜電晶體陣列array)基 板、其製造方法以及顯示裝置。 【先前技術】 有機電致發光（EL)顯示裝置或液晶顯示裝置係形成於 _ 玻璃（glass)基板等絕緣基板上。此種顯示裝置係藉由低溫 多晶矽（polysilicorOaTPS)薄膜電晶體（TFT)的活用，而 飛躍的進行咼性能化。於顯示裝置周邊的電路形成使用低 溫多晶矽薄膜電晶體時，可以減少積體電路及積體電路安 裝基板的使用。為此，不僅可以簡化顯示裝置的周邊，也 可以在狹隘之晝框下實現高可靠性的顯示裝置。還有，在 液晶顯示裝置中，不止每一畫素的切(電 晶體）的容量變小，也可以縮小連接於汲極“以^側之儲 • 存電容器（storagecaPacit〇r)的面積。由此，得以在高解 析度之情形下實現高開口率的液晶顯示裝置。為此，在攜 帶電話用程度的小型面板（panel)之4倍視頻圖形陣列 (QVGA)(畫素數：240x320)或視頻圖形陣列（VGA)(畫素數： 480x640)的高解析液晶顯示裝置内，低溫多晶矽薄膜電晶 體係主導完成任務。 第4圖係繪示習知低溫多晶矽薄膜電晶體結構的剖面 圖第4圖（a)係為沿著形成源極（s〇urce) ·沒極區域的方 向截斷的剖面圖。第4圖（b)係為在第4圖（&)垂直方向上 2185-8985-PF;Ahddub 5 200814332 截斷的d面圖。如第4圖(a)所示，習知的薄膜電晶體在絕 緣基板1上係形成有多晶⑪層2，前述多晶石夕層2持有源 極區域21及極區域22及通道（_⑽μ)區域&更甚之， 在夕曰曰矽層2上形成閘極（gate)絕緣膜3。而且，於閘極 絕緣膜3上覆蓋通道區域23的部分，形成閘極電極〇
在低溫多晶矽薄膜電晶體中，為了於攝氏5〇〇度以下 的低溫製程（PTOCess)中將矽層多結晶化，係利用以雷射 (laser)進行表面加熱的方式（亦即雷射退火（1⑽叶 anneal ing))。於多結晶化後多晶矽層2表面上，會形成如 第4圖所示之凹凸。此凹凸可能是起因於多結晶石夕（多晶石夕） 的結晶粒子邊界。依據照射的雷射波長、照射面的表面狀 匕、…、射蛉的氣氛氣等的不同，通常在低溫多晶矽薄膜電 晶體中，多晶矽層2表面凹凸的峰谷（peak t〇 vaUey)值 係為10奈米至40奈米左右。形成於多晶矽層2上的閘極 絕緣膜3膜厚約為1〇〇奈米，此係成為與多晶矽層2表面 凹凸相近的標準（1eve 1)。亦即，如第4圖所示，多晶石夕層 2突起部導致閘極絕緣膜3膜厚變薄。在薄膜電晶體驅動 時，此閘極絕緣膜3會朝較薄部分集中電荷，而引起閘極 耐電壓不良。其中多晶矽層2表面突起也是導致低溫多晶 石夕薄膜電晶體產率及可靠性大幅降低的主要原因。 夕晶石夕層2的結晶粒子的大小係由所照射雷射的波長 及能ϊ (energy)的大小而決定。多晶矽層2内的結晶粒子 變大時’會得到較高的載體（carrier)移動度，而提升薄膜 電晶體的性能。然而，結晶粒子變大時，也會使多晶矽層 2185-8985-PF；Ahddub 6 200814332 2表面凹凸變激烈。為了進一 % ^ ^ ^ B 乂钕升溥膜電晶體性能，而 進订矽、纟口日日粒徑的擴大或閘極 多m主* 巴缘膜3的薄膜化。藉此， 夕曰曰夕層2表面突起在今後會成為更大的問題。 為了解決此問題，以下技術係 ^ ^ ^ 糸破揭不。習知低溫多晶 夕4膜電晶體中，係藉由使間極 一 巴緣膜3膜厚更厚，而提 咼絕緣膜耐電壓的絕對值。然 合道岛售^ 間極1巴緣膜3的厚膜化 s V致薄膜電晶體特性劣化。亦 勝冤晶體的閥值電 i (Vth)i增加，而減少開啟 lL uon)。還有，即使閘極 絕緣膜3膜厚較厚時，仍會因為 q你夕日日石夕層2突起部的閘 極絕緣膜膜厚較薄’而致薄膜電晶體驅動時電荷集中於 口此藉此仍無法解決導致閘極絕緣膜耐電壓不 根本原因。 ’在專⑺文獻1中，係揭示藉由包含平坦化絕緣 膜的夕们閘極絕緣膜以提高閘極耐電壓的技術。然而，在 =中，由於並未除去會於薄膜電晶體驅動時集中電荷的 :^層大起部，故仍無法根本解決閘極耐電壓不良的問 題疋有平坦化絕緣膜係在多晶矽層上使用旋轉機 少^ )去等所形成。藉此，塗佈材料的氧化膜會形成於 夕曰曰夕層與閘極絕緣膜間的界面。因此，在此界面上，捕 捉（trap)準位密度的控制會變困難，進而使薄膜電晶體特 性不穩定。 另方面’專利文獻2係藉由對多結晶化後的多晶矽 、行化學機械研磨（CMp ·· chemical Mechanical P°llShlng)的方^ ’去除突起。通常多晶石夕層膜厚約為50 2185>8985-PF；Ahdclub 7 200814332 奈米左右。對此多晶石夕層表面所具有約ι〇奈米 左右的突起進行直接化學機械研磨處理時，40奈米 控制較困難。因而，多晶矽層膜厚偏差時，二晶矽層膜厚 vth也會偏差。 4膜電晶體的 在此，薄膜電晶體閥值電壓vth係如式 利文獻1) )所示（非專
Vth = VFB+2 φ B+qNAtsi/C〇x = V〇 + qNAtsi/C〇x ( 1 )
Vfb ··平能帶（f lat band)電壓 0Β·以真性費米（fermi)標準為基準而得 (Fermi potential) 、費米位能 Q :電荷 接收器（3“6的0〇的舉動捕捉密度 tsi :多晶矽膜厚
Cox :閘極絕緣膜容量 藉由式⑴，可以判斷出薄膜電晶體閥值 著多晶矽膜厚tSi而變化。 係1^ 薄膜電晶體多晶石夕；立^ 7層剖面中，從下部到上部係為宮库 ㈣窄的平台形狀’且側壁面係為錐形（㈣⑻狀。此是為 了解決關於閉極電極叙刻「 ' 蚀到（etching)殘渣或斷線等不適合 情形而得之結構，婢同眛旅 口 、$表生其他問題。亦即在通道區域 兩端會形成膜厚較薄的鏟彡 # 叼錐形邛。猎此，通常膜厚部分的薄 膜電晶體特性會因膜i如雀 、予叙4之錐形部的薄膜電晶體特性而 呈現重疊。 2185-8985-PF；Ahddub 8 200814332 、 錐形部伙式（1)可知會使薄膜電晶體的Vth變低。因 而，比起主要（main)之通常膜厚部，較低的閘極電壓會先 變成開啟狀態。為此，在第5圖所示之汲極電流(對數)— 間極電壓特性⑽對數）— Vg肖性：以下係表示次臨限 (subthreshoH)特性）中，在Vg較低的區域也會因錐形部 的影響而致汲極電流起來。但是因為錐形部的通道寬度較 小，在飽和區域中流經錐形部的汲極電流會比通常膜厚部 Μ小。因此，在飽和區域中，定受通常膜厚部薄膜電晶體 特性所支配。其中次臨限特性在汲極電流（對數）上昇部呈 現肩部。接著，薄膜電晶體特性會呈不穩定狀態。 [專利文獻1]日本專利特開2〇〇1_27441〇號公報 [專利文獻2]曰本專利特開平8 — 25591 6號公報 [非專利文獻1 ]半導體厚度在多晶矽薄膜電晶體的效 果（Effects of Semiconductor Thickness on Poly Crystalline Silicon Thin Film Transistors) ^ Jpn. • J. App1· Phys· Vo1· 35 d996) pp· 923-929，M· Miyasaka， T. Komatsu, W. It〇h, A. Yamaguchi and H. Ohshima 【發明内容】 [發明所欲解決的課題] 為了解決上述問題，本發明之目的是提供一種在高可 靠性下性能穩定的薄膜電晶體陣列基板、其製造方法以及 顯示裝置。 [用以解決課題的手段] 2185-8985-PF;Ahddub 9 200814332 本發明薄膜電晶體陣列基板係具有多晶矽層（p〇iy silicon)、第1閘極（gate)絕緣膜及第2閘極絕緣膜。前 述多晶矽層係形成於基板上且持有既定圖案前 述第1閘極絕緣膜係設於前述基板及前述多晶石夕層表面， 且具有與前述多晶石夕層表面同一研磨面的表面。前述第2 閘極絕緣膜係形成覆蓋前❹晶⑪層及前述第丨閘極 膜。 、 本發明薄膜電晶體陣列基板係具有多晶矽層、第i閘 極絕緣膜及第2閘極絕緣膜。前述多_層係形成於基板 上j持有既定圖案。前述第！閘極絕緣膜係設於前述基板 及前述多晶石夕層表面，且表面不僅與前述多晶石夕層表面大 ，等高，且在前述多晶石夕層圖案端部及圖案周邊部的前述 弟—1閘極絕緣膜表面也與前述多晶石夕層表面大致等高。前 述第2閘極絶緣膜係形成覆蓋前述多晶石夕層及前述第1閘 極絕緣膜。 [發明效果] 依據本發明，即可提供一種在高可靠性下性能穩定的 4膜電晶體陣列基板、其製造方法以及顯示裝置。 【實施方式】 '^ 〇使用第1圖對適用本發明薄膜電晶體陣列基 板的顯不裝置進行說明。第1圖料示液晶顯示袭置所使 用之薄膜f晶體陣列基板結構的正面圖。本發明顯示裝置 係以液晶顯示裝置為例進行說明，然此僅為例示的結構， 2185-8985-PF;Ahddub 10 200814332 也可以使用有機電致發光顯示裝置等平面型 板顯示器（flat-panei display))等。 顯示裝 置（平
如^^液晶顯示裝置具有絕緣基板^絕緣基板Η列 ^薄^晶體陣列基板等陣列基板。在絕緣基板1上設 有..肩不區域41以及設置圍繞顯示區域41的晝框區域I :!示區域41中係形成有多條間極導線(掃晦信號線)43 二夕個源極導線（顯示信號線）4 4。多條閘極導線4 3係平行 設置。同樣的多條源極導線44亦平行設置。閘極導線“ 與源極導線44係形成相互交錯的形式。閘極導線43與源 極導線44係垂直相交。相互鄰接的閘極導線43與源極導 線44所圍繞而得的區域係作為畫素47。因而，在絕緣基 板1上，畫素47係呈矩陣（matrix)狀排列。 G、土 進-步在絕緣基板i的畫框區域42中，設置掃猫信號 驅動電路45與顯示信號驅動電路46。閘極導線43係從顯 示區域41延伸設置至晝框區域42。而且，閘極導線“係 在絕緣基板1端部與掃瞄信號驅動電路45連接。源極導線 44也同樣從顯示區域41延伸設置至晝框區域42/而且， 源極導、線44係在絕緣基板丨端部與顯示信號驅動電路46 連接。在掃瞄信號驅動電路45附近係連接有外部導線48。 還有，在顯示信號驅動電路46附近係連接有外部導線49。 外部導線48、49例如是可撓性印刷電路（Fpc (Flexible Printed Circuit))等導線基板。 掃瞒信號驅動電路45與顯示信號驅動電路46經由外 部導線48、49被提供來自外部的各種信號。掃瞄信號驅動 2185-8985-PF/Ahddub 11 200814332 電路45基於來自外部的控制信號，供給閘極信號（掃晦信 5虎）給閘極導線43。依據此閘極信號，閘極導線被依序 選擇。顯示信號驅動電路46基於來自外部的控制信號或顯 示資料（data)’供給顯示信號給源極導線44。依據此信號， 即可供給對應顯示資料的顯示電壓給各畫素4 7。 在晝素47内，係形成有至少一個薄膜電晶體5〇。薄 膜電晶體50係被配置於源極導線44與閘極導線“交錯點 附近。例如薄膜電晶體5〇係供給顯示電壓給晝素電極。亦 即，依據來自閘極導線43的閘極信號，開啟作為切換元件 的薄膜電晶體50。藉此，從源極導線44施加顯示電壓至 與薄膜電晶體50汲極電極連接的畫素電極。然後，在書素 電極與對向電極之間，產生對應顯示電㈣電場。還^在 絕緣基板1表面可以形成定向膜（未圖示）。 進一步於絕緣基板丨上對向配置對向基板。對向基板 例如是濾光片（Color filter)基板，被配置於視覺辨認 側。對向基板中可以形成濾光片、黑矩陣（Mack聊什“ (BM))、對向電極及定向膜等。還有，對向電極也可以為被 配置於絕緣基板1侧的情形。然後，在絕緣基板丨與對向 基板之間挾持液晶層。亦即在絕緣基i與對向基板之間 導入液晶。更甚之’在絕緣基板丨與對向基板的外侧面， 設置偏光板及相位差板等。還有，在液晶顯示面板的反視 覺辨認侧，可以配置背光單元（backlight unit)等。 液曰曰係依據晝素電極與對向電極之間的電場而被驅 動。亦即，改變基板間液晶的定向方向。藉此，改變通過 2185-8985-PF;Ahddub 12 200814332 液晶層之光的偏光狀態。亦即，通過偏光板被直線偏光的 光線經由液晶層而改變偏光狀態。具體而言，來自背光單 元的光經由陣列基板側的偏光板後被直線偏光。然後，此 直線偏光藉由通過液晶層而改變偏光狀態。 因而’依據偏光狀態，即可改變通過對向基板侧偏光
板的光量。亦即，改變來自背光單元並透過液晶顯示面板 的透過光中通過視覺辨認側偏光板之光線的光量。液晶的 疋向方向係依據所施加的顯示電壓而改變。所以藉由控制 顯不電壓’即可改變通過視覺辨認侧偏光板的光量。亦即， 藉由改變每一畫素的顯示電壓，即可顯示既定的晝像。 接著’使用第2圖對薄膜電晶體50的結構進行說明。 第2圖（a)係為模式顯示本發明薄膜電晶體5〇結構的平面 圖。第2圖（b)係為第2圖（a)a-A線的剖面圖。第2圖（c) 係為第2圖（a)B-B線的剖面圖。在此，係以上閘極 (top-gate)結構為例說明薄膜電晶體5〇。在主動式矩陣 (active matrix)型顯示裝置中，此薄膜電晶體5〇係被配 置於顯示區域41内的晝素47中。 在第2圖中’絕緣基板！上係形成有多晶矽層2。 晶矽層2係由第i導電型的源極區域21、汲極區域22 通道區域23戶斤構成。通道區域23係、配置於源極區域21 沒極區域22之間。然後，形成覆蓋多晶石夕層2的閉極絕 膜3°在夾著閘極絕緣膜3的通道區域23對面形成閘極 極4。層間絕緣層5係形成於間極絕緣膜3及間極電極 上。構成電路的導線層6係經由貫穿層間絕緣層5及閑 2185-8985-PF；Ahddub 13 200814332 絕緣膜3的接觸窗（contact hole)，而與源極區域21、沒 極區域2 2及閘極電極4電連接。 多晶石夕層2係以雷射退火（laser annealing)方式將 40奈米至80奈米左右的非晶石夕（am〇rph〇us si 1」c〇n)膜結 晶化而形成。在多結晶後的多晶矽層2表面形成有起因於 多晶矽的結晶粒子邊界的凹凸。還有，多晶矽層2端部係 呈錐形形狀。前述不僅可以確保閘極電極4與多晶矽層2
間的耐電壓、亦即提升薄膜電晶體5〇的閘極耐電壓，還可 以防止閘極電極4的斷線。 本發明中，閘極絕緣膜3係以位於多晶矽層2側的第 11極絕緣膜31與在閘極電極4側的第2閘極絕緣膜32 等一層所形成。第1閘極絕緣膜31係於絕緣基板丨大致全 邛表面上形成覆盍多晶矽層2後，利用化學機械研磨等平 坦=處理將全面平坦的去除至多晶砍層2表面為某種程度 的路出為止。亦、即’在多晶矽層2上，將突起某種程度的 去除而成為多晶矽層2凹窪處埋有第1閘極絕緣膜31的形 式。因此’多晶㊉層2凹凸表面的凸部係露出，而凹部中 則:里5又於弟1閘極絕緣膜31下。然後，多晶矽層2的表面 與第1閘極絕緣膜31的表面-同作為研磨面。還有，包含 平坦化處理後第1閘極絕緣膜31的多晶矽層2表面係與形 成於錐形狀多晶_層2㈣以⑽㈣ 絕緣膜31大致箄☆ L ^ 1閘極 人蚁寺阿。因此，在絕緣基板i全面上， 極絕緣膜Μ本;^ γ i ^ 、表面係為大致平坦。然後，在含有此多晶石夕層 弟閘極絕緣膜31的平坦去除面上形成第2閘極絕緣 2185-8985^PF;Ahddub 14 200814332 膜32。 =’ 2圖案端料呈錐形形狀。因此 成錐形形狀之多晶石夕層2圖案端部，”“夕層 」籌 1閘極絕緣膜31露出。铁後 、,攸弟 笛〗曼在多晶矽層2圖案端部上之 間極絕緣膜31表㈣、與多晶_層2巾央部表面大致等 :面二之’乡晶石夕層2圖案端部上之第1閉極絕緣膜31 又 系，、位於多晶碎層2外侧圖安用、嘉 卜側圖木周邊部的第1閘極絕緣 膜表面大致等高。第2閘極絕緣膜心設計為與多晶 :層2表面接觸。在此，從絕緣基板i表面的距離成 度0 接著，使用第3圖對本發明薄膜電晶體5〇的製造製程 進行說明。第3圖係為本發明製造製程的薄膜電晶體的： 面圖二此剖面圖所顯示者為帛2圖（3)之Η線剖面結構。 首先，在例如是玻璃所形成之絕緣基板丨上，以化學 t相沈積法形成非晶石夕膜。所使用者是低壓化學氣相沈: (LPCVD： Low Pressure Chemical Vapor Deposition)^ ^ 電漿輔助化學氣相沈積（PECVD : piasma Enhanced
Vapor Deposition)法。一般而言，利用低壓化學氣相沈積 法雖然可以穩定地形成非晶矽膜，但生產性的觀點來看則 會比電漿輔助化學氣相沈積法還差。利用電漿輔助化學氣 相沈積法所形成之非晶矽膜因為含有較多的氫，故在雷射 退火時會有氫突沸而破壞膜的可能性。因此，為了減少氣 含量，係在雷射退火前進行攝氏35〇度以上的熱處理。之 218 5-8 9 8 5-PF;Ahddub 15 200814332 後’藉由雷射退火等將非晶矽膜多結晶化。 运射退火係以脈衝雷射（pulsed laser)多次照射使石夕 、、口日日化田射退火時，矽結晶的光吸收率會隨著雷射波長 的增長而減少。為此，使用準分子雷射（excimer laser)(波 長· 308奈米）時，在前述照射中被結晶化的矽會再溶融。 另一方面，使用釔鋁柘榴石％雷射（YAG2。laser)時，前 、厂“、、射中所生成之石夕結晶融解變遲，而以此結晶為核使已 融解之未結晶化（非晶）部結晶化。因而，為了得到較大粒 的、々日日車乂么疋使用紀鋁柘權石2 ω雷射（用於多晶石夕薄 膜電晶體製造之非晶石夕膜藉由脈衝纪銘柘權石2,綠雷射 的結晶化（crystallization of am〇rph〇us一Si fiims by
pulsed YAG2。 green laser for polycrystalline Si TFT fablication) > journal 〇f the SID 13/10 (2〇〇5) P. 823-827^ S. Yura, A. Sono, T. Okamoto, Y. Sato, T. Kojima，J· Nishimae，M. In〇ue，K· M〇t〇nami:以下簡 稱參考文獻1 )。還有，也可以使用脈衝雷射。 在前述多結晶化多晶矽層2表面，會形成有如第3圖 (a)所示的凹凸。特別是石夕結晶粒較大之情形下，結晶粒子 邊界部的凹凸會更明顯。此時，多晶石夕層2表面凹凸會變 大至與多晶石夕;I 2之膜厚相同程度為止。於雷射退火前， 利用氫氟酸去除非晶矽膜表面的自然氧化膜，以減輕形成 於多晶矽層2表面的凹凸。還有，在雷射照射時，藉由將 氮氣等惰性氣氛氣通至非晶石夕膜表面，也可以減輕多晶石夕 層2表面的凹凸。 2185-8985-PF;Ahddub 16 200814332
此外，絕緣基板1R 板1興夕晶矽層2之間，也可以為具有 以下所述之保護膜的纟士播 “ 、、°冓。車父佳是在絕緣基板1側形成防 止來自、&緣基板1之污染物質擴散的第1保護膜(未圖 不）以及在夕晶石夕層2側形成難以在多晶石夕層2界面發生 捕捉準位的第2保護膜（未圖示）。第丨保護膜例如是氣化 石夕膜’第2保護膜例如是氧化石夕（siiic〇n〇xide)膜。此時， 係於非晶梦膜形成前，形成前述保護膜。 接著’如第3圖（b)所示，藉由光蝕刻（ph〇t〇_etching) 特多晶⑪層2加玉成既定形狀。例如是制使用四氟化 石反（CFO等氟化合物氣體的電漿蝕刻或反應性離子蝕刻 ( actlve lQn Etchlns)進行。在此，調整#刻條件 以使多晶石夕層2端部形狀為如第3圖⑻所示之錐形形狀。 多晶石夕層2端部為錐形形狀時，可以使薄膜電晶體5q之閉 極耐電壓提升以及解決關於閘極電極斷線㈣適合情形。 之後’如第3圖U)所示’在形成有多晶石夕層2的絕緣 基板1上形成第i閘極絕緣膜31。此時，第i間極絕緣膜 31必須比多晶梦層2膜厚還厚。例如多晶石夕層2平均膜厚 約為60奈米時’第i閘極絕緣膜31膜厚約為8〇奈米。還 有’為了減少多晶矽層2界面捕捉準位密度，帛i閘極絕 緣膜31較佳是含氫較多的氧化膜。例如是使用利用四乙基 石夕酸鹽（™s (Tetra Ethyl 0rthc) SiUcate))與氧氣“ 漿化學氣相沈積，形成具有4莫爾百分率左右氫含量的氧 化石夕膜（化學氣相沈積四乙基石夕酸氧化物的純··沈積參 數、退火及氫濃度間的關連（Properties Qf叻㈣“Μ 2185-8985-PF/Ahddub 17 200814332 vapor deposited tetraethyl orthosi1icate oxides : Correlation with deposition parameters, annealing, and hydrogen concentration)，J· Vac. Sci. Technol. B8 (1990) p.533-539 j A. M. Nguyen and S. P. Murarka ： 以下簡稱參考文獻2)。其中第1閘極絕緣膜31係被埋設 於多晶矽層2的凹部。多晶矽層2被第1閘極絕緣膜31所 覆蓋。 然後，從第1閘極絕緣
化處理例如是使用化學機械研磨法。化學機械研磨法所使 用之泥漿（slurry)(研磨粒）必須選擇最適合第j閘極絕緣 膜31的材質。第1閘極絕緣膜31為氧化矽時，例如是使 用鈽氧（ceria)(氧化鈽（ceriumoxide))系泥漿。通常使用 轉盤（turntable)驅動馬達（motor)電流監控器 檢測化學機械研磨終點者，較佳是使用即時（insitu)光學 式膜厚監控器。第1閘極絕緣膜31表面粗糙度較佳是平坦 化處理至100平方微求區域中均方根⑽s (R〇〇U咖 =⑹值在Η)奈米以τ，然後多晶♦層2的平均膜厚為 50示米為止。藉此，露出多晶㈣2表面凸部，而得到如 第3圖（d)所示的結構。由 ^ 玄陈夕日日矽層2的凸部，以传 弟1閘極絕緣膜31上凹凸變平滑 始夕笙1日日 > 巴3十坦化處理 後之弟1閘極絕緣膜31的多晶㈣2表面 晶矽層2圖荦端邻上菸π二、 錐$狀夕 第i㈣料 ㈣邊部絕緣基板1上的 :閘極絕緣膜31大致等高。然後，多晶石夕層2凸部表面、 β又於多晶矽層2凹部^ ^ ^ ^ ^ ^ ^ 弟1閘極絕緣膜31表面、錐形狀多 2185-8985-PP；Ahddub 18 200814332 晶石夕層2圖案端部及位於圖案周邊部的第】間極絕緣膜Μ 表面㈣成同-高度的„面。亦即’在與絕緣基板i平 打之形狀下’第1閘極絕緣膜31表面全部係呈平坦。 第1閘極絕緣膜31平坦處理後，如第3圖⑷所示， 在包含多晶矽層2及第1閘極絕緣膜31的去除面上，形成 第2閑極絕緣膜32。第2間極絕緣膜32膜厚例如是1〇。 奈米左右’也可以從薄膜電晶體性能進行膜厚最佳化而 得°第2閘極絕緣膜32與第！閘極絕緣膜31相同，為了 減少多晶⑦層2界面捕捉準位密度，較佳是含氫較多的氧 化膜。例如是使用利用四乙基矽酸鹽（TE〇s Ortho Silicate))與氧氣的電漿化學氣相沈積，形成具有 4莫爾百分率左右氫含量的氧化石夕膜（參考文獻2)。上述係
形成閘極絕緣膜3，此閘極絕緣膜3係由帛}閘極絕緣膜 31與第2閘極絕緣膜32等二層所構成。力了露出多晶石夕 層2,第2閘極絕緣膜32係以與多晶矽層2連接方式所形 成0 在閘極'纟巴緣膜3上利用濺鍍（sputter)沈積作為閘極 電極的金屬材料，並如第3圖（f)所示，將閘極電極4光蝕 刻成既定形狀。閘極電極4例如是使用鉬（M〇)或鈦（Ti)等 咼融點材料。或者，也可以使用以鋁（A1)等低阻抗材料為 主’且上層持有前述高融點材料的層積膜作為閘極電極4。 餘刻可以從乾蝕刻或濕蝕刻中選擇適用閘極電極4的方 法。然後’在源極區域21與汲極區域22中導入不純物。 例如疋在n通道型薄膜電晶體中，所導入之不純物是石舞 2185-8985-PF；Ahddub 19 200814332 (Phosphorus (卩））等n型不純物。導入方法可以使用離子 :入法或離子摻雜(i〇n d〇ping)法。$ 了減少起因於閘極 电極4與源極區域21間重疊（〇verl H 王谷®，較佳 疋動對準（self-alignment)結構。以閘極電極$為罩幕 (mask)，再經由閘極絕緣膜3導入不純物至多晶矽層2中暴 於通逼區域23中並未導入不純物。
+接耆，如第3圖（g)所示，在閘極電極4及第2閘極絕 緣膜32上形成層間絕緣層5。層間絕緣層5為了抑制氯的 擴散，較佳是使用例如是氮化石夕膜。形成層間絕緣層5後， 、仃攝氏350度至攝氏5〇〇度的熱處理。藉此熱處理 =絕緣膜3等氧化膜中氫擴散，並使之與存在於多晶石夕^ 内的矽原子懸鍵(dangling_bond)結合。藉此，可以減少 構=薄膜電晶體特性劣化原因的捕捉準位。亦~，前述可 、提回Vth或載體移動度等薄膜電晶體特性。 *進-步於閘極絕緣膜3及層間絕緣膜5中形成接觸 露出源極區域21及汲極區域22。然後，從層間絕 制=上成料軸Μ合金料„。利料常的照相 :/圖案化此導電膜，形成如第3圖⑻的導線層6。導 艮“ 6例如疋第j圖所示的源極導線44。經過以上製程， 即70成本發明薄膜電晶體5 0 〇 盘上述中，本發明閘極絕緣膜3為由第！閘極絕緣膜31 二弟2閘極絕緣膜32#二層所構成的結構。然 =膜31形成於覆蓋多晶之絕緣基板1Α致全面 斤 利用平坦化處理全面伞/ν ^ 处王面十坦化去除至多晶矽層2表面有 2185-8985-PF;Ahddub 20 200814332 某種私度藤出為止。葬發，夕 除而被平坦化。铁後即有 層2表面上因凸部被去 ^ 4即有可能形成閘極絕緣膜3膜厚幾 的結構。因此，可以提高閘極耐電壓、以及提高薄 膜電晶體產品的產率及可靠性。 。、
曰曰石夕層2錐形部的閘極絕緣耐電壓不良的問題。 更甚之，本發明中也可以不在多晶矽層2上進行直接 平坦化處理，而是進行從第1閘極絕緣膜31上至具有多晶 石夕層2表面有某種程度露出為止的平坦化處理。因此，多 晶石夕層2的膜厚控制變容易，並使膜厚偏差可被控制。然 後’如式（1)所示，Vth會穩定。 還有，平坦化處理後，絕緣基板1大致全面之第！間 極絕緣膜31表面係為幾乎平坦。亦即，形成於多晶石夕/2 錐形部的閘極絕㈣3卜係與多晶♦層2中央部大致等 南。然後’在含有多晶々層2及第1閘極絕緣膜31的去除 面上，形成第2閘極絕緣膜32。因此，形成於多晶矽層2 錐形部的閘極絕緣膜3係比通常膜厚部還厚。藉此，可曰以 抑制在式(1)中多晶矽膜厚tsi錐形部中的薄膜效果。麸 後，可以抑制次臨限特性"部的發生，而可以得到穩； 的薄膜電晶體閥值電壓Vth。還有，含有多晶石夕層2的閑 極絕緣膜31表面全部係為幾乎平坦，故在此閘極絕緣膜 31上所形成之第2閘極絕緣膜32係可使多晶碎層2錐形 部被閘極絕緣冑3所完全覆蓋。藉此’可以解決起因於多 另外’本發明中雖以使用化學機械研磨法對第1閘極 絕緣膜31及多晶矽層2進行平坦化處理為例進行說明，然 2185-8985-PF；Ahddub 21 200814332 也可以改以回蝕（etch back)進行平坦化。首先，在第i閘 極絕緣膜31上塗佈平坦性良好的平坦化膜。作為平坦化膜 了以使用複印成転中所用之光阻（ph〇t〇resist)，而不需特 殊設備的導入。為了不要圖案化，也可以使用不含感光劑 的基底（base)樹脂作為平坦化膜。還有，用於多層導線之 絕緣膜材料可以是使用有機塗佈式氧化矽膜（s〇G)、有機旋 轉塗佈介電層（S0D)或無機塗佈式氧化矽膜。然後，關於回 蝕，係選擇被蝕刻材料的蝕刻速度幾乎相同的方法。例如 多晶矽層2、閘極絕緣膜31及平坦化膜之蝕刻速度相近的 方法，是使用八氟化三碳（C3F〇、$氣化二礙（C2F6)及三氣 ^碳氫⑽F3)氣體進行反應性離子姑刻。但是，由於使用 前述氣體時污染物的附著會變多，必須於回蝕後充分洗淨 閘極絕緣膜31表面。紘,1 k 曰，人化學機械研磨法相同，均 以將^有多晶⑪層2凸部的閘極絕緣膜31平坦化。 通有，在本發明中，雖然以抑制氣擴散之 :;…例進行說明，然也可以由含氫較多的膜2 = 可以形成覆蓋層間絕緣臈5及導線層6 : 層未圖示)作為抑制氣擴散的膜。然後 未： 示）形成後，進行摄庆ώ 巴缘層C未圖 度至攝氏5 0 0度的埶處理。蕻 可以得到與以抑制氫擴散之膜形成層間絕緣膜5之= 同的效果。亦即， $膜5之仏形相 本發明雖以自叙提升薄膜電晶體特性。 然也可以為含有間二結構薄膜電晶體為例進行說明， 雜没極α嶋構的薄摻雜汲極咖）結構之輕換 、電日日體。全都可以發揮與自動對準 2185-8985-PF;Ahddub 200814332 / 結構薄膜電晶體相同之效果。 【圖式簡單說明】 第1圖係繪示本發明液晶顯示裝置薄膜電晶體陣列基 板結構的不意圖。 第2圖（a)至第2圖（c)係繪示本發明薄膜電晶體平面 圖及剖面圖。 第3圖（a)至第3圖（h)係繪示本發明薄膜電晶體製造 β製程的剖面圖。 第4圖（3)至第4圖（!)）係繪示習知薄膜電晶體平面圖 及剖面圖。 第 5圖係為顯示薄膜電晶體次臨限特性的圖形 (graph) 〇 【主要元件符號說明】 1〜 /絕緣基板； 2〜多晶石夕層·， 3〜 /閘極絕緣膜； 4〜閘極電極； 5〜 <層間絕緣層； 6〜 /導線層； 21 〜^原極區域， 22 〜沒極區域； 23 〜通道區域； 31 〜第1閘極絕緣膜； 32 〜第2閘極絕緣膜； 41 〜顯示區域； 42 〜晝框區域； 43 〜閘極導線； 44〜源極導線； 45 〜掃猫信號驅動電路； 46 〜顯示信號驅動電路； 47 〜晝素； 2185-8 985-PF;Ahddub 23 200814332 48、49〜外部導線； 50〜薄膜電晶體。
24 2185-8985-PF;Ahddub

Claims (1)

  1. 200814332 十、申請專利範圍： 1· 一種薄膜電晶體陣列（transistor array)基板，包 括： 夕日日石夕層（P〇 1 y S i 1 i c〇n )，形成於基板上且持有既 定圖案（pattern); 一第1閘極（gate)絕緣膜，設於前述基板及前述多晶 夕k表面且具有與前述多晶石夕層表面同一研磨面的表 面；以及 第2閘極絕緣膜，形成覆蓋前述多晶石夕層及前述第 1閘極絕緣膜。 2. 如申明專利範圍第1項所述的薄膜電晶體陣列基 板，其中位於前述多晶石夕層圖案周邊部的前述第1閘極絕 緣膜係與前述多晶矽層表面大致等高。 3. —種薄膜電晶體陣列基板，包括： 一多晶矽層，形成於基板上且持有既定圖案；
    一第1閘極絕緣膜，設於前述基板及前述多晶石夕 :’…述多晶石夕層圖案中央部、_案端部及圖㈣： =广i間極絕緣膜具有與前述多晶石夕 ； 尚的表面；以及 八双寺 形成覆蓋前述多晶矽層及前述第 一第2閘極絕緣膜 1閘極絕緣膜。 陣 膜 4·如申請專利範圍第W或3項所述的薄膜f 列基板’ #中W述第1閘極絕緣膜及前述第2門 包括氧切（sluc〇nc)xlde)。 “2間拐 2185-8985-PF;Ahddub 25 200814332 5. 如申請專利範圍第卜2或3項所述的薄膜電晶體陣 列基板’纟中前述第2間極絕緣膜包括】莫爾百分率以上 的氫。 6. 如申請專利範圍第卜2或3項所述的薄膜電晶體陣 列基板’ λ中前述多晶梦層之既㈣案形狀的端部係持有 錐形（taper)形狀。 7· 一種顯不裝置，具有如中請專利範圍第1、2或3項 所述的薄膜電晶體陣列基板。 8·一種薄臈電晶體陣列基板的製造方法，包括： 一多晶矽層形成製程’用以在基板上形成具有凹凸表 面的前述多晶矽層； 又 、 衣私用以將别述多晶矽層加工成既定圖案形 狀， 沈和衣私，用以沈積第1閘極絕緣膜，前述第1門 極、纟巴緣膜係覆蓋前述多晶石夕層； 一 + &㈣程’用以去除前述第i閘極絕緣膜及前述 多晶石夕層’以暴露出前述多晶梦層表面；以及 -第2閘極絕緣膜形成製程，用以在前述已被去除的 弟1閘極絕緣膜上形成覆蓋前述多晶♦層及前述第】閑極 絕緣膜的前述第2閘極絕緣膜。 9.如中請專利範㈣8項所述的薄膜電晶體陣列基板 的製造方法 ’ jBl 中 A JSL· j-o JU '_L' /γλ- /、宁在千i一化刚述弟丨間極絕緣膜及前述多 晶矽層的製程中，係使用化學機械研磨。 10·如申睛專利範圍第8項所述的薄膜電晶體陣列基 2l85-8985-PF；Ahddub 26 200814332 板的製造方法，JL中力承帕几乂、μ - ，、甲在十坦化別述弟1閘極絕緣膜及前述 多晶石夕層的製程中，係於前述第1間極絕緣膜上塗怖仲 化膜，再同時對前述平坦化膜、前述第1間極絕緣膜及前 述多晶矽臈蝕刻(etching)至暴露出前述多晶矽層表面為 止而完成平坦化。 11.如申請專利範圍第8項所述的薄膜電晶體陣列基 ，的製造方法4中前述第1閘極絕緣膜及前述第2間極 絕緣膜係使用氧化石夕所構成。 1 2 ·如申請專利範圍第 板的製造方法，其中前述第2=的溥膜電晶體陣列基 率以上的氫。 “2閑極絕緣膜包…爾百分 13.如申請專利範圍第u 列基板的製造方法，1中m、34的薄膜電晶體陣 閉極絕緣膜係使用四乙閘極絕'«及前述第2 積⑽）而形成。 〜鹽⑽)端藉由化學氣相沈
    2185-8985-PF;Ahddub 27
TW096125058A 2006-08-09 2007-07-10 Thin film transistor array substrate, manufacturing method thereof and display device TW200814332A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006216502A JP2008042044A (ja) 2006-08-09 2006-08-09 薄膜トランジスタアレイ基板、その製造方法、及び表示装置

Publications (1)

Publication Number Publication Date
TW200814332A true TW200814332A (en) 2008-03-16

Family

ID=39049816

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096125058A TW200814332A (en) 2006-08-09 2007-07-10 Thin film transistor array substrate, manufacturing method thereof and display device

Country Status (5)

Country Link
US (1) US20080035933A1 (zh)
JP (1) JP2008042044A (zh)
KR (1) KR100879040B1 (zh)
CN (1) CN101123276A (zh)
TW (1) TW200814332A (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110227075A1 (en) * 2008-12-05 2011-09-22 Dupont Displays, Inc. Backplane structures for solution processed electronic devices
KR20110106334A (ko) * 2008-12-05 2011-09-28 이 아이 듀폰 디 네모아 앤드 캄파니 용액 처리된 전자 소자용 백플레인 구조물
JP5487647B2 (ja) * 2009-03-05 2014-05-07 日産自動車株式会社 圧力センサーおよびその製造方法ならびにステアリング装置
JP5532908B2 (ja) * 2009-12-22 2014-06-25 カシオ計算機株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
TWI570920B (zh) 2011-01-26 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9611133B2 (en) * 2014-09-11 2017-04-04 Invensense, Inc. Film induced interface roughening and method of producing the same
KR102647695B1 (ko) * 2016-08-12 2024-03-14 삼성디스플레이 주식회사 트랜지스터 표시판 및 그 제조 방법
KR102619722B1 (ko) * 2016-10-27 2024-01-02 삼성디스플레이 주식회사 트랜지스터 표시판의 제조 방법 및 이에 이용되는 연마 슬러리
KR102544980B1 (ko) * 2018-03-08 2023-06-20 삼성디스플레이 주식회사 박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법
KR102596210B1 (ko) * 2018-05-25 2023-10-30 엘지디스플레이 주식회사 Tft 기판 및 이를 포함한 표시장치
US20210343818A1 (en) * 2018-09-06 2021-11-04 Sharp Kabushiki Kaisha Method for manufacturing active matrix substrate, and active matrix substrate
KR20200042971A (ko) * 2018-10-16 2020-04-27 삼성디스플레이 주식회사 표시패널 및 그 제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274410A (ja) * 2000-03-28 2001-10-05 Sanyo Electric Co Ltd 半導体装置
JP4341062B2 (ja) * 2003-02-12 2009-10-07 日本電気株式会社 薄膜トランジスタおよびその製造方法
KR100685421B1 (ko) * 2004-11-18 2007-02-22 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법

Also Published As

Publication number Publication date
KR100879040B1 (ko) 2009-01-15
KR20080013804A (ko) 2008-02-13
US20080035933A1 (en) 2008-02-14
JP2008042044A (ja) 2008-02-21
CN101123276A (zh) 2008-02-13

Similar Documents

Publication Publication Date Title
TW200814332A (en) Thin film transistor array substrate, manufacturing method thereof and display device
US9478562B2 (en) Array substrate and manufacturing method thereof, display device, thin film transistor and manufacturing method thereof
JP3919900B2 (ja) 液晶表示装置およびその作製方法
US6693044B1 (en) Semiconductor device and method of manufacturing the same
KR101282897B1 (ko) 폴리실리콘 박막트랜지스터 및 그 제조방법
TWI309476B (en) Thin film transistor and method of manufacturing the same
JP2008124392A (ja) 半導体装置、その製造方法及び表示装置
CN101861642B (zh) 薄膜晶体管、薄膜晶体管的制作方法以及显示装置
JP2005166757A (ja) 配線構造体、配線構造体の形成方法、薄膜トランジスタ、薄膜トランジスタの形成方法、及び表示装置
TW201227968A (en) Thin film transistor and fabricating method thereof
US8378348B2 (en) Semiconductor element and method for manufacturing the same
JPH06132303A (ja) 薄膜トランジスタおよびその作製方法
TWI290770B (en) TFT array panel and fabricating method thereof
WO2008029582A1 (fr) Dispositif semi-conducteur, procédé de fabrication du dispositif semi-conducteur, et dispositif d'affichage
JP2000347221A (ja) 液晶ディスプレイ画素アレイのための、銅金属配線を用いた多結晶シリコンｔｆｔを形成する方法。
TW200819888A (en) TFT substrate and manufacturing method, and display device with the same
JP2002009295A (ja) 薄膜トランジスタ及びその製造方法
JP4097521B2 (ja) 半導体装置の作製方法
KR20030049764A (ko) 다결정 규소를 이용한 박막 트랜지스터의 제조 방법
KR101402261B1 (ko) 박막 트랜지스터의 제조 방법
US7259103B2 (en) Fabrication method of polycrystalline silicon TFT
TW499605B (en) Manufacture method of thin film transistor flat panel display
TW200408136A (en) Electronic devices and their manufacture
TWI306667B (en) Method of fabricating planarized poly-silicon thin film transistors
KR101599280B1 (ko) 어레이 기판의 제조방법