JP2000347221A - 液晶ディスプレイ画素アレイのための、銅金属配線を用いた多結晶シリコンｔｆｔを形成する方法。 - Google Patents

液晶ディスプレイ画素アレイのための、銅金属配線を用いた多結晶シリコンｔｆｔを形成する方法。

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JP2000347221A
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Tue Nguyen
ヌーエン テゥー
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Abstract

(57)【要約】 （修正有） 【課題】 ＴＦＴ ＬＣＤ構造および多結晶シリコンＴ
ＦＴ上に銅導電体を用いる。 【解決手段】 ＴＦＴのソース、ドレインおよびチャネ
ル領域を含むアクティブ領域と、チャネル領域に隣接す
る各アクティブ領域上のゲート電極ならびに各アクティ
ブ領域のそれぞれのソースおよびドレイン領域上のソー
スおよびドレイン電極と、基板上の選択されたＴＦＴに
作動的相互接続を提供するために基板上に形成された複
数の導電線であって、導電線がゲート電極に作動的に接
続された複数の第１の導電線と、各選択されたＴＦＴの
第２の電極に作動的に接続された複数の第２の導電線と
を含み、第２の電極がソースまたはドレイン電極である
複数の導電線とを含み、基板上の第１および第２の導電
線ならびに各ＴＦＴ上で線が作動的に接続されるそれぞ
れのゲートおよび第２の電極が、ＴｉＮ／Ｃｕ／ＴｉＮ
である第１／第２／第３の層を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に液晶ディ
スプレイ（ＬＣＤ）に関し、より詳細には、多結晶シリ
コン薄膜トランジスタ（ＴＦＴ）ＬＣＤ上への銅電極お
よび導電線の形成に関する。
【０００２】
【従来の技術】液晶ディスプレイ（ＬＣＤ）は、矩形の
アレイ内に多数の画素要素または画素を有する。各画素
は、好ましくは薄膜トランジスタ（ＴＦＴ）などの能動
素子により制御される。ディスプレイを制御するドライ
バ回路は、行と列で配列された金属線のグリッドにより
個々の画素ＴＦＴに接続される。各ピクセルは、能動マ
トリックスＬＣＤ内で個別的にアドレス可能である。平
行線（「ゲート線」）の一組は、画素アレイ内のＴＦＴ
のゲートに作動的に接続されている。交差線は、各ＴＦ
Ｔのソースまたはドレインに接続されている（本明細書
では便宜上「ソース線」と称する）。ソース線に接続さ
れていない、各ＴＦＴの他のソース／ドレイン電極は画
素電極に結合され、ＴＦＴがオンになると画素電極に電
圧が印加される。
【０００３】大画面ＬＣＤパネルの開発および製造の限
界は、ディスプレイの個々の画素にアドレスするために
使用される金属ゲートおよびソース線における高い抵抗
である。アルミニウムおよびアルミニウム合金が、比較
的低抵抗（３〜４μΩ−ｃｍ）なので、ゲートおよびソ
ース線にしばしば用いられてきた。しかしアルミニウム
は、ヒロック形成に関して加工の問題を提起する。タン
タルまたはクロムなど他の金属は、高抵抗など異なる問
題を提起する。
【０００４】ゲートおよびソース線の抵抗は、ＬＣＤが
サイズにおいて大きくなるにつれ、ますます問題となっ
ている。配線抵抗は、信号パルスの減衰および歪みを生
成し、不均一な画像および輝度むらの原因となる。より
幅広く太い配線に変更することは、多くのＬＣＤアプリ
ケーションにおいて選択肢ではない。より幅広いゲート
およびソース線は、ＬＣＤ上の画素アパーチャを低減す
る。金属線の太さを増大させることは、加工の困難を提
起する。ＬＣＤパネルは集積回路（ＩＣ）チップより遙
かに長い配線を有するので、配線抵抗の問題は、ＩＣよ
りもＬＣＤにおける方が深刻である。
【０００５】
【発明が解決しようとする課題】現在ＩＣには銅金属配
線が使用されており、銅の加工に関する問題と利点は現
在公知である。半導体加工において使用される銅のアル
ミニウムおよび他の金属に対する利点は、銅が低抵抗を
有することである（１．７μΩ−ｃｍ）。しかし、非常
に扱いが困難である。銅は酸化物やガラスへの付着が不
十分である。銅からの汚染物質は、薄膜トランジスタ
（ＴＦＴ）チャネル領域内のシリコンを著しく劣化さ
せ、小数担体の寿命を低減し、素子の性能を著しく劣化
させる。ＩＣおよび多くのＬＣＤ製造プロセスのおいて
必要な加熱工程は、隣接するシリコン領域への銅拡散の
割合と深刻さを増大させる。これらの接着および拡散問
題の解決策の１つは、障壁材料で銅を覆うか、または包
むことである。
【０００６】銅導電体は、非晶質シリコンＴＦＴのＬＣ
Ｄにおいて使用されてきた。非晶質シリコンＴＦＴは、
窒化シリコン(ＳｉＮ）をゲート絶縁体とする底面ゲー
トアーキテクチャを用いる。そのような非晶質シリコン
ＴＦＴは、ＴＦＴの加工に必要な加熱工程の間において
でさえ、窒化シリコンが効果的な拡散障壁として働くの
で、幾分便利であることが証明されてきた。そのような
底面ゲートアーキテクチャは、金属導電体がまず堆積さ
れ、シリコンを結晶化させるのに必要な温度が金属を溶
かしてしまうので、多結晶シリコンＴＦＴでは不可能で
ある。多結晶シリコン（「ポリシリコン」または「ポリ
Ｓｉ」とも呼ばれる）ＴＦＴは、多結晶シリコンのより
高い担体移動度ゆえに、非晶質シリコンＴＦＴに対し性
能面において利点を有する。しかし、多結晶シリコンを
使用するためには、上面ゲートＴＦＴアーキテクチャを
使用する必要がある。上面ゲートＴＦＴアーキテクチャ
は、ガラス基板に付けたシリコンが、金属電極ならびに
ゲートおよびソース配線の取り付けより前に結晶化され
ることを可能にする。
【０００７】多結晶シリコン中に形成された上面ゲート
ＴＦＴでは、好適なゲート絶縁体は二酸化シリコンであ
り、二酸化シリコンは窒化シリコンに伴う過度の欠陥密
度を回避する。しかしながら、二酸化シリコンは、銅に
対する拡散障壁として、窒化シリコンほど効果的ではな
い。これは、これまで多結晶シリコンＴＦＴに銅ゲート
が使用されてこなかった理由の１つである。別な理由
は、銅と二酸化シリコンとの間の不十分な付着である。
【０００８】ＬＣＤ上の多結晶シリコンにおいて、アル
ミニウムや他のほとんどの金属と比べた銅の低抵抗率を
利用して、銅ゲートおよびソース配線を使用したＴＦＴ
を形成するプロセスを有することは有利である。
【０００９】また、ウェットエッチングプロセスを用い
て、ゲートおよびソース配線を含んだ、画素アレイの金
属領域を定義する多結晶シリコンにおいて形成されるＬ
ＣＤのＴＦＴ上に、銅金属ゲートおよびソース／ドレイ
ン電極を形成する方法を有することも有利である。
【００１０】従って本発明では、基板上に複数の薄膜ト
ランジスタ（ＴＦＴ）および作動配線を有する液晶ディ
スプレイ（ＬＣＤ）構造が提供される。この構造は、好
適にはガラス等であるＬＣＤ基板上に形成された複数の
多結晶シリコン作用面積を含む。各作用面積は、ＴＦＴ
のソース、ドレイン、およびチャネル領域を含む。各作
用面積のゲート電極は、チャネル領域に隣接して形成さ
れる。ソースおよびドレイン電極は、各作用面積のそれ
ぞれのソースおよびドレイン領域に形成される。複数の
導電線が基板上に形成され、基板上の選択されたＴＦＴ
に作動的配線を提供する。導電線は、各選択されたＴＦ
Ｔの、ゲート電極に作動的に接続された複数の第１の導
電線と、第２の電極に作動的に接続された第２の導電線
とを含む。第２の電極はソースまたはドレイン電極のい
ずれかである。その他のソースまたはドレイン電極は、
第２の導電線に作動的に接続されておらず、好適には透
明画素電極に接続されている。各ＴＦＴ上で配線が作動
的に接続されている、基板上の第１および第２の導電
線、ならびにそれぞれのゲートおよび第２の電極は、第
１／第２／第３の層をＴｉＮ／Ｃｕ／ＴｉＮのように有
する多層構造である。
【００１１】本発明によるＬＣＤ構造に使用される導電
線および電極の構造の断面の好適な寸法は以下のように
なる。ＴｉＮの第１の層は約１００Åから１５００Åの
範囲の厚さを有しする。銅の第２の層が約１０００Åか
ら１０，０００Åの範囲の厚さを有する。さらに、Ｔｉ
Ｎの第３の層が約１００Åから１５００Åの範囲の厚さ
を有する。
【００１２】ＬＣＤ構造は、本発明の方法により形成さ
れる。多結晶シリコンの層を表面に形成されたＬＣＤ基
板上にＬＣＤ構造を形成する方法が使用される。この方
法は、以下の工程を含む。基板上に多結晶シリコンをパ
ターニングすることにより、複数の薄膜トランジスタが
備えられる。パターニングは、基板上に複数のアクティ
ブ領域を形成する。各アクティブ領域は、ソース、ドレ
インおよびチャネル領域を形成し、各チャネル領域上に
ゲート誘電体を堆積することにより形成される。次に、
第１の導電層または導電体が、基板と、基板上にすでに
形成された構造上とに堆積される。第１の導電体は、Ｔ
ｉＮ／Ｃｕ／ＴｉＮの第１／第２／第３の層を有する。
次に、第１の導電体はパターニングされて、基板上に第
１の導電線を形成し、各ＴＦＴ構造上に第１の電極を形
成する。この導電線と電極は、ＴｉＮ／Ｃｕ／ＴｉＮの
第１／第２／第３の層を有する。次に、すでに形成され
た構造上に誘電層が堆積され、パターニングされて、導
体間絶縁を提供する。次に基板および構造上に第２の導
電体が堆積される。第２の導電体は、ＴｉＮ／Ｃｕ／Ｔ
ｉＮの第１／第２／第３の層を有する。最後に、第２の
導電体がパターニングされて、基板上に複数の第２の導
電線を形成し、各ＴＦＴ構造上に第２の電極を形成す
る。第２の導電線および電極は、ＴｉＮ／Ｃｕ／ＴｉＮ
の第１／第２／第３の層を有する。
【００１３】本発明の好適な実施形態では、基板および
構造上に第１の導電体を堆積する工程は、以下の工程を
含む。ＴｉＮの第１の層は、スパッタリングとしても知
られる、物理蒸着法（ＰＶＤ）により堆積される。次に
ＴｉＮの第１の層の上に銅の第２の層が、化学蒸着法
（ＣＶＤ）により堆積される。次に、銅の第２の層の上
にＴｉＮの第３の層が、ＰＶＤにより堆積される。
【００１４】第１および第２の導電体を堆積する工程の
間に堆積される様々な層のそれぞれの厚さは、好適には
以下の範囲である。ＴｉＮの第１の層は、約１００Åか
ら１５００Åの範囲の厚さで堆積される。銅の第２の層
は、ＴｉＮの第１の層の上に、約１０００Åから１０，
０００Åの範囲の厚さで堆積される。さらに、ＴｉＮの
第３の層が、銅の第２の層の上に、約１００Åから１５
００Åの範囲の厚さで堆積される。
【００１５】第１の導電層（ＴｉＮ／Ｃｕ／ＴｉＮ）お
よび第２の導電層（ＴｉＮ／Ｃｕ／ＴｉＮ）をパターニ
ングする工程は、好適には、導電体の上側表面にフォト
レジストをまず堆積してパターニングするウェットエッ
チングプロセスにより行われる。次にＴｉＮの第１の層
がＴｉＮエッチャントでのエッチングにより除去され
る。次に銅の第２の層が銅エッチャントでのエッチング
により除去される。次に第３の層（ＴｉＮ）がＴｉＮエ
ッチャントでのエッチングにより除去される。最後に、
エッチングされない領域の表面からフォトレジストが除
去される。
【００１６】本方法は、ＴＦＴのソースまたはドレイン
に接続された電極と、一般的に同時に堆積される第３の
電極の堆積工程も提供し、画素電極への作動的接続を提
供する。
【００１７】
【課題を解決するための手段】本発明の１局面におい
て、複数の薄膜トランジスタ（ＴＦＴ）および作動的相
互接続が基板上に形成された液晶ディスプレイ（ＬＣ
Ｄ）構造は、基板上に形成された多結晶シリコンの複数
のアクティブ領域であって、それぞれのアクティブ領域
がＴＦＴのソース、ドレインおよびチャネル領域を含む
アクティブ領域と、該チャネル領域に隣接する各該アク
ティブ領域上のゲート電極ならびに各アクティブ領域の
それぞれのソースおよびドレイン領域上のソースおよび
ドレイン電極と、該基板上の選択されたＴＦＴに作動的
相互接続を提供するために、該基板上に形成された複数
の導電線であって、該導電線が、該ゲート電極に作動的
に接続された複数の第１の導電線と、各選択されたＴＦ
Ｔの第２の電極に作動的に接続された複数の第２の導電
線とを含み、該第２の電極が該ソースまたはドレイン電
極である、複数の導電線と、を含み、該基板上の該第１
および第２の導電線ならびに各ＴＦＴ上で該線が作動的
に接続される該それぞれのゲートおよび第２の電極が、
ＴｉＮ／Ｃｕ／ＴｉＮである第１／第２／第３の層を有
する。
【００１８】各ＴＦＴにおいて、前記ゲート電極、前記
ソース電極、および前記ドレイン電極がすべて、ＴｉＮ
／Ｃｕ／ＴｉＮである第１／第２／第３の層を有しても
よい。
【００１９】前記第１および第２の導電線の層、ならび
に作動的に接続される前記それぞれのゲートおよび第２
の電極が、以下の厚さ、ＴｉＮの第１の層が約１００Å
から１５００Åの範囲の厚さであり、銅の第２の層が約
１０００Åから１０，０００Åの範囲の厚さであり、Ｔ
ｉＮの第３の層が約１００Åから１５００Åの範囲の厚
さ、を有してもよい。
【００２０】本発明の１局面において、基板上に形成さ
れた複数の薄膜トランジスタ（ＴＦＴ）を含む液晶ディ
スプレイ（ＬＣＤ）画素アレイは、各ＴＦＴが、該基板
上の多結晶シリコンのアクティブ領域であって、該ＴＦ
Ｔのソース、ドレインおよびチャネル領域を含むアクテ
ィブ領域と、該アクティブ領域上のゲート、ソースおよ
びドレイン電極であって、該ゲート、ソースおよびドレ
イン電極が、それぞれＴｉＮ／Ｃｕ／ＴｉＮの第１／第
２／第３の層を有するゲート、ソースおよびドレイン電
極と、を含む。
【００２１】前記ゲート、ソースおよびドレイン電極の
層が、以下の厚さ、ＴｉＮの第１の層が約１００Åから
１５００Åの範囲の厚さであり、銅の第２の層が約１０
００Åから１０，０００Åの範囲の厚さであり、ＴｉＮ
の第３の層が約１００Åから１５００Åの範囲の厚さ、
を有してもよい。
【００２２】本発明の１局面において、基板上に形成さ
れた複数の薄膜トランジスタ（ＴＦＴ）を含む液晶ディ
スプレイ（ＬＣＤ）画素アレイは、各ＴＦＴが、該基板
上の多結晶シリコンのアクティブ領域であって、該ＴＦ
Ｔのソース、ドレインおよびチャネル領域を含むアクテ
ィブ領域と、該チャネル領域と、該それぞれのソースお
よびドレイン領域上のソースおよびドレイン電極とに隣
接した該アクティブ領域上のゲート電極であって、該ゲ
ート、ソースおよびドレイン電極がそれぞれＴｉＮ／Ｃ
ｕ／ＴｉＮの第１／第２／第３の層を有するゲート、ソ
ースおよびドレイン電極と、該基板上にわたって行およ
び列を形成する第１および第２の導電線のグリッドであ
って、該導電線が該ＴＦＴに作動的に接続されており、
これにより個々のＴＦＴがアドレス可能であり、該導電
線がそれぞれＴｉＮ／Ｃｕ／ＴｉＮの第１／第２／第３
の層を有する、グリッドと、を含む。
【００２３】前記ゲート、ソースおよびドレイン電極の
層、ならびに前記導電線が、以下の厚さ、ＴｉＮの第１
の層が約１００Åから１５００Åの範囲の厚さであり、
銅の第２の層が約１０００Åから１０，０００Åの範囲
の厚さであり、ＴｉＮの第３の層が約１００Åから１５
００Åの範囲の厚さ、を有してもよい。
【００２４】本発明の１局面において、多結晶シリコン
の層を形成されたＬＣＤ基板上の液晶ディスプレイ（Ｌ
ＣＤ）構造を形成する方法が、該多結晶シリコンをパタ
ーニングして、該基板上に複数のアクティブ領域を形成
し、各アクティブ領域上にソース、ドレインおよびチャ
ネル領域を形成し、それぞれのチャネル領域上にゲート
誘電体を堆積することにより、複数の薄膜トランジスタ
（ＴＦＴ）を提供する工程と、基板および構造上に、第
１の導電体を堆積させる工程であって、該第１の導電体
が、ＴｉＮ／Ｃｕ／ＴｉＮである第１／第２／第３の層
を有する、工程と、該第１の導電体をパターニングし、
該基板上に複数の第１の導電線を形成して、各該ＴＦＴ
構造上に第１の電極を形成する工程であって、該線およ
び電極がＴｉＮ／Ｃｕ／ＴｉＮである第１／第２／第３
の層を有する、工程と、誘電層を堆積およびパターニン
グし、導体間絶縁を提供する工程と、ＴｉＮ／Ｃｕ／Ｔ
ｉＮである第１／第２／第３の層を有する第２の導電体
を堆積させる工程と、該第２の導電体をパターニング
し、該基板上に複数の第２の導電線を形成して、各該Ｔ
ＦＴ構造上に第２の電極を形成する工程であって、該線
および電極がＴｉＮ／Ｃｕ／ＴｉＮである第１／第２／
第３の層を有する、工程と、を含む。
【００２５】前記第１の導電体を堆積する前記工程が、
物理蒸着法（ＰＶＤ）により、ＴｉＮの第１の層を堆積
する工程と、ＣＶＤにより、ＴｉＮの該第１の層上にＣ
ｕの第２の層を堆積する工程と、ＰＶＤにより、Ｃｕの
該第２の層上にＴｉＮの第３の層を堆積する工程と、を
包含してもよい。
【００２６】前記第１の導電体を堆積する前記工程が、
ＴｉＮの第１の層を約１００Åから１５００Åの範囲の
厚さで堆積する工程と、銅の第２の層を約１０００Åか
ら１０，０００Åの範囲の厚さでＴｉＮの第１の層上に
堆積する工程と、ＴｉＮの第３の層を約１００Åから１
５００Åの範囲の厚さでＣｕの第２の層上に堆積する工
程と、をさらに含んでもよい。
【００２７】前記第１の導電体を堆積する前記工程の後
に、ＣＶＤにより前記誘電層を堆積する工程を含んでも
よい。
【００２８】前記第２の導電体を堆積する前記工程が、
物理蒸着法（ＰＶＤ）により、ＴｉＮの第１の層を堆積
する工程と、ＣＶＤにより、ＴｉＮの該第１の層上にＣ
ｕの第２の層を堆積する工程と、ＰＶＤにより、Ｃｕの
該第２の層上にＴｉＮの第３の層を堆積する工程と、を
包含してもよい。
【００２９】前記第２の導電体を堆積する前記工程が、
ＴｉＮの第１の層を約１００Åから１５００Åの範囲の
厚さで堆積する工程と、Ｃｕの第２の層を約１０００Å
から１０，０００Åの範囲の厚さでＴｉＮの第１の層上
に堆積する工程と、ＴｉＮの第３の層を約１００Åから
１５００Åの範囲の厚さでＣｕの第２の層上に堆積する
工程と、をさらに含んでもよい。
【００３０】前記第１の導電体をパターニングする前記
工程が、該第１の導電体上にフォトレジストパターンを
形成する工程と、ＴｉＮをエッチングするためにウェッ
トエッチングプロセスを用いて、前記第３の層をエッチ
ングする工程と、Ｃｕをエッチングするためにウェット
エッチングプロセスを用いて、前記第２の層をエッチン
グする工程と、ＴｉＮをエッチングするためにウェット
エッチングプロセスを用いて、前記第１の層をエッチン
グする工程と、該フォトレジストパターンを除去する工
程と、を包含してもよい。
【００３１】前記第２の導電体をパターニングする前記
工程が、該第２の導電体上にフォトレジストパターンを
形成する工程と、ＴｉＮをエッチングするためにウェッ
トエッチングプロセスを用いて、前記第３の層をエッチ
ングする工程と、Ｃｕをエッチングするためにウェット
エッチングプロセスを用いて、前記第２の層をエッチン
グする工程と、ＴｉＮをエッチングするためにウェット
エッチングプロセスを用いて、前記第１の層をエッチン
グする工程と、該フォトレジストパターンを除去する工
程と、をさらに含んでもよい。
【００３２】前記ＬＣＤ画素アレイ構造の前記ＴＦＴ
が、ゲート、ソースおよびドレイン電極を含み、前記第
１の導電体をパターニングする前記工程は、該ゲート、
ソースまたはドレイン電極のいずれかである第１の電極
を形成し、前記第２の導体をパターニングする前記工程
は、形成された該第１の電極が該ソースまたはドレイン
電極である場合には該ゲート電極として、形成された該
第１の電極が該ゲート電極である場合、該ソースまたは
ドレイン電極のいずれかとして、第２の電極を形成し、
形成された該第１の電極が該ソースまたはドレイン電極
のいずれかである場合、該第１の導体をパターニングす
る該工程の間に第３の電極を形成する工程であって、形
成された該第１の電極が該ドレイン電極である場合に
は、該第３の電極は該ソース電極であり、形成された該
第１の電極が該ソース電極である場合には、該第３の電
極は該ドレイン電極である工程、または形成された該第
１の電極が該ゲート電極である場合、該第２の導体をパ
ターニングする該工程の間に第３の電極を形成する工程
であって、形成された該第２の電極が該ドレイン電極で
ある場合には、該第３の電極は該ソース電極であり、形
成された該第２の電極が該ソース電極である場合には、
該第３の電極は該ドレイン電極である工程、を、さらに
含み、該第３の電極が、ＴｉＮ／Ｃｕ／ＴｉＮの第１／
第２／第３の層を有してもよい。
【００３３】本発明の１局面において、多結晶シリコン
の層が形成されたＬＣＤ上の液晶ディスプレイ（ＬＣ
Ｄ）画素アレイ構造を形成する方法が、該多結晶シリコ
ンをパターニングして、該基板上に複数のアクティブ領
域を形成し、各アクティブ領域上にソース、ドレインお
よびチャネル領域を形成し、それぞれのチャネル領域上
にゲート誘電体を堆積することにより、複数の薄膜トラ
ンジスタ（ＴＦＴ）構造を提供する工程と、基板および
構造上に、第１の導電体を形成する工程であって、該第
１の導電体が、ＴｉＮ／Ｃｕ／ＴｉＮである第１／第２
／第３の層を有する、工程と、該第１の導電体をパター
ニングし、該基板上に複数の第１の導電線を形成して、
各該ＴＦＴ構造上にゲート電極を形成する工程であっ
て、該ゲート電極が該第１の導電線の選択された線と一
体であり、該線およびゲート電極がＴｉＮ／Ｃｕ／Ｔｉ
Ｎである第１／第２／第３の層を有する、工程と、誘電
層を堆積およびパターニングし、導体間絶縁を提供する
工程と、ＴｉＮ／Ｃｕ／ＴｉＮである第１／第２／第３
の層を有する第２の導電体を堆積する工程と該第２の導
電体をパターニングし、該基板上に複数の第２の導電線
を形成して、各該ＴＦＴ構造上にソースおよびドレイン
電極を形成する工程であって、各ＴＦＴ構造の該ソース
およびドレイン電極のいずれか１つが、該第２の導電線
の選択された線と一体であり、該線ならびにソースおよ
びドレイン電極がＴｉＮ／Ｃｕ／ＴｉＮである第１／第
２／第３の層を有する、工程と、を含む。
【００３４】前記第１の導電体を堆積する前記工程が、
約１００Åから１５００Åの範囲の厚さを有するＴｉＮ
の第１の層を堆積する工程と、約１０００Åから１０，
０００Åの範囲の厚さを有するＣｕの第２の層をＴｉＮ
の第１の層に堆積する工程と、約１００Åから１５００
Åの範囲の厚さを有するＴｉＮの第３の層をＣｕの第２
の層に堆積する工程と、をさらに含んでもよい。
【００３５】前記第２の導電体を堆積する前記工程が、
約１００Åから１５００Åの範囲の厚さを有するＴｉＮ
の第１の層を堆積する工程と、約１０００Åから１０，
０００Åの範囲の厚さを有するＣｕの第２の層をＴｉＮ
の第１の層に堆積する工程と、約１００Åから１５００
Åの範囲の厚さを有するＴｉＮの第３の層をＣｕの第２
の層に堆積する工程と、をさらに含んでもよい。
【００３６】前記第１の導電体をパターニングする前記
工程が、該第１の導電体上にフォトレジストパターンを
形成する工程と、ＴｉＮをエッチングするためにウェッ
トエッチングプロセスを用いて、前記第３の層をエッチ
ングする工程と、Ｃｕをエッチングするためにウェット
エッチングプロセスを用いて、前記第２の層をエッチン
グする工程と、ＴｉＮをエッチングするためにウェット
エッチングプロセスを用いて、前記第１の層をエッチン
グする工程と、該フォトレジストパターンを除去する工
程と、を含んでもよい。
【００３７】前記第２の導電体をパターニングする前記
工程が、該第２の導電体上にフォトレジストパターンを
形成する工程と、ＴｉＮをエッチングするためにウェッ
トエッチングプロセスを用いて、前記第３の層をエッチ
ングする工程と、Ｃｕをエッチングするためにウェット
エッチングプロセスを用いて、前記第２の層をエッチン
グする工程と、ＴｉＮをエッチングするためにウェット
エッチングプロセスを用いて、前記第１の層をエッチン
グする工程と、該フォトレジストパターンを除去する工
程と、をさらに含んでもよい。
【００３８】
【発明の実施の形態】図１は、ＬＣＤパネルの一部を部
分的に切り取って個々の画素の構造を示した図である。
ディスプレイ１０は、典型的にはガラスまたは他の適切
な透明材料で形成されるＬＣＤ基板１２を含む。ＬＣＤ
基板１２とこれに平行に設けられた基板１４の間には、
液晶材料１６が封入されている。画素アレイ基板１２の
表面は、複数の薄膜トランジスタ（ＴＦＴ）２０が形成
された多結晶シリコン層で覆われている。ＴＦＴは、イ
ンジウムすず酸化物（ＩＴＯ）のような透明な導電性材
料で形成された画素電極２２のスイッチング素子として
機能する。行方向に延びる複数の導体３０とこれに交わ
る列方向に延びる複数の導体３２は、ＴＦＴ２０と適切
な駆動回路（図示せず）との間に作動的な電気的相互接
続を提供する。
【００３９】典型的に、ＬＣＤパネルは画素アレイ基板
１２に設けられる第１の偏光フィルタ（図示せず）を含
む。第１の偏光フィルタとは異なる方向に配向された第
２の偏光フィルタ（図示せず）は、第２の基板１４に設
けられる。液晶材料１６は、画素２２をオンにするとき
にくっきりと（well-defined manner）入射光を回転さ
せる分子を含む。従って、パネル１２および画素電極２
２を通過した光は、画素電極２２がオンのとき、液晶材
料１６によって回転されて基板１４を通過する。画素が
オフのとき、偏光された光は回転せず、それゆえ第２の
偏光素子を通過しない。パネル１２上の画素アレイを所
定のパターンでオン／オフすることで画像を生じさせ
る。
【００４０】図２は、画素アレイ基板１２上の単一の画
素４０（ＴＦＴ２０と画素電極２２）の平面図である。
導電性の配線３０と３２は基板１２上の選択されたＴＦ
Ｔに作動的相互接続を提供する。複数の平行なゲート線
３０のそれぞれは、そのゲート線に沿って設けられた全
てのＴＦＴのゲート電極４８と一体である。複数の平行
なソース線３２のそれぞれは、そのソース線に沿って設
けられた全てのＴＦＴのソース電極５０と一体である。
【００４１】導電線３０および３２は互いに交差し、各
交差点において導電線３０および３２は互いに電気的に
分離している。導電性配線３０と３２は、多結晶のシリ
コンＴＦＴの場合、基板１２と一体化され得る（図示せ
ず）適切なＴＦＴ ＬＣＤ駆動回路に動作可能に接続さ
れる。あるいは、駆動回路を基板の外部に設けて可撓性
のある接続子により相互に連結することも可能である。
配線３０および３２はそれぞれゲート線およびソース線
と呼ばれる。当業者であればソース線３２は、採用した
名称に応じてソースまたはドレイン電極と一体であるこ
とが理解される。ただし本明細中、ドレイン線と呼ぶこ
ともある。便宜上、ソース線という用語は、ＴＦＴ２０
のソースまたはドレインに接続する導電性の配線を指す
場合に用いられる。後述の本発明の方法において詳細に
説明するように、本発明によるゲート線３０およびソー
ス線３２ならびに、ソースドレイン電極５０と５２はす
べて、３層構造を有する。導電配線および電極の構造は
断面において見るとＴｉＮ／Ｃｕ／ＴｉＮの第１／第２
／第３の層を有する。
【００４２】本発明の方法の好適な実施形態の工程を図
３から図７を参照しながら説明する。図３から図６は、
図２の線３−３に沿った断面を拡大し、本発明による工
程を示した部分断面図である。図３を参照すると、ＬＣ
Ｄ画素アレイ基板１２は、好ましくは二酸化シリコン６
２の絶縁層で覆われたガラスパネル６０を含んでいる。
二酸化シリコン層の厚さは、好ましくは１０，０００Å
である。ガラス６０と二酸化シリコン層６２はＬＣＤ基
板を形成する。以下、このＬＣＤ基板を基板６６と呼
ぶ。層６２は他の図面では省略する。ＬＣＤ基板６６の
上側表面６８には、多結晶シリコン７０が形成されてい
る。図３は、基板６６上の多結晶シリコン層中でのアク
ティブ領域形成において、いくつかの周知の予備工程を
実施した後の基板の断面図を示す。
【００４３】多結晶シリコン層７０は、当初はアモルフ
ァスシリコン層（ａ−Ｓｉ：Ｈ）として基板６６の表面
６８上に、ＰＥＣＶＤによって堆積する。多結晶シリコ
ン層はＮ2中において４００℃で２時間脱水素化する。
堆積したシリコン層７０の厚さは、約３００Åから１０
００Åの範囲であり、好ましくは５００Åである。層７
０をＮ2中において４０時間、６００℃で熱ア二ールし
て固相結晶化し、これにより多結晶シリコン層を形成す
る。アクティブ領域７４の外側の領域をＣｌ2とＯ2を使
用した反応イオンエッチング（ＲＩＥ）によってエッチ
ングすることによってアクティブ領域を規定する。多結
晶シリコン層７０のアクティブ領域７４外部の部分は、
基板の表面６８の深さまで除去する。除去された部分は
図３の破線７６で表されている。フォトレジストパター
ン８０をアクティブ領域７４の中央に形成し、適切なド
ーピング不純物をｎ型およびｐ型半導体材料を形成する
ためマスキングしない領域８２と８４に注入する。注入
ソース/ドレイン領域８２および８４のドーピング活性
化は、Ｎ2中において４０時間、６００℃でのアニーリ
ングによって行われる。活性化後、領域８２と８４は基
板６６の上に形成される薄膜トランジスタ（ＴＦＴ）の
ソースドレイン領域となる。
【００４４】レジストパターン８０を除去した後、二酸
化シリコン層(図示せず）を基板の表面およびパターン
ニングされたアクティブ領域の上に堆積する。適切なパ
ターニング後、ゲート誘電体層８６が図４に示されてい
るようにアクティブ領域７４上の中央に形成される。結
果的にＴＦＴ構造９４は、ソース領域８２およびドレイ
ン領域８４、ならびにゲート誘電体８６を上に堆積され
たチャンネル領域９０を含む。ＬＣＤ画素アレイの処理
におけるこの時点では、画素電極領域も形成されている
(図示せず)。このような工程は、従来技術であり、基板
６６上にＩＴＯ領域を形成することを含む。このような
工程は当業者には周知である。
【００４５】図５は、基板６６およびＴＦＴ構造９４上
にＴｉＮ／Ｃｕ／ＴｉＮの第１の導電体を堆積しパター
ニングする工程を示す。第１のＴｉＮ（窒化チタン）層
１００をＴＦＴ基板、または、ＴＦＴ基板上にスパッタ
リング（物理蒸着（ＰＶＤ）としても知られている）に
よって形成された構造の上に堆積する。第１の層１００
は、好ましくは、約１００Åから１，５００Åの厚さに
堆積される。その後、銅金属の第２の層が、化学蒸着
（ＣＶＤ）により第１の層１００上に堆積される。米国
特許第５，７６７，３０１号に記載されたＣＶＤ銅前駆
体を用いた方法など、あらゆる適切なＣＶＤ銅堆積方法
を用いることができる。銅層１０２は、好ましくはＴｉ
Ｎ層１００上に、１，０００Åから１０，０００Åの範
囲内の厚さに堆積する。その後、ＴｉＮの第３の層１０
４を再びＰＶＤによって堆積する。層１０４の好ましい
厚さは、約１００Åから１，５００Åの範囲内である。
基板６６上に層１００、１０２および１０４（総じて
「第１の導電体１０６」と呼ぶ）を堆積し、その上に全
てのＴＦＴ構造９４を形成した後で、（図５に実線で示
す）ゲート領域の外側部を除去する。
【００４６】除去は、フォトレジスト１１２層を堆積す
ることにより第１の導電体１０６をパターニングし、従
来のフォトリソグラフィー技術を用いて第１の導電体の
表面上にレジストパターンを形成することにより行われ
る。レジストパターンは、ゲート誘電体８６上にある各
ＴＦＴ構造９４のゲート領域１１４を覆う。また、この
パターニングは、ゲート線３０（図２参照）と、第１の
導電体１０６が除去されていない任意の全ての領域とを
覆う。レジストパターン１１２の形成後、第１の導電体
は、約図５中の破線で示されているように、レジストパ
ターン１１２の外側の領域を除去することによりパター
ニングされる。
【００４７】第１の３層導電体１０６の部分を除去する
ための好ましい方法は、個々の層をウェットエッチング
することである。第３の層１０４は、まず水素化アンモ
ニウム（ＮＨ4ＯＨ）と過酸化水素（Ｈ2Ｏ2）と水との
溶液中でのウェットエッチングにより除去される。上側
ＴｉＮ層１０４の除去後、次の工程は、銅層１０２をウ
ェットエッチングすることである。銅は、好ましくは水
中で硝酸によりエッチングされる。その後、下側ＴｉＮ
層１００を上側ＴｉＮ層１０４で使用したのと同じエッ
チャントを使用してウェットエッチングにより除去す
る。あるいは別の方法として、Ｃｌ2およびＯ2を使用し
て、従来のドライエッチング方式により下側ＴｉＮ層１
００を除去することも可能である。
【００４８】図５に示す堆積およびパターニングの工程
の結果は、基板６６上への複数のゲート線３０（図２）
の形成、ならびに各ＴＦＴ構造９４上への第１の電極
（ゲート電極）の形成である。全ての配線および電極
は、ＴｉＮ／Ｃｕ／ＴｉＮの第１の層／第２の層／第３
の層の金属配線を有する。あるいは、最初にゲート線と
電極を形成する代わりに、第１の導電体を用いてソース
線およびソース電極をＴＦＴ構造上に形成して、その後
の工程においてゲート線を形成することも、もちろん可
能である。図３から図６に示す方法の実施例において
は、ゲート線およびソース電極が最初に形成されてい
る。
【００４９】本発明の方法における次のいくつかの工程
を、図６に示す。二酸化シリコン１２０等の誘電材料の
層が、基板（その上に形成された全ての構造を含む）上
に堆積される。好ましい誘電層１２０の厚さは、約５０
０Åから１，５００Åの範囲内で、至適には約１，００
０Åである。次に、誘電層１２０がパターンニングさ
れ、開口部１２４および１２６が形成される。第２の導
電層は、開口部１２４および１２６において、各ＴＦＴ
または基板上の他の構造の部分と接触する。画素アレイ
内の画素アパーチャが設けられる位置および第２の導電
層が基板に設けられる位置にも、開口部を形成する（図
示せず）。誘導層１２０の目的は、例えば、ゲート線３
０とソース線３２とが互いに交差して電気的絶縁を必要
とする箇所で導体間を絶縁することである。図６は、パ
ターニング後に残る誘電層１２０の３領域１２７、１２
８、１２９を示す。中央領域１２８はゲート電極１１４
を覆う。開口部１２４および１２６は、その後の堆積さ
れた導体が、それぞれＴＦＴ上でのソースおよびドレイ
ン領域８２、８４との接触を可能にする。
【００５０】誘電層１２０のパターニング後、次の工程
は、ＴｉＮ／Ｃu／ＴｉＮのような第１／第２／第３の
層を有する第２の導体を堆積することである。第２の３
層導体は、第１の導電層１０６に用いる工程と同じ工程
を用いて堆積する。第１の層１３０は、約１００Åから
１，５００Åの範囲の厚さでＰＶＤにより堆積される。
次に、第２の銅層が、約１，０００Åから１０，０００
Åの範囲内の厚さでＣＶＤにより層１３０上に堆積され
る。その後、ＴｉＮの第３の層１３３が、約１００Åか
ら１，５００Åの範囲内の厚さでＰＶＤにより銅層１３
２上に堆積される。第２の導体は、基板６６の表面全体
と予備形成された構造上とに堆積される。
【００５１】第２の導体（層１３０、１３２、１３３を
総じて第２の導体１３８と呼ぶ）の堆積後、次の工程
は、第２の導体１３８をパターニングおよびエッチング
して、更なる導電線と電極とを基板上およびＴＦＴ構造
上に形成することである。領域１４０へのフォトレジス
トパターンの塗布によるパターニングを図６に示す。レ
ジスト１４０は、導体のエッチング後に残る第２の導体
１３８の領域内に設けられる。以下に説明するように、
図６では、レジストパターン層１４０の下の領域が、Ｔ
ＦＴ９４のソースおよびドレイン電極であり、図６の左
側がソース線３２（図２）との相互接続であり、右側が
ＩＴＯ画素電極である。
【００５２】図７は、本発明に基づいて完成したＴＦＴ
構造の部分を若干拡大して示す。ＴＦＴ９４は、基板６
６の上に形成される。第１のＴｉＮ層１００と第２の銅
層１０２と第３のＴｉＮ層１０４を有するゲート電極１
１４は、チャンネル領域９０上のゲート誘電体８４上に
形成される。ゲート電極は、基板の上に形成されたゲー
ト導電線３０（図２）と一体で、これにより基板上の選
択されたＴＦＴへの作動的相互接続を提供する。ゲート
線３０に沿った全てのゲート電極はこのように相互接続
されている。ソース電極１５０は、ＴＦＴ９４のソース
領域８２上にあり、第２の導電線３２（図２）に接続さ
れる。ドレイン電極１５４はＴＦＴ９４のドレイン領域
８４上にあり、基板６６上のＩＴＯ画素１６０へ作動的
に接続される。ソースおよびドレイン電極１５０、１５
４の両方は、第２の導体１３８（図６）の堆積およびパ
ターニングによって同時に形成される。ソースおよびド
レイン電極、導電線３２、ならびにドレイン電極１５４
と画素電極１６０との間の相互接続配線１６２はすべ
て、ＴｉＮ／Ｃｕ／ＴｉＮである第１／第２／第３の層
を有する。
【００５３】本発明はゲート、ソースおよびドレイン電
極と、ゲートおよびソース相互接続配線との両方に、Ｃ
ＶＤ銅金属を組み合わせる手段を提供する。このプロセ
スは、金属有機化学蒸着（ＭＯＣＶＤ）のような低温銅
堆積プロセスとともに従来のＴＦＴ方法を用いる。Ｔｉ
Ｎ層は拡散バリヤとして機能し且つ銅層および隣接層の
両方への良好な接着を提供する。ウェトエッチングのプ
ロセスを用いるのは、より高い解像度のＣＭＰ（化学的
機械的研磨）はプレートの透明度を損なうので、ＬＣＤ
に用いることができないからである。ＬＣＤに用いられ
るＴＦＴは比較的大型のため、フォトリソグラフィーに
より達成され得る解像度の許容範囲（約２から３ミクロ
ン）が、ＬＣＤの用途としては十分である。本発明の方
法により形成されたＴＦＴおよび画素アレイは、三層構
造のゲートおよびソース線と、ソース、ドレインおよ
び、ゲート電極とをもたらす。これらの配線および電極
は、約１００Åから１，５００Åの範囲の厚さでＴｉＮ
の第１の層を有する。これらの配線および電極は、約
１，０００Åから１０，０００Åの範囲の厚さを備える
銅の第２の層を有する。更に、これらの配線および電極
は、約１００Åから１，５００Åの範囲の厚さを備える
ＴｉＮの第３の層を有する。本発明の方法は、銅の高導
電度により、例えば、２マイクロ幅の狭さになり得るソ
ースおよびゲート銅線のグリッドを有する大規模なＬＣ
Ｄの製造に適している。
【００５４】図８を参照して、本発明の好適な実施形態
における基本的工程を示す。この好適な実施形態におけ
る工程は、ＬＣＤ基板上にパターニングされた多結晶シ
リコンのアクティブ領域を形成する工程１７０を含む。
アクティブ領域はソース、ドレインおよびチャンネル領
域、ならびに各アクティブ領域のチャンネル領域上に堆
積されたゲート誘電体を含む。
【００５５】工程１７２は、予備形成された構造を含む
基板の表面上に、ＴｉＮ／Ｃｕ／ＴｉＮの第１／第２／
第３の層を有する第１の導電層（図５の１０６）を堆積
する工程である。望ましい導体のパターニングは、エッ
チング工程１７４により規定される。工程１７４におい
て、第１の導電体１０６がパターニングされ、次に、好
ましくはウェットエッチングプロセスにより、エッチン
グされる。
【００５６】次に、工程１７６において、導体間絶縁層
が堆積され、予備堆積された第１の導電層１０６を、そ
の後に堆積された導電層１３８（図６）から絶縁する。
導体間堆積工程１７６は、堆積された導体間層の選択領
域をパターニングし除去することも含む。
【００５７】次の工程１７８は、ＴｉＮ／Ｃｕ／ＴｉＮ
の第１／第２／第３の層を有する第２の導電層（図６の
導体１３８）の堆積である。処理工程は、第２の導電層
１３８を再びウェットエッチングプロセスによりパター
ニングする工程１８０により完了する。製品１８２は、
液晶ディスプレイのための、銅金属相互接続を備える多
結晶シリコンＴＦＴのアレイである。
【００５８】本明細書に記載した本発明の方法による実
施形態では、ソースおよびドレイン電極とソース線とを
形成する前に、まずゲート電極およびゲート線を形成し
ている。しかしながら、ソースおよびゲート線とソース
／ドレインおよびゲート電極との形成のシーケンスは、
当業者の任意の変更および製造の最適化に従うものであ
って、容易に逆転できることは、当業者により容易に理
解される。例えば、第１の導体１０６を堆積しパターニ
ングする工程は、ゲート、ソースまたはドレイン電極を
形成する工程を含んでもよい。第１に形成された電極が
ソースまたはドレイン電極である場合、次に、第２の導
体１３８をパターニングする工程が、ゲート電極となる
第２の電極を形成する。または、第１に形成された電極
がゲート電極である場合、第２に形成された電極は、ソ
ースまたはドレイン電極のいずれかとなり得る。同様
に、第１に形成された電極がソースまたはドレイン電極
のいずれかである場合、次に（第１の導体をパターニン
グする間に）第３の電極を形成する工程は以下のように
なる。第１に形成された電極がドレイン電極である場
合、第３の電極はソース電極であり、第１に形成された
電極がソース電極である場合、第３の電極はドレイン電
極である。あるいは、第１に形成された電極がゲート電
極である場合に、第２に形成された電極がドレイン電極
であれば、第２の導体のパターニングの間の第３の電極
を形成する工程は、ソース電極の形成であり、第２に形
成された電極がソース電極であれば、ドレイン電極の形
成である。電極および導体が形成される順序に関わら
ず、本発明の方法により形成された電極および導体は、
ＴｉＮ／Ｃｕ／ＴｉＮの第１／第２／第３の層を有す
る。従って、本発明の方法により形成された電極および
導体は、多結晶シリコンに形成されたＴＦＴを有するＬ
ＣＤ上の銅配線の利点を提供する。
【００５９】本発明は、ＴＦＴ ＬＣＤ構造および多結
晶シリコンＴＦＴ上に銅導電体を用いるための方法を提
供する。ＴｉＮの層間にサンドイッチされた銅ととも
に、上面ゲートＴＦＴアーキテクチャが用いられる。銅
およびＴｉＮの導電体には、従来のフォトリソグラフィ
およびウェットエッチングパターニングが用いられる。
銅金属ゲートおよびソース／ドレイン電極が提供され、
アルミニウム電極および導電体を使用したＴＦＴに匹敵
する質のＴＦＴを生産する。また、このような銅導電体
を用いたＬＣＤの製造方法も開示される。
【００６０】
【発明の効果】本発明によれば、ＴＦＴを有するＬＣＤ
において銅配線を用いることによる低抵抗なＬＣＤ上の
配線、およびその製造方法が提供される。ＴＦＴを有す
るＬＣＤにおいて銅配線を用いることにより、ディスプ
レイ面積の大型化に伴うＬＣＤ配線の高抵抗化を抑制す
ることが可能である。
【図面の簡単な説明】
【図１】本発明によるＬＣＤパネルの一部を示す、部分
的に切断された部分投影図。
【図２】本発明により形成されたＬＣＤ画素アレイの細
部の部分正面図。
【図３】図２の線３−３に沿った断面を大きく拡大し、
本発明による工程を示す部分断面図。
【図４】図２の線３−３に沿った断面を大きく拡大し、
本発明による工程を示す部分断面図。
【図５】図２の線３−３に沿った断面を大きく拡大し、
本発明による工程を示す部分断面図。
【図６】図２の線３−３に沿った断面を大きく拡大し、
本発明による工程を示す部分断面図。
【図７】部分的に完成した本発明によるＴＦＴおよび画
素構造の一部を、図３〜６と同様に部分断面で示した
図。
【図８】本発明の実施形態の工程を示す図。
【符号の説明】
１０ ディスプレイ １２ ＬＣＤ基板 １６ 液晶材料 ２０ 薄膜トランジスタ ２２ 画素電極 ４８ ゲート電極 ５０ ソース電極 ８２ ソース／ドレイン領域 ８４ ソース／ドレイン領域 ８６ ゲート誘電体 １０６ 第１の導電体 １１４ ゲート領域 １３８ 第２の導電体 １６２ 相互接続配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１２Ｃ 21/336 ６１６Ｋ ６１６Ｕ ６１７Ｌ

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 複数の薄膜トランジスタ（ＴＦＴ）およ
    び作動的相互接続が基板上に形成された、液晶ディスプ
    レイ（ＬＣＤ）構造であって、 基板上に形成された多結晶シリコンの複数のアクティブ
    領域であって、それぞれのアクティブ領域がＴＦＴのソ
    ース、ドレインおよびチャネル領域を含むアクティブ領
    域と、 該チャネル領域に隣接する各該アクティブ領域上のゲー
    ト電極ならびに各アクティブ領域のそれぞれのソースお
    よびドレイン領域上のソースおよびドレイン電極と、 該基板上の選択されたＴＦＴに作動的相互接続を提供す
    るために、該基板上に形成された複数の導電線であっ
    て、該導電線が、該ゲート電極に作動的に接続された複
    数の第１の導電線と、各選択されたＴＦＴの第２の電極
    に作動的に接続された複数の第２の導電線とを含み、該
    第２の電極が該ソースまたはドレイン電極である、複数
    の導電線と、を含み、 該基板上の該第１および第２の導電線ならびに各ＴＦＴ
    上で該線が作動的に接続される該それぞれのゲートおよ
    び第２の電極が、ＴｉＮ／Ｃｕ／ＴｉＮである第１／第
    ２／第３の層を有する、液晶ディスプレイ構造。
  2. 【請求項２】 各ＴＦＴにおいて、前記ゲート電極、前
    記ソース電極、および前記ドレイン電極がすべて、Ｔｉ
    Ｎ／Ｃｕ／ＴｉＮである第１／第２／第３の層を有す
    る、請求項１に記載のＬＣＤ構造。
  3. 【請求項３】 前記第１および第２の導電線の層、なら
    びに作動的に接続される前記それぞれのゲートおよび第
    ２の電極が、以下の厚さ、ＴｉＮの第１の層が約１００
    Åから１５００Åの範囲の厚さであり、銅の第２の層が
    約１０００Åから１０，０００Åの範囲の厚さであり、
    ＴｉＮの第３の層が約１００Åから１５００Åの範囲の
    厚さ、を有する、請求項１に記載のＬＣＤ構造。
  4. 【請求項４】 基板上に形成された複数の薄膜トランジ
    スタ（ＴＦＴ）を含む液晶ディスプレイ（ＬＣＤ）画素
    アレイであって、各ＴＦＴが、 該基板上の多結晶シリコンのアクティブ領域であって、
    該ＴＦＴのソース、ドレインおよびチャネル領域を含む
    アクティブ領域と、 該アクティブ領域上のゲート、ソースおよびドレイン電
    極であって、該ゲート、ソースおよびドレイン電極が、
    それぞれＴｉＮ／Ｃｕ／ＴｉＮの第１／第２／第３の層
    を有するゲート、ソースおよびドレイン電極と、を含
    む、液晶ディスプレイ（ＬＣＤ）画素アレイ。
  5. 【請求項５】 前記ゲート、ソースおよびドレイン電極
    の層が、以下の厚さ、ＴｉＮの第１の層が約１００Åか
    ら１５００Åの範囲の厚さであり、銅の第２の層が約１
    ０００Åから１０，０００Åの範囲の厚さであり、Ｔｉ
    Ｎの第３の層が約１００Åから１５００Åの範囲の厚
    さ、を有する、請求項４に記載のＬＣＤ画素アレイ。
  6. 【請求項６】 基板上に形成された複数の薄膜トランジ
    スタ（ＴＦＴ）を含む液晶ディスプレイ（ＬＣＤ）画素
    アレイであって、各ＴＦＴが、 該基板上の多結晶シリコンのアクティブ領域であって、
    該ＴＦＴのソース、ドレインおよびチャネル領域を含む
    アクティブ領域と、 該チャネル領域と、該それぞれのソースおよびドレイン
    領域上のソースおよびドレイン電極とに隣接した該アク
    ティブ領域上のゲート電極であって、該ゲート、ソース
    およびドレイン電極がそれぞれＴｉＮ／Ｃｕ／ＴｉＮの
    第１／第２／第３の層を有するゲート、ソースおよびド
    レイン電極と、 該基板上にわたって行および列を形成する第１および第
    ２の導電線のグリッドであって、該導電線が該ＴＦＴに
    作動的に接続されており、これにより個々のＴＦＴがア
    ドレス可能であり、該導電線がそれぞれＴｉＮ／Ｃｕ／
    ＴｉＮの第１／第２／第３の層を有する、グリッドと、
    を含む液晶ディスプレイ（ＬＣＤ）画素アレイ。
  7. 【請求項７】 前記ゲート、ソースおよびドレイン電極
    の層、ならびに前記導電線が、以下の厚さ、ＴｉＮの第
    １の層が約１００Åから１５００Åの範囲の厚さであ
    り、銅の第２の層が約１０００Åから１０，０００Åの
    範囲の厚さであり、ＴｉＮの第３の層が約１００Åから
    １５００Åの範囲の厚さ、を有する、請求項６に記載の
    ＬＣＤ画素アレイ。
  8. 【請求項８】 多結晶シリコンの層を形成されたＬＣＤ
    基板上の液晶ディスプレイ（ＬＣＤ）構造を形成する方
    法であって、該方法が、 該多結晶シリコンをパターニングして、該基板上に複数
    のアクティブ領域を形成し、各アクティブ領域上にソー
    ス、ドレインおよびチャネル領域を形成し、それぞれの
    チャネル領域上にゲート誘電体を堆積することにより、
    複数の薄膜トランジスタ（ＴＦＴ）を提供する工程と、 基板および構造上に、第１の導電体を堆積させる工程で
    あって、該第１の導電体が、ＴｉＮ／Ｃｕ／ＴｉＮであ
    る第１／第２／第３の層を有する、工程と、 該第１の導電体をパターニングし、該基板上に複数の第
    １の導電線を形成して、各該ＴＦＴ構造上に第１の電極
    を形成する工程であって、該線および電極がＴｉＮ／Ｃ
    ｕ／ＴｉＮである第１／第２／第３の層を有する、工程
    と、 誘電層を堆積およびパターニングし、導体間絶縁を提供
    する工程と、 ＴｉＮ／Ｃｕ／ＴｉＮである第１／第２／第３の層を有
    する第２の導電体を堆積させる工程と 該第２の導電体をパターニングし、該基板上に複数の第
    ２の導電線を形成して、各該ＴＦＴ構造上に第２の電極
    を形成する工程であって、該線および電極がＴｉＮ／Ｃ
    ｕ／ＴｉＮである第１／第２／第３の層を有する、工程
    と、を含む、方法。
  9. 【請求項９】 前記第１の導電体を堆積する前記工程
    が、 物理蒸着法（ＰＶＤ）により、ＴｉＮの第１の層を堆積
    する工程と、 ＣＶＤにより、ＴｉＮの該第１の層上にＣｕの第２の層
    を堆積する工程と、 ＰＶＤにより、Ｃｕの該第２の層上にＴｉＮの第３の層
    を堆積する工程と、 を包含する、請求項８に記載の方法。
  10. 【請求項１０】 前記第１の導電体を堆積する前記工程
    が、 ＴｉＮの第１の層を約１００Åから１５００Åの範囲の
    厚さで堆積する工程と、銅の第２の層を約１０００Åか
    ら１０，０００Åの範囲の厚さでＴｉＮの第１の層上に
    堆積する工程と、 ＴｉＮの第３の層を約１００Åから１５００Åの範囲の
    厚さでＣｕの第２の層上に堆積する工程と、をさらに含
    む、請求項８に記載の方法。
  11. 【請求項１１】 前記第１の導電体を堆積する前記工程
    の後に、ＣＶＤにより前記誘電層を堆積する工程を含
    む、請求項８に記載の方法。
  12. 【請求項１２】 前記第２の導電体を堆積する前記工程
    が、 物理蒸着法（ＰＶＤ）により、ＴｉＮの第１の層を堆積
    する工程と、 ＣＶＤにより、ＴｉＮの該第１の層上にＣｕの第２の層
    を堆積する工程と、 ＰＶＤにより、Ｃｕの該第２の層上にＴｉＮの第３の層
    を堆積する工程と、を包含する、請求項１１に記載の方
    法。
  13. 【請求項１３】 前記第２の導電体を堆積する前記工程
    が、 ＴｉＮの第１の層を約１００Åから１５００Åの範囲の
    厚さで堆積する工程と、 Ｃｕの第２の層を約１０００Åから１０，０００Åの範
    囲の厚さでＴｉＮの第１の層上に堆積する工程と、 ＴｉＮの第３の層を約１００Åから１５００Åの範囲の
    厚さでＣｕの第２の層上に堆積する工程と、をさらに含
    む、請求項１２に記載の方法。
  14. 【請求項１４】 前記第１の導電体をパターニングする
    前記工程が、 該第１の導電体上にフォトレジストパターンを形成する
    工程と、 ＴｉＮをエッチングするためにウェットエッチングプロ
    セスを用いて、前記第３の層をエッチングする工程と、 Ｃｕをエッチングするためにウェットエッチングプロセ
    スを用いて、前記第２の層をエッチングする工程と、 ＴｉＮをエッチングするためにウェットエッチングプロ
    セスを用いて、前記第１の層をエッチングする工程と、 該フォトレジストパターンを除去する工程と、を包含す
    る、請求項８に記載の方法。
  15. 【請求項１５】 前記第２の導電体をパターニングす
    る前記工程が、 該第２の導電体上にフォトレジストパターンを形成する
    工程と、 ＴｉＮをエッチングするためにウェットエッチングプロ
    セスを用いて、前記第３の層をエッチングする工程と、 Ｃｕをエッチングするためにウェットエッチングプロセ
    スを用いて、前記第２の層をエッチングする工程と、 ＴｉＮをエッチングするためにウェットエッチングプロ
    セスを用いて、前記第１の層をエッチングする工程と、 該フォトレジストパターンを除去する工程と、をさらに
    含む、請求項１４に記載の方法。
  16. 【請求項１６】 前記ＬＣＤ画素アレイ構造の前記ＴＦ
    Ｔが、ゲート、ソースおよびドレイン電極を含み、前記
    第１の導電体をパターニングする前記工程は、該ゲー
    ト、ソースまたはドレイン電極のいずれかである第１の
    電極を形成し、前記第２の導体をパターニングする前記
    工程は、形成された該第１の電極が該ソースまたはドレ
    イン電極である場合には該ゲート電極として、形成され
    た該第１の電極が該ゲート電極である場合、該ソースま
    たはドレイン電極のいずれかとして、第２の電極を形成
    し、 形成された該第１の電極が該ソースまたはドレイン電極
    のいずれかである場合、該第１の導体をパターニングす
    る該工程の間に第３の電極を形成する工程であって、形
    成された該第１の電極が該ドレイン電極である場合に
    は、該第３の電極は該ソース電極であり、形成された該
    第１の電極が該ソース電極である場合には、該第３の電
    極は該ドレイン電極である工程、または、 形成された該第１の電極が該ゲート電極である場合、該
    第２の導体をパターニングする該工程の間に第３の電極
    を形成する工程であって、形成された該第２の電極が該
    ドレイン電極である場合には、該第３の電極は該ソース
    電極であり、形成された該第２の電極が該ソース電極で
    ある場合には、該第３の電極は該ドレイン電極である工
    程、を、さらに含み、該第３の電極が、ＴｉＮ／Ｃｕ／
    ＴｉＮの第１／第２／第３の層を有する、請求項８に記
    載の方法。
  17. 【請求項１７】 多結晶シリコンの層が形成されたＬＣ
    Ｄ上の液晶ディスプレイ（ＬＣＤ）画素アレイ構造を形
    成する方法であって、該方法が、 該多結晶シリコンをパターニングして、該基板上に複数
    のアクティブ領域を形成し、各アクティブ領域上にソー
    ス、ドレインおよびチャネル領域を形成し、それぞれの
    チャネル領域上にゲート誘電体を堆積することにより、
    複数の薄膜トランジスタ（ＴＦＴ）構造を提供する工程
    と、 基板および構造上に、第１の導電体を形成する工程であ
    って、該第１の導電体が、ＴｉＮ／Ｃｕ／ＴｉＮである
    第１／第２／第３の層を有する、工程と、 該第１の導電体をパターニングし、該基板上に複数の第
    １の導電線を形成して、各該ＴＦＴ構造上にゲート電極
    を形成する工程であって、該ゲート電極が該第１の導電
    線の選択された線と一体であり、該線およびゲート電極
    がＴｉＮ／Ｃｕ／ＴｉＮである第１／第２／第３の層を
    有する、工程と、 誘電層を堆積およびパターニングし、導体間絶縁を提供
    する工程と、 ＴｉＮ／Ｃｕ／ＴｉＮである第１／第２／第３の層を有
    する第２の導電体を堆積する工程と、 該第２の導電体をパターニングし、該基板上に複数の第
    ２の導電線を形成して、各該ＴＦＴ構造上にソースおよ
    びドレイン電極を形成する工程であって、各該ＴＦＴ構
    造の該ソースおよびドレイン電極のいずれか１つが、該
    第２の導電線の選択された線と一体であり、該線ならび
    に該ソースおよびドレイン電極がＴｉＮ／Ｃｕ／ＴｉＮ
    である第１／第２／第３の層を有する、工程と、を含
    む、方法。
  18. 【請求項１８】 前記第１の導電体を堆積する前記工程
    が、 約１００Åから１５００Åの範囲の厚さを有するＴｉＮ
    の第１の層を堆積する工程と、 約１０００Åから１０，０００Åの範囲の厚さを有する
    Ｃｕの第２の層をＴｉＮの第１の層に堆積する工程と、 約１００Åから１５００Åの範囲の厚さを有するＴｉＮ
    の第３の層をＣｕの第２の層に堆積する工程と、をさら
    に含む、請求項１７に記載の方法。
  19. 【請求項１９】前記第２の導電体を堆積する前記工程
    が、 約１００Åから１５００Åの範囲の厚さを有するＴｉＮ
    の第１の層を堆積する工程と、 約１０００Åから１０，０００Åの範囲の厚さを有する
    Ｃｕの第２の層をＴｉＮの第１の層に堆積する工程と、 約１００Åから１５００Åの範囲の厚さを有するＴｉＮ
    の第３の層をＣｕの第２の層に堆積する工程と、をさら
    に含む、請求項１７に記載の方法。
  20. 【請求項２０】 前記第１の導電体をパターニングする
    前記工程が、 該第１の導電体上にフォトレジストパターンを形成する
    工程と、 ＴｉＮをエッチングするためにウェットエッチングプロ
    セスを用いて、前記第３の層をエッチングする工程と、 Ｃｕをエッチングするためにウェットエッチングプロセ
    スを用いて、前記第２の層をエッチングする工程と、 ＴｉＮをエッチングするためにウェットエッチングプロ
    セスを用いて、前記第１の層をエッチングする工程と、 該フォトレジストパターンを除去する工程と、を含む、
    請求項１７に記載の方法。
  21. 【請求項２１】 前記第２の導電体をパターニングする
    前記工程が、 該第２の導電体上にフォトレジストパターンを形成する
    工程と、 ＴｉＮをエッチングするためにウェットエッチングプロ
    セスを用いて、前記第３の層をエッチングする工程と、 Ｃｕをエッチングするためにウェットエッチングプロセ
    スを用いて、前記第２の層をエッチングする工程と、 ＴｉＮをエッチングするためにウェットエッチングプロ
    セスを用いて、前記第１の層をエッチングする工程と、 該フォトレジストパターンを除去する工程と、をさらに
    含む、請求項２０に記載の方法。
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