KR100787902B1 - 반도체 장치와 그 제조 방법, 집적 회로, 전기 광학 장치및 전자 기기 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 등의 반도체 장치에서 반도체막의 엣지(edge) 부분에서의 전계 집중을 회피하여 신뢰성을 향상시키는 것을 가능하게 하는 기술을 제공하는 것을 과제로 한다.
본 발명의 반도체 장치의 제조 방법은 절연 기판(10, 11) 위에 반도체막(12)을 섬 형상으로 형성하는 제 1 공정과, 반도체막(12)의 엣지부를 포함하여 반도체막(12)을 제 1 절연막(13)으로 덮는 제 2 공정과, 반도체막(12) 상부의 제 1 절연막(13)을 상기 반도체막의 엣지부를 피해서 개구하는 제 3 공정과, 적어도 절연막(13)의 개구부의 반도체막(12) 위에 제 1 절연막(13)보다도 상대적으로 얇은 두께의 제 2 절연막(14)을 형성하는 제 4 공정과, 제 2 절연막(14) 위에 전극 배선막(18)을 형성하는 제 5 공정을 포함함으로써 상기 과제를 해결한다.
반도체막, 배선막, 절연막, 집적 회로, 전기 광학 장치, 전자 기기
Description
도 1은 본 실시예의 박막 트랜지스터의 구조를 설명하는 평면도.
도 2는 도 1에 나타낸 박막 트랜지스터의 도면 중 II-II 방향(채널폭 방향)에서의 단면도.
도 3은 박막 트랜지스터의 제조 방법을 설명하는 도면.
도 4는 박막 트랜지스터의 다른 제조 방법을 설명하는 도면.
도 5는 반도체 장치를 포함하여 구성되는 전기 광학 장치의 회로도.
도 6은 전자 기기의 구체적인 예를 설명하는 도면.
*도면의 주요 부분에 대한 부호의 설명*
1…박막 트랜지스터
10…기판
11…하지(下地) 절연막
12…반도체막
13…제 1 절연막(소자 분리막)
14…제 2 절연막(게이트 절연막)
18…게이트 전극막
20…소스 전극
22…드레인 전극
본 발명은 MOS 트랜지스터 등의 전계 효과형의 반도체 장치의 개량 기술에 관한 것이다.
최근, 저온 프로세스에 의해서 형성된 결정성 반도체막(예를 들면, 다결정 실리콘막)을 이용하여, 전류 구동 능력이 높은 박막 트랜지스터를 형성하는 기술의 연구, 개발이 진행되고 있다. 일반적으로, 다결정 실리콘막은 비정질 실리콘막에 대하여 레이저 조사(照射)를 행하여 결정화함으로써 형성된다. 그런데, 이렇게 하여 형성되는 다결정 실리콘막은 결정화할 때에 각처에서 성장한 결정립(結晶粒)끼리의 경계(입계)가 융기하여 돌기 형상이 되고, 표면의 요철이 커지는 경향이 있다. 이 다결정 실리콘막의 상측에 게이트 절연막 및 게이트 전극을 형성한 전계 효과형의 박막 트랜지스터(TFT)에서는 다결정 실리콘막의 표면의 돌기 부분에 전계가 집중하여 게이트 절연막의 절연 파괴가 쉽게 일어난다. 이러한 문제에 대하여, 일본국 특개2000-40828호 공보(특허문헌 1)에는 다결정 실리콘막을 성막한 후에 그 표면을 연마하여 평탄화함으로써, 박막 트랜지스터에서의 게이트 절연막의 절연 파괴를 회피하는 기술이 개시되어 있다.
그런데, 박막 트랜지스터의 미세화를 진행시키기 위해서 게이트 절연막의 막 두께를 보다 얇게 한 경우에는 반도체막의 엣지 부분에서의 게이트 절연막이 얇아지기 쉽다. 특히, 스퍼터링법이나 CVD법 등의 단차(段差) 피복성(스텝 커버리지)이 낮은 성막법을 이용하여 게이트 절연막을 형성할 경우에 이 경향이 현저해진다. 이러한 엣지 부분을 가로지르도록 게이트 전극이 형성되면 그 부분에서 전계 집중이 발생하여, 절연 파괴에 이르는 경우가 많아진다. 이에 의해 박막 트랜지스터의 신뢰성이 저하되는 불량이 생긴다. 상술한 종래 기술에서는 이러한 반도체막의 엣지 부분에서의 전계 집중의 완화를 달성하는 것이 어렵고, 따라서 이에 따른 개량 기술이 요구되고 있다.
[특허문헌 1] 일본국 특개2000-40828호 공보
따라서, 본 발명은 박막 트랜지스터 등의 반도체 장치에서 반도체막의 엣지 부분에서의 게이트 절연막의 절연 파괴나 누설의 발생을 회피하여 반도체 장치의 신뢰성을 향상시키는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 제조 방법은 절연 기판 위에 반도체막을 섬 형상으로 형성하는 제 1 공정과, 상기 반도체막의 엣지부를 포함하여 상기 반도체막을 제 1 절연막으로 덮는 제 2 공정과, 상기 반도체막 상부의 제 1 절연막을 상기 반도체막의 엣지부를 피해서 개구하는 제 3 공정과, 적어도 상기 절연막의 개구부의 반도체막 위에 상기 제 1 절연막보다도 상대적으로 얇은 두 께의 제 2 절연막을 형성하는 제 4 공정과, 상기 제 2 절연막 위에 전극 배선막을 형성하는 제 5 공정을 포함한다.
이러한 제조 공정에 의해서 반도체 장치를 제조함으로써, 게이트 절연막 중에 전계가 집중하는 부분을 제거할 수 있고, 게이트 절연막의 신뢰성을 향상시키는 것이 가능해 진다.
바람직하게는, 상기 제 1 공정은 상기 절연 기판에 상기 반도체막을 형성하는 공정과, 열처리에 의해서 상기 반도체막을 다결정화시키는 공정과, 상기 다결정화한 반도체의 표면을 평탄화하는 공정과, 상기 다결정화한 반도체막을 소자 형성 영역에 패터닝하는 공정을 포함한다. 이에 의해, 표면이 평탄한 다결정성 반도체막을 얻을 수 있고, 상기 반도체막 표면의 요철에 의해서 게이트 절연막 중에 전계가 집중하는 부분이 생기는 것을 회피할 수 있다.
바람직하게는, 상기 제 4 공정은 상기 반도체막 상면의 열산화에 의해서 상기 제 2 절연막을 형성하는 공정이다. 이에 의해, 얇고 절연성이 우수한 게이트 절연막을 얻을 수 있다.
바람직하게는, 상기 제 4 공정은 상기 반도체막 위에 절연 재료를 퇴적(성막)시켜서 상기 제 2 절연막을 형성하는 공정이다. 이에 의해, 반도체막의 막 두께를 감소시키지 않고, 상기 반도체막 위에 게이트 절연막을 형성할 수 있다.
또한, 본 발명의 반도체 장치는 절연 기판 위에 섬 형상으로 형성된 반도체막과, 상기 절연 기판 위에, 상기 반도체막 상면을 개구하고, 상기 반도체막의 엣지부를 포함하는 바깥(外) 주위를 둘러싸서 형성되는 영역 분리 절연막과, 적어도 상기 영역 분리 절연막의 개구부의 상기 반도체막 상면에 상기 영역 분리 절연막보다도 상대적으로 얇게 형성되는 게이트 절연막과, 상기 게이트 절연막 위에 형성되는 게이트 전극을 구비한다.
이러한 구성으로 함으로써, 게이트 절연막 중에 전계가 집중하는 부분을 제거하여 게이트 절연막의 신뢰성을 향상시킨 반도체 장치를 얻을 수 있다.
바람직하게는, 상기 게이트 절연막은 상기 반도체막 상면에 상기 반도체막의 엣지부로부터 떨어져서 형성되어 있다. 이에 의해, 게이트 절연막 중에 강전계가 되는 부분이 생기는 것을 회피할 수 있다.
바람직하게는, 상기 영역 분리 절연막은 적어도 상기 게이트 절연막의 두께의 2배 이상의 두께로 형성된다. 이에 의해, 영역 분리 절연막에 충분한 절연성을 확보할 수 있다.
또한, 본 발명의 집적 회로, 전기 광학 장치 및 전자 기기는 상술한 구성의 반도체 장치를 구비한다.
이하, 본 발명의 실시예에 대해서 설명한다.
[실시예 1]
도 1은 본 발명의 실시예의 반도체 장치로서의 박막 트랜지스터의 구조를 설명하는 평면도이다. 도 2는 도 1에 나타낸 박막 트랜지스터의 상기 도면 중의 II-II선 방향(채널폭 방향)에서의 박막 트랜지스터의 단면도이다. 양 도면에서 대응하는 부분에는 동일한 부호를 부여하고 있다. 박막 트랜지스터는 후술하는 바와 같이, 유기 EL 표시 장치나 액정 표시 장치 등의 화소 구동 소자 등으로서 이용되 는 것이다.
도 1 및 도 2에 나타낸 바와 같이, 박막 트랜지스터(1)는 반도체막, 절연막 및 전극을 적층한 구조(MOS 구조)를 이용하는 전계 효과형 트랜지스터이며, 기판(10) 위에 절연막(11)이 형성된 절연 기판, 섬 형상으로 형성된 반도체막(12), 반도체막을 격리하는 절연막(제 1 절연막)(13), 게이트 절연막(제 2 절연막)(14), 게이트 전극(18), 소스 전극(20), 드레인 전극(22), 절연막(보호막)(24)을 포함하여 구성되어 있다.
기판(10)은 예를 들면, 유리, 수정 유리, 플라스틱 등의 기판이다. 절연막(11)은 산화실리콘막이나 질화실리콘막 등의 하지(下地) 절연막이다. 절연막(11)은 반도체막(12)의 전기적 절연과 기판(10)으로부터 반도체막(12)에 불순물이 침입하는 것을 방지한다.
반도체막(12)은 박막 트랜지스터의 활성 영역을 담당하는 것이며, 결정성 반도체막이 이용된다. 본 실시예에서는 반도체막(12)으로서 다결정 실리콘막(폴리실리콘막)을 이용하고 있다.
절연막(13)은 기판(10) 위에 섬 형상으로 형성되어 있는 섬 형상의 반도체막(12)의 주위를 둘러싸는 동시에 도시되지 않은 다른 반도체막으로부터 반도체막(12)을 절연하고, 소자 영역 분리를 행하고 있다. 또한, 절연막(13)은 상기 반도체막(12)의 엣지부(12a)를 덮고, 엣지부(12a)의 상면을 노출(개구)하도록 형성되어 있다. 이 절연막(13)은 반도체막(12)과 거의 동일한 막 두께로 형성되어 있다. 절연막(13)으로서는 예를 들면, 산화실리콘(SiO2)막, 실리콘질화물(Si3N4)막, 인실리케이트글래스(PSG)막 등이 적합하게 이용된다. 상기 절연막(13)은 비교적 두꺼운 막(厚膜)으로 형성할 필요가 있는 반면, 게이트 절연막(14) 정도에는 절연 내압, 고정 전하 밀도 등의 특성이 요구되지 않으므로, 고속 성막에 적합한 제조 조건을 채용하여 형성할 수 있다.
게이트 절연막(14)은 절연막(13)의 개구부에 노출한 반도체막(12) 상면을 덮도록 하여 형성되어 있다. 이 실시예에서는 플라즈마 분위기하에서 노출한 반도체막(12)을 산화시켜서 산화실리콘의 절연막을 형성하고, 게이트 절연막(14)으로 하고 있다. 게이트 절연막(16)으로서, 예를 들면, 실리콘 질화물(Si3N4)막 등을 형성할 수도 있다. 게이트 절연막(16)은 두꺼운 막으로 형성할 필요성은 적지만, 절연 내압, 고정 전하 밀도 등에 대해서 높은 특성이 요구되므로, 보다 양호한 막질을 얻을 수 있는 제조 조건(일반적으로는 저속 성막)을 채용하여 형성된다. 후술하는 바와 같이, 게이트 절연막(14)을 CVD와 같은 퇴적 프로세스에 의해서 행해도 좋다.
게이트 절연막(14)은 반도체막(12)의 엣지부(12a)로부터 이간하고 있으므로 엣지부(12a) 근방의 국소적인 고(高)전계의 영향을 받기 어려워져, 절연 파괴가 회피된다.
게이트 전극(18)은 절연막(13) 및 게이트 절연막(14)의 상측으로서, 반도체막(12)의 소정 위치의 상측을 지나도록 형성되어 있다. 보다 상세하게는 게이트 전극(18)은 도 1에 나타낸 바와 같이 반도체막(12)의 평행한 두변을 가로지르도록 형성되어 있다. 이 게이트 전극(18)은 예를 들면, 탄탈, 크롬, 알루미늄 등의 도전체막으로 이루어진다.
소스 전극(20) 및 드레인 전극(22)은 각각 모두, 절연막(24)을 관통해서 반도체막(12)에 접속되어 있다. 이들 소스 전극(20) 등은 예를 들면, 알루미늄 등의 도전체막으로 이루어진다.
절연막(24)은 게이트 전극(18) 및 절연막(18) 등의 상면을 덮도록 하여 형성되어 있다. 이 절연막(24)은 보호막으로서의 역할을 담당하고 있으며, 예를 들면, 산화실리콘(SiO2)막, 실리콘질화물(Si3N4)막, 인실리케이트글래스(PSG)막 등이 이용된다.
[실시예 2]
다음으로, 상술한 반도체 장치의 제조 방법을 도 3에 나타낸 공정도를 참조하여 설명한다.
(반도체막 형성)
먼저, 도 3의 (a)에 나타낸 바와 같이, 유리 기판(10) 위에 플라즈마 CVD법 등에 의해서 산화실리콘(SiO2)의 절연막(11)을 형성한다.
그 위에, PECVD법, LPCVD법, 상압(常壓) 화학 기상 퇴적법(APCVD법), 스퍼터링법 등의 성막법에 의해서 반도체막(12)으로서 비정질 실리콘막을 성막한다. 이 비정질 실리콘막에 대하여 엑시머 레이저 등을 조사하는 처리(레이저 어닐링 처리)를 행함으로써, 비정질 실리콘막을 다결정 실리콘막으로 변환한다. 이 때, 레이저 조사에 의한 결정화 처리를 행하여 얻어지는 다결정 실리콘막의 표면에는 각 결정립의 경계(입계)가 융기하는 것에 의한 요철(30)이 생기는 경우가 많다.
따라서, 바람직하게는, 반도체막(12)의 표면의 요철이 평탄화될 때까지 반도체막(12)을 연마한다. 본 실시예에서는 CMP법(화학적 기계적 연마법)을 채용하여 본 공정을 행한다. CMP법에 의한 연마의 적합한 조건으로서는 예를 들면, 연질 폴리우레탄제의 패드와, 암모니아계 또는 아민계의 알칼리 용액에 실리카 입자를 분산시킨 연마제(슬러리)를 조합시켜서 이용하고, 압력 30000Pa, 회전수 50회전/분, 연마제의 유량(流量)을 200sccm로 하는 조건을 채용할 수 있다.
다음으로, 도 3의 (b)에 나타낸 바와 같이, 평탄화한 반도체막(12)에 포토레지스트 도포, 패턴 노광, 현상, 에칭 처리 등으로 이루어지는 패턴 형성 처리(패터닝)를 행함으로써, 기판(10) 위의 예정된 소자 형성 영역이 다결정 실리콘막으로 이루어지는 섬 형상의 반도체막(12)을 형성한다.
(제 1 절연막 형성)
도 3의 (c)에 나타낸 바와 같이, 절연막(11) 및 반도체막(12) 위에 소자 분리 절연막(13)을 형성한다. 절연막(13)은 예를 들면, PECVD법 등에 의해서 산화 실리콘(SiO2)막, 실리콘질화물(Si3N4)막, 인실리케이트글래스(PSG)막 등을 형성함으로써 얻어진다. 절연막(13)은 반도체막(12)의 엣지부에서 후술하는 공정의 게이트 절연막(14)보다도 충분히 두꺼워지도록 형성된다. 예를 들면, 게이트 절연막(14)의 막 두께의 2배 이상의 막 두께가 되도록 형성된다.
(제 1 절연막의 개구)
도 3의 (d)에 나타낸 바와 같이, 절연막(13)에 패터닝을 실시하고, 반도체막(12)의 엣지부를 제외하는 반도체막 상면을 개구한다.
(제 2 절연막 형성)
도 3의 (e)에 나타낸 바와 같이, 절연막(13)의 개구부에 노출한 반도체막(12) 위에 제 2 절연막(14)을 형성한다. 절연막(14)은 게이트 절연막으로서 이용되고, 얇고 고내압인 것이 필요하다. 절연막(14)은 예를 들면, 산소를 함유하는 플라즈마 분위기하에서 반도체막(12)인 다결정 실리콘막의 표면을 열산화시킴으로써 얻어진다. 이에 의해, 개구부의 반도체막(12) 위에 절연막(13)보다도 상대적으로 얇은 두께의 게이트 절연막(14)이 형성된다. 게이트 절연막(14)은 반도체막(12)의 엣지부(12a)로부터 떨어져 있으며, 상기 엣지 부분에는 형성되어 있지 않기 때문에, 절연막(14)의 커버리지(단차부의 피복성)에 기인하는 막 두께의 저하(低下)는 문제가 되지 않는다.
(전극막 형성)
도 3의 (f)에 나타낸 바와 같이, 절연막(13) 및 게이트 절연막(14) 위에 탄탈, 알루미늄 등의 금속 박막을 스퍼터링법에 의해 형성한 후, 패터닝함으로써, 게이트 절연막(16) 위의 소정 위치에 게이트 전극 및 배선막(18)을 형성한다.
(소스/드레인 영역 형성)
다음으로, 게이트 전극(18)을 마스크로 하여 반도체막(12)에 대하여 도너(donor) 또는 억셉터(accepter)가 되는 불순물 이온을 주입한다. 이에 의해, 게이 트 전극(18)의 하측(下側)에 채널 형성 영역이 형성되고, 그 이외의 부분(이온 주입이 된 부분)에 소스/드레인 영역이 형성된다. 또한, 열처리를 실시하여 불순물 원소의 활성화를 행한다.
(보호막 형성)
도 3의 (g)에 나타낸 바와 같이, 게이트 전극막(18) 및 절연막(13) 위에 보호막으로서 절연막(24)을 형성한다. 절연막(24)으로서, 예를 들면, PECVD법에 의해 약 500nm의 산화실리콘막을 형성한다.
(소스·드레인 전극 배선 형성)
또한, 절연막(24)을 관통하고, 반도체막(12)의 소스/드레인 영역에 이르는 콘택트홀(20, 22)을 형성한다. 콘택트홀(20 및 22)은 절연막(24) 위에 콘택트홀부를 개구하는 마스크를 형성하고, 절연막(24)에 이방성 에칭을 행함으로써 형성된다. 또한, 상기 콘택트홀 내 및 절연막(24) 위에 스퍼터링법에 의해 알루미늄을 퇴적하고, 패터닝함으로써, 소스 전극(20), 드레인 전극(22) 및 접속 배선을 형성한다.
이렇게, 본 발명의 실시예에서는 게이트 절연막이 반도체막의 엣지 부분 또는 단차 부분에 형성되지 않도록 했으므로, 게이트 절연막 중에 전계가 집중하는 부분이 없고 게이트 절연막의 신뢰성이 향상된다. 또한, 게이트 절연막이 단차 부분을 피복하는 구성이 아니므로, 게이트 절연막의 형성에 단차 피복율이 나쁜 성막 또는 퇴적 프로세스를 사용할 수 있다.
[실시예 3]
본 발명의 반도체 장치의 제조 방법의 다른 실시예에 대해서 도 4를 참조하여 설명한다. 상기 도면에서 도 3과 대응하는 부분에는 동일한 부호를 부여하고, 이러한 부분의 설명은 생략한다.
본 실시예에서는 게이트 절연막(14)의 형성을 퇴적 프로세스에 의해서 행하고 있다. 이 실시예에서도, 먼저, 도 4의 (a) 내지 상기 도면 (d)에 나타낸 바와 같이, 기판(10) 위로의 반도체막(12)의 형성으로부터 절연막(13)의 개구까지의 공정을 행한다. 이것은 상술한 도 3의 (a) 내지 상기 도면 (d)에 나타낸 공정(반도체막 형성~제 2 절연막 형성)과 동일하므로 그 설명을 생략한다.
계속해서, 도 4의 (e)에 나타낸 바와 같이, 절연막(13) 및 절연막(13)의 개구부에 노출한 반도체막(12) 위에 제 2 절연막(14)을 형성한다. 절연막(14)은 게이트 절연막으로서 이용되므로 얇고 고내압인 것이 필요하다. 절연막(14)은 PECVD법 등의 퇴적 프로세스에 의해서 산화실리콘막으로 이루어지는 게이트 절연막(16)을 형성한다. 예를 들면, 원료 가스로서 테트라에톡시실란(TEOS) 및 산소(O2)를 이용하고, 각각의 유량을 50sccm, 5slm으로 하고, 분위기 온도를 350℃, RF파워를 1.3kW, 압력을 200Pa로 하는 조건으로 하여 산화실리콘막을 성막한다. 이 경우에는 성막 속도가 30nm/min 정도가 되고, 게이트 절연막에 적합한 내압 특성 등을 구비하는 양호한 산화실리콘막을 얻을 수 있다.
이에 의해, 개구부의 반도체막(12) 위에 절연막(13)보다도 상대적으로 얇은 두께의 게이트 절연막(14)이 형성된다. 게이트 절연막(14)은 반도체막(12)의 엣지 부(12a)로부터 떨어져 있으며, 상기 엣지 부분에는 형성되어 있지 않기 때문에, 절연막(14)의 커버리지(단차부의 피복성)에 기인하는 막 두께의 저하는 문제가 되지 않는다.
다음으로, 도 4의 (f) 및 동 도면의 (g)에 나타낸 바와 같이, 상술한 도 3의 (f) 및 동 도면의 (g)와 동일한 공정을 행하고, 전극막 형성, 소스/드레인 영역 형성, 보호막 형성, 소스·드레인 전극 배선 형성을 행하여 박막 반도체를 완성시킨다.
이렇게, 본 발명의 반도체 장치의 제조 방법의 제 2 실시예에서도, 게이트 절연막이 반도체막의 엣지 부분(12a)에 형성되지 않으므로, 게이트 절연막 중에 전계가 집중하는 부분이 없고 게이트 절연막의 신뢰성이 향상된다. 또한, 게이트 절연막이 반도체막의 엣지를 피복하는 구성이 아니므로, 게이트 절연막의 형성에 단차 피복율이 나쁜 성막 또는 퇴적 프로세스를 이용할 수 있다.
[실시예 4]
다음으로, 상술한 반도체 장치를 포함하여 구성되는 집적 회로, 전기 광학 장치 및 전자 기기의 구체적인 예에 대해서 설명한다.
도 5는 반도체 장치를 포함하여 구성되는 전기 광학 장치(100)의 회로도이다. 본 실시예의 전기 광학 장치(표시 장치)(100)는 각 화소 영역에 전계 발광 효과에 의해 발광 가능한 발광층(OELD), 그것을 구동하기 위한 전류를 기억하는 보관 유지 용량을 구비하고, 또한, 본 발명에 따른 반도체 장치(박막 트랜지스터(T1~T4))를 구비하여 구성되어 있다. 드라이버(101)로부터는 주사선(Vsel) 및 발 광 제어선(Vgp)이 각 화소 영역에 공급되어 있다. 드라이버(102)로부터는 데이터선(Idata) 및 전원선(Vdd)이 각 화소 영역에 공급되어 있다. 주사선(Vsel)과 데이터선(Idata)을 제어함으로써, 각 화소 영역에 대한 전류 프로그램이 행해지고, 발광부(OELD)에 의한 발광이 제어 가능하게 되어 있다.
또한, 상기 구동 회로는 발광 요소에 전계 발광 소자를 사용할 경우의 회로의 일례이며 다른 회로 구성도 가능하다. 또한, 드라이버(101, 102)의 각각을 구성하는 집적 회로를 본 발명에 따른 반도체 장치에 의해서 형성하는 것도 바람직하다.
도 6은 상술한 전기 광학 장치를 포함하여 구성되는 전자 기기의 구체적인 예를 설명하는 도면이다. 도 6의 (a)는 휴대 전화로의 적용예이며, 상기 휴대 전화(530)는 안테나부(531), 음성 출력부(532), 음성 입력부(533), 조작부(534) 및 본 발명의 전기 광학 장치(100)를 구비하고 있다. 이렇게 본 발명에 따른 전기 광학 장치는 표시부로서 이용 가능하다. 도 6의 (b)는 비디오 카메라에의 적용예이며, 상기 비디오 카메라(540)는 수상(受像)부(541), 조작부(542), 음성 입력부(543) 및 본 발명의 전기 광학 장치(100)를 구비하고 있다. 도 6의 (c)는 텔레비젼으로의 적용예이며, 상기 텔레비젼(550)은 본 발명의 전기 광학 장치(100)를 구비하고 있다. 또한, 퍼스널 컴퓨터 등에 이용되는 모니터 장치에 대해서도 마찬가지로 본 발명에 따른 전기 광학 장치를 적용할 수 있다. 도 6의 (d)는 롤 업(roll up)식 텔레비젼으로의 적용예이며, 상기 롤 업식 텔레비젼(560)은 본 발명의 전기 광학 장치(100)를 구비하고 있다. 또한, 전자 기기는 이들에 한정되지 않고, 표시 기능을 갖는 각종 전자 기기에 적용 가능하다. 예를 들면, 이들 이외에, 표시 기능 부착 팩시밀리 장치, 디지털 카메라의 파인더, 휴대형 TV, 전자수첩, 전광 게시 반, 선전 공고용 디스플레이 등도 포함된다. 또한, 본 발명에 따른 반도체 장치는 전기 광학 장치의 구성 부품으로서 상기와 같은 전자 기기에 포함되는 경우의 이외에, 단독으로 전자 기기의 구성 부품으로서도 적용할 수 있다.
또한, 상기 예에 한정되지 않고 본 발명에 따른 반도체 장치의 제조 방법은 각종 전자 기기의 제조에 적용 가능하다. 예를 들면, 이 외에, 표시 기능 부착 팩시밀리 장치, 디지털 카메라의 파인더, 휴대형 TV, PDA, 전자수첩, 전광 게시판, 선전 공고용 디스플레이, IC 카드 등에도 적용할 수 있다.
또한, 본 발명은 상술한 각 실시예에 한정되지 않고, 본 발명의 요지의 범위내에서 각종 변형 실시가 가능하다.
예를 들면, 상기한 실시예에서는 반도체막의 일례로서 다결정 실리콘막을 들어 설명했지만, 반도체막은 이것에 한정되는 것이 아니고, 다른 반도체 재료를 이용할 수도 있다. 또한, 폴리실라잔을 유기 용매에 녹인 것 등의 액체 재료를 이용하여 반도체막(실리콘막)이나 절연막(산화실리콘막)을 형성해도 좋다.
또한, 상술한 실시예에서는 전계 효과형의 반도체 소자의 일례로서 박막 트랜지스터를 들었지만, 그 외에도, 단결정 SOI(silicon oninsulator) 트랜지스터에서 각 트랜지스터의 상호간을 에칭 등에 의해서 소자 분리하는 구조의 반도체 장치 등에 대해서도 동일한 방법으로 하여 본 발명을 적용하는 것이 가능하다.
본 발명에 의하면, 게이트 절연막은 반도체막의 엣지부를 피해서 형성되므로 국소적인 전계 집중에 의한 게이트 절연막의 파괴가 방지된다.
Claims (10)
- 절연 기판 위에 반도체막을 섬 형상으로 형성하는 제 1 공정과,상기 반도체막의 주위를 둘러싸는 동시에, 상기 반도체막의 엣지부를 포함하여 상기 반도체막을 덮는 제 1 절연막을 형성하는 제 2 공정과,상기 반도체막 상부의 제 1 절연막을 상기 반도체막의 엣지부를 피해서 개구하는 제 3 공정과,적어도 상기 제 1 절연막의 개구부의 반도체막 위에 상기 제 1 절연막보다도 상대적으로 얇은 두께의 제 2 절연막을 형성하는 제 4 공정과,상기 제 2 절연막 위에 전극 배선막을 형성하는 제 5 공정을 포함하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 공정은,상기 절연 기판에 상기 반도체막을 형성하는 공정과,열처리에 의해서 상기 반도체막을 다결정화시키는 공정과,상기 다결정화한 반도체막의 표면을 평탄화하는 공정과,상기 다결정화한 반도체막을 소자 형성 영역에 패터닝하는 공정을 포함하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 4 공정은 상기 반도체막의 열산화에 의해서 상기 제 2 절연막을 형성하는 공정인 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 4 공정은 상기 반도체막 위에 절연 재료를 퇴적시켜서 상기 제 2 절연막을 형성하는 공정인 반도체 장치의 제조 방법.
- 절연 기판 위에 섬 형상으로 형성된 반도체막과,상기 절연 기판 위에, 상기 반도체막 상면을 개구하고, 상기 반도체막의 엣지부를 덮는 동시에 바깥 주위를 둘러싸서 형성되는 영역 분리 절연막과,적어도 상기 영역 분리 절연막의 개구부의 상기 반도체막 상면에 상기 영역 분리 절연막보다도 상대적으로 얇게 형성되는 게이트 절연막과,상기 게이트 절연막 위에 형성되는 게이트 전극을 구비하는 반도체 장치.
- 제 5 항에 있어서,상기 게이트 절연막은 상기 반도체막 상면에 상기 반도체막의 엣지부로부터 떨어져서 형성되어 있는 반도체 장치.
- 제 5 항에 있어서,상기 영역 분리 절연막은 적어도 상기 게이트 절연막 두께의 2배 이상의 두께로 형성되는 반도체 장치.
- 제 5 항 내지 제 7 항 중 어느 한 항에 기재된 반도체 장치를 구비하는 집적회로.
- 제 5 항 내지 제 7 항 중 어느 한 항에 기재된 반도체 장치를 구비하는 전기 광학 장치.
- 제 5 항 내지 제 7 항 중 어느 한 항에 기재된 반도체 장치를 구비하는 전자 기기.
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