CN102403362A - 晶体管构造体、晶体管构造体的制造方法及发光装置 - Google Patents

晶体管构造体、晶体管构造体的制造方法及发光装置 Download PDF

Info

Publication number
CN102403362A
CN102403362A CN201110271928XA CN201110271928A CN102403362A CN 102403362 A CN102403362 A CN 102403362A CN 201110271928X A CN201110271928X A CN 201110271928XA CN 201110271928 A CN201110271928 A CN 201110271928A CN 102403362 A CN102403362 A CN 102403362A
Authority
CN
China
Prior art keywords
film
semiconductor film
zone
transistor
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201110271928XA
Other languages
English (en)
Other versions
CN102403362B (zh
Inventor
山本和人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soras Oled
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2010205024A external-priority patent/JP5205634B2/ja
Priority claimed from JP2010205016A external-priority patent/JP5136616B2/ja
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Publication of CN102403362A publication Critical patent/CN102403362A/zh
Application granted granted Critical
Publication of CN102403362B publication Critical patent/CN102403362B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78666—Amorphous silicon transistors with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

本发明提供晶体管构造体、晶体管构造体的制造方法及发光装置。晶体管构造体具备：第1薄膜晶体管，具备第1栅电极、第1绝缘膜、第1半导体膜、覆盖第1半导体膜的第2绝缘膜、及在第2绝缘膜上的与第1半导体膜对应的位置上设置的第1遮光膜；及第2薄膜晶体管，具备在第1绝缘膜上设置的第2半导体膜、覆盖第2半导体膜的第2绝缘膜、在第2绝缘膜上的与第2半导体膜对应的位置上设置的第2栅电极及在第1绝缘膜下的与第2半导体膜对应的位置上设置的第2遮光膜；第1半导体膜及第2半导体膜从第1绝缘膜侧沿着厚度方向具有第1区域和第2区域，第1区域和第2区域的一方的硅的结晶度比第1区域和第2区域的另一方的硅的结晶度高。

Description

晶体管构造体、晶体管构造体的制造方法及发光装置
相关专利申请交叉参考说明
本发明基于并要求享受申请号为2010-205016、申请日为2010年9月14日，以及申请号为2010-205024、申请日为2010年9月14日的日本专利申请的优先权，这些在先专利申请的所有内容通过参考包含在本申请中。
技术领域
本发明涉及具备多个薄膜晶体管的晶体管构造体、晶体管构造体的制造方法及发光装置。特别涉及对根据所供给的电流发光的发光元件的发光进行控制的多个薄膜晶体管的晶体管构造体、晶体管构造体的制造方法、及具备该发光元件和晶体管构造体的发光装置。
背景技术
以前，已知使用了EL(Electro Luminescence)元件的EL发光显示装置。在EL发光显示装置中，各像素具备EL元件，通过有源矩阵电路驱动该EL发光显示装置，所以每个像素都设置对向各EL元件供给的电流进行控制的薄膜晶体管。
有源矩阵方式的EL发光显示装置例如具备与信号线(数据线)连结而控制数据信号的开关晶体管、及使与从开关晶体管传达的数据信号相对应的电流流到EL元件的驱动晶体管。
为了使该EL发光显示装置发挥更好的发光显示特性，要求开关晶体管和驱动晶体管具有各不相同的特性。
而且，使具备含有结晶性硅的半导体膜的薄膜晶体管起到驱动晶体管的作用，并使具备由非晶质硅构成的半导体膜的薄膜晶体管起到开关晶体管的作用的发光显示装置，例如记载于日本国公开2007-256926中。
但是，在上述日本国公开2007-256926所记载的构成中，构成为在形成驱动晶体管和开关晶体管的一方的薄膜晶体管之后，形成另一方的薄膜晶体管，所以对每个薄膜晶体管都反复进行绝缘膜、半导体膜、金属膜等的成膜和这些成膜的膜的构图来形成各薄膜晶体管。这样，由于每个薄膜晶体管每都反复各工序，所以需要通常的倍数程度的工序，工序数的增加招致制造成本的增大。
而且，若EL元件放出的光和来自外部的光等透过绝缘膜、堤或者被金属膜反射而到达薄膜晶体管的半导体膜，则在该薄膜晶体管中产生泄漏电流等，由此，有时例如成为开关晶体管、驱动晶体管的薄膜晶体管的特性变动。因此，优选这样的光不到达薄膜晶体管的半导体膜。
发明内容
本发明具有如下优点：在具备多个薄膜晶体管的晶体管构造体、晶体管构造体的制造方法及具备该发光元件和晶体管构造体的发光装置中，可以有效率地形成分别应用于控制发光元件的发光的驱动晶体管及开关晶体管中的形态各不相同的多个薄膜晶体管，而且，可以提供抑制了各薄膜晶体管的特性因从发光元件放出的光、来自外部的光而变动的晶体管构造体、该制造方法及发光装置。
为了得到上述优点，本发明的晶体管构造体，具备：
第1薄膜晶体管，具备第1栅电极、覆盖所述第1栅电极的第1绝缘膜、在所述第1绝缘膜上的与所述第1栅电极对应的位置上设置的第1半导体膜、覆盖所述第1半导体膜的第2绝缘膜、及在所述第2绝缘膜上的与所述第1半导体膜对应的位置上设置的第1遮光膜；及
第2薄膜晶体管，具备在所述第1绝缘膜上设置的第2半导体膜、覆盖所述第2半导体膜的所述第2绝缘膜、在所述第2绝缘膜上的与所述第2半导体膜对应的位置上设置的第2栅电极、及在所述第1绝缘膜下的与所述第2半导体膜对应的位置上设置的第2遮光膜；
所述第1半导体膜及所述第2半导体膜从所述第1绝缘膜侧沿着厚度方向，具有第1区域和第2区域，
所述第1区域和所述第2区域的一方的硅的结晶度，比所述第1区域和所述第2区域的另一方的所述硅的结晶度高。
为了得到上述优点，本发明的晶体管构造体的制造方法，所述晶体管构造体具有第1薄膜晶体管和第2薄膜晶体管，该晶体管构造体的制造方法包括如下工序：
第1栅电极形成工序，形成所述第1薄膜晶体管的第1栅电极；
第1绝缘膜形成工序，在所述第1栅电极上形成第1绝缘膜；
半导体膜形成工序，在所述第1绝缘膜上的与所述第1栅电极对应的位置上形成第1半导体膜，在所述第1绝缘膜上的成为所述第2薄膜晶体管的位置上形成第2半导体膜；
第2绝缘膜形成工序，在所述第1半导体膜及所述第2半导体膜的上方形成第2绝缘膜；及
第2栅电极形成工序，在所述第2绝缘膜上的与所述第2半导体膜对应的位置上形成所述第2薄膜晶体管的第2栅电极；
所述第2栅电极形成工序包括第1遮光膜形成工序，该第1遮光膜形成工序在所述第2绝缘膜上的与所述第1半导体膜对应的位置，与所述第2栅电极同时形成第1遮光膜；
所述第1栅电极形成工序包括第2遮光膜形成工序，该第2遮光膜形成工序在所述第1绝缘膜下的与所述第2半导体膜对应的位置，与所述第1栅电极同时形成第2遮光膜，
所述半导体膜形成工序包括如下工序：从所述第1绝缘膜侧沿着厚度方向层叠形成第1区域和第2区域，形成所述第1半导体膜及所述第2半导体膜，使所述第1区域和所述第2区域的一方的硅的结晶度，高于所述第1区域和所述第2区域的另一方的所述硅的结晶度。
为了得到上述优点，本发明的发光装置，具有晶体管构造体和发光元件，其特征在于，
所述晶体管构造体具备：
第1薄膜晶体管，具备第1栅电极、覆盖所述第1栅电极的第1绝缘膜、在所述第1绝缘膜上的与所述第1栅电极对应的位置上设置的第1半导体膜、覆盖所述第1半导体膜的第2绝缘膜、及在所述第2绝缘膜上的与所述第1半导体膜对应的位置上设置的第1遮光膜；及
第2薄膜晶体管，具备在所述第1绝缘膜上设置的第2半导体膜、覆盖所述第2半导体膜的所述第2绝缘膜、在所述第2绝缘膜上的与所述第2半导体膜对应的位置上设置的第2栅电极、及在所述第1绝缘膜下的与所述第2半导体膜对应的位置上设置的第2遮光膜；
发光元件通过所述第1薄膜晶体管和所述第2薄膜晶体管的控制而控制发光；
所述第1半导体膜及所述第2半导体膜从所述第1绝缘膜侧沿着厚度方向，具有第1区域和第2区域，
所述第1区域和所述第2区域的一方的硅的结晶度，比所述第1区域和所述第2区域的另一方的所述硅的结晶度高。
本发明的优点将在下面的说明中阐明，并且一部分将从说明中显而易见，或通过实施本发明而得到。通过上述手段和下面指出的显著的组合能够理解和得到本发明的优点。
附图说明
附图包含在说明书中并构成说明书的一部分，本发明的附图、以上概括说明、以及以下实施例的详细描述用于解释本发明的原理。
图1是示出EL面板的像素的配置构成的平面图。
图2是示出EL面板的概略构成的平面图。
图3是示出与EL面板的1个像素相当的电路的电路图。
图4是示出第1实施方式的EL面板的1个像素的平面图。
图5是沿着图4的V-V线的面的箭头视剖面图。
图6是沿着图4的VI-VI线的面的箭头视剖面图。
图7是示出第1实施方式的薄膜晶体管的制造工序的说明图。
图8是示出第1实施方式的薄膜晶体管的制造工序的说明图。
图9是示出第1实施方式的薄膜晶体管的制造工序的说明图。
图10是示出第1实施方式的薄膜晶体管的制造工序的说明图。
图11是示出第1实施方式的薄膜晶体管的制造工序的说明图。
图12是示出第1实施方式的薄膜晶体管的制造工序的说明图。
图13是示出第1实施方式的薄膜晶体管的制造工序的说明图。
图14是示出第1实施方式的薄膜晶体管的制造工序的说明图。
图15是示出第1实施方式的薄膜晶体管的制造工序的说明图。
图16是示出第1实施方式的薄膜晶体管的制造工序的说明图。
图17是示出第1实施方式的薄膜晶体管的制造工序的说明图。
图18是示出第2实施方式的EL面板的1个像素的平面图。
图19是沿着图18的XIX-XIX线的面的箭头视剖面图。
图20是沿着图18的XX-XX线的面的箭头视剖面图。
图21是示出第2实施方式的薄膜晶体管的制造工序的说明图。
图22是示出第2实施方式的薄膜晶体管的制造工序的说明图。
图23是示出第2实施方式的薄膜晶体管的制造工序的说明图。
图24是示出第2实施方式的薄膜晶体管的制造工序的说明图。
图25是示出第2实施方式的薄膜晶体管的制造工序的说明图。
图26是示出第2实施方式的薄膜晶体管的制造工序的说明图。
图27是示出第2实施方式的薄膜晶体管的制造工序的说明图。
图28是示出第2实施方式的薄膜晶体管的制造工序的说明图。
图29是示出第2实施方式的薄膜晶体管的制造工序的说明图。
图30是示出第2实施方式的薄膜晶体管的制造工序的说明图。
图31是示出第2实施方式的薄膜晶体管的制造工序的说明图。
图32是示出第3实施方式的EL面板的1个像素的平面图。
图33是沿着图32的V-V线的面的箭头视剖面图。
图34是沿着图32的VI-VI线的面的箭头视剖面图。
图35是示出第3实施方式的薄膜晶体管的制造工序的说明图。
图36是示出第3实施方式的薄膜晶体管的制造工序的说明图。
图37是示出第3实施方式的薄膜晶体管的制造工序的说明图。
图38是示出第3实施方式的薄膜晶体管的制造工序的说明图。
图39是示出第3实施方式的薄膜晶体管的制造工序的说明图。
图40是示出第3实施方式的薄膜晶体管的制造工序的说明图。
图41是示出第3实施方式的薄膜晶体管的制造工序的说明图。
图42是示出第3实施方式的薄膜晶体管的制造工序的说明图。
图43是示出第3实施方式的薄膜晶体管的制造工序的说明图。
图44是示出第3实施方式的薄膜晶体管的制造工序的说明图。
图45是示出第4实施方式的EL面板的1个像素的平面图。
图46是沿着图45的XVIII-XVIII线的面的箭头视剖面图。
图47是沿着图45的XIX-XIX线的面的箭头视剖面图。
图48是示出第4实施方式的薄膜晶体管的制造工序的说明图。
图49是示出第4实施方式的薄膜晶体管的制造工序的说明图。
图50是示出第4实施方式的薄膜晶体管的制造工序的说明图。
图51是示出第4实施方式的薄膜晶体管的制造工序的说明图。
图52是示出第4实施方式的薄膜晶体管的制造工序的说明图。
图53是示出第4实施方式的薄膜晶体管的制造工序的说明图。
图54是示出第4实施方式的薄膜晶体管的制造工序的说明图。
图55是示出第4实施方式的薄膜晶体管的制造工序的说明图。
图56是示出第4实施方式的薄膜晶体管的制造工序的说明图。
图57是示出第4实施方式的薄膜晶体管的制造工序的说明图。
图58是示出显示面板上应用了EL面板的便携电话机的一个例子的正面图。
图59A、图59B是示出显示面板上应用了EL面板的数字相机的一个例子的正面侧立体图和后面侧立体图。
图60是示出显示面板上应用了EL面板的个人计算机的一个例子的立体图。
图61是用于说明基于拉曼分光法的半导体的结晶度的测定方法的图。
图62是示出与EL面板的1个像素相当的电路的其它例子的电路图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。但是，在以下所述的实施方式中，虽然为了实施本发明而附加了技术上优选的各种限定，但发明的范围不限于以下的实施方式及图示例。
(第1实施方式)
首先，对本发明涉及的EL面板、晶体管构造体的第1实施方式进行说明。
图1是示出作为发光装置的EL面板1中的多个像素P的配置构成的平面图。
图2是示出EL面板1的概略构成的平面图。
如图1、图2所示，在EL面板1中，多个像素P以规定的图形呈矩阵状配置。多个像素P具有发出R(红)光的红像素P、发出G(绿)光的绿像素P和发出B(蓝)光的蓝像素P。
在该EL面板1中，多条扫描线2沿着行方向相互大致平行地排列，多条信号线3从平面视与扫描线2大致正交地沿着列方向相互大致平行地排列。
在相邻的扫描线2之间，电压供给线4沿着扫描线2设置。
另外，由相邻的二条扫描线2和相邻的二条信号线3所围成的范围相当于像素P。
在EL面板1中，以覆盖扫描线2、信号线3、电压供给线4的上方的方式设置作为隔壁的堤(bank)13。该堤13被设置成例如格子状，被堤13包围而成的大致长方形状的多个开口部13a，对每个像素P都形成。
在该堤13的开口部13a内设置规定的载流子传输层(后述的空穴注入层8b、发光层8c)，成为像素P的发光区域。所谓“载流子传输层”，是通过被施加电压而输送空穴或电子的层。
堤13不限于如上所述对每个像素P都设置开口部13a。堤13也可以具有对信号线3上进行覆盖且沿着列方向延伸，并且将排列在列方向上的后述多个像素P的各像素电极8a的中央部一起露出的条纹状的开口部。
图3是示出与以有源矩阵驱动方式动作的EL面板1的1个像素相当的电路的一个例子的电路图。
如图3所示，在EL面板1中，设置了扫描线2、与扫描线2交叉的信号线3和沿着扫描线2的电压供给线4。
该EL面板1的各像素P具备作为第2薄膜晶体管的开关晶体管5、作为第1薄膜晶体管的驱动晶体管6、电容器7和作为发光元件的EL元件8。
开关晶体管5和驱动晶体管6起到使EL元件8发光的驱动元件的作用。
在各像素P中，开关晶体管5是起到将信号线3和驱动晶体管6的栅极之间导通或遮断的开关的作用的晶体管，在开关晶体管5的漏极和源极间导通时，信号线3和驱动晶体管6的栅极导通。开关晶体管5的栅极与扫描线2连接，开关晶体管5的漏极和源极之中的一方与信号线3连接，开关晶体管5的漏极和源极之中的另一方与电容器7的一个电极及驱动晶体管6的栅极连接。
驱动晶体管6是具有向EL元件8提供基于从信号线3供给的信号的电流的作用的晶体管。驱动晶体管6的源极和漏极之中的一方与电压供给线4连接，驱动晶体管6的源极和漏极之中的另一方与电容器7的另一个电极及EL元件8的正极连接。
并且，全部的像素P的EL元件8的负极与电压Vcom连接，被设定为固定电位。Vcom例如被设定为接地电位。
在该EL面板1的周围，各扫描线2与扫描驱动器连接，各电压供给线4与输出恒定电压的电压源或输出适当电压信号的电压驱动器连接，各信号线3与数据驱动器连接，通过这些驱动器，EL面板1被以有源矩阵驱动方式驱动。在电压供给线4上，供给基于电压源的恒定电压或基于电压驱动器的电压信号。
接着，使用图4～图6说明第1实施方式的EL面板1及其像素P的构成。
图4是与第1实施方式的EL面板1的1个像素P相当的平面图。
图5是沿着图4的V-V线的面的箭头视剖面图。
图6是沿着图4的VI-VI线的面的箭头视剖面图。
并且，在图4中，主要示出电极及布线。
如图4所示，各像素P具备晶体管构造体561，晶体管构造体561具有开关晶体管51和驱动晶体管61。
开关晶体管51、驱动晶体管61分别对应于图3的开关晶体管5、驱动晶体管6。
开关晶体管51及驱动晶体管61沿着信号线3排列，在开关晶体管51的附近配置电容器7，在驱动晶体管61的附近配置EL元件8。
在各像素P中，在扫描线2和电压供给线4之间，配置着开关晶体管51、驱动晶体管61、电容器7及EL元件8。
如图4～图6所示，在基板10上设置第1栅电极6a，以覆盖该第1栅电极6a的方式在基板10的上表面形成第1绝缘膜11。
在该第1绝缘膜11之上，第2半导体膜51b和第1半导体膜61b、一对杂质半导体膜5f、5g、一对杂质半导体膜6f、6g、漏电极5h、6h、源电极5i、6i分别形成于规定的位置。
另外，覆盖漏电极5h、6h及源电极5i、6i而形成第2绝缘膜12。
在该第2绝缘膜12上设置第2栅电极5a，覆盖该第2栅电极5a而在第2绝缘膜12的上表面形成钝化膜14。
在第1半导体膜61b的一面侧(附图下方侧)隔着第1绝缘膜11对置设有第1栅电极6a，在另一面侧(附图上方侧)隔着第2绝缘膜12对置设有第1遮光膜6e。
在第2半导体膜51b的一面侧(附图下方侧)隔着第1绝缘膜11对置设有第2遮光膜5e，在另一面侧(附图上方侧)隔着第2绝缘膜12对置设有第2栅电极5a。
信号线3形成在基板10和第1绝缘膜11之间。
设定为接地电位的地布线33，沿着信号线3形成在基板10和第1绝缘膜11之间。
扫描线2形成在第1绝缘膜11上。另外，在覆盖扫描线2的上方的第2绝缘膜12上形成沿着扫描线2的槽，在该槽内，形成与扫描线2接触而与扫描线2重叠的导电层2a，而构成为扫描线2和导电层2a导通，谋求扫描线2的低电阻化。并且，也可以没有上述槽及导电层2a。
电压供给线4形成在第1绝缘膜11上。另外，在覆盖电压供给线4的上方的第2绝缘膜12上形成沿着电压供给线4的槽，在该槽内，形成与电压供给线4接触而覆盖电压供给线4的导电层4a，构成为电压供给线4和导电层4a导通。由此谋求电压供给线4的低电阻化，谋求经由驱动晶体管61向EL元件8供给的电流量的稳定化。并且，也可以没有上述槽及导电层4a。
如图4、图6所示，开关晶体管51是顶部栅极构造的第2薄膜晶体管。该开关晶体管51具有第2栅电极5a、第2半导体膜51b、保护绝缘膜5d、杂质半导体膜5f、5g、漏电极5h、源电极5i、第2遮光膜5e等。
第2遮光膜5e形成在基板10和第1绝缘膜11之间，位于漏电极5h及源电极5i间的第2半导体膜51b的沟道区域所对应的位置。通过在形成驱动晶体管61的第1栅电极6a时对成为第1栅电极6a的导电层进行构图，采用与第1栅电极6a相同的工艺形成该第2遮光膜5e。第1栅电极6a及第2遮光膜5e由从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜及AlTiNd合金膜之中选择出的材料构成。第2遮光膜5e的一部分与地布线33连接。
在基板10的上表面成膜的绝缘性的第1绝缘膜11例如具有透光性，含有硅氮化物或硅氧化物。
在该第1绝缘膜11上与第2栅电极5a对应的位置，形成本征的第2半导体膜51b。
第2半导体膜51b例如包含结晶性硅，特别包含微结晶硅(microcrystalline silicon)，具有位于第1绝缘膜11侧的第1区域511和位于其相反面侧(第2栅电极5a侧)的第2区域512。在此，第1区域511的硅的结晶度形成为比第2区域512高。换而言之，第2半导体膜51b的第1区域511与第2区域512相比较，硅的结晶度相对高，结晶性硅区域的比例比第2区域512高。另外，第2半导体膜51b的第2区域512与第1区域511相比较，非晶质硅(无定形硅)区域的比例高，优选基本上仅为非晶质硅的区域。该第2半导体膜51b为沟道被形成的沟道区域。在第2半导体膜51b的中央部上，形成了绝缘性的保护绝缘膜5d。
保护绝缘膜5d优选例如含有硅氮化物或硅氧化物。
在第2半导体膜51b的一端部之上，与保护绝缘膜5d的一部分重叠地形成杂质半导体膜5f。在第2半导体膜51b的另一端部之上，与保护绝缘膜5d的一部分重叠地形成杂质半导体膜5g。这样，杂质半导体膜5f、5g分别在第2半导体膜51b的两端侧相互分离地形成。并且，杂质半导体膜5f、5g虽然是包含n型杂质的n型半导体，但不限于此，开关晶体管51若是p型晶体管，则也可以是p型半导体。
在杂质半导体膜5f之上，形成了漏电极5h，在杂质半导体膜5g之上，形成了源电极5i。
漏电极5h、源电极5i优选从例如Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜、及AlTiNd合金膜之中选择出的材料形成。
在保护绝缘膜5d、漏电极5h及源电极5i之上，形成绝缘性的第2绝缘膜12，保护绝缘膜5d、漏电极5h及源电极5i等被第2绝缘膜12覆盖。第2绝缘膜12例如含有氮化硅或氧化硅。
在第2绝缘膜12上且保护绝缘膜5d下的漏电极5h及源电极5i间、即第2半导体膜51b的沟道区域所对应的位置，形成第2栅电极5a。该第2栅电极5a优选由从例如Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜或AlTiNd合金膜之中选择出的材料形成。
第2绝缘膜12上的第2栅电极5a被钝化膜14覆盖。钝化膜14例如具有氮化硅或氧化硅。
由此，开关晶体管51被钝化膜14覆盖。
在该开关晶体管51中，第2绝缘膜12及保护绝缘膜5d起到栅极绝缘膜的作用。另外，第2栅电极5a的电场作用，在第2半导体膜51b中的被保护绝缘膜5d覆盖的区域形成沟道(沟道区域)。该沟道形成在第2半导体膜51b中成为第2栅电极5a侧的第2半导体膜51b的第2区域512，该第2区域512成为源电极5i和漏电极5h之间的电流路径。
由于第2半导体膜51b的第2区域512是比第1区域511含有更多非晶质硅(无定形硅)的半导体层，所以将该第2区域512作为沟道的电流路径的开关晶体管51相当于具备由非晶质硅构成的半导体膜(或者，将非晶质硅作为主成分的半导体膜)的薄膜晶体管。即，开关晶体管51的第2区域512的非晶质硅与微结晶硅这样的结晶性硅相比较，泄漏电流少，(导通时流到半导体层的电流)/(断开时流到半导体层的电流)高，所以开关晶体管51起到对驱动晶体管61的导通/断开进行控制的开关晶体管的作用。
在开关晶体管51中，在第2半导体膜51b的沟道区域的下方对置设有第2遮光膜5e，在上方对置设有第2栅电极5a。由此，可以通过第2遮光膜5e和第2栅电极5a，遮挡从EL面板1的外部射入的光、EL元件8发出的光等传输光到达第2半导体膜51b的沟道区域。其结果，变得难以在开关晶体管51产生泄漏电流，晶体管特性稳定，所以开关晶体管51可以良好地作用。
再者，第2遮光膜5e与地布线33连接而设定为接地电位，第2遮光膜5e和第2栅电极5a可以对面向第2半导体膜51b的沟道区域产生的开关晶体管51外的要素引起的不需要的电场进行遮断，所以开关晶体管51可以通过适当的第2栅电极5a-源电极5i间电压及漏电极5h-源电极5i间电压而正常动作。
如图4、图5所示，驱动晶体管61是底部栅极构造的第1薄膜晶体管。该驱动晶体管61具有第1栅电极6a、第1半导体膜61b、保护绝缘膜6d、杂质半导体膜6f、6g、漏电极6h、源电极6i、第1遮光膜6e等。
第1栅电极6a形成在基板10和第1绝缘膜11之间。该第1栅电极6a优选例如由从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜、及AlTiNd合金膜之中选择出的材料形成。而且，在第1栅电极6a之上，形成绝缘性的第1绝缘膜11，通过该第1绝缘膜11覆盖第1栅电极6a。在该第1绝缘膜11上且与第1栅电极6a对应的位置形成本征的第1半导体膜61b，第1半导体膜61b夹着第1绝缘膜11而与第1栅电极6a相对。
第1半导体膜61b例如包含结晶性硅，特别包含微结晶硅(microcrystalline silicon)，具有位于第1绝缘膜11侧(第1栅电极6a侧)的第1区域611和位于其相反面侧的第2区域612。在此，第1区域611的硅的结晶度比第2区域612形成得高。换而言之，第1半导体膜61b的第1区域611与第2区域612相比较，硅的结晶度相对高，结晶性硅区域的比例比第2区域612高。另外，第1半导体膜61b的第2区域612与第1区域611相比较，非晶质硅(无定形硅)区域的比例高，优选基本上仅为非晶质硅的区域。
第1半导体膜61b的第1区域611的组成与第2半导体膜51b的第1区域511相同且厚度相同，第1半导体膜61b的第2区域612的组成与第2半导体膜51b的第2区域512相同且厚度相同。因此，第1半导体膜61b及第2半导体膜51b如后所述，使用是同一材料层的半导体层9b通过同一工艺一起制造成为可能。该第1半导体膜61b成为沟道被形成的沟道区域。而且，在第1半导体膜61b的中央部上，形成绝缘性的保护绝缘膜6d。
保护绝缘膜6d由与保护绝缘膜5d相同的材料构成，且厚度相同，优选例如含有硅氮化物或硅氧化物。因此，保护绝缘膜6d及保护绝缘膜5d，如后所述，使用是同一材料层的保护绝缘层9d通过同一工艺一起制造成为可能。
在第1半导体膜61b的一端部之上，杂质半导体膜6f与保护绝缘膜6d的一部分重叠地形成。在第1半导体膜61b的另一端部之上，杂质半导体膜6g与保护绝缘膜6d的一部分重叠地形成。这样，杂质半导体膜6f、6g分别在第1半导体膜61b的两端侧相互分离地形成。并且，杂质半导体膜6f、6g虽然是含有n型杂质的n型半导体，但不限于此，开关晶体管51及驱动晶体管61若是p型晶体管，则也可以是p型半导体。
杂质半导体膜6f、6g由与杂质半导体膜5f、5g相同的材料构成且厚度相同。杂质半导体膜6f、6g及杂质半导体膜5f、5g如后所述，使用是同一材料层的杂质半导体层9f通过同一工艺一起制造成为可能。
在杂质半导体膜6f之上，形成了漏电极6h。在杂质半导体膜6g之上，形成了源电极6i。漏电极6h、源电极6i优选由例如从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜、及AlTiNd合金膜之中选择出的材料形成。漏电极6h、源电极6i由与漏电极5h、源电极5i相同的材料构成且厚度相同。漏电极6h、源电极6i及漏电极5h、源电极5i如后所述，使用是同一材料层的导电膜9h通过同一工艺一起制造成为可能。
在保护绝缘膜6d、漏电极6h及源电极6i之上，形成绝缘性的第2绝缘膜12，保护绝缘膜6d、漏电极6h及源电极6i等被第2绝缘膜12覆盖。
第1遮光膜6e形成在第2绝缘膜12上且保护绝缘膜6d下的漏电极6h及源电极6i间、即第1半导体膜61b的沟道区域所对应的位置。在形成开关晶体管51的第2栅电极5a之际对成为第2栅电极5a的栅极金属层9a进行构图，从而与第2栅电极5a通过同一工艺形成该第1遮光膜6e。第1遮光膜6e及第2栅电极5a由从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜或AlTiNd合金膜之中选择出的材料构成。第1遮光膜6e的一部分经由接触插拴20d与地布线33连接。第2绝缘膜12上的第1遮光膜6e被钝化膜14覆盖。
另外，驱动晶体管61被钝化膜14覆盖。因此，钝化膜14分别覆盖开关晶体管51及驱动晶体管61这两者。钝化膜14提高其与在其上形成的堤13之间的密接性的同时，保护第1遮光膜6e及第2栅电极5a。
在该驱动晶体管61中，第1绝缘膜11起到栅极绝缘膜的作用，在第1栅电极6a的电场作用的第1半导体膜61b中的被保护绝缘膜6d覆盖的区域形成沟道(沟道区域)。该沟道形成在第1半导体膜61b中成为第1栅电极6a侧的第1半导体膜61b的第1区域611，该第1区域611成为源电极6i和漏电极6h之间的电流路径。
另外，第1半导体膜61b的第1区域611是比第2区域612更多地含有结晶性硅的半导体层，所以将该第1区域611作为沟道的电流路径的驱动晶体管61，相当于具备由结晶性硅构成的半导体膜(或者，将结晶性硅作为主成分的半导体膜)的薄膜晶体管。即，驱动晶体管61的第1区域611内的微结晶硅是结晶粒径大概为50～100nm的结晶性硅，与非晶质硅相比较，由于晶体管的驱动引起的阈值电压的偏移少所以晶体管的劣化被抑制，进而由于载流子迁移率高，所以驱动晶体管61很好地起到了通过开关晶体管51的控制而使电流流到EL元件8的驱动晶体管的作用。
而且，在驱动晶体管61中，在第1半导体膜61b的沟道区域的上方对置设有第1遮光膜6e，在下方对置设有第1栅电极6a，所以可以通过第1遮光膜6e和第1栅电极6a遮挡从EL面板1的外部射入的光、EL元件8发出的光等传输光到达第1半导体膜61b的沟道区域。其结果，驱动晶体管61中难以产生泄漏电流，晶体管特性稳定，所以驱动晶体管61能良好地起作用。
再者，第1遮光膜6e与地布线33连接而设定为接地电位，第1遮光膜6e和第1栅电极6a可以遮断面向第1半导体膜61b的沟道区域产生的驱动晶体管61外的要素引起的不需要的电场，所以驱动晶体管61可以通过适当的第1栅电极6a-源电极6i间电压及漏电极6h-源电极6i间电压而正常动作。
电容器7连接在驱动晶体管61的第1栅电极6a和源电极6i之间。
具体而言，电容器7的电极7a与驱动晶体管61的第1栅电极6a连接，电容器7的电极7b与驱动晶体管61的源电极6i连接。
另外，如图4、图6所示，在基板10和第1绝缘膜11之间形成电容器7的一个电极7a，在第1绝缘膜11和第2绝缘膜12之间形成电容器7的另一个电极7b，电极7a和电极7b夹着作为电介质的第1绝缘膜11而相对。
并且，信号线3、地布线33、电容器7的电极7a、驱动晶体管61的第1栅电极6a、开关晶体管51的第2遮光膜5e，是通过利用光刻法及蚀刻法等对在基板10上一面成膜的由导电性材料形成的导电性膜进行形状加工而一起形成的。
扫描线2、电压供给线4、电容器7的电极7b、开关晶体管51的漏电极5h、源电极5i及驱动晶体管61的漏电极6h、源电极6i，是通过利用光刻法及蚀刻法等对在第1绝缘膜11上一面成膜的导电性膜进行形状加工而一起形成的。
驱动晶体管61的第1遮光膜6e、开关晶体管51的第2栅电极5a及导电层2a、导电层4a，是通过利用光刻法及蚀刻法等对在第2绝缘膜12上一面成膜的导电性膜进行形状加工而一起形成的。
在第1绝缘膜11中，在漏电极5h和信号线3重叠的区域形成接触孔11b，在第1栅电极6a和源电极5i重叠的区域形成接触孔11c，在接触孔11b、11c内分别埋入接触插拴20b、20c。
通过接触插拴20b而使开关晶体管51的漏电极5h和信号线3电导通，通过接触插拴20c而使开关晶体管51的源电极5i和电容器7的电极7a电导通，而且开关晶体管51的源电极5i和驱动晶体管61的第1栅电极6a电导通。
并且，可以不经由接触插拴20b、20c而是漏电极5h直接与信号线3接触而导通，也可以是源电极5i直接与第1栅电极6a接触而导通。
在第1绝缘膜11和第2绝缘膜12中，在第1遮光膜6e和地布线33重叠的区域形成接触孔11d，在该接触孔11d中埋入接触插拴20d。通过接触插拴20d使第1遮光膜6e和地布线33导通，第1遮光膜6e被接地。
驱动晶体管61的第1栅电极6a与电容器7的电极7a连成一体，驱动晶体管61的漏电极6h与电压供给线4连成一体，驱动晶体管61的源电极6i与电容器7的电极7b连成一体。
像素电极8a隔着第1绝缘膜11设置在基板10上，对每个像素P都独立形成。
从像素电极8a侧射出EL元件8的光的底部发射构造的情况下，该像素电极8a是透明电极，优选例如由从锡掺杂氧化铟(ITO)、锌掺杂氧化铟、氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)及镉-锡氧化物(CTO)之中选择出的材料形成。
从对置电极8d侧射出EL元件8的光的顶部发射构造的情况下，像素电极8a优选为如下层叠构造：将光反射性高的铝等单体或合金层作为下层并作为光反射性层，将上述透明电极作为上层。
并且，像素电极8a的一部分与驱动晶体管61的源电极6i重叠，像素电极8a和源电极6i相互连接。
另外，如图4、图5所示，第2绝缘膜12及钝化膜14形成为覆盖扫描线2、信号线3、电压供给线4、开关晶体管51、驱动晶体管61、像素电极8a的周缘部、电容器7的电极7b及第1绝缘膜11。即在第2绝缘膜12及钝化膜14中，形成开口部12a以使各像素电极8a的中央部露出。因此，第2绝缘膜12及钝化膜14形成为平面视时为格子状。
EL元件8如图4、图5所示，具备：作为是正极的第1电极的像素电极8a；作为在像素电极8a之上形成的化合物膜的空穴注入层8b；作为在空穴注入层8b之上形成的化合物膜的发光层8c；及作为在发光层8c之上形成的第2电极的对置电极8d。
对置电极8d是全部像素P共用的单一电极，跨全部像素P连续形成。
空穴注入层8b是从像素电极8a向发光层8c注入空穴的载流子注入层。空穴注入层8b例如是由作为导电性高分子的PEDOT(polyethylenedioxythiophene)及作为掺杂剂的PSS(polystyrenesulfonate)构成的层。
发光层8c是每个像素P都包含发出R(红)、G(绿)、B(蓝)之中的任一颜色的光的材料，例如，是由聚芴(polyfluorene)系发光材料、聚对苯撑乙烯撑(polyphenylene vinylene)系发光材料构成的层，伴随从对置电极8d供给的电子和从空穴注入层8b注入的空穴之间的复合而发光。因此，发出R(红)光的像素P、发出G(绿)光的像素P、发出B(蓝)光的像素P的发光层8c的发光材料互不相同。
并且，像素P的R(红)、G(绿)、B(蓝)例如以在纵方向上排列同色像素的条纹图形排列。
该排列图形不限于条纹图形，也可以是三角形排列。条纹图形的情况下，堤13的开口部13a被设置成沿着各像素P的排列图形的格子状或沿着列方向将多个像素P的像素电极8a的中央部集中露出的条纹状。
对置电极8d由工作函数比像素电极8a低的材料形成、且用作负极的情况下，例如，由含有铟、镁、钙、锂、钡、稀土类金属之中的至少一种的单体或合金的下层和用于降低薄膜电阻的上层的层叠体形成。
在从对置电极8d侧射出EL元件8的光的顶部发射构造的情况下，上层是透明电极，优选由例如从锡掺杂氧化铟(ITO)、锌掺杂氧化铟、氧化铟(In2O3)、氧化锡SnO2)、氧化锌ZnO  及镉-锡氧化物(CTO)之中选择出的材料形成，若是从像素电极8a侧射出EL元件8的光的底部发射，则优选光反射性高的铝等单体或合金层。
该对置电极8d是全部的像素P共用的电极，覆盖发光层8c等化合物膜和后述的堤13。
通过堤13将作为发光部位的发光层8c按照每个像素P都隔开。另外，在开口部13a内，作为载流子传输层的空穴注入层8b及发光层8c层叠在像素电极8a上。
并且，空穴注入层8b也可以跨多个像素P地连续形成。这种情况下，优选具有空穴注入性的氧化锗。
具体而言，堤13起到阻挡的隔壁的作用：在通过湿式法于像素P的由堤13围成的规定的区域形成空穴注入层8b、发光层8c之际，借助堤13使形成空穴注入层8b、发光层8c的材料被溶解或分散于溶剂中而成的液状体不向邻接的像素P流出。
例如，如图5所示，在第2绝缘膜12及钝化膜14之上设置的堤13的开口部13a的开口端，位于比第2绝缘膜12的开口部12a的开口端还靠内侧，所以堤13覆盖第2绝缘膜12整个面。
并且，也可以通过将第2绝缘膜12的宽度构造成比堤13宽，从而开口部13a的宽度比开口部12a宽，第2绝缘膜12的开口部12的开口端的侧面从堤13的开口部13a露出。
另外，在被各开口部13a包围的各像素电极8a上，涂敷含有成为空穴注入层8b的材料的液状体，对每个基板10进行加热而使该液状体干燥并成膜的化合物膜，成为作为第1载流子传输层的空穴注入层8b。
进而，在被各开口部13a包围的各空穴注入层8b上，涂敷含有成为发光层8c的材料的液状体，对每个基板10进行加热而使该液状体干燥并成膜的化合物膜，成为作为第2载流子传输层的发光层8c。
另外，设置对置电极8d以便覆盖该发光层8c和堤13。
在该EL面板1中，底部发射构造的情况下，像素电极8a、基板10及第1绝缘膜11是透明的，从发光层8c发出的光透过像素电极8a、第1绝缘膜11及基板10而射出。因此，基板10的背面为显示面。
并且，也可以是显示面不是基板10侧而是相反侧的顶部发射构造。这种情况下，如上所述，将对置电极8d作为透明电极，将像素电极8a作为反射电极，从发光层8c发出的光透过对置电极8d而射出。
接着，该EL面板1像下面那样被驱动而发光。
在全部的电压供给线4上施加规定电平的电压的状态下，通过扫描驱动器向扫描线2依次施加电压，从而依次选择这些扫描线2。与被选择的扫描线2对应的各像素P的开关晶体管51变为导通。
在各扫描线2被选择时，若通过数据驱动器将与灰度等级相对应的电平的电压施加到全部的信号线3，则与该被选择的扫描线2对应的各像素P的开关晶体管51变为导通，所以该信号线3的电压被施加到驱动晶体管61的栅电极6a。
对应于与施加在该驱动晶体管61的栅电极6a上的规定的灰度等级相对应的电平的电压，驱动晶体管61的栅电极6a和源电极6i之间的电位差确定，驱动晶体管61的漏极-源极电流的大小确定，EL元件8以与该漏极-源极电流相对应的明亮度发光。
之后，当该扫描线2的选择被解除时，开关晶体管51变为断开，所以与施加在驱动晶体管61的栅电极6a上的电压相对应的电荷蓄积在电容器7中，保持驱动晶体管61的栅电极6a和源电极6i间的电位差。因此，驱动晶体管61继续流动与选择时相同的电流值的漏极-源极电流，维持EL元件8的发光。
即，通过开关晶体管51施加在驱动晶体管61的栅电极6a上的电压，被切换为施加在信号线3上的规定灰度等级电平的电压，驱动晶体管61使与施加在该栅电极6a上的电压的电平相对应的电流值的漏极-源极电流(驱动电流)从电压供给线4流向EL元件8，使EL元件8以与电流值(电流密度)相对应的规定的灰度等级发光。
这样，通过具有开关晶体管51和驱动晶体管61的晶体管构造体561的驱动、控制，EL元件8的发光被控制，具备晶体管构造体561的EL面板1的发光被控制。
接着，使用从图7到图17的工序图来说明本发明的第1实施方式涉及的EL面板1中的构成晶体管构造体561的开关晶体管51和驱动晶体管61的制造方法。
并且，该工序说明图所示的开关晶体管51和驱动晶体管61实际上例如如图4所示，其形状、尺寸等的一部分不同，但为了方便，将各薄膜晶体管用相同的尺寸示出，示意性地图示并说明各薄膜晶体管的主要部分。图中左侧是驱动晶体管，图中右侧是开关晶体管51。
首先，如图7所示，在基板10上，例如通过溅射来淀积Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜或AlTiNd合金膜等栅极金属层，通过光刻法及蚀刻法等进行构图，形成驱动晶体管61的第1栅电极6a和开关晶体管51的第2遮光膜5e、信号线3、地布线33、电容器7的电极7a(参照图5、图6)。
接着，如图8所示，通过等离子体CVD(PE-CVD)，形成氮化硅等第1绝缘膜11。
进而，如图8所示，在第1绝缘膜11上，通过等离子体CVD形成含有结晶性硅的半导体层9b。在此，在形成作为半导体膜(51b、61b)的半导体层9b之际，先形成硅的结晶度较高的第1硅层91，继而形成硅的结晶度较低的第2硅层92。第2硅层92优选基本上仅是非晶质硅。
具体而言，虽然使SiH4气和H2气等离子体分解后形成第1硅层91，但为了使H2气与SiH4气的比例压倒性地多，而且，使结晶度变高，可以通过使等离子体功率和压力变大，来形成作为微结晶硅薄膜的第1硅层91。
在本实施例中，在作为载流子气体使用氩，将气体流量设为SiH4/H2＝50/10500(SCCM)，功率密度为0.134(W/cm2)，压力为300(Pa)的条件下，形成第1硅层91。
之后，通过降低H2气与SiH4气的比例，并降低等离子体功率和压力，来形成作为非晶质硅薄膜的第2硅层92。
在此，在是微结晶硅薄膜的第1硅层91上，其表面有产生凹凸的倾向，但是由于在第1硅层91上层叠是非晶质硅薄膜的第2硅层92，所以第1硅层91的表面凹凸被第2硅层92覆盖而缓和。
而且，也可以不通过等离子体CVD形成第1硅层91，而是通过向非晶质硅薄膜照射激光而改质为微结晶硅薄膜的手法来形成。在这种情况下，在第1绝缘膜11上形成非晶质硅薄膜之后，从CVD装置的腔室取出基板进行激光照射处理而形成第1硅层91，之后再将基板放入CVD装置的腔室内，在第1硅层91上层叠第2硅层92。
并且，关于半导体层9b中的第1硅层91和第2硅层92(半导体膜中的第1区域和第2区域)的硅的结晶度，例如可以根据由拉曼分光测定计算的结晶度来判断。
这种情况下，例如，无定形硅赋予在480cm-1附近具有宽的峰的光谱。晶界或结晶径为5nm以下的非常微小的结晶硅赋予在500cm-1附近具有宽的峰的光谱。
结晶化硅赋予在520cm-1附近具有较尖的峰的光谱。
可以将作为测定对象的第1硅层91、第2硅层92的硅薄膜的光谱，例如，如图61所示，各成分光谱，即无定形硅、晶界或结晶径为5nm以下的非常微小的结晶硅、结晶化硅的各光谱，以特定的比例重合来表示。通过公知的分析手法求出该比例，从而可以计算出结晶度d(％)。在某一硅薄膜的光谱所含的无定形硅的成分光谱的强度是Ia-Si，晶界或结晶径为5nm以下的非常微小的结晶硅的成分光谱的强度是Iuc-Si，结晶化硅的成分光谱的强度是Ic-Si的情况下，结晶度d(％)使用下述式1进行计算。
d(％)＝(Ic-Si+Iuc-Si)/(Ic-Si+Iuc-Si+Ia-Si)×100…(1)
该结晶度d(％)越高，则硅薄膜中越含有结晶化的硅。在此，例如，定义为若结晶度在20％以上则是微结晶硅薄膜，定义为若结晶度小于20％则为非晶质硅薄膜。
作为在第1绝缘膜11上成膜半导体层9b的前处理，优选对第1绝缘膜11的表面施以等离子体处理。若对第1绝缘膜11施以等离子体处理，则将第1绝缘膜11的表面改质，而可以提高成膜在该第1绝缘膜11上的结晶性硅的结晶度。
作为本实施方式的等离子体处理，例如可以在使用N2O气，气体流量为2000(SCCM)，功率密度为0.356(W/cm2)，压力为80(Pa)的条件进行。虽然在该等离子体处理中使用了N2O气，但是也可以代替N2O气而在适当的条件下使用氧气、氮气。
进而，如图8所示，在半导体层9b(第2硅层92)上，通过CVD法等成膜硅氮化物等保护绝缘层9d。
接着，如图9所示，通过光刻法·蚀刻法等对保护绝缘层9d进行构图，而形成对半导体层9b中的作为沟道的区域进行覆盖的驱动晶体管61的保护绝缘膜6d和开关晶体管51的保护绝缘膜5d。
在此，由于第1硅层91被第2硅层92覆盖，所以通过蚀刻对保护绝缘层9d进行构图时，第1硅层91不暴露于蚀刻環境下，所以半导体层9b的第1硅层91不受膜减损等损伤。
例如，在以前将半导体层设定为结晶性硅(特别是微结晶硅)的单层的构造中，由于在半导体层的表面，凹凸多，所以，在该半导体层的沟道形成区域上形成沟道保护膜之际的干法蚀刻时，有时蚀刻气体通过结晶性硅的凹部到达半导体层下的第1绝缘膜，第1绝缘膜的一部分被消减。另外，在第1绝缘膜的一部分被消减，进而在结晶性硅的凹凸多的半导体层上层叠了杂质半导体膜及源极·漏电极的情况下，有时不能形成正常构造的薄膜晶体管，而在源电极和漏电极之间的电流路径产生异常，发生导通不良等异常。
相对于此，在本实施方式的半导体层9b中，在微结晶硅薄膜的第1硅层91层叠非晶质硅薄膜的第2硅层92，覆盖第1硅层91的凹凸，所以不会因蚀刻而损伤半导体层9b、第1绝缘膜11，可以良好地形成驱动晶体管61的保护绝缘膜6d和开关晶体管51的保护绝缘膜5d。
接着，如图10所示，在形成了保护绝缘膜6d、5d的半导体层9b上，通过溅射、CVD法等形成作为杂质半导体膜的杂质半导体层9f。
并且，作为杂质半导体层9f使用何种材料，因开关晶体管51、驱动晶体管61是p型还是n型而异。
在p型晶体管的情况下，(p+Si)是通过在SiH4气中混入硼烷(diborane)等受主型杂质并进行等离子体成膜而形成的。
在n型晶体管的情况下，(n+Si)是通过在SiH4气中混入砷化氢(arsine)、磷化氢(phosphine)等施主型杂质并进行等离子体成膜而形成的。
接着，如图11所示，在杂质半导体层9f上，例如通过溅射等，形成作为源电极及漏电极的导电膜9h。
接着，如图12所示，通过光刻法·蚀刻法等对导电膜9h进行构图，形成驱动晶体管61的源电极6i及漏电极6h、开关晶体管51的源电极5i及漏电极5h，而且形成扫描线2、电压供给线4、电容器7的电极7b(参照图4～6)。
接着，如图13所示，将源电极6i及漏电极6h、以及源电极5i及漏电极5h作为掩膜，通过干法蚀刻对杂质半导体层9f和半导体层9b进行构图，形成杂质半导体膜6f、6g和第1半导体膜61b、以及杂质半导体膜5f、5g和第2半导体膜51b。
第1半导体膜61b具有第1区域611和第2区域612，第2半导体膜51b具有第1区域511和第2区域512。
接着，如图14所示，形成对驱动晶体管61的源电极6i及漏电极6h、开关晶体管51的源电极5i及漏电极5h等进行覆盖的第2绝缘膜12。在第2绝缘膜12上，形成使扫描线2、电压供给线4分别露出的槽。
并且，在形成第2绝缘膜12之前，形成与驱动晶体管61的源电极6i导通的像素电极8a(参照图5)。并且，也可以取而代之代，在形成第2绝缘膜12后，在第2绝缘膜12中形成接触孔，在第2绝缘膜12上及接触孔内形成像素电极8a，以便经由该接触孔使像素电极8a与驱动晶体管61的源电极6i导通。
接着，如图15所示，在第2绝缘膜12上及使扫描线2、电压供给线4分别露出的槽内，例如通过溅射等形成Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜或AlTiNd合金膜等栅极金属层9a。
接着，如图16所示，通过光刻法及蚀刻法等对栅极金属层9a进行构图，从而形成开关晶体管51的第2栅电极5a和驱动晶体管61的第1遮光膜6e。而且，与第2栅电极5a和第1遮光膜6e一起形成导电层2a、导电层4a(参照图4)。
接着，如图17所示，在第2绝缘膜12上，形成对第2栅电极5a和第1遮光膜6e进行覆盖的氮化硅等钝化膜14。
这样，制造了驱动晶体管61和开关晶体管51。
再者，通过光刻对钝化膜14和第2绝缘膜12进行构图，从而形成像素电极8a的中央部露出的开口部12a(参照图5)。
接着，在淀积聚酰亚胺等感光性树脂后，进行露光而形成具有露出像素电极8a的开口部13a的、例如格子状的堤13(参照图5)。
接着，在堤13的开口部13a中，涂敷成为空穴注入层8b的材料被溶解或分散于溶剂中而成的液状体，使该液状体干燥，从而形成作为载流子传输层的空穴注入层8b，在堤13的开口部13a内的空穴注入层8b上，涂敷成为发光层8c的材料被溶解或分散于溶剂中而成的液状体，使该液状体干燥，从而形成发光层8c(参照图5)。
接着，通过在堤13之上及发光层8c之上一面成膜对置电极8d，制造了EL元件8(参照图5)，制造了EL面板1。
如上所述，在形成底部栅极构造的第1薄膜晶体管即驱动晶体管61和顶部栅极构造的第2薄膜晶体管即开关晶体管51之际，可以使在基板10和第1绝缘膜11之间形成驱动晶体管61的第1栅电极6a及开关晶体管51的第2遮光膜5e的工序、及在第2绝缘膜12和钝化膜14之间形成开关晶体管51的第2栅电极5a及驱动晶体管61的第1遮光膜6e的工序为其它工序，通过共同的工序来形成这以外的薄膜晶体管的构成。
即，可以通过使除形成驱动晶体管61的第1栅电极6a和第1遮光膜6e的工序及形成开关晶体管51的第2栅电极5a和第2遮光膜5e的工序以外的工序为共同的制造工序的制造方法，来分开制作驱动晶体管61和开关晶体管51。
这样，若是通过共同的制造工序来形成除驱动晶体管61的第1栅电极6a和开关晶体管51的第2栅电极5a以外的部分的晶体管构造体561的制造方法，则可以抑制制造工序数而分开制作对能引起误动作的光进行遮挡的驱动晶体管61和开关晶体管51。
而且，驱动晶体管61的第1遮光膜6e与开关晶体管51的第2栅电极5a一起形成，开关晶体管51的第2遮光膜5e与驱动晶体管61的第1栅电极6a一起形成，所以可以不增加制造工序数，就可以分开制作具有第1遮光膜6e的驱动晶体管61和具有第2遮光膜5e的开关晶体管51。
另外，由于开关晶体管51的第2半导体膜51b在第2栅电极5a侧配置了第2区域512，所以将第2半导体膜51b中的包含更多非晶质硅的第2区域512作为沟道的电流路径，因此该开关晶体管51具有相当于具备由非晶质硅构成的半导体膜的薄膜晶体管的作用，开关晶体管51良好地起到对驱动晶体管61的导通/断开进行控制的薄膜晶体管的作用。
而且，由于驱动晶体管61的第1半导体膜61b在第1栅电极6a侧配置了第1区域611，所以将第1半导体膜61b中的包含更多结晶性硅的第1区域611作为沟道的电流路径，因此该驱动晶体管61具有相当于具备由结晶性硅构成的半导体膜的薄膜晶体管的作用，良好地起到了通过开关晶体管51的控制使电流流到EL元件8的薄膜晶体管的作用。
这样，驱动晶体管61和开关晶体管51具有各不相同的晶体管特性，通过发挥各自的作用而使EL面板1良好地发光。
而且，设置在开关晶体管51中的第2遮光膜5e具有与第2栅电极5a夹着第2半导体膜51b的沟道区域的配置，所以可以通过第2遮光膜5e和第2栅电极5a遮挡从开关晶体管51的外部传输的光，使该光难以到达第2半导体膜51b的沟道区域。
同样，设置在驱动晶体管61中的第1遮光膜6e具有与第1栅电极6a夹着第1半导体膜61b的沟道区域的配置，所以可以通过第1遮光膜6e和第1栅电极6a遮挡从驱动晶体管61的外部传输的光，使该光难以到达第1半导体膜61b的沟道区域。
其结果，在开关晶体管51和驱动晶体管61中难以产生泄漏电流，晶体管特性稳定，所以开关晶体管51和驱动晶体管61可以良好地作用。
再者，第2遮光膜5e与地布线33连接而设定为接地电位，第2遮光膜5e和第2栅电极5a可以遮断面向第2半导体膜51b的沟道区域产生的开关晶体管51外的要素引起的不需要的电场，所以开关晶体管51可以通过适当的第2栅电极5a-源电极5i间电压及漏电极5h-源电极5i间电压而正常动作。
第1遮光膜6e与地布线33连接而接地，第1遮光膜6e和第1栅电极6a可以遮断面向第1半导体膜61b的沟道区域产生的驱动晶体管61外的要素引起的不需要的电场，所以驱动晶体管61可以通过适当的第1栅电极6a-源电极6i间电压及漏电极6h-源电极6i间电压而正常动作。特别是可以通过抑制驱动晶体管61的驱动电流的降低，而良好地维持驱动晶体管61的作用，使EL元件8良好地发光。
并且，在上述中，虽然形成为具有设定为接地电位的地布线33，且第2遮光膜5e及第1遮光膜6e与地布线33连接而设定为接地电位的构成，但不限于该构成。
也可以形成为没有地布线33，且第2遮光膜5e及第1遮光膜6e都未连接的构成。这种情况下，虽然得不到上述电场屏蔽功能，但可以同样得到上述遮光効果。
而且，在形成驱动晶体管61的保护绝缘膜6d和开关晶体管51的保护绝缘膜5d的过程中，比第1硅层91含有更多非晶质硅的第2硅层92(第2区域612)覆盖比第2硅层92含有更多结晶性硅的第1硅层91(第1区域611)，所以半导体层9b不损伤。
另外，可以无损伤地适当形成驱动晶体管61的第1半导体膜61b和开关晶体管51的第2半导体膜51b，可以使驱动晶体管61和开关晶体管51良好地作用。
(第2实施方式)
接着，对本发明涉及的EL面板、晶体管构造体的第2实施方式进行说明。并且，对于与上述实施方式相同的构成，附加相同符号并省略说明或简化说明。
使用图18～图20说明第2实施方式中的EL面板1及其像素P的构成。
图18是相当于第2实施方式的EL面板1的1个像素P的平面图。
图19是沿着图18的XIX-XIX线的面的箭头视剖面图。
图20是沿着图18的XX-XX线的面的箭头视剖面图。
并且，在图18中，主要示出电极及布线。
如图18所示，各像素P具备晶体管构造体562，该晶体管构造体562具有开关晶体管52和驱动晶体管62。
开关晶体管52、驱动晶体管62分别对应于图3的开关晶体管5、驱动晶体管6。
开关晶体管52及驱动晶体管62沿着信号线3排列，在开关晶体管52的附近配置电容器7，在驱动晶体管62的附近配置EL元件8。
在各像素P中，在扫描线2和电压供给线4之间，配置开关晶体管52、驱动晶体管62、电容器7及EL元件8。
如图18～图20所示，在基板10上设置第1栅电极5a，在基板10的上表面形成第1绝缘膜11以便覆盖该第1栅电极5a。
在该第1绝缘膜11之上，第1半导体膜52b和第2半导体膜62b、一对杂质半导体膜5f、5g、杂质半导体膜6f、6g、漏电极5h、6h、源电极5i、6i分别形成在规定的位置上。
覆盖漏电极5h、6h及源电极5i、6i形成第2绝缘膜12。
在该第2绝缘膜12上设置第2栅电极6a，覆盖该第2栅电极6a而在第2绝缘膜12的上表面形成钝化膜14。
在第1半导体膜52b的一面侧(附图下方侧)隔着第1绝缘膜11对置设有第1栅电极5a，在另一面侧(附图上方侧)隔着第2绝缘膜12对置设有第1遮光膜5e。
在第2半导体膜62b的一面侧(附图下方侧)隔着第1绝缘膜11对置设有第2遮光膜6e，在另一面侧(附图上方侧)隔着第2绝缘膜12对置设有第2栅电极6a。
信号线3形成在基板10和第1绝缘膜11之间。
设定为接地电位的地布线33沿着信号线3形成在基板10和第1绝缘膜11之间。
扫描线2形成在第1绝缘膜11上。另外，在覆盖扫描线2的上方的第2绝缘膜12中形成沿着扫描线2的槽，在该槽内，设置了与扫描线2接触地覆盖扫描线2的导电层2a，构成为扫描线2及导电层2a导通，谋求扫描线2的低电阻化。并且，也可以没有上述槽及导电层2a。
电压供给线4形成在第1绝缘膜11上。另外，在覆盖电压供给线4的上方的第2绝缘膜12中形成沿着电压供给线4的槽，在该槽内，设置了与电压供给线4接触地覆盖电压供给线4的导电层4a，构成为电压供给线4和导电层4a导通。由此谋求电压供给线4的低电阻化，谋求经由驱动晶体管62向EL元件8供给的电流量的稳定化。并且，也可以没有上述槽及导电层4a。
如图18、图20所示，开关晶体管52是具有逆交错构造的底部栅极构造的第1薄膜晶体管。该开关晶体管52具有第1栅电极5a、第1半导体膜52b、保护绝缘膜5d、杂质半导体膜5f、5g、漏电极5h、源电极5i、第1遮光膜5e等。
第1栅电极5a形成在基板10和第1绝缘膜11之间。该第1栅电极5a优选由例如从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜、及AlTiNd合金膜之中选择出的材料形成。
在第1栅电极5a之上形成绝缘性的第1绝缘膜11，通过该第1绝缘膜11覆盖第1栅电极5a。第1绝缘膜11例如具有透光性，具有硅氮化物或硅氧化物。
在该第1绝缘膜11上且与第1栅电极5a对应的位置形成本征的第1半导体膜52b，第1半导体膜52b夹着第1绝缘膜11与第1栅电极5a相对。
第1半导体膜52b例如含有结晶性硅，特别含有微结晶硅(microcrystalline silicon)，具有位于第1绝缘膜11侧(第1栅电极5a侧)的第1区域521和位于其相反面侧的第2区域522。在此，第2区域522的硅的结晶度形成得比第1区域521高。换而言之，第2半导体膜52b的第2区域522与第1区域521相比较，硅的结晶度相对高，结晶性硅区域的比例比第1区域521高。另外，第2半导体膜52b的第1区域521与第2区域522相比较，非晶质硅(无定形硅)区域的比例高，优选基本上仅为非晶质硅的区域。在该第1半导体膜52b中形成沟道。在第1半导体膜52b的中央部上，形成绝缘性的保护绝缘膜5d。
保护绝缘膜5d优选例如含有硅氮化物或硅氧化物。
在第1半导体膜52b的一端部之上，与部分保护绝缘膜5d重叠地形成杂质半导体膜5f，在第1半导体膜52b的另一端部之上，与部分保护绝缘膜5d重叠地形成杂质半导体膜5g。这样，杂质半导体膜5f、5g分别在第1半导体膜52b的两端侧相互分离地形成。并且，杂质半导体膜5f、5g虽然是含有n型杂质的n型半导体，但不限于此，开关晶体管52若是p型晶体管，则也可以是p型半导体。
在杂质半导体膜5f之上，形成漏电极5h。
在杂质半导体膜5g之上，形成源电极5i。
漏电极5h、源电极5i优选由例如从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜、及AlTiNd合金膜之中选择出的材料形成。
在保护绝缘膜5d、漏电极5h及源电极5i之上，形成绝缘性的第2绝缘膜12，保护绝缘膜5d、漏电极5h及源电极5i等被第2绝缘膜12覆盖。第2绝缘膜12例如具有氮化硅或氧化硅。
第1遮光膜5e形成在第2绝缘膜12上且保护绝缘膜5d下的漏电极5h及源电极5i间、即第2半导体膜52b的沟道区域所对应的位置。在形成驱动晶体管62的第2栅电极6a之际，通过与第2栅电极6a相同的工艺形成该第1遮光膜5e，由从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜或AlTiNd合金膜之中选择出的材料构成。第1遮光膜5e的一部分经由接触插拴20d与地布线33连接。第2绝缘膜12上的第1遮光膜5e被钝化膜14覆盖。
另外，开关晶体管52被钝化膜14覆盖。
在该开关晶体管52中，第1绝缘膜11起到栅极绝缘膜的作用，在第1栅电极5a的电场作用的第1半导体膜52b中的被保护绝缘膜5d覆盖的区域形成沟道(沟道区域)。该沟道形成在第1半导体膜52b中为第1栅电极5a侧的、第1半导体膜52b的第1区域521，该第1区域521成为源电极5i和漏电极5h之间的电流路径。
另外，第1半导体膜52b的第1区域521是含有更多非晶质硅(无定形硅)的半导体层，所以将该第1区域521作为沟道的电流路径的开关晶体管52相当于具备由非晶质硅构成的半导体膜(或者，将非晶质硅作为主成分的半导体膜)的薄膜晶体管。即，开关晶体管52的第1区域521的非晶质硅与微结晶硅这样的结晶性硅相比较，泄漏电流少，(导通时在半导体层流动的电流)/(断开时在半导体层中流动的电流)高，所以开关晶体管52较佳地起到对驱动晶体管62的导通/断开进行控制的开关晶体管的作用。
在开关晶体管52中，在第1半导体膜52b的沟道区域的下方对置设有第1栅电极5a，在上方对置设有第1遮光膜5e，所以可以通过第1栅电极5a和第1遮光膜5e遮挡从EL面板1的外部射入的光、EL元件8发出的光等传输光到达第1半导体膜52b的沟道区域。其结果，开关晶体管52中难以产生泄漏电流，晶体管特性稳定，所以开关晶体管52能良好地起作用。
再者，第1遮光膜5e与地布线33连接而接地，第1遮光膜5e和第1栅电极5a可以遮断面向第1半导体膜52b的沟道区域产生的开关晶体管52外的要素引起的不需要的电场，所以开关晶体管52可以通过适当的第1栅电极5a-源电极5i间电压及漏电极5h-源电极5i间电压而正常动作。
如图18、图19所示，驱动晶体管62是具有逆交错构造的顶部栅极构造的第2薄膜晶体管。该驱动晶体管62具有第2栅电极6a、第2半导体膜62b、保护绝缘膜6d、杂质半导体膜6f、6g、漏电极6h、源电极6i、第2遮光膜6e等。
第2遮光膜6e形成在基板10和第1绝缘膜11之间、且漏电极6h及源电极6i间的第2半导体膜62b的沟道区域所对应的位置。通过在形成开关晶体管52的第1栅电极5a之际对成为第1栅电极5a的导电层进行构图，通过与第1栅电极5a相同的工艺形成该第2遮光膜6e。第1栅电极5a及第2遮光膜6e由从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜及AlTiNd合金膜之中选择出的材料构成。第2遮光膜5e的一部分与地布线33。
在基板10的上表面形成的绝缘性的第1绝缘膜11例如具有透光性，由硅氮化物或硅氧化物构成。在该第1绝缘膜11上且与第2栅电极6a对应的位置形成本征的第2半导体膜62b。
第2半导体膜62b例如含有结晶性硅，特别含有微结晶硅(microcrystalline silicon)，具有位于第1绝缘膜11侧的第1区域621及位于其相反面侧(第2栅电极6a侧)的第2区域622。在此，第2区域622的硅的结晶度形成得比第1区域621高。换而言之，第2半导体膜62b的第2区域622与第1区域621相比较，硅的结晶度相对高，结晶性硅区域的比例比第1区域621高。另外，第2半导体膜62b的第1区域621与第2区域622相比较，非晶质硅(无定形硅)区域的比例高，优选基本上仅为非晶质硅的区域。
第2半导体膜62b的第1区域621的组成与第1半导体膜52b的第1区域521相同且厚度相同，第2半导体膜62b的第2区域622的组成与第1半导体膜52b的第2区域522相同且厚度相同。因此，第2半导体膜62b及第1半导体膜52b如后所述，使用是同一材料层的半导体层9b通过同一工艺一起制造成为可能。该第2半导体膜62b成为沟道被形成的沟道区域。
在第2半导体膜62b的中央部上，形成绝缘性的保护绝缘膜6d。
保护绝缘膜6d通过与保护绝缘膜5d相同的材料构成且厚度相同，例如，优选含有硅氮化物或硅氧化物。因此，保护绝缘膜6d及保护绝缘膜5d如后所述，使用是同一材料层的保护绝缘层9d通过同一工艺一起制造成为可能。
在第2半导体膜62b的一端部之上，杂质半导体膜6f与部分保护绝缘膜6d重叠地形成，在第2半导体膜62b的另一端部之上，杂质半导体膜6g与部分保护绝缘膜6d重叠形成。这样，杂质半导体膜6f、6g分别在第2半导体膜62b的两端侧相互分离地形成。并且，杂质半导体膜6f、6g虽然是含有n型杂质的n型半导体，但不限于此，开关晶体管52及驱动晶体管62若是p型晶体管，则也可以是p型半导体。杂质半导体膜6f、6g由与杂质半导体膜5f、5g相同的材料构成且厚度相同。杂质半导体膜6f、6g及杂质半导体膜5f、5g如后所述，使用是同一材料层的杂质半导体层9f通过同一工艺一起制造成为可能。
在杂质半导体膜6f之上，形成了漏电极6h。在杂质半导体膜6g之上，形成了源电极6i。漏电极6h、源电极6i优选由例如从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜、及AlTiNd合金膜之中选择出的材料形成。漏电极6h、源电极6i由与漏电极5h、源电极5i相同的材料构成且厚度相同。漏电极6h、源电极6i及漏电极5h、源电极5i如后所述，使用是同一材料层的导电膜9h通过同一工艺一起制造成为可能。
在保护绝缘膜6d、漏电极6h及源电极6i之上，形成绝缘性的第2绝缘膜12，保护绝缘膜6d，漏电极6h及源电极6i等被第2绝缘膜12覆盖。
第2栅电极6a形成在第2绝缘膜12上且与保护绝缘膜6d对应的位置。该第2栅电极6a优选由例如从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜、及AlTiNd合金膜之中选择出的材料形成。第2绝缘膜12上的第2栅电极6a被钝化膜14覆盖。
另外，驱动晶体管62被钝化膜14覆盖。因此，钝化膜14分别覆盖开关晶体管52及驱动晶体管62这两者。
在该驱动晶体管62中，第2绝缘膜12及保护绝缘膜6d起到栅极绝缘膜的作用，在第2栅电极6a的电场作用的第2半导体膜62b中的被保护绝缘膜6d覆盖的区域形成沟道(沟道区域)。在第2半导体膜62b中为第2栅电极6a侧的、第2半导体膜62b的第2区域622形成该沟道，该第2区域622成为源电极6i和漏电极6h之间的电流路径。
另外，第2半导体膜62b的第2区域622是比第1区域621含有更多结晶性硅的半导体层，所以将该第2区域622作为沟道的电流路径的驱动晶体管62，相当于具备由结晶性硅构成的半导体膜(或者，将结晶性硅作为主成分的半导体膜)的薄膜晶体管。即，驱动晶体管62的第2区域622内的微结晶硅是结晶粒径大概为50～100nm的结晶性硅，与非晶质硅相比较，由于晶体管的驱动引起的阈值电压的偏移少所以晶体管的劣化被抑制，进而由于载流子迁移率高，所以驱动晶体管62很好地起到通过开关晶体管52的控制而使电流流到EL元件8的驱动晶体管的作用。
并且，在该顶部栅极构造的驱动晶体管62中，第2半导体膜62b的第2区域622中的沟道的电流路径，不在与第1区域621的界面侧，而是在与更靠近第2栅电极6a的保护绝缘膜6d的界面侧。与第2半导体膜62b的第2区域622的与第1区域621的界面侧相比较，与保护绝缘膜6d的界面侧的一方的硅的结晶度更高一层，所以适用于驱动晶体管62的电流路径。
这是因为，在由结晶性硅构成的第2区域622成长之初，硅的结晶化不稳定，在第2区域622的与第1区域621的界面侧，硅的结晶度比较差，容易产生孕育层(incubation)层，在与保护绝缘膜6d的界面侧的第2区域622，硅的结晶化稳定半导体膜的成膜成为可能。
另外，硅的结晶化稳定成膜的与保护绝缘膜6d的界面侧的第2区域622更加适用于电流路径，通过以将该第2区域622作为电流路径的方式使驱动晶体管62成为顶部栅极构造，从而驱动晶体管62更佳地起到驱动晶体管的作用。
而且，在驱动晶体管62中，在第2半导体膜62b的沟道区域的下方对置设有第2遮光膜6e，在上方对置设有第2栅电极6a，所以可以通过第2遮光膜6e和第2栅电极6a遮挡从EL面板1的外部射入的光和EL元件8发出的光等传输光到达第2半导体膜62b的沟道区域。其结果，驱动晶体管62中难以产生泄漏电流，晶体管特性稳定，所以驱动晶体管62能良好地起作用。
再者，第2遮光膜6e与地布线33连接而接地，第2遮光膜6e和第2栅电极6a可以遮断面向第2半导体膜62b的沟道区域产生的驱动晶体管62外的要素引起的不需要的电场，驱动晶体管62可以通过适当的第2栅电极6a-源电极6i间电压及漏电极6h-源电极6i间电压而正常动作。
电容器7连接在驱动晶体管62的第2栅电极6a和源电极6i之间。具体而言，电容器7的电极7a与驱动晶体管62的第2栅电极6a连接，电容器7的电极7b与驱动晶体管62的源电极6i连接。
另外，如图18、图20所示，在基板10和第1绝缘膜11之间形成电容器7的一个电极7a，在第1绝缘膜11和第2绝缘膜12之间形成电容器7的另一个电极7b，电极7a和电极7b夹着是电介质的第1绝缘膜11而相对。
并且，信号线3、地布线33、电容器7的电极7a、开关晶体管52的第1栅电极5a、驱动晶体管62的第2遮光膜6e，是通过利用光刻法及蚀刻法等对在基板10上一面成膜的由导电性材料形成的导电性膜进行形状加工而一起形成的。
扫描线2、电压供给线4、电容器7的电极7b、开关晶体管52的漏电极5h、源电极5i及驱动晶体管62的漏电极6h、源电极6i，是通过利用光刻法及蚀刻法等对在第1绝缘膜11上一面成膜的由导电性材料形成的导电性膜进行形状加工而一起形成的。
开关晶体管52的第1遮光膜5e、驱动晶体管62的第2栅电极6a、在电压供给线4上层叠的导电层4a及在扫描线2上层叠的导电层2a，是通过利用光刻法及蚀刻法等对在第2绝缘膜12上一面成膜的导电性膜进行形状加工而一起形成的。
在第1绝缘膜11中，在第1栅电极5a和扫描线2重叠的区域形成接触孔11a，在漏电极5h和信号线3重叠的区域形成接触孔11b，在第2栅电极6a和源电极5i重叠的区域形成接触孔11c。
并且，接触孔11c也与第2绝缘膜12连通地形成。在该接触孔11a～11c内分别埋入接触插拴20a～20c。
开关晶体管52的第1栅电极5a和扫描线2通过接触插拴20a而电导通，开关晶体管52的漏电极5h和信号线3通过接触插拴20b而电导通，开关晶体管52的源电极5i和电容器7的电极7a通过接触插拴20c而电导通，而且开关晶体管52的源电极5i和驱动晶体管62的第2栅电极6a通过接触插拴20c电导通。并且，也可以不经由接触插拴20a～20c，而是扫描线2直接与第1栅电极5a，漏电极5h与信号线3接触，源电极5i与第2栅电极6a接触而导通。
在第1绝缘膜11和第2绝缘膜12中，在第1遮光膜5e和地布线33重叠的区域形成接触孔11d，在该接触孔11d中埋入接触插拴20d。通过接触插拴20d而使第1遮光膜5e和地布线33而导通，使第1遮光膜5e接地。
驱动晶体管62的漏电极6h与电压供给线4连成一体，驱动晶体管62的源电极6i与电容器7的电极7b连成一体。
通过具备该开关晶体管52和驱动晶体管62的晶体管构造体562的驱动、控制，来控制EL元件8的发光，控制具备晶体管构造体562的EL面板1的发光。
接着，使用从图21到图31的工序图，说明在本发明的第2实施方式涉及的EL面板1中的构成晶体管构造体562的开关晶体管52和驱动晶体管62的制造方法。
并且，在该工序说明图示出的开关晶体管52和驱动晶体管62，实际上例如如图18所示，其形状和尺寸等有部分不同，但为了方便，将各薄膜晶体管表示为相同的尺寸，示意性地图示各薄膜晶体管的主要部分并进行说明。图中左侧是驱动晶体管62，图中右侧是开关晶体管52。
首先，如图21所示，在基板10上，例如通过溅射来淀积Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜或AlTiNd合金膜等栅极金属层，通过光刻法及蚀刻法等进行构图，形成开关晶体管52的第1栅电极5a和驱动晶体管62的第2遮光膜6e。而且，与第1栅电极5a和第2遮光膜6e一起，在基板10上，形成信号线3、地布线33、电容器7的电极7a(参照图18～图20)。
接着，如图22所示，通过等离子体CVD(PE-CVD)形成氮化硅等第1绝缘膜11。
进而，如图22所示，在第1绝缘膜11上，通过等离子体CVD形成含有结晶性硅的半导体层9b。在此，在形成作为半导体膜(52b、62b)的半导体层9b之际，先成膜硅的结晶度较低的第1硅层91，接着成膜硅的结晶度较高的第2硅层92。
具体而言，在H2气相对于SiH4气的比例较低，等离子体功率和压力低的条件下，形成了是非晶质硅薄膜的第1硅层91。之后，通过将H2气相对于SiH4气的比例设定为压倒性地多，为了提高结晶度而将等离子体功率和压力设定得大，从而形成是微结晶硅薄膜的第2硅层92。
在本实施例中，在作为载流子气体使用氩，将气体流量设为SiH4/H2＝50/10500(SCCM)，功率密度为0.134(W/cm2)，压力为300(Pa)的条件下成膜第2硅层92。
并且，有关半导体层9b中的第1硅层91和第2硅层92(半导体膜中的第1区域和第2区域)的硅的结晶度，如前所述，可以根据通过例如拉曼分光测定计算出的结晶度进行判断，例如，定义为结晶度若为20％以上则是微结晶硅薄膜，定义为结晶度若小于20％则是非晶质硅薄膜(参照图61)。
作为在第1绝缘膜11上成膜半导体层9b的前处理，优选对第1绝缘膜11的表面施以等离子体处理。若对第1绝缘膜11施以等离子体处理，则将第1绝缘膜11的表面改质，而可以提高成膜在该第1绝缘膜11上的结晶性硅的结晶度。
本实施方式的等离子体处理，例如在使用H2气，气体流量为1000(SCCM)，功率密度为0.178(W/cm2)，压力为80(Pa)的条件下进行。
进而，如图22所示，在半导体层9b(第2硅层92)上，通过CVD法等成膜硅氮化物等保护绝缘层9d。
接着，如图23所示，通过光刻法·蚀刻法等对保护绝缘层9d进行构图，形成对半导体层9b中作为沟道的区域进行覆盖的驱动晶体管62的保护绝缘膜6d、及开关晶体管52的保护绝缘膜5d。
接着，如图24所示，在形成了保护绝缘膜6d、5d的半导体层9b上，通过溅射、CVD法等形成作为杂质半导体膜的杂质半导体层9f。
并且，杂质半导体层9f使用何种材料，因开关晶体管52、驱动晶体管62是p型还是n型而异。
p型晶体管的情况下，(p+Si)是通过在SiH4气中混入硼烷等受主型杂质而等离子体成膜来形成的。
n型晶体管的情况下，(n+Si)是通过在SiH4气中混入砷化氢、磷化氢等施主型杂质而等离子体成膜来形成。
接着，如图25所示，在杂质半导体层9f上，例如通过溅射等，形成成为源电极及漏电极的导电膜9h。
接着，如图26所示，通过光刻法·蚀刻法等对导电膜9h进行构图，形成驱动晶体管62的源电极6i及漏电极6h、开关晶体管52的源电极5i及漏电极5h的同时，形成扫描线2、电压供给线4、电容器7的电极7b(参照图18～20)。
接着，如图27所示，将源电极6i及漏电极6h、以及源电极5i及漏电极5h作为掩膜，对杂质半导体层9f和半导体层9b通过干法蚀刻进行构图，形成杂质半导体膜6f、6g和第2半导体膜62b、以及杂质半导体膜5f、5g和第1半导体膜52b。
第2半导体膜62b具有第1区域621和第2区域622，第1半导体膜52b具有第1区域521和第2区域522。
接着，如图28所示，形成对驱动晶体管62的源电极6i及漏电极6h、开关晶体管52的源电极5i及漏电极5h等进行覆盖的第2绝缘膜12。
并且，在形成第2绝缘膜12之前，形成与驱动晶体管62的源电极6i导通的像素电极8a(参照图19)。
并且，也可以取而代之，在形成第2绝缘膜12后，在第2绝缘膜12中形成接触孔，在第2绝缘膜12上及接触孔内形成像素电极8a，以便经由该接触孔而将像素电极8a与驱动晶体管6的源电极6i导通。
接着，如图29所示，在第2绝缘膜12上，例如通过溅射等形成Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜或AlTiNd合金膜等栅极金属层9a。
接着，如图30所示，通过光刻法及蚀刻法等对栅极金属层9a进行构图，形成驱动晶体管62的第2栅电极6a和开关晶体管52的第1遮光膜5e的同时，形成导电层2a、4a(参照图18)。
接着，如图31所示，将覆盖第2栅电极6a和第1遮光膜5e的氮化硅等钝化膜14形成在第2绝缘膜12上。
这样，制造了驱动晶体管62和开关晶体管52。
再者，通过光刻对钝化膜14和第2绝缘膜12进行构图，从而形成像素电极8a的中央部露出的开口部12a(参照图19)。
接着，在淀积聚酰亚胺等感光性树脂之后对其进行露光，而形成具有像素电极8a露出的开口部13a的、例如格子状的堤13(参照图19)。
接着，在堤13的开口部13a中，涂敷成为空穴注入层8b的材料被溶解或分散于溶剂中而成的液状体，使该液状体干燥，从而形成作为载流子传输层的空穴注入层8b，在堤13的开口部13a内的空穴注入层8b上，涂敷成为发光层8c的材料被溶解或分散于溶剂中而成的液状体，使该液状体干燥，从而形成发光层8c(参照图19)。
接着，通过在堤13之上及发光层8c之上一面成膜对置电极8d，制造了EL元件8(参照图19)，制造了EL面板1。
如上所述，在形成底部栅极构造的第1薄膜晶体管即开关晶体管52和顶部栅极构造的第2薄膜晶体管即驱动晶体管62之际，可以使在基板10和第1绝缘膜11之间形成开关晶体管52的第1栅电极5a及驱动晶体管62的第2遮光膜6e的工序、与在第2绝缘膜12和钝化膜14之间形成驱动晶体管62的第2栅电极6a及开关晶体管52的第1遮光膜5e的工序为其它工序，而通过共同的工序形成这以外的薄膜晶体管的构成。
即，通过使形成开关晶体管52的第1栅电极5a和第1遮光膜5e的工序、与形成驱动晶体管62的第2栅电极6a和第2遮光膜6e的工序以外的工序为共同的制造工序的制造方法，可以分开制作驱动晶体管62和开关晶体管52。
这样，若是使开关晶体管52的第1栅电极5a与驱动晶体管62的第2栅电极6a以外为共同的制造工序的晶体管构造体562的制造方法，则可以抑制制造工序数，用比以前少的工序数分开制作驱动晶体管62和开关晶体管52。
而且，开关晶体管52的第1遮光膜5e与驱动晶体管62的第2栅电极6a一起形成，驱动晶体管62的第2遮光膜6e与开关晶体管52的第1栅电极5a一起形成，所以可以不增加制造工序数，就可以分开制作具有第1遮光膜5e的开关晶体管52和具有第2遮光膜6e的驱动晶体管62。
另外，由于开关晶体管52的第1半导体膜52b在第1栅电极5a侧配置了第1区域521，所以将第1半导体膜52b中的含有更多非晶质硅的第1区域521作为沟道的电流路径，因此该开关晶体管52具有相当于具备由非晶质硅构成的半导体膜的薄膜晶体管的作用，良好地起到对驱动晶体管62的导通/断开进行控制的薄膜晶体管的作用。
而且，由于驱动晶体管62的第2半导体膜62b在第2栅电极6a侧配置了第2区域622，所以将第2半导体膜62b中的含有更多结晶性硅的第2区域622作为沟道的电流路径，因此该驱动晶体管62具有相当于具备由结晶性硅构成的半导体膜的薄膜晶体管的作用，良好地起到通过开关晶体管52的控制而使电流流向EL元件8的薄膜晶体管的作用。
这样，驱动晶体管62和开关晶体管52具有各不相同的晶体管特性，通过发挥各自的功能，可以使EL面板1良好地发光。
设置在开关晶体管52中的第1遮光膜5e，形成在第1半导体膜52b的沟道区域所对应的位置，所以可以通过第1遮光膜5e和第1栅电极5a来遮挡从EL面板1的外部射入的光、EL元件8发出的光等传输光到达第1半导体膜52b的沟道区域。
其结果，开关晶体管52中难以产生泄漏电流，晶体管特性稳定，所以开关晶体管52能良好地起作用。
同样，设置在驱动晶体管62中的第2遮光膜6e，形成在第2半导体膜62b的沟道区域所对应的位置，所以可以通过第2遮光膜6e和第2栅电极6a来遮挡从EL面板1的外部射入的光、EL元件8发出的光等传输光到达第2半导体膜62b的沟道区域。
其结果，驱动晶体管62中难以产生泄漏电流，晶体管特性稳定，所以驱动晶体管62能良好地起作用。
再者，第1遮光膜5e与地布线33连接而设定为接地电位，第1遮光膜5e和第1栅电极5a可以遮断面向第1半导体膜52b的沟道区域产生的开关晶体管52外的要素引起的不需要的电场，所以开关晶体管52可以通过适当的第1栅电极5a-源电极5i间电压及漏电极5h-源电极5i间电压而正常动作。
同样，第2遮光膜6e与地布线33连接而设定为接地电位，第2遮光膜6e和第2栅电极6a可以遮断面向第2半导体膜62b的沟道区域产生的驱动晶体管62外的要素引起的不需要的电场，驱动晶体管62可以通过适当的第1栅电极6a-源电极6i间电压及漏电极6h-源电极6i间电压而正常动作。
并且，在上述说明中，构成为具有设定为接地电位的地布线33，且第1遮光膜5e及第2遮光膜6e与地布线33连接而设定为接地电位，但不限于该构成，也可以构成为没有地布线33，第1遮光膜5e及第2遮光膜6e都不连接。这种情况下，虽然不能得到上述电场屏蔽功能，但同样可以得到上述遮光効果。
而且，以将第2半导体膜62b中与硅的结晶化稳定的保护绝缘膜6d的界面侧的第2区域622作为电流路径的方式，将驱动晶体管62形成为顶部栅极构造，所以该驱动晶体管62更好地起到驱动晶体管的作用。
(第3实施方式)
接着，对本发明涉及的EL面板、晶体管构造体的第3实施方式进行说明。并且，对于与上述各实施方式相同的构成，附加相同符号并省略或简化说明。
使用图32～图34说明第3实施方式中的EL面板1及其像素P的构成。
图32是与第3实施方式的EL面板1的1个像素P相当的平面图。
图33是沿着图32的XXXIII-XXXIII线的面的箭头视剖面图。
图34是沿着图32的XXXIV-XXXIV线的面的箭头视剖面图。
并且，在图32中，主要示出电极及布线。
如图32所示，各像素P具备具有开关晶体管53和驱动晶体管63的晶体管构造体563。
开关晶体管53、驱动晶体管63分别对应于图3的开关晶体管5、驱动晶体管6。
开关晶体管53及驱动晶体管63沿着信号线3排列，在开关晶体管53的附近配置电容器7，在驱动晶体管63的附近配置EL元件8。
在各像素P中，在扫描线2和电压供给线4之间，配置开关晶体管53、驱动晶体管63、电容器7及EL元件8。
如图32～图34所示，在基板10上设置第1栅电极6a，覆盖该第1栅电极6a地在基板10的上表面形成第1绝缘膜11。
在该第1绝缘膜11之上，第2半导体膜53b和第1半导体膜63b、一对杂质半导体膜5f、5g、杂质半导体膜6f、6g、漏电极5h、6h、源电极5i、6i分别形成在规定的位置。
覆盖漏电极5h、6h及源电极5i、6i而形成第2绝缘膜12。
在该第2绝缘膜12上设置第2栅电极5a，覆盖该第2栅电极5a而在第2绝缘膜12的上表面形成钝化膜14。
在第2绝缘膜12上的与第1半导体膜63b对应的区域设置第1遮光膜6e，配置成通过第1栅电极6a和第1遮光膜6e夹着第1半导体膜63b。
在第1绝缘膜11下的与第2半导体膜53b对应的区域的基板10上设置第2遮光膜5e，配置为通过第2栅电极5a和第2遮光膜5e夹着第2半导体膜53b。
并且，驱动晶体管63的漏电极6h和源电极6i经由在第1半导体膜63b的夹着凹部6c的一对端部分别设置的一对杂质半导体膜6f、6g而与第1半导体膜63b的端部连接。
开关晶体管53的漏电极5h和源电极5i，经由在第2半导体膜53b的夹着凹部5c的一对端部分别设置的一对杂质半导体膜5f、5g而与第2半导体膜53b的端部连接。
信号线3形成在基板10和第1绝缘膜11之间。
设定为接地电位的地布线33沿着信号线3形成在基板10和第1绝缘膜11之间。
扫描线2形成在第1绝缘膜11上。另外，在覆盖扫描线2的上方的第2绝缘膜12中形成沿着扫描线2的槽，在该槽内，设置了与扫描线2接触地覆盖扫描线2的导电层2a，构成为扫描线2及导电层2a导通，谋求扫描线2的低电阻化。并且，也可以没有上述槽及导电层2a。
电压供给线4形成在第1绝缘膜11上。另外，在覆盖电压供给线4的上方的第2绝缘膜12中形成沿着电压供给线4的槽，在该槽内，设置了与电压供给线4接触地覆盖电压供给线4的导电层4a，构成为电压供给线4和导电层4a导通。由此谋求电压供给线4的低电阻化，谋求经由驱动晶体管6向EL元件8供给的电流量的稳定化。并且，也可以没有上述槽及导电层4a。
如图32、图34所示，开关晶体管53是逆交错构造沟道蚀刻型的顶部栅极构造的第2薄膜晶体管。该开关晶体管53具有第2栅电极5a、第2半导体膜53b、杂质半导体膜5f、5g、第2漏电极5h、第2源电极5i、第2遮光膜5e等。
第2遮光膜5e形成在基板10和第1绝缘膜11之间。该第2遮光膜5e在形成驱动晶体管63的第1栅电极6a之际通过同一工艺形成，由从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜或AlTiNd合金膜之中选择出的材料构成。第2遮光膜5e的一部分与地布线33连接。
在基板10的上表面形成的绝缘性的第1绝缘膜11，例如，具有透光性，含有硅氮化物或硅氧化物。
在该第1绝缘膜11上且与第2栅电极5a对应的位置形成本征的第2半导体膜53b。
第2半导体膜53b例如含有结晶性硅，特别含有微结晶硅(microcrystalline silicon)，具有位于第1绝缘膜11侧的第1区域531和位于其相反面侧的第2绝缘膜12侧的第2区域532。在此，第1区域531的硅的结晶度比第2区域532高。换而言之，第2半导体膜53b的第1区域531与第2区域532相比较，硅的结晶度相对高，结晶性硅区域的比例比第2区域532高。另外，第2半导体膜53b的第2区域532与第1区域531相比较，非晶质硅(无定形硅)区域的比例高，优选基本上仅为非晶质硅的区域。
在第2半导体膜53b的上表面，且包含与第2栅电极5a对应的区域的至少一部分的大致中央侧，形成凹部5c。该凹部5c形成在第2半导体膜53b的第2区域532内，不到达第1区域531。并且，第2半导体膜53b中的与凹部5c对应的部分成为沟道被形成的沟道区域。
在该第2半导体膜53b中夹着凹部5c的两端部，比凹部5c更高一级。
在第2半导体膜53b的一端部之上，形成杂质半导体膜5f，在第2半导体膜53b的另一端部之上，形成杂质半导体膜5g。
另外，杂质半导体膜5f、5g分别在第2半导体膜53b的两端侧相互分离地形成。
并且，杂质半导体膜5f、5g虽然是n型半导体，但不限于此，开关晶体管53若是p型晶体管，则也可以是p型半导体。
在杂质半导体膜5f之上，形成漏电极5h。
在杂质半导体膜5g之上，形成源电极5i。
漏电极5h、源电极5i优选由例如从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜、及AlTiNd合金膜之中选择出的材料形成。
在漏电极5h及源电极5i之上，形成绝缘性的第2绝缘膜12，漏电极5h及源电极5i等被第2绝缘膜12覆盖。第2绝缘膜12例如含有氮化硅或氧化硅。
第2栅电极5a形成在第2绝缘膜12上、且第2半导体膜53b的与凹部5c对应的位置。该第2栅电极5a例如由从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜或AlTiNd合金膜构成。
第2绝缘膜12上的第2栅电极5a被钝化膜14覆盖。
钝化膜14例如含有氮化硅或氧化硅。
另外，开关晶体管53被第1绝缘膜11、第2绝缘膜12、钝化膜14覆盖。
在该开关晶体管53中，第2绝缘膜12起到栅极绝缘膜的作用，第2栅电极5a的电场作用的第2半导体膜53b的低一级的区域即凹部5c部分成为沟道被形成的沟道区域。在第2半导体膜53b中成为第2栅电极5a侧的、第2半导体膜53b的第2区域532形成该沟道，该第2区域532成为源电极5i和漏电极5h之间的电流路径。
另外，第2半导体膜53b的第2区域532是含有更多非晶质硅(无定形硅)的半导体层，所以将该第2区域532作为沟道的电流路径的开关晶体管53相当于具备由非晶质硅构成的半导体膜(或者，将非晶质硅作为主成分的半导体膜)的薄膜晶体管。即，开关晶体管53的第2区域532的非晶质硅与微结晶硅这样的结晶性硅相比较，泄漏电流少，流到半导体层的电流的导通/断开比，即，(导通时在半导体层流动的电流)/(断开时在半导体层中流动的电流)的值大，所以开关晶体管53良好地起到对驱动晶体管63的导通/断开进行控制的开关晶体管的作用。
而且，在开关晶体管53中，第2遮光膜5e设置成与第2栅电极5a夹着第2半导体膜53b的沟道区域(凹部5c)的配置，所以可以通过第2遮光膜5e和第2栅电极5a遮挡EL元件8发出的光等光，该光难以到达第2半导体膜53b的沟道区域。其结果，开关晶体管53中难以产生泄漏电流，晶体管特性稳定，所以开关晶体管53能良好地起作用。
再者，第2遮光膜5e与地布线33连接而接地，所以第2遮光膜5e可以遮断作用在第2半导体膜53b的沟道区域上的不需要的电场，所以可以防止该不需要的电场引起的源极·漏极间的电压变化，良好地维持开关晶体管53的功能。
如图32、图33所示，驱动晶体管63是逆交错构造沟道蚀刻型的底部栅极构造的第1薄膜晶体管。该驱动晶体管63具有第1栅电极6a、第1半导体膜63b、杂质半导体膜6f、6g、第1漏电极6h、第1源电极6i、第1遮光膜6e等。
第1栅电极6a形成在基板10和第1绝缘膜11之间。该第1栅电极6a优选由例如从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜、及AlTiNd合金膜之中选择出的材料形成。
在第1栅电极6a之上形成绝缘性的第1绝缘膜11，通过该第1绝缘膜11覆盖第1栅电极6a。在该第1绝缘膜11上、且与第1栅电极6a对应的位置形成本征的第1半导体膜63b，第1半导体膜63b夹着第1绝缘膜11与第1栅电极6a相对。
第1半导体膜63b例如含有结晶性硅，特别含有微结晶硅(microcrystalline silicon)，具有位于第1绝缘膜11侧的第1区域631、及位于其相反面侧的第2绝缘膜12侧的第2区域632。在此，第1区域631的硅的结晶度形成得比第2区域632高。换而言之，第1半导体膜63b的第1区域631与第2区域632相比较，硅的结晶度相对高，结晶性硅区域的比例比第2区域632高。另外，第1半导体膜63b的第2区域632与第1区域631相比较，非晶质硅(无定形硅)区域的比例高，优选基本上仅为非晶质硅的区域。第1半导体膜63b的第1区域631的组成与第2半导体膜53b的第1区域531相同且厚度相同，第1半导体膜63b的第2区域632的组成与第2半导体膜53b的第2区域532相同且厚度相同。因此，第1半导体膜63b及第2半导体膜53b如后所述，可以使用是同一材料层的半导体层9b通过同一工艺一起制造。
在第1半导体膜63b的上表面、包含与第1栅电极6a对应的区域的至少一部分的大致中央侧，形成凹部6c。该凹部6c形成在第1半导体膜63b的第2区域632中，不到达第1区域631。并且，第1半导体膜63b的凹部6c所对应的部分成为沟道被形成的沟道区域。
在该第1半导体膜63b中夹着凹部5c的两端部，比凹部5c还高一级。在第1半导体膜63b的一端部之上，形成杂质半导体膜6f，在第1半导体膜63b的另一端部之上，形成杂质半导体膜6g。
另外，杂质半导体膜6f、6g分别在第1半导体膜63b的两端侧相互分离地形成。并且，杂质半导体膜6f、6g虽然是n型半导体，但不限于此，驱动晶体管63若是p型晶体管，则也可以是p型半导体。杂质半导体膜6f、6g由与杂质半导体膜5f、5g相同的材料构成且厚度相同。因此，杂质半导体膜6f、6g及杂质半导体膜5f、5g可以如后所述，使用是同一材料层的杂质半导体层9f通过同一工艺一起制造。
在杂质半导体膜6f之上，形成了漏电极6h。在杂质半导体膜6g之上，形成了源电极6i。漏电极6h、源电极6i优选由例如从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜、及AlTiNd合金膜之中选择出的材料形成。漏电极6h、源电极6i由与漏电极5h、源电极5i相同的材料构成且厚度相同。因此，漏电极6h、源电极6i及漏电极5h、源电极5i可以如后所述，使用是同一材料层的导电膜9h通过同一工艺一起制造。
在漏电极6h及源电极6i之上，形成绝缘性的第2绝缘膜12、漏电极6h及源电极6i等被第2绝缘膜12覆盖。
第1遮光膜6e形成在第2绝缘膜12上、且与第1半导体膜63b(凹部6c)对应的位置。该第1遮光膜6e在形成开关晶体管53的第2栅电极5a之际通过同一工艺形成，由从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜或AlTiNd合金膜之中选择出的材料构成。第1遮光膜6e的一部分经由接触插拴20d而与地布线33连接。第2绝缘膜12上的第1遮光膜6e被钝化膜14覆盖。
另外，驱动晶体管63被第1绝缘膜11、第2绝缘膜12、钝化膜14覆盖。
在该驱动晶体管63中，第1绝缘膜11起到栅极绝缘膜的作用，在第1栅电极6a的电场作用的第1半导体膜63b的低一级的区域即凹部6c部分形成沟道(沟道区域)。在第1半导体膜63b中成为第1栅电极6a侧的、第1半导体膜63b的第1区域631形成该沟道，该第1区域631成为源电极6i和漏电极6h之间的电流路径。
另外，第1半导体膜63b的第1区域631是比第2区域632含有更多结晶性硅的半导体层，所以将该第1区域631作为沟道的电流路径的驱动晶体管63，相当于具备由结晶性硅构成的半导体膜(或者，将结晶性硅作为主成分的半导体膜)的薄膜晶体管。即，驱动晶体管63的第1区域631内的微结晶硅是结晶粒径大概为50～100nm的结晶性硅，与非晶质硅相比较，由于晶体管的驱动引起的阈值电压的偏移少所以晶体管的劣化被抑制，进而由于载流子迁移率高，所以驱动晶体管63良好地起到通过开关晶体管53的控制使电流流到EL元件8的驱动晶体管的作用。
而且，在驱动晶体管63中，第1遮光膜6e设置成与第1栅电极6a夹着第1半导体膜63b的沟道区域(凹部6c)的配置，所以可以通过第1遮光膜6e和第1栅电极6a遮挡EL元件8发出的光等光，使该光难以到达第1半导体膜63b的沟道区域。其结果，驱动晶体管63中难以产生泄漏电流，晶体管特性稳定，所以驱动晶体管63能良好地起作用。
再者，第1遮光膜6e与地布线33连接而接地，所以第1遮光膜6e可以遮断对第1半导体膜63b的沟道区域作用的不需要的电场，所以可以防止该不需要的电场引起的源极·漏极间的电压变化，抑制驱动晶体管6的驱动电流的变化，从而良好地维持驱动晶体管63的功能。
电容器7连接在驱动晶体管63的第1栅电极6a和源电极6i之间。具体而言，电容器7的电极7a与驱动晶体管63的第1栅电极6a连接，电容器7的电极7b与驱动晶体管63的源电极6i。
另外，如图32、图34所示，在基板10和第1绝缘膜11之间形成电容器7的一个电极7a，在第1绝缘膜11和第2绝缘膜12之间形成电容器7的另一个电极7b，电极7a和电极7b夹着作为电介质的第1绝缘膜11而相对。
并且，信号线3、地布线33、电容器7的电极7a、驱动晶体管63的第1栅电极6a、开关晶体管53的第2遮光膜5e，是通过利用光刻法及蚀刻法等对在基板10上一面成膜的导电性膜进行形状加工而一起形成的。
扫描线2、电压供给线4、电容器7的电极7b、开关晶体管53的漏电极5h、源电极5i及驱动晶体管63的漏电极6h、源电极6i，是通过利用光刻法及蚀刻法等对在第1绝缘膜11上一面成膜的导电性膜进行形状加工而一起形成的。
驱动晶体管63的第1遮光膜6e、开关晶体管53的第2栅电极5a及导电层2a、导电层4a，是通过利用光刻法及蚀刻法等对在第2绝缘膜12上一面成膜的导电性膜进行形状加工而一起形成的。
在第1绝缘膜11中，在漏电极5h和信号线3重叠的区域形成接触孔11b，在第1栅电极6a和源电极5i重叠的区域形成接触孔11c，在接触孔11b、11c内分别埋入接触插拴20b、20c。
开关晶体管53的漏电极5h和信号线3通过接触插拴20b而电导通，开关晶体管53的源电极5i和电容器7的电极7a通过接触插拴20c而电导通，而且开关晶体管53的源电极5i和驱动晶体管63的第1栅电极6a通过接触插拴20c电导通。
并且，可以不经由接触插拴20b、20c而是漏电极5h直接与信号线3接触而导通，也可以是源电极5i直接与第1栅电极6a接触而导通。
在第1绝缘膜11和第2绝缘膜12中，在第1遮光膜6e和地布线33重叠的区域形成接触孔11d，在该接触孔11d中埋入接触插拴20d。通过接触插拴20d使第1遮光膜6e和地布线33导通，第1遮光膜6e被接地。
而且，驱动晶体管63的第1栅电极6a与电容器7的电极7a连成一体，驱动晶体管63的漏电极6h与电压供给线4连成一体，驱动晶体管63的源电极6i与电容器7的电极7b连成一体。
通过具备该开关晶体管53和驱动晶体管63的晶体管构造体563的驱动、控制来控制EL元件8的发光，控制具备晶体管构造体563的EL面板1的发光。
接着，使用从图35到图44的工序图来说明本发明的第3实施方式涉及的EL面板1中的构成晶体管构造体563的开关晶体管53和驱动晶体管63的制造方法。
并且，该工序说明图所示的开关晶体管53和驱动晶体管63实际上例如如图32所示，虽然其形状和尺寸等一部分不同，但为了方便，将各薄膜晶体管示为具有相同尺寸，示意性地图示各薄膜晶体管的主要部分进行说明。图中左侧是驱动晶体管63，图中右侧是开关晶体管53。
首先，如图35所示，在基板10上，例如通过溅射来淀积Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜或AlTiNd合金膜等栅极金属层，通过光刻法及蚀刻法等进行构图，形成驱动晶体管63的第1栅电极6a和开关晶体管53的第2遮光膜5e。而且，与第1栅电极6a和第2遮光膜5e一起，在基板10上，形成信号线3、地布线33、电容器7的电极7a(参照图32至图34)。
接着，如图36所示，通过等离子体CVD(PE-CVD)，形成氮化硅等第1绝缘膜11。
进而，如图36所示，在第1绝缘膜11上，通过等离子体CVD来形成含有结晶性硅的半导体层9b。在此，在成膜成为半导体膜(53b、63b)的半导体层9b之际，先形成硅的结晶度较高的第1硅层91，继而形成硅的结晶度较低的第2硅层92。第2硅层92优选基本上仅是非晶质硅。
具体而言，虽然使SiH4气和H2气等离子体分解后形成第1硅层91，但将H2气相对于SiH4气的比例设定为压倒性的多，为了使结晶度更高而将等离子体功率和压力设定得大，从而形成是微结晶硅薄膜的第1硅层91。
在本实施例中，在作为载流子气体使用氩，将气体流量设为SiH4/H2＝50/10500(SCCM)，功率密度为0.134(W/cm2)，压力为300(Pa)的条件下，形成第1硅层91。
之后，通过降低H2气相对于SiH4气的比例，并降低等离子体功率和压力，从而形成是非晶质硅薄膜的第2硅层92。
在此，在是微结晶硅薄膜的第1硅层91上，其表面有产生凹凸的倾向，但是由于在第1硅层91上层叠是非晶质硅薄膜的第2硅层92，所以第1硅层91的表面凹凸被第2硅层92覆盖而缓和。
也可以不通过等离子体CVD形成第1硅层91，而是通过向非晶质硅薄膜照射激光而改质为微结晶硅薄膜的手法来形成。在这种情况下，在第1绝缘膜11上形成非晶质硅薄膜之后，从CVD装置的腔室取出基板进行激光照射处理而形成第1硅层91，之后再将基板放入CVD装置的腔室内，在第1硅层91上层叠第2硅层92。
并且，有关半导体层9b中的第1硅层91和第2硅层92(半导体膜中的第1区域和第2区域)的硅的结晶度，可以如前所述，例如根据通过拉曼分光测定计算出的结晶度进行判断，例如，定义为若结晶度是20％以上则是微结晶硅薄膜，定义为若结晶度小于20％则是非晶质硅薄膜(参照图61)。
作为在第1绝缘膜11上成膜半导体层9b的前处理，优选对第1绝缘膜11的表面施以等离子体处理。通过对第1绝缘膜11实施等离子体处理，则可以将第1绝缘膜11的表面改质，提高在该第1绝缘膜11上形成的结晶性硅的结晶度。
作为本实施方式中的等离子体处理，例如可以在使用N2O气，气体流量为2000(SCCM)，功率密度为0.356(W/cm2)，压力为80(Pa)的条件下进行。
虽然在该等离子体处理中使用了N2O气，但在适当的条件下使用氧气和氮气来取代N2O气是可能的。
进而，如图36所示，在半导体层9b(第2硅层92)上，通过溅射和CVD法等形成作为杂质半导体膜的杂质半导体层9f。
并且，作为杂质半导体层9f使用何种材料，因薄膜晶体管是p型还是n型而异。
p型晶体管的情况下，(p+Si)是通过在SiH4气中混入硼烷等受主型杂质而等离子体成膜来形成的。
n型晶体管的情况下，(n+Si)是通过在SiH4气中混入砷化氢、磷化氢等施主型杂质而等离子体成膜来形成的。
接着，如图37所示，通过光刻法·蚀刻法等对半导体层9b及杂质半导体层9f进行构图，形成具有第1区域631和第2区域632的第1半导体膜63b及配置在该第1半导体膜63b上的杂质半导体层部9ff、及具有第1区域531和第2区域532的第2半导体膜53b及配置在该第2半导体膜53b上的杂质半导体层部9ff。
接着，如图38所示，在第1绝缘膜11上，例如通过溅射等，形成作为源电极及漏电极的导电膜9h，以便覆盖杂质半导体层部9ff。
接着，如图39所示，通过光刻法·蚀刻法等对导电膜9h进行构图，形成驱动晶体管63的源电极6i及漏电极6h、开关晶体管53的源电极5i及漏电极5h的同时，与源电极及漏电极一起形成扫描线2、电压供给线4、电容器7的电极7b(参照图33、图34)。
接着，如图40所示，将漏电极6h及源电极6i作为掩膜，通过干法蚀刻对杂质半导体层部9ff进行构图，形成一对杂质半导体膜6f、6g。此时，第1半导体膜63b的上表面被蚀刻，在第1半导体膜63b的上表面侧的第2区域632形成凹部6c。并且，在该凹部6c不到达第1半导体膜63b的第1区域631的蚀刻条件下，形成一对杂质半导体膜6f、6g，并形成凹部6c。
同样，将漏电极5h及源电极5i作为掩膜，通过干法蚀刻对杂质半导体层部9ff进行构图，从而形成一对杂质半导体膜5f、5g。此时，第2半导体膜53b的上表面被蚀刻，在第2半导体膜53b的上表面侧的第2区域532形成凹部5c。并且，在该凹部5c不到达第2半导体膜53b的第1区域531的蚀刻条件下，形成一对杂质半导体膜5f、5g的同时，形成凹部5c。
接着，如图41所示，形成对驱动晶体管63的源电极6i及漏电极6h、开关晶体管53的源电极5i及漏电极5h等进行覆盖的第2绝缘膜12。在第2绝缘膜12上，形成分别使扫描线2、电压供给线4露出的槽。
并且，在形成第2绝缘膜12之前，形成与驱动晶体管63的源电极6i导通的像素电极8a(参照图33)。
接着，如图42所示，在第2绝缘膜12上及使扫描线2、电压供给线4分别露出的槽内，例如通过溅射等形成Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜或AlTiNd合金膜等栅极金属层9a。
接着，如图43所示，通过光刻法及蚀刻法等对栅极金属层9a进行构图，形成开关晶体管53的第2栅电极5a和驱动晶体管63的第1遮光膜6e。
与第2栅电极5a和第1遮光膜6e一起形成导电层2a、导电层4a(参照图32)。
接着，如图44所示，在第2绝缘膜12上，形成对第2栅电极5a和第1遮光膜6e进行覆盖的钝化膜14。
这样，制造了驱动晶体管63和开关晶体管53。
再者，通过光刻对钝化膜14和第2绝缘膜12进行构图，从而形成像素电极8a的中央部露出的开口部12a(参照图33)。
接着，在淀积聚酰亚胺等感光性树脂后，进行露光而形成具有像素电极8a露出的开口部13a的、例如格子状的堤13(参照图33)。
接着，在堤13的开口部13a中，涂敷成为空穴注入层8b的材料被溶解或分散于溶剂中而成的液状体，使该液状体干燥，从而依次成膜作为载流子传输层的空穴注入层8b和发光层8c(参照图33)。
接着，通过在堤13之上及发光层8c之上一面成膜对置电极8d，制造了EL元件8(参照图33)，制造了EL面板1。
如上所述，在形成底部栅极构造的第1薄膜晶体管即驱动晶体管63、及顶部栅极构造的第2薄膜晶体管即开关晶体管53之际，可以使在基板10和第1绝缘膜11之间形成驱动晶体管63的第1栅电极6a及开关晶体管53的第2遮光膜5e的工序、及在第2绝缘膜12和钝化膜14之间形成开关晶体管53的第2栅电极5a及驱动晶体管63的第1遮光膜6e的工序为其它工序，将这以外的薄膜晶体管的构成通过共同的工序形成。
即，通过使形成驱动晶体管63的第1栅电极6a和第1遮光膜6e的工序、及形成开关晶体管53的第2栅电极5a和第2遮光膜5e的工序以外的工序为共同的制造工序的制造方法，可以分开制作驱动晶体管63和开关晶体管53。
驱动晶体管63的第1遮光膜6e与开关晶体管53的第2栅电极5a一起形成，开关晶体管53的第2遮光膜5e与驱动晶体管63的第1栅电极6a一起形成，所以可以不增加制造工序数，就可以分开制造具有第1遮光膜6e的驱动晶体管63和具有第2遮光膜5e的开关晶体管53。
另外，开关晶体管53的第2半导体膜53b在第2栅电极5a侧配置第2区域532，所以将第2半导体膜53b中的含有更多非晶质硅的第2区域532作为沟道的电流路径，因此该开关晶体管53具有相当于具备由非晶质硅构成的半导体膜的薄膜晶体管的功能，良好地起到对驱动晶体管63的导通/断开进行控制的薄膜晶体管的作用。
驱动晶体管63的第1半导体膜63b在第1栅电极6a侧配置第1区域631，所以将第1半导体膜63b中的含有更多结晶性硅的第1区域631作为沟道的电流路径，因此该驱动晶体管63具有相当于具备由结晶性硅构成的半导体膜的薄膜晶体管的功能，良好地起到通过开关晶体管53的控制而使电流流到EL元件8的薄膜晶体管的作用。
这样，驱动晶体管63和开关晶体管53具有各不相同的晶体管特性，通过发挥各自的功能，可以使EL面板1良好地发光。
设置在开关晶体管53中的第2遮光膜5e，具有与第2栅电极5a夹着第2半导体膜53b的沟道区域的配置，所以可以通过第2遮光膜5e和第2栅电极5a遮挡EL元件8发出的光等光，使该光难以到达第2半导体膜53b的沟道区域。
同样，设置在驱动晶体管63中的第1遮光膜6e，具有与第1栅电极6a夹着第1半导体膜63b的沟道区域的配置，所以可以通过第1遮光膜6e和第1栅电极6a遮挡EL元件8发出的光等光，使该光难以到达第1半导体膜63b的沟道区域。
其结果，开关晶体管53和驱动晶体管63中难以产生泄漏电流，晶体管特性稳定，所以开关晶体管53和驱动晶体管63能良好地起作用。
再者，第2遮光膜5e与地布线33连接而设定为接地电位，从而可以得到第2遮光膜5e和第2栅电极5a遮断面向第2半导体膜53b的沟道区域产生的开关晶体管53以外的要素引起的不需要的电场的电场屏蔽効果，所以开关晶体管53可以通过适当的第2栅电极5a-源电极5i间电压、及漏电极5h-源电极5i间电压而正常动作。
同样，第1遮光膜6e与地布线33连接而设定为接地电位，从而可以得到第1遮光膜6e和第1栅电极6a遮断面向第1半导体膜63b的沟道区域产生的驱动晶体管63以外的要素引起的不需要的电场的电场屏蔽効果，所以驱动晶体管63可以通过适当的第1栅电极6a-源电极6i间电压及漏电极6h-源电极6i间电压而正常动作。
并且，在上述说明中，虽然构成为具有设定为接地电位的地布线33，且第1遮光膜6e及第2遮光膜5e与地布线33连接而设定为接地电位，但不限于该构成，也可以构成为没有地布线33，且第1遮光膜6e及第2遮光膜5e都未连接。这种情况下，虽然不能得到上述电场屏蔽効果，但可以同样得到上述遮光効果。
开关晶体管53及驱动晶体管63是逆交错构造的沟道蚀刻型的薄膜晶体管，具有不具备对第2半导体膜53b和第1半导体膜63b的沟道进行保护的沟道保护膜的构造。因此，在与具备沟道保护膜的类型的薄膜晶体管相比较的情况下，可以省略形成沟道保护膜的工序，所以可以抑制与制造工序数少的部分相对应的制造成本。
开关晶体管53是顶部栅极构造，是在第2栅电极5a的下方存在源电极5i及漏电极5h的构造，所以有时来自第2栅电极5a的电场被源电极5i及漏电极5h遮断。但是，本实施方式3的开关晶体管53是沟道蚀刻型的薄膜晶体管，所以在源电极5i和漏电极5h之间的电流路径，是第2半导体膜53b的与凹部5c对应的第2区域532，成为第2区域532的与第2绝缘膜12的界面侧，不流到源电极5i和漏电极5h之下。即，来自第2栅电极5a的电场被源电极5i及漏电极5h遮断，在源电极5i和漏电极5h之下不产生沟道。即使在源电极5i和漏电极5h之下不产生沟道，源电极5i和漏电极5h之间的电流路径在第2半导体膜53b的凹部5c部分也稳定。由此，开关晶体管53很好地作用，可以良好地进行驱动晶体管63的导通/断开的开关。
(第4实施方式)
接着，对本发明涉及的EL面板、晶体管构造体的第4实施方式进行说明。并且，对与上述各实施方式相同的构成，附加相同的符号并省略或简化说明。
使用图45～图47说明第4实施方式中的EL面板1及其像素P的构成。
图45是与第4实施方式的EL面板1的1个像素P相当的平面图。
图46是沿着图45的XLVI-XLVI线的面的箭头视剖面图。
图47是沿着图45的XLVII-XLVII线的面的箭头视剖面图。
并且，图45中，主要示出电极及布线。
如图45所示，各像素P具备具有开关晶体管54和驱动晶体管64的晶体管构造体564。
开关晶体管54、驱动晶体管64分别与图3的开关晶体管5、驱动晶体管6对应。
开关晶体管54及驱动晶体管64沿着信号线3排列，在开关晶体管54的附近配置电容器7，在驱动晶体管64的附近配置EL元件8。
在各像素P中，在扫描线2和电压供给线4之间，配置开关晶体管54、驱动晶体管64、电容器7及EL元件8。
如图45～图47所示，在基板10上设置第1栅电极5a，在基板10的上表面形成第1绝缘膜11，以便覆盖的第1栅电极5a。
在该第1绝缘膜11之上，第1半导体膜54b和第2半导体膜64b、一对杂质半导体膜5f、5g、杂质半导体膜6f、6g、漏电极5h、6h、源电极5i、6i分别形成在各自的规定的位置。
覆盖漏电极5h、6h及源电极5i、6i地形成第2绝缘膜12。
在该第2绝缘膜12上设置第2栅电极6a，在第2绝缘膜12的上表面形成钝化膜14以便覆盖该第2栅电极6a。
在第2绝缘膜12上的与第1半导体膜54b对应的区域设置第1遮光膜5e，成为通过第1栅电极5a和第1遮光膜5e夹着第1半导体膜54b的配置。
在第1绝缘膜11下的、与第2半导体膜64b对应的区域的基板10上设置第2遮光膜6e，成为通过第2栅电极6a和第2遮光膜6e夹着第2半导体膜64b的配置。
并且，驱动晶体管64的漏电极6h和源电极6i，经由在第2半导体膜64b的夹着凹部6c的一对端部分别设置的一对杂质半导体膜6f、6g而与第1半导体膜64b的端部连接。
开关晶体管54的漏电极5h和源电极5i，经由在第1半导体膜54b的夹着凹部5c的一对端部分别设置的一对杂质半导体膜5f、5g而与第2半导体膜54b的端部连接。
信号线3形成在基板10和第1绝缘膜11之间。
设定为接地电位的地布线33沿着信号线3形成在基板10和第1绝缘膜11之间。
扫描线2形成在第1绝缘膜11上。另外，在覆盖扫描线2的上方的第2绝缘膜12中形成沿着扫描线2的槽，在该槽内，设置了与扫描线2接触地覆盖扫描线2的导电层2a，构成为扫描线2及导电层2a导通，谋求扫描线2的低电阻化。并且，也可以没有上述槽及导电层2a。
电压供给线4形成在第1绝缘膜11上。另外，在覆盖电压供给线4的上方的第2绝缘膜12中形成沿着电压供给线4的槽，在该槽内，设置了与电压供给线4接触地覆盖电压供给线4的导电层4a，构成为电压供给线4和导电层4a导通。由此谋求电压供给线4的低电阻化，谋求经由驱动晶体管6向EL元件8供给的电流量的稳定化。并且，也可以没有上述槽及导电层4a。
如图45、图47所示，开关晶体管54是逆交错构造沟道蚀刻型的底部栅极构造的第1薄膜晶体管。该开关晶体管54具有第1栅电极5a、第1半导体膜54b、杂质半导体膜5f、5g、第1漏电极5h、第1源电极5i、第1遮光膜5e等。
第1栅电极5a形成在基板10和第1绝缘膜11之间。该第1栅电极5a优选由例如从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜、及AlTiNd合金膜之中选择出的材料形成。
在第1栅电极5a之上形成绝缘性的第1绝缘膜11，通过该第1绝缘膜11覆盖第1栅电极5a。第1绝缘膜11例如具有透光性，由硅氮化物或硅氧化物构成。
在该第1绝缘膜11上且与第1栅电极5a对应的位置，形成本征的第1半导体膜54b，第1半导体膜54b夹着第1绝缘膜11而与第1栅电极5a相对。
第1半导体膜54b例如含有结晶性硅，特别含有微结晶硅(microcrystalline silicon)，具有位于第1绝缘膜11侧的第1区域541、及位于其相反面侧的第2绝缘膜12侧的第2区域542。在此，第2区域542的硅的结晶度形成为比第1区域541高。换而言之，第1半导体膜54b的第2区域542与第1区域541相比较，硅的结晶度相对高，结晶性硅区域的比例比第1区域541高。另外，第1半导体膜54b的第1区域541与第2区域542相比较，非晶质硅(无定形硅)区域的比例高，优选基本上仅为非晶质硅的区域。
在第1半导体膜54b的上表面、且包括与第1栅电极5a对应的区域的至少一部分的大致中央侧，形成凹部5c。该凹部5c形成于第1半导体膜54b的第2区域542，不到达第1区域541。并且，第1半导体膜54b的与凹部5c对应的部分成为沟道被形成的沟道区域。
在该第1半导体膜54b中，夹着凹部5c的两端部比凹部5c更高一级。
在第1半导体膜54b的一端部之上，形成杂质半导体膜5f，在第1半导体膜54b的另一端部之上，形成杂质半导体膜5g。
另外，杂质半导体膜5f、5g分别在第1半导体膜54b的两端侧相互分离地形成。并且，杂质半导体膜5f、5g虽然是n型半导体，但不限于此，开关晶体管54若是p型晶体管，则也可以是p型半导体。
在杂质半导体膜5f之上，形成漏电极5h。
在杂质半导体膜5g之上，形成源电极5i。
漏电极5h、源电极5i优选由例如从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜、及AlTiNd合金膜之中选择出的材料形成。
在漏电极5h及源电极5i之上，形成绝缘性的第2绝缘膜12，漏电极5h及源电极5i等被第2绝缘膜12覆盖。第2绝缘膜12例如具有氮化硅或氧化硅。
第1遮光膜5e形成在第2绝缘膜12上且与第1半导体膜54b(凹部5c)对应的位置。该第1遮光膜5e是在形成驱动晶体管64的第2栅电极6a之际通过同一工艺形成的，由从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜或AlTiNd合金膜之中选择出的材料构成。第1遮光膜5e的一部分经由接触插拴20d而与地布线33连接。
第2绝缘膜12上的第1遮光膜5e被钝化膜14覆盖。
钝化膜14例如含有氮化硅或氧化硅。
另外，开关晶体管54被第1绝缘膜11、第2绝缘膜12、钝化膜14覆盖。
在该开关晶体管54中，第1绝缘膜11起到栅极绝缘膜的作用，第1栅电极5a的电场作用的第1半导体膜54b的低一级的区域即凹部5c部分，成为沟道被形成的沟道区域。在第1半导体膜54b中成为第1栅电极5a侧的、第1半导体膜54b的第1区域541形成该沟道，该第1区域541成为源电极5i和漏电极5h之间的电流路径。
另外，第1半导体膜54b的第1区域541是含有更多非晶质硅(无定形硅)的半导体层，所以将该第1区域541作为沟道的电流路径的开关晶体管54相当于具备由非晶质硅构成的半导体膜(或者，将非晶质硅作为主成分的半导体膜)的薄膜晶体管。即，开关晶体管54的第1区域541的非晶质硅与微结晶硅这样的结晶性硅相比较，泄漏电流少，流到半导体层的电流的导通/断开比，即，(导通时在半导体层流动的电流)/(断开时在半导体层中流动的电流)的值大，所以开关晶体管54良好地起到对驱动晶体管64的导通/断开进行控制的开关晶体管的作用。
在开关晶体管54中，第1遮光膜5e设置为通过与第1栅电极5a夹着第1半导体膜54b的沟道区域(凹部5c)的配置，所以可以通过第1遮光膜5e和第1栅电极5a遮挡EL元件8发出的光等光，该光难以到达第1半导体膜54b的沟道区域。其结果，开关晶体管54中难以产生泄漏电流，晶体管特性稳定，所以开关晶体管54能良好地起作用。
再者，第1遮光膜5e与地布线33连接而接地，第1遮光膜5e可以遮断作用于第1半导体膜54b的沟道区域的不需要的电场，所以可以防止该不需要的电场引起的源极·漏极间的电压变化，良好地维持开关晶体管54的功能。
如图45、图46所示，驱动晶体管64是逆交错构造沟道蚀刻型的顶部栅极构造的第2薄膜晶体管。该驱动晶体管64具有第2栅电极6a、第2半导体膜64b、杂质半导体膜6f、6g、第2漏电极6h、第2源电极6i、第2遮光膜6e等。
第2遮光膜6e形成在基板10和第1绝缘膜11之间。该第2遮光膜6e是在形成开关晶体管54的第1栅电极5a之际通过同一工艺形成的，由从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜或AlTiNd合金膜之中选择出的材料构成。第2遮光膜6e的一部分与地布线33连接。
在基板10的上表面形成的绝缘性的第1绝缘膜11例如具有透光性，由硅氮化物或硅氧化物构成。在该第1绝缘膜11上且与第2栅电极6a对应的位置，形成本征的第2半导体膜64b。
第2半导体膜64b例如含有结晶性硅，特别含有微结晶硅(microcrystalline silicon)，具有位于第1绝缘膜11侧的第1区域64、及位于其相反面侧的第2绝缘膜12侧的第2区域642。在此，第2区域642的硅的结晶度形成得比第1区域641高。换而言之，第2半导体膜64b的第2区域642与第1区域641相比较，硅的结晶度相对高，结晶性硅区域的比例比第1区域641高。另外，第2半导体膜64b的第1区域641与第2区域642相比较，非晶质硅(无定形硅)区域的比例高，优选基本上仅为非晶质硅的区域。第2半导体膜64b的第1区域641的组成与第1半导体膜54b的第1区域541相同且厚度相同，第2半导体膜64b的第2区域642的组成与第1半导体膜54b的第2区域542相同且厚度相同。因此，第2半导体膜64b及第1半导体膜54b如后所述，可以使用是同一材料层的半导体层9b通过同一工艺一起制造。
而且，在第2半导体膜64b的上表面、包含与第2栅电极6a对应的区域的至少一部分的大致中央侧，形成凹部6c。该凹部6c形成在第2半导体膜64b的第2区域642，不到达第1区域641。并且，第2半导体膜64b的凹部6c所对应的部分成为沟道被形成的沟道区域。
在该第2半导体膜64b中夹着凹部5c的两端部，比凹部5c高一级。在第2半导体膜64b的一端部之上，形成杂质半导体膜6f，在第2半导体膜64b的另一端部之上，形成杂质半导体膜6g。另外，杂质半导体膜6f、6g分别在第2半导体膜64b的两端侧相互分离地形成。并且，杂质半导体膜6f、6g虽然是n型半导体，但不限于此，驱动晶体管64若是p型晶体管，则也可以是p型半导体。杂质半导体膜6f、6g由与杂质半导体膜5f、5g相同的材料构成且厚度相同。因此，杂质半导体膜6f、6g及杂质半导体膜5f、5g可以如后所述，使用是同一材料层的杂质半导体层9f通过同一工艺一起制造。
在杂质半导体膜6f之上，形成了漏电极6h。在杂质半导体膜6g之上，形成了源电极6i。漏电极6h、源电极6i优选由例如从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜、及AlTiNd合金膜之中选择出的材料形成。漏电极5h、源电极5i通过与漏电极6h、源电极6i相同的材料构成且厚度相同。因此，漏电极5h、源电极5i及漏电极6h、源电极6i可以如后所述，使用是同一材料层的导电膜9h通过同一工艺一起制造。
在漏电极6h及源电极6i之上，形成绝缘性的第2绝缘膜12、漏电极6h及源电极6i等被第2绝缘膜12覆盖。
第2栅电极6a形成在第2绝缘膜12上且第2半导体膜64b的凹部6c所对应的位置。该第2栅电极6a优选由例如从Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜、及AlTiNd合金膜之中选择出的材料形成。第2绝缘膜12上的第2栅电极6a被钝化膜14覆盖。
另外，驱动晶体管64被第1绝缘膜11、第2绝缘膜12、钝化膜14覆盖。
在该驱动晶体管64中，第2绝缘膜12起到栅极绝缘膜的作用，在第2栅电极6a的电场作用的第2半导体膜64b的低一级的区域即凹部6c部分形成沟道(沟道区域)。在第2半导体膜64b中成为第2栅电极6a侧的、第2半导体膜64b的第2区域642，形成该沟道，该第2区域642成为源电极6i和漏电极6h之间的电流路径。
另外，第2半导体膜64b的第2区域642是比第1区域641含有更多结晶性硅的半导体层，所以将该第2区域642作为沟道的电流路径的驱动晶体管64，相当于具备由结晶性硅构成的半导体膜(或者，将结晶性硅作为主成分的半导体膜)的薄膜晶体管。即，驱动晶体管64的第2区域642内的微结晶硅是结晶粒径大概为50～100nm的结晶性硅，与非晶质硅相比较，由于晶体管的驱动引起的阈值电压的偏移少所以晶体管的劣化被抑制，进而由于载流子迁移率高，所以驱动晶体管64良好地起到了通过开关晶体管54的控制而使电流流到EL元件8的驱动晶体管的作用。
并且，在该顶部栅极构造的驱动晶体管64中，在第2半导体膜64b的第2区域642中的沟道的电流路径，不是与第1区域641的界面侧，成为与更靠近第2栅电极6a的第2绝缘膜12的界面侧。与第2半导体膜64b的第2区域642中的与第1区域641的界面侧相比较，与第2绝缘膜12的界面侧的硅的结晶度更高一级，所以适应于驱动晶体管64的电流路径。
这是因为，在形成由结晶性硅构成的第2区域642之初，硅的结晶化不稳定，在第2区域642的与第1区域641的界面侧，易于产生硅的结晶度比较差的孕育层，在与第2绝缘膜12的界面侧的第2区域642，硅的结晶化稳定的半导体膜的成膜成为可能。
另外，与硅的结晶化稳定地成膜的第2绝缘膜12的界面侧的第2区域642更适于电流路径，以将该第2区域642作为电流路径的方式，将驱动晶体管64构成为顶部栅极构造，从而驱动晶体管64更好地起到驱动晶体管的作用。
而且，在驱动晶体管64中，第2遮光膜6e被设置成与第2栅电极6a夹着第2半导体膜64b的沟道区域(凹部6c)的配置，所以可以通过第2遮光膜6e和第2栅电极6a遮挡EL元件8发出的光等光，该光难以到达第2半导体膜64b的沟道区域。其结果，驱动晶体管64中难以产生泄漏电流，晶体管特性稳定，所以驱动晶体管64能良好地起作用。
再者，第2遮光膜6e与地布线33连接而接地，第2遮光膜6e可以遮断作用于第2半导体膜64b的沟道区域上的不需要的电场，所以可以防止该不需要的电场引起的源极·漏极间的电压变化，抑制驱动晶体管64的驱动电流的变化，从而良好地维持驱动晶体管64的功能。
电容器7连接在驱动晶体管64的第2栅电极6a和源电极6i之间。具体而言，电容器7的电极7a与驱动晶体管64的第2栅电极6a连接，电容器7的电极7b与驱动晶体管64的源电极6i连接。另外，如图45、图47所示，在基板10和第1绝缘膜11之间形成电容器7的一个电极7a，在第1绝缘膜11和第2绝缘膜12之间形成电容器7的另一个电极7b，电极7a和电极7b夹着作为电介质的第1绝缘膜11而相对。
并且，信号线3、地布线33、电容器7的电极7a、开关晶体管54的第1栅电极5a、驱动晶体管64的第2遮光膜6e，是通过光刻法及蚀刻法等对在基板10上一面成膜的导电性膜进行形状加工而一起形成的。
扫描线2、电压供给线4、电容器7的电极7b、开关晶体管54的漏电极5h、源电极5i及驱动晶体管64的漏电极6h、源电极6i，是通过光刻法及蚀刻法等对在第1绝缘膜11上一面成膜的导电性膜进行形状加工而一起形成的。
开关晶体管54的第1遮光膜5e、驱动晶体管64的第2栅电极6a，是通过光刻法及蚀刻法等对在第2绝缘膜12上一面成膜的导电性膜进行形状加工而一起形成的。并且，层叠在电压供给线4上的导电层4a和层叠在扫描线2上的导电层2a，与第2栅电极6a和第1遮光膜5e一起形成。
在第1绝缘膜11中，在第1栅电极5a和扫描线2重叠的区域形成接触孔11a，在漏电极5h和信号线3重叠的区域形成接触孔11b，在第2栅电极6a和源电极5i重叠的区域形成接触孔11c。并且，接触孔11c也与第2绝缘膜12连通形成。在该接触孔11a～11c内分别埋入接触插拴20a～20c。开关晶体管54的第1栅电极5a和扫描线2通过接触插拴20a而电导通，开关晶体管54的漏电极5h和信号线3通过接触插拴20b而电导通，开关晶体管54的源电极5i和电容器7的电极7a通过接触插拴20c而电导通，而且开关晶体管54的源电极5i和驱动晶体管64的第2栅电极6a通过接触插拴20c电导通。并且，也可以不经由接触插拴20a～20c，而是扫描线2直接与第1栅电极5a接触而导通，漏电极5h与信号线3接触而导通，源电极5i与第2栅电极6a接触而导通。
而且，在第1绝缘膜11和第2绝缘膜12中，在第1遮光膜5e和地布线33重叠的区域形成接触孔11d，在该接触孔11d中埋入接触插拴20d。第1遮光膜5e和地布线33通过接触插拴20d而导通，第1遮光膜5e被接地。
而且，驱动晶体管64的漏电极6h与电压供给线4连成一体，驱动晶体管64的源电极6i与电容器7的电极7b连成一体。
通过由该开关晶体管54和驱动晶体管64构成的晶体管构造体564的驱动、控制，EL元件8也同样发光，具备晶体管构造体564的EL面板1也同样发光。
接着，使用从图48至图57的工序图来说明构成本发明涉及的EL面板1中的晶体管构造体564的开关晶体管54和驱动晶体管64的制造方法。
并且，在该工序说明图中示出的开关晶体管54和驱动晶体管64实际上例如如图45所示，其形状和尺寸等一部分不同，但为了方便，将各薄膜晶体管示出为具有相同尺寸，示意性地图示并说明各薄膜晶体管的主要部分。图中左侧是驱动晶体管64，图中右侧是开关晶体管54。
首先，如图48所示，在基板10上，例如通过溅射来淀积Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜或AlTiNd合金膜等栅极金属层，通过光刻法及蚀刻法等进行构图，形成开关晶体管54的第1栅电极5a和驱动晶体管64的第2遮光膜6e。而且，与第1栅电极5a和第2遮光膜6e一起，在基板10上，形成信号线3、地布线33、电容器7的电极7a(参照图45至图47)。
接着，如图49所示，通过等离子体CVD(PE-CVD)，形成氮化硅等第1绝缘膜11。
进而，如图49所示，在第1绝缘膜11上，通过等离子体CVD成膜含有结晶性硅的半导体层9b。在形成成为半导体膜(54b、64b)的半导体层9b之际，先形成硅的结晶度较低的第1硅层91，继而形成硅的结晶度较高的第2硅层92。第1硅层91优选基本上仅是非晶质硅。
具体而言，在H2气相对于SiH4气的比例低、等离子体功率和压力低的条件下，形成作为非晶质硅薄膜的第1硅层91。
之后，通过使H2气相对于SiH4气的比例为压倒性的多，而且，为了进一步提高结晶度而使等离子体功率和压力设定得大，从而形成作为微结晶硅薄膜的第2硅层92。
在本实施例中，在作为载流子气体使用氩，将气体流量设为SiH4/H2＝50/10500(SCCM)，功率密度为0.134(W/cm2)，压力为300(Pa)的条件下，形成第2硅层92。
并且，有关半导体层9b中的第1硅层91和第2硅层92(半导体膜中的第1区域和第2区域)的硅的结晶度，如前所述，例如可以根据由拉曼分光测定计算出的结晶度进行判断，例如，定义为若结晶度为20％以上则是微结晶硅薄膜，定义为若结晶度小于20％则是非晶质硅薄膜(参照图61)。
作为在第1绝缘膜11上成膜半导体层9b的前处理，优选对第1绝缘膜11的表面施以等离子体处理。若对第1绝缘膜11实施等离子体处理，则可以将第1绝缘膜11的表面改质，提高形成在该第1绝缘膜11上的结晶性硅的结晶度。
作为本实施方式的等离子体处理，例如在使用H2气，气体流量为1000(SCCM)，功率密度为0.178(W/cm2)，压力为80(Pa)的条件下进行。
进而，如图49所示，在半导体层9b(第2硅层92)上，通过溅射和CVD法等形成作为杂质半导体膜的杂质半导体层9f。
并且，作为杂质半导体层9f使用何种材料，因薄膜晶体管是p型还是n型而异。
p型晶体管的情况下，(p+Si)是通过在SiH4气中混入硼烷等受主型杂质而等离子体成膜来形成的。
n型晶体管的情况下，(n+Si)是通过在SiH4气中混入砷化氢、磷化氢等施主型杂质而等离子体成膜来形成的。
接着，如图50所示，通过光刻法·蚀刻法等对半导体层9b及杂质半导体层9f进行构图，形成具有第1区域641和第2区域642的第2半导体膜64b及配置在该第2半导体膜64b上的杂质半导体层部9ff、及具有第1区域541和第2区域542的第1半导体膜54b及配置在该第1半导体膜54b上的杂质半导体层部9ff。
接着，如图51所示，在第1绝缘膜11上，例如通过溅射等，形成作为源电极及漏电极的导电膜9h，以便覆盖杂质半导体层部9ff。
接着，如图52所示，通过光刻法·蚀刻法等对导电膜9h进行构图，形成驱动晶体管64的源电极6i及漏电极6h、开关晶体管54的源电极5i及漏电极5h。而且，与源电极及漏电极一起，形成扫描线2、电压供给线4、电容器7的电极7b(参照图45～图47)。
接着，如图53所示，通过将漏电极6h及源电极6i作为掩膜，通过干法蚀刻对杂质半导体层部9ff进行构图，从而形成一对杂质半导体膜6f、6g。此时，第2半导体膜64b的上表面也被蚀刻，在第2半导体膜64b的上表面侧的第2区域642形成凹部6c。并且，在该凹部6c不到达第2半导体膜64b的第1区域641的蚀刻条件下，形成一对杂质半导体膜6f、6g的同时，形成凹部6c。
同样，通过将漏电极5h及源电极5i作为掩膜，通过干法蚀刻对杂质半导体层部9ff进行构图，从而形成一对杂质半导体膜5f、5g。此时，第1半导体膜54b的上表面也被蚀刻，在第1半导体膜54b的上表面侧的第2区域542形成凹部5c。并且，在该凹部5c不到达第1半导体膜54b的第1区域541的蚀刻条件下，形成一对杂质半导体膜5f、5g的同时，形成凹部5c。
在此，优选伴随对杂质半导体层部9ff实施干法蚀刻，在顶部栅极构造的驱动晶体管64的第2半导体膜64b形成凹部6c之际，不超过从第2半导体膜64b的第2区域642的上表面到该第2区域642的厚度的一半地实施蚀刻。更优选实施蚀刻以便形成到达第2区域642的厚度的3分之一的深度的凹部6c。
这是因为，若实施超过从第2半导体膜64b的第2区域642的上表面到该第2区域642的厚度的一半的蚀刻，则有时凹部6c到达第2区域642的孕育层，有时在该第2区域642的电流路径中含有孕育层，存在妨碍晶体管的导通电流的提高这样的异常。
于是，将第2区域642中的硅的结晶化稳定的部分(第2区域642的上表面侧)作为电流路径，所以优选不将第2半导体膜64b的第2区域642蚀刻过深，而是使凹部6c的深度停留在第2区域642的厚度的一半左右。
接着，如图54所示，形成对驱动晶体管64的源电极6i及漏电极6h、开关晶体管54的源电极5i及漏电极5h等进行覆盖的第2绝缘膜12。
在第2绝缘膜12中，形成分别使扫描线2、电压供给线4露出的槽。
并且，在形成第2绝缘膜12前，形成与驱动晶体管64的源电极6i导通的像素电极8a(参照图46)。
接着，如图55所示，在第2绝缘膜12上及使扫描线2、电压供给线4分别露出的槽内，例如通过溅射等形成Cr膜、Al膜、Cr/Al层叠膜、AlTi合金膜或AlTiNd合金膜等栅极金属层9a。
接着，如图56所示，通过光刻法及蚀刻法等对栅极金属层9a进行构图，形成驱动晶体管64的第2栅电极6a、及开关晶体管54的第1遮光膜5e。与第2栅电极6a和第1遮光膜5e一起，形成导电层2a、导电层4a(参照图45)。
接着，如图57所示，在第2绝缘膜12上，形成对第2栅电极6a和第1遮光膜5e进行覆盖的钝化膜14。
这样，制造了驱动晶体管64和开关晶体管54。
再者，通过光刻对钝化膜14和第2绝缘膜12进行构图，从而形成像素电极8a的中央部露出的开口部12a(参照图46)。
接着，在淀积聚酰亚胺等感光性树脂后，进行露光而形成具有像素电极8a露出的开口部13a的、例如格子状的堤13(参照图46)。
接着，在堤13的开口部13a中，涂敷成为空穴注入层8b和发光层8c的材料被溶解或分散于溶剂中而成的液状体，使该液状体干燥，从而依次形成作为载流子传输层的空穴注入层8b和发光层8c(参照图46)。
接着，通过在堤13之上及发光层8c之上一面成膜对置电极8d，制造了EL元件8(参照图46)，制造了EL面板1。
如上所述，在形成底部栅极构造的第1薄膜晶体管即开关晶体管54、及顶部栅极构造的第2薄膜晶体管即驱动晶体管64之际，可以使在基板10和第1绝缘膜11之间形成开关晶体管54的第1栅电极5a及驱动晶体管64的第2遮光膜6e的工序、及在第2绝缘膜12和钝化膜14之间形成驱动晶体管64的第2栅电极6a及开关晶体管54的第1遮光膜5e的工序为其它工序，通过共同的工序形成这以外的薄膜晶体管的构成。
即，通过使形成开关晶体管54的第1栅电极5a和第1遮光膜5e的工序、及形成驱动晶体管64的第2栅电极6a和第2遮光膜6e的工序以外的工序为共同的制造工序的制造方法，可以分开制作驱动晶体管64和开关晶体管54。
开关晶体管54的第1遮光膜5e与驱动晶体管64的第2栅电极6a一起形成，驱动晶体管64的第2遮光膜6e与开关晶体管54的第1栅电极5a一起形成，所以不增加制造工序数，就能分开制作具有第1遮光膜5e的开关晶体管54和具有第2遮光膜6e的驱动晶体管64。
另外，开关晶体管54的第1半导体膜54b在第1栅电极5a侧配置第1区域541，所以将第1半导体膜54b中的含有更多非晶质硅的第1区域541作为沟道的电流路径，因此该开关晶体管54具有相当于具备由非晶质硅构成的半导体膜的薄膜晶体管的功能，良好地起到对驱动晶体管64的导通/断开进行控制的薄膜晶体管的作用。
而且，驱动晶体管64的第2半导体膜64b在第2栅电极6a侧配置第2区域642，所以将第2半导体膜64b中的含有更多结晶性硅的第2区域642作为沟道的电流路径，因此该驱动晶体管64具有相当于具备由结晶性硅构成的半导体膜的薄膜晶体管的功能，良好地起到通过开关晶体管54的控制使电流流到EL元件8的薄膜晶体管的作用。
这样，驱动晶体管64和开关晶体管54具有各不相同的晶体管特性，通过发挥各自的功能，可以使EL面板1良好地发光。
而且，设置在开关晶体管54中的第1遮光膜5e，是与第1栅电极5a夹着第1半导体膜54b的沟道区域的配置，所以通过第1遮光膜5e和第1栅电极5a遮挡EL元件8发出的光等光，可以使该光难以到达第1半导体膜54b的沟道区域。
同样，设置在驱动晶体管64中的第2遮光膜6e，是与第2栅电极6a夹着第2半导体膜64b的沟道区域的配置，可以通过第2遮光膜6e和第2栅电极6a遮挡EL元件8发出的光等光，使该光难以到达第2半导体膜64b的沟道区域。
其结果，开关晶体管54和驱动晶体管64中难以产生泄漏电流，晶体管特性稳定，所以开关晶体管54和驱动晶体管64能良好地起作用。
再者，第1遮光膜5e与地布线33连接而设定为接地电位，从而可以得到第1遮光膜5e和第1栅电极5a遮蔽面向第1半导体膜54b的沟道区域产生的开关晶体管54以外的要素引起的不需要的电场的电场屏蔽効果，所以开关晶体管54可以通过适当的第1栅电极5a-源电极5i间电压、及漏电极5h-源电极5i间电压而正常动作。同样，第2遮光膜6e与地布线33连接而设定为接地电位，从而可以得到第2遮光膜6e和第2栅电极6a遮断面向第2半导体膜64b的沟道区域产生的驱动晶体管64以外的要素引起的不需要的电场的电场屏蔽効果，所以驱动晶体管64可以通过适当的第1栅电极6a-源电极6i间电压及漏电极6h-源电极6i间电压而正常动作。特别是通过抑制驱动晶体管64的驱动电流的变化，可以良好地维持驱动晶体管64的功能，使EL元件8良好地发光。
并且，在上述说明中，构成为具有设定为接地电位的地布线33，且第1遮光膜5e及第2遮光膜6e与地布线33连接而设定为接地电位，但不限于该构成，也可以构成为没有地布线33，第1遮光膜5e及第2遮光膜6e都不连接。这种情况下，虽然不能得到上述电场屏蔽効果，但可以同样得到上述遮光効果。
而且，开关晶体管54及驱动晶体管64是逆交错构造的沟道蚀刻型的薄膜晶体管，具有不具备对第1半导体膜54b和第2半导体膜64b的沟道进行保护的沟道保护膜的构造。因此，与具备沟道保护膜的类型的薄膜晶体管相比较的情况下，可以省略形成沟道保护膜的工序，所以可以抑制与制造工序数减少的部分相对应的制造成本。
而且，驱动晶体管64是顶部栅极构造，是在第2栅电极6a的下方存在源电极6i及漏电极6h的构造，所以有时来自第2栅电极6a的电场被源电极6i及漏电极6h遮断。但是，本第4实施方式的驱动晶体管64是沟道蚀刻型的薄膜晶体管，所以源电极6i和漏电极6h之间的电流路径，是第2半导体膜64b的凹部6c所对应的第2区域642，成为第2区域642的与第2绝缘膜12的界面侧，不流到源电极6i和漏电极6h之下。即，来自第2栅电极6a的电场被源电极6i及漏电极6h遮断，在源电极6i和漏电极6h之下不产生沟道。即使在源电极6i和漏电极6h之下不产生沟道，源电极6i和漏电极6h之间的电流路径在第2半导体膜64b的凹部6c部分也稳定，构成导通电流不下降。
因此，驱动晶体管64的驱动电流稳定，驱动晶体管64良好地作用，所以可以使EL元件8良好地发光驱动。
另外，如上所述形成并制造的EL面板1，用作各种电子设备的显示面板。
例如，在如图58所示的便携电话机200的显示面板1a、如图59A、图59B所示的数字相机300的显示面板1b、如图60所示的个人计算机400的显示面板1c中，可以应用EL面板1。
并且，本发明的应用不限于上述实施方式，可以在不脱离本发明的宗旨的范围内适当变更。
在上述各实施方式中，虽然各像素具备开关晶体管及驱动晶体管这两个晶体管，但不限于此，例如，也可以构成为如图62所示的晶体管构成。
这种情况下，开关晶体管501及开关晶体管502也可以是与如上所述的开关晶体管51、52、53、54相同的构造，驱动晶体管601也可以是与如上所述的驱动晶体管61、62、63、64相同的构造。
对于本领域的技术人员人员能够得到附加性的优点和变形例。因此，本发明的范围不限于上述的对各实施方式的详细说明。当然，在不脱离所附的权利要求及其等同技术方案所规定的本发明的精神和主旨的范围内，能够做出各种变形例。

Claims (20)

1.一种晶体管构造体，其特征在于具备：
第1薄膜晶体管，具备第1栅电极、覆盖所述第1栅电极的第1绝缘膜、在所述第1绝缘膜上的与所述第1栅电极对应的位置上设置的第1半导体膜、覆盖所述第1半导体膜的第2绝缘膜、及在所述第2绝缘膜上的与所述第1半导体膜对应的位置上设置的第1遮光膜；及
第2薄膜晶体管，具备在所述第1绝缘膜上设置的第2半导体膜、覆盖所述第2半导体膜的所述第2绝缘膜、在所述第2绝缘膜上的与所述第2半导体膜对应的位置上设置的第2栅电极、及在所述第1绝缘膜下的与所述第2半导体膜对应的位置上设置的第2遮光膜；
所述第1半导体膜及所述第2半导体膜从所述第1绝缘膜侧沿着厚度方向，具有第1区域和第2区域，
所述第1区域和所述第2区域的一方的硅的结晶度，比所述第1区域和所述第2区域的另一方的所述硅的结晶度高。
2.如权利要求1所记载的晶体管构造体，其中，
在所述第1半导体膜及所述第2半导体膜中，所述第1区域和所述第2区域的所述另一方与所述第1区域和所述第2区域的所述一方相比较，非晶质硅区域的比例高。
3.如权利要求1所记载的晶体管构造体，其中，
在所述第1薄膜晶体管中，所述第1半导体膜的所述第1区域成为所述第1半导体膜的电流路径，
在所述第2薄膜晶体管中，所述第2半导体膜的所述第2区域成为所述第2半导体膜的电流路径。
4.如权利要求1所记载的晶体管构造体，其中，
在所述第1半导体膜的上表面的与所述第1栅电极对应的区域的至少一部分设有凹部，
在所述第2半导体膜的上表面的与所述第2栅电极对应的区域的至少一部分设有凹部，
所述第1薄膜晶体管具有在将所述第1半导体膜的所述凹部除外的区域的至少一部分隔着杂质半导体膜而设置的第1源电极及第1漏电极，
所述第2薄膜晶体管具有在将所述第2半导体膜的所述凹部除外的区域的至少一部分隔着杂质半导体膜而设置的第2源电极及第2漏电极。
5.如权利要求4所记载的晶体管构造体，其中，
所述凹部设置在所述第1半导体膜及所述第2半导体膜的所述第2区域。
6.如权利要求1所记载的晶体管构造体，其中，
所述第1遮光膜及所述第2遮光膜由导电性材料形成，并与设定为接地电位的地布线电连接。
7.一种晶体管构造体的制造方法，所述晶体管构造体具有第1薄膜晶体管和第2薄膜晶体管，该晶体管构造体的制造方法包括如下工序：
第1栅电极形成工序，形成所述第1薄膜晶体管的第1栅电极；
第1绝缘膜形成工序，在所述第1栅电极上形成第1绝缘膜；
半导体膜形成工序，在所述第1绝缘膜上的与所述第1栅电极对应的位置上形成第1半导体膜，在所述第1绝缘膜上的成为所述第2薄膜晶体管的位置上形成第2半导体膜；
第2绝缘膜形成工序，在所述第1半导体膜及所述第2半导体膜的上方形成第2绝缘膜；及
第2栅电极形成工序，在所述第2绝缘膜上的与所述第2半导体膜对应的位置上形成所述第2薄膜晶体管的第2栅电极；
所述第2栅电极形成工序包括第1遮光膜形成工序，该第1遮光膜形成工序在所述第2绝缘膜上的与所述第1半导体膜对应的位置，与所述第2栅电极同时形成第1遮光膜；
所述第1栅电极形成工序包括第2遮光膜形成工序，该第2遮光膜形成工序在所述第1绝缘膜下的与所述第2半导体膜对应的位置，与所述第1栅电极同时形成第2遮光膜，
所述半导体膜形成工序包括如下工序：从所述第1绝缘膜侧沿着厚度方向层叠形成第1区域和第2区域，形成所述第1半导体膜及所述第2半导体膜，使所述第1区域和所述第2区域的一方的硅的结晶度，高于所述第1区域和所述第2区域的另一方的所述硅的结晶度。
8.如权利要求7所记载的晶体管构造体的制造方法，其中，
所述第1遮光膜形成工序包括如下工序：使用与所述第2栅电极相同的材料，与所述第2栅电极的形成同时形成所述第1遮光膜；
所述第2遮光膜形成工序包括如下工序：使用与所述第1栅电极相同的材料，与所述第1栅电极的形成同时形成所述第2遮光膜。
9.如权利要求7所记载的晶体管构造体的制造方法，其中，
所述半导体膜形成工序包括凹部形成工序，该凹部形成工序在所述第1半导体膜的上表面的与所述第1栅电极对应的区域的至少一部分形成凹部，在所述第2半导体膜的上表面的与所述第2栅电极对应的区域的至少一部分形成凹部。
10.如权利要求9所记载的晶体管构造体的制造方法，其中，
所述凹部形成工序包括半导体膜加工工序，该半导体膜加工工序在所述第1半导体膜的所述第2区域及所述第2半导体膜的所述第2区域形成所述凹部。
11.如权利要求9所记载的晶体管构造体的制造方法，其中，包括如下工序：
杂质半导体膜形成工序，将杂质半导体膜形成为与所述第1半导体膜及所述第2半导体膜接触；
电极形成工序，在隔着所述杂质半导体膜而与所述第1半导体膜电连接的位置上相互分离而形成所述第1薄膜晶体管的第1源电极及第1漏电极，在隔着所述杂质半导体膜与所述第2半导体膜电连接的位置上相互分离而形成所述第2薄膜晶体管的第2源电极及第2漏电极；及
杂质半导体膜加工工序，将所述第1源电极、所述第1漏电极、所述第2源电极及所述第2漏电极作为掩膜对所述杂质半导体膜进行蚀刻，将分离的所述第1源电极和所述第1漏电极之间的所述杂质半导体膜、及分离的所述第2源电极和所述第2漏电极之间的所述杂质半导体膜除去；
伴随着在所述杂质半导体膜加工工序中通过蚀刻除去所述杂质半导体膜的一部分，所述第1半导体膜的上表面及所述第2半导体膜的上表面的一部分也被蚀刻而除去，从而实行所述凹部形成工序。
12.一种发光装置，具有晶体管构造体和发光元件，其特征在于，
所述晶体管构造体具备：
第1薄膜晶体管，具备第1栅电极、覆盖所述第1栅电极的第1绝缘膜、在所述第1绝缘膜上的与所述第1栅电极对应的位置上设置的第1半导体膜、覆盖所述第1半导体膜的第2绝缘膜、及在所述第2绝缘膜上的与所述第1半导体膜对应的位置上设置的第1遮光膜；及
第2薄膜晶体管，具备在所述第1绝缘膜上设置的第2半导体膜、覆盖所述第2半导体膜的所述第2绝缘膜、在所述第2绝缘膜上的与所述第2半导体膜对应的位置上设置的第2栅电极、及在所述第1绝缘膜下的与所述第2半导体膜对应的位置上设置的第2遮光膜；
发光元件通过所述第1薄膜晶体管和所述第2薄膜晶体管的控制而控制发光；
所述第1半导体膜及所述第2半导体膜从所述第1绝缘膜侧沿着厚度方向，具有第1区域和第2区域，
所述第1区域和所述第2区域的一方的硅的结晶度，比所述第1区域和所述第2区域的另一方的所述硅的结晶度高。
13.如权利要求12所记载的发光装置，其中，
所述第1半导体膜及所述第2半导体膜的所述另一方，与所述第1区域和所述第2区域的所述一方相比较，非晶质硅区域的比例高。
14.如权利要求12所记载的发光装置，其中，
在所述第1薄膜晶体管中，所述第1半导体膜的所述第1区域成为所述第1半导体膜的电流路径，
在所述第2薄膜晶体管中，所述第2半导体膜的所述第2区域成为所述第2半导体膜的电流路径。
15.如权利要求12所记载的发光装置，其中，
所述第1区域的所述硅的结晶度比所述第2区域的所述硅的结晶度高；
所述第2薄膜晶体管起到控制向所述第1薄膜晶体管的信号的传达的开关晶体管的作用；
所述第1薄膜晶体管起到使基于经由所述第2薄膜晶体管传达的信号的电流流到所述发光元件的驱动晶体管的作用。
16.如权利要求12所记载的发光装置，其中，
所述第2区域的所述硅的结晶度比所述第1区域的所述硅的结晶度高；
所述第1薄膜晶体管起到控制向所述第2薄膜晶体管的信号的传达的开关晶体管的作用；
所述第2薄膜晶体管起到使基于经由所述第1薄膜晶体管传达的信号的电流流到所述发光元件的驱动晶体管的作用。
17.如权利要求12所记载的发光装置，其中具有：
电压供给线，与所述第1薄膜晶体管和所述第2薄膜晶体管中的至少任一个连接；及
导电层，在所述电压供给线上与该电压供给线电连接地设置，由与所述第2栅电极相同的材料构成。
18.如权利要求12所记载的发光装置，其中，
在所述第1半导体膜的上表面的与所述第1栅电极对应的区域的至少一部分设有凹部，
在所述第2半导体膜的上表面的与所述第2栅电极对应的区域的至少一部分设有凹部，
所述第1薄膜晶体管具有在将所述第1半导体膜的所述凹部除外的区域的至少一部分隔着杂质半导体膜而设置的第1源电极及第1漏电极，
所述第2薄膜晶体管具有在将所述第2半导体膜的所述凹部除外的区域的至少一部分隔着杂质半导体膜而设置的第2源电极及第2漏电极。
19.如权利要求18所记载的发光装置，其中，
所述凹部设置在所述第1半导体膜及所述第2半导体膜的所述第2区域。
20.如权利要求12所记载的发光装置，其中，
所述第1遮光膜及所述第2遮光膜由导电性材料形成，并与设定为接地电位的地布线电连接。
CN201110271928.XA 2010-09-14 2011-09-14 晶体管构造体、晶体管构造体的制造方法及发光装置 Expired - Fee Related CN102403362B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP205024/2010 2010-09-14
JP2010205024A JP5205634B2 (ja) 2010-09-14 2010-09-14 トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置
JP2010205016A JP5136616B2 (ja) 2010-09-14 2010-09-14 トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置
JP205016/2010 2010-09-14

Publications (2)

Publication Number Publication Date
CN102403362A true CN102403362A (zh) 2012-04-04
CN102403362B CN102403362B (zh) 2014-10-22

Family

ID=45805771

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110271928.XA Expired - Fee Related CN102403362B (zh) 2010-09-14 2011-09-14 晶体管构造体、晶体管构造体的制造方法及发光装置

Country Status (4)

Country Link
US (1) US8633487B2 (zh)
KR (1) KR101298309B1 (zh)
CN (1) CN102403362B (zh)
TW (1) TW201218367A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105742240A (zh) * 2016-04-05 2016-07-06 武汉华星光电技术有限公司 一种ltps阵列基板的制造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102315245A (zh) * 2010-07-09 2012-01-11 卡西欧计算机株式会社 晶体管构造体及发光装置
US9184052B2 (en) * 2012-10-25 2015-11-10 Samsung Electronics Co., Ltd. Semiconductor device and manufacturing method of semiconductor device using metal oxide
KR102012854B1 (ko) * 2012-11-12 2019-10-22 엘지디스플레이 주식회사 액정표시장치용 어레이기판 및 그 제조방법
KR102446991B1 (ko) 2013-09-13 2022-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
KR102319478B1 (ko) * 2014-03-18 2021-10-29 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
CN105655408A (zh) * 2016-03-14 2016-06-08 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制作和驱动方法、显示装置
KR102352809B1 (ko) * 2017-03-31 2022-01-19 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 표시 장치
CN110502960B (zh) * 2018-05-17 2022-04-08 京东方科技集团股份有限公司 显示基板、指纹识别面板、指纹识别方法及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040115857A1 (en) * 2002-12-17 2004-06-17 Possin George Edward Imaging array and methods for fabricating same
US7352005B2 (en) * 2005-04-11 2008-04-01 Seiko Epson Corporation Electro-optical device, manufacturing method thereof, and electronic apparatus
US20080116457A1 (en) * 2006-11-22 2008-05-22 Samsung Electronics Co., Ltd. Driving device for unit pixel of organic light emitting display and method of manufacturing the same
US20090039351A1 (en) * 2007-08-07 2009-02-12 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0990403A (ja) 1995-09-27 1997-04-04 Advanced Display:Kk 薄膜トランジスタアレイおよびその製法
JP4105173B2 (ja) 2001-05-23 2008-06-25 株式会社半導体エネルギー研究所 発光装置
KR101209041B1 (ko) 2005-11-25 2012-12-06 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101277606B1 (ko) 2006-03-22 2013-06-21 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
JP2009212219A (ja) 2008-03-03 2009-09-17 Casio Comput Co Ltd Ｅｌディスプレイパネル及びトランジスタアレイパネル
US8822995B2 (en) 2008-07-24 2014-09-02 Samsung Display Co., Ltd. Display substrate and method of manufacturing the same
JP2010135384A (ja) 2008-12-02 2010-06-17 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板、その製造方法及び液晶表示装置
CN102315245A (zh) 2010-07-09 2012-01-11 卡西欧计算机株式会社 晶体管构造体及发光装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040115857A1 (en) * 2002-12-17 2004-06-17 Possin George Edward Imaging array and methods for fabricating same
US7352005B2 (en) * 2005-04-11 2008-04-01 Seiko Epson Corporation Electro-optical device, manufacturing method thereof, and electronic apparatus
US20080116457A1 (en) * 2006-11-22 2008-05-22 Samsung Electronics Co., Ltd. Driving device for unit pixel of organic light emitting display and method of manufacturing the same
US20090039351A1 (en) * 2007-08-07 2009-02-12 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105742240A (zh) * 2016-04-05 2016-07-06 武汉华星光电技术有限公司 一种ltps阵列基板的制造方法

Also Published As

Publication number Publication date
US8633487B2 (en) 2014-01-21
KR20120028832A (ko) 2012-03-23
KR101298309B1 (ko) 2013-08-20
CN102403362B (zh) 2014-10-22
US20120061675A1 (en) 2012-03-15
TW201218367A (en) 2012-05-01

Similar Documents

Publication Publication Date Title
CN102403362B (zh) 晶体管构造体、晶体管构造体的制造方法及发光装置
US10658399B2 (en) Transistor and display device having the same
CN104716143A (zh) 薄膜晶体管阵列基底及其制造方法、有机发光显示设备
US9553201B2 (en) Thin film transistor, thin film transistor array panel, and manufacturing method of thin film transistor
KR101506671B1 (ko) 유기 발광 장치 및 그 제조 방법
KR100647599B1 (ko) 유기 전계 발광 표시장치 및 그 제조 방법
CN109148513A (zh) 显示装置及其制造方法
KR20150040869A (ko) 표시 장치 및 그 제조 방법, 및 전자 기기의 제조 방법
CN104868062B (zh) 制造有机发光显示装置的方法
KR20140055634A (ko) 유기 전계 발광 표시 패널 및 그의 제조 방법
CN102315245A (zh) 晶体管构造体及发光装置
JP2009212219A (ja) Ｅｌディスプレイパネル及びトランジスタアレイパネル
KR20120106192A (ko) 유기 발광 장치 및 그 제조 방법
JP2012064604A (ja) トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置
CN109148475A (zh) 显示装置及其制造方法
KR100825384B1 (ko) 백색 유기 전계 발광 표시 장치 및 그 제조 방법
KR101616929B1 (ko) 유기발광 표시장치 제조방법
JP5630170B2 (ja) トランジスタ構造体の製造方法
JP5205634B2 (ja) トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置
JP5136616B2 (ja) トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置
JP2012019120A (ja) トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置
JP5533070B2 (ja) 薄膜トランジスタ、発光装置及び薄膜トランジスタの製造方法
JP2012019117A (ja) トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置
JP2011192941A (ja) 薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法
JP5630169B2 (ja) トランジスタ構造体の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20170216

Address after: Irish Ross Kang Wangjun

Patentee after: Soras OLED

Address before: Tokyo, Japan

Patentee before: CASIO COMPUTER Co.,Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20141022

Termination date: 20210914

CF01 Termination of patent right due to non-payment of annual fee