JP2011181551A - 薄膜トランジスタ及び薄膜トランジスタの製造方法 - Google Patents
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Abstract
【課題】薄膜トランジスタのオン電流の安定を図る。
【解決手段】ELパネル1において、駆動素子として用いるスイッチトランジスタ5、駆動トランジスタ6などの薄膜トランジスタにおけるソース電極6i(5i)と不純物半導体膜6g(5g)の積層体の一部が、チャネル保護膜6d(5d)における膜厚の厚い一端側に重なる構造にすることで、チャネルとなる領域を覆うチャネル保護膜6d(5d)に作用するバックゲート効果を抑制することができ、チャネルの乱れを抑えることができるので、薄膜トランジスタ6(5)のオン電流(Id)を従来のものより増加させ、好適な値に安定させることを可能にした。
【選択図】図5
【解決手段】ELパネル1において、駆動素子として用いるスイッチトランジスタ5、駆動トランジスタ6などの薄膜トランジスタにおけるソース電極6i(5i)と不純物半導体膜6g(5g)の積層体の一部が、チャネル保護膜6d(5d)における膜厚の厚い一端側に重なる構造にすることで、チャネルとなる領域を覆うチャネル保護膜6d(5d)に作用するバックゲート効果を抑制することができ、チャネルの乱れを抑えることができるので、薄膜トランジスタ6(5)のオン電流(Id)を従来のものより増加させ、好適な値に安定させることを可能にした。
【選択図】図5
Description
本発明は、薄膜トランジスタ及び薄膜トランジスタの製造方法に関する。
従来、アモルファスシリコン等の半導体薄膜をチャネル層とする薄膜トランジスタは、表示デバイスなどの分野で利用されている(例えば、特許文献1、特許文献2参照。)。
例えば、図18に示す薄膜トランジスタ56を、表示デバイスの画素回路などに利用する際に必要となる特性として、ソース−ドレイン間のオン電流(Id)が所定値以上となることが挙げられる。オン電流を所定値以上の適正な範囲で安定させることで、EL(Electro Luminescence)パネルなどの表示デバイスを好適に発光させて、所定の表示性能が得られるようになる。
例えば、図18に示す薄膜トランジスタ56を、表示デバイスの画素回路などに利用する際に必要となる特性として、ソース−ドレイン間のオン電流(Id)が所定値以上となることが挙げられる。オン電流を所定値以上の適正な範囲で安定させることで、EL(Electro Luminescence)パネルなどの表示デバイスを好適に発光させて、所定の表示性能が得られるようになる。
しかしながら、図18に示すように、薄膜トランジスタ56において、ゲート電極56aとソース電極56i(不純物半導体膜56g)の間に生じる電界E56と、ゲート電極56aとドレイン電極56h(不純物半導体膜56f)の間に生じる電界E56が、半導体膜56b及びチャネル保護膜56dに作用し、その電界E56のバックゲート効果によるチャネルの乱れがオン電流(Id)の妨げになって、チャネル領域でのオン電流が低下してしまうことがある問題があった。
特に、ソース電極56i側の電界E56によるバックゲート効果によってチャネルが弱められて、オン電流が低下してしまうことが問題であった。
特に、ソース電極56i側の電界E56によるバックゲート効果によってチャネルが弱められて、オン電流が低下してしまうことが問題であった。
そこで、本発明の課題は、薄膜トランジスタのオン電流の安定を図ることである。
以上の課題を解決するため、本発明の一の態様は、薄膜トランジスタであって、
基板上に形成されたゲート電極と、
前記ゲート電極上に設けられた半導体膜と、
前記半導体膜上に設けられ、前記半導体膜のチャネル長方向に対向して形成されたソース電極及びドレイン電極と、
前記半導体膜と前記ソース電極及びドレイン電極との間に設けられ、前記ソース電極下の膜厚が前記ドレイン電極下の膜厚よりも厚く形成された保護膜と、
を備えることを特徴としている。
好ましくは、前記保護膜に重なった部分の前記ソース電極は、前記保護膜に重なった部分の前記ドレイン電極よりも前記半導体膜から離間している。
また、好ましくは、前記保護膜は、前記ソース電極下の膜厚が前記ドレイン電極下の膜厚よりも一段高くなる段差形状を有する。
また、好ましくは、前記保護膜における前記ソース電極下の膜厚は前記ドレイン電極下の膜厚の2〜3倍である。
基板上に形成されたゲート電極と、
前記ゲート電極上に設けられた半導体膜と、
前記半導体膜上に設けられ、前記半導体膜のチャネル長方向に対向して形成されたソース電極及びドレイン電極と、
前記半導体膜と前記ソース電極及びドレイン電極との間に設けられ、前記ソース電極下の膜厚が前記ドレイン電極下の膜厚よりも厚く形成された保護膜と、
を備えることを特徴としている。
好ましくは、前記保護膜に重なった部分の前記ソース電極は、前記保護膜に重なった部分の前記ドレイン電極よりも前記半導体膜から離間している。
また、好ましくは、前記保護膜は、前記ソース電極下の膜厚が前記ドレイン電極下の膜厚よりも一段高くなる段差形状を有する。
また、好ましくは、前記保護膜における前記ソース電極下の膜厚は前記ドレイン電極下の膜厚の2〜3倍である。
また、本発明の他の態様は、薄膜トランジスタの製造方法であって、
ゲート電極が形成された基板上に半導体層と保護絶縁膜を順次成膜した後、前記保護絶縁膜上にレジスト膜を成膜するレジスト膜形成工程と、
前記レジスト膜にパターニングを施して、前記半導体層におけるチャネルとなる領域の上方に対応する位置に、一の方向の一端側の膜厚が他端側よりも厚い段差レジスト部を形成する段差レジスト形成工程と、
前記段差レジスト部とともに前記保護絶縁膜にエッチング処理を施して、一の方向の一端側の膜厚が他端側よりも厚く、その下面で前記半導体層におけるチャネルとなる領域を覆う保護膜を形成する保護膜形成工程と、
前記保護膜が形成された前記半導体層上に、電極金属層を成膜する電極金属層成膜工程と、
前記電極金属層と前記半導体層とをパターニングして、前記保護膜の下に配される半導体膜と、前記保護膜に一部が重なり前記保護膜を挟んで前記一の方向に離間するソース電極及びドレイン電極と、を形成する電極形成工程と、
を備え、
前記電極形成工程において形成された前記ソース電極は、前記保護膜における前記一端側に形成されていることを特徴としている。
好ましくは、前記電極形成工程において形成された、前記ソース電極と、前記ドレイン電極は、前記保護膜に一部が重なるように形成されており、
前記保護膜に重なった部分の前記ソース電極は、前記保護膜に重なった部分の前記ドレイン電極よりも前記半導体膜から離間している。
ゲート電極が形成された基板上に半導体層と保護絶縁膜を順次成膜した後、前記保護絶縁膜上にレジスト膜を成膜するレジスト膜形成工程と、
前記レジスト膜にパターニングを施して、前記半導体層におけるチャネルとなる領域の上方に対応する位置に、一の方向の一端側の膜厚が他端側よりも厚い段差レジスト部を形成する段差レジスト形成工程と、
前記段差レジスト部とともに前記保護絶縁膜にエッチング処理を施して、一の方向の一端側の膜厚が他端側よりも厚く、その下面で前記半導体層におけるチャネルとなる領域を覆う保護膜を形成する保護膜形成工程と、
前記保護膜が形成された前記半導体層上に、電極金属層を成膜する電極金属層成膜工程と、
前記電極金属層と前記半導体層とをパターニングして、前記保護膜の下に配される半導体膜と、前記保護膜に一部が重なり前記保護膜を挟んで前記一の方向に離間するソース電極及びドレイン電極と、を形成する電極形成工程と、
を備え、
前記電極形成工程において形成された前記ソース電極は、前記保護膜における前記一端側に形成されていることを特徴としている。
好ましくは、前記電極形成工程において形成された、前記ソース電極と、前記ドレイン電極は、前記保護膜に一部が重なるように形成されており、
前記保護膜に重なった部分の前記ソース電極は、前記保護膜に重なった部分の前記ドレイン電極よりも前記半導体膜から離間している。
本発明は、薄膜トランジスタのオン電流の安定を図ることができる。
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
図1は、発光装置であるELパネル1における複数の画素Pの配置構成を示す平面図であり、図2は、ELパネル1の概略構成を示す平面図である。
図1、図2に示すように、ELパネル1には、R(赤),G(緑),B(青)をそれぞれ発光する複数の画素Pが所定のパターンでマトリクス状に配置されている。
このELパネル1には、複数の走査線2が行方向に沿って互いに略平行となるよう配列され、複数の信号線3が平面視して走査線2と略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線2の間において電圧供給線4が走査線2に沿って設けられている。そして、これら各走査線2と隣接する二本の信号線3と各電圧供給線4とによって囲われる範囲が、画素Pに相当する。
また、ELパネル1には、走査線2、信号線3、電圧供給線4の上方に覆うように、格子状の隔壁であるバンク13が設けられている。このバンク13によって囲われてなる略長方形状の複数の開口部13aが画素Pごとに形成されており、この開口部13a内に所定のキャリア輸送層(後述する正孔注入層8b、発光層8c)が設けられて、画素Pの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。
なお、図1においては、バンク13が格子状に設けられているものとしたが、これに限るものではなく、例えば信号線3に沿った一方向にのみ設けられているものであってもよい。
このELパネル1には、複数の走査線2が行方向に沿って互いに略平行となるよう配列され、複数の信号線3が平面視して走査線2と略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線2の間において電圧供給線4が走査線2に沿って設けられている。そして、これら各走査線2と隣接する二本の信号線3と各電圧供給線4とによって囲われる範囲が、画素Pに相当する。
また、ELパネル1には、走査線2、信号線3、電圧供給線4の上方に覆うように、格子状の隔壁であるバンク13が設けられている。このバンク13によって囲われてなる略長方形状の複数の開口部13aが画素Pごとに形成されており、この開口部13a内に所定のキャリア輸送層(後述する正孔注入層8b、発光層8c)が設けられて、画素Pの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。
なお、図1においては、バンク13が格子状に設けられているものとしたが、これに限るものではなく、例えば信号線3に沿った一方向にのみ設けられているものであってもよい。
図3は、アクティブマトリクス駆動方式で動作するELパネル1の1画素に相当する回路を示した回路図である。
図3に示すように、ELパネル1には、走査線2と、走査線2と交差する信号線3と、走査線2に沿う電圧供給線4とが設けられており、このELパネル1の1画素Pにつき、薄膜トランジスタであるスイッチトランジスタ5と、薄膜トランジスタである駆動トランジスタ6と、キャパシタ7と、EL素子8とが設けられている。
各画素Pにおいては、スイッチトランジスタ5のゲートが走査線2に接続され、スイッチトランジスタ5のドレインとソースのうちの一方が信号線3に接続され、スイッチトランジスタ5のドレインとソースのうちの他方がキャパシタ7の一方の電極及び駆動トランジスタ6のゲートに接続されている。駆動トランジスタ6のソースとドレインのうちの一方が電圧供給線4に接続され、駆動トランジスタ6のソースとドレインのうち他方がキャパシタ7の他方の電極及びEL素子8のアノードに接続されている。なお、全ての画素PのEL素子8のカソードは、一定電圧Vcomに保たれている(例えば、接地電位にされている)。
また、このELパネル1の周囲において各走査線2が走査ドライバに接続され、各電圧供給線4が一定電圧源又は適宜電圧信号を出力するドライバに接続され、各信号線3がデータドライバに接続され、これらドライバによってELパネル1がアクティブマトリクス駆動方式で駆動される。電圧供給線4には、一定電圧源又はドライバによって所定の電力が供給される。
次に、ELパネル1と、その画素Pの回路構造について、図4〜図6を用いて説明する。ここで、図4は、ELパネル1の1画素Pに相当する平面図であり、図5は、図4のV−V線に沿った面の矢視断面図、図6は、図4のVI−VI線に沿った面の矢視断面図である。なお、図4においては、電極及び配線を主に示す。
図4に示すように、スイッチトランジスタ5及び駆動トランジスタ6は、信号線3に沿うように配列され、スイッチトランジスタ5の近傍にキャパシタ7が配置され、駆動トランジスタ6の近傍にEL素子8が配置されている。また、走査線2と電圧供給線4の間に、スイッチトランジスタ5、駆動トランジスタ6、キャパシタ7及びEL素子8が配置されている。
図4〜図6に示すように、基板10上の一面にゲート絶縁膜となる第一絶縁膜11が成膜されており、その第一絶縁膜11の上に第二絶縁膜12が成膜されている。信号線3は第一絶縁膜11と基板10との間に形成され、走査線2及び電圧供給線4は第一絶縁膜11と第二絶縁膜12との間に形成されている。
また、図4、図6に示すように、スイッチトランジスタ5は、逆スタガ構造の薄膜トランジスタである。このスイッチトランジスタ5は、ゲート電極5a、半導体膜5b、チャネル保護膜5d、不純物半導体膜5f,5g、ドレイン電極5h、ソース電極5i等を有するものである。
ゲート電極5aは、基板10と第一絶縁膜11の間に形成されている。このゲート電極5aは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなる。また、ゲート電極5aの上に絶縁性の第一絶縁膜11が成膜されており、その第一絶縁膜11によってゲート電極5aが被覆されている。
第一絶縁膜11は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この第一絶縁膜11上であってゲート電極5aに対応する位置に真性な半導体膜5bが形成されており、半導体膜5bが第一絶縁膜11を挟んでゲート電極5aと相対している。
半導体膜5bは、例えば、アモルファスシリコン又は多結晶シリコンからなり、この半導体膜5bにチャネルが形成される。また、半導体膜5bの中央部上には、絶縁性のチャネル保護膜5dが形成されている。
チャネル保護膜5dは、例えば、シリコン窒化物又はシリコン酸化物からなり、半導体膜5bのチャネルとなる領域を覆う保護膜である。このチャネル保護膜5dは、ソース電極5iとドレイン電極5hとが対向する一の方向(チャネル長方向)に沿う一端側のソース電極5i側の膜厚が他端側のドレイン電極5h側よりも厚く、そのチャネル保護膜5dにおけるソース電極5i側がドレイン電極5h側よりも一段高い段差を有する形状を呈している。特に、チャネル保護膜5dにおけるソース電極5i下の膜厚はドレイン電極5h下の膜厚の2〜3倍であることが好ましい。
また、半導体膜5bの一端部の上には、不純物半導体膜5gが一部チャネル保護膜5dに重なるようにして形成されており、半導体膜5bの他端部の上には、不純物半導体膜5fが一部チャネル保護膜5dに重なるようにして形成されている。そして、不純物半導体膜5f,5gはチャネル保護膜5dを挟みチャネル長方向に対向しており、それぞれ半導体膜5bの両端側に互いに離間して形成されている。なお、不純物半導体膜5f,5gはn型半導体であるが、これに限らず、p型半導体であってもよい。
不純物半導体膜5fの上には、ドレイン電極5hが形成されている。不純物半導体膜5gの上には、ソース電極5iが形成されている。ドレイン電極5h,ソース電極5iは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなる。
そして、スイッチトランジスタ5におけるソース電極5iと不純物半導体膜5gの積層体と、ドレイン電極5hと不純物半導体膜5fの積層体は、互いに対向している端部の一部が半導体膜5b上のチャネル保護膜5dに重なっており、チャネル保護膜5dに重なった部分のソース電極5iは、チャネル保護膜5dに重なった部分のドレイン電極5hよりも半導体膜5bから離間している。
また、チャネル保護膜5d、ドレイン電極5h及びソース電極5iの上には、絶縁性の第二絶縁膜12が成膜され、チャネル保護膜5d、ドレイン電極5h及びソース電極5iが第二絶縁膜12によって被覆されている。そして、スイッチトランジスタ5は、第二絶縁膜12によって覆われるようになっている。第二絶縁膜12は、例えば、厚さが100nm〜200nmの窒化シリコン又は酸化シリコンからなる。
第一絶縁膜11は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この第一絶縁膜11上であってゲート電極5aに対応する位置に真性な半導体膜5bが形成されており、半導体膜5bが第一絶縁膜11を挟んでゲート電極5aと相対している。
半導体膜5bは、例えば、アモルファスシリコン又は多結晶シリコンからなり、この半導体膜5bにチャネルが形成される。また、半導体膜5bの中央部上には、絶縁性のチャネル保護膜5dが形成されている。
チャネル保護膜5dは、例えば、シリコン窒化物又はシリコン酸化物からなり、半導体膜5bのチャネルとなる領域を覆う保護膜である。このチャネル保護膜5dは、ソース電極5iとドレイン電極5hとが対向する一の方向(チャネル長方向)に沿う一端側のソース電極5i側の膜厚が他端側のドレイン電極5h側よりも厚く、そのチャネル保護膜5dにおけるソース電極5i側がドレイン電極5h側よりも一段高い段差を有する形状を呈している。特に、チャネル保護膜5dにおけるソース電極5i下の膜厚はドレイン電極5h下の膜厚の2〜3倍であることが好ましい。
また、半導体膜5bの一端部の上には、不純物半導体膜5gが一部チャネル保護膜5dに重なるようにして形成されており、半導体膜5bの他端部の上には、不純物半導体膜5fが一部チャネル保護膜5dに重なるようにして形成されている。そして、不純物半導体膜5f,5gはチャネル保護膜5dを挟みチャネル長方向に対向しており、それぞれ半導体膜5bの両端側に互いに離間して形成されている。なお、不純物半導体膜5f,5gはn型半導体であるが、これに限らず、p型半導体であってもよい。
不純物半導体膜5fの上には、ドレイン電極5hが形成されている。不純物半導体膜5gの上には、ソース電極5iが形成されている。ドレイン電極5h,ソース電極5iは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなる。
そして、スイッチトランジスタ5におけるソース電極5iと不純物半導体膜5gの積層体と、ドレイン電極5hと不純物半導体膜5fの積層体は、互いに対向している端部の一部が半導体膜5b上のチャネル保護膜5dに重なっており、チャネル保護膜5dに重なった部分のソース電極5iは、チャネル保護膜5dに重なった部分のドレイン電極5hよりも半導体膜5bから離間している。
また、チャネル保護膜5d、ドレイン電極5h及びソース電極5iの上には、絶縁性の第二絶縁膜12が成膜され、チャネル保護膜5d、ドレイン電極5h及びソース電極5iが第二絶縁膜12によって被覆されている。そして、スイッチトランジスタ5は、第二絶縁膜12によって覆われるようになっている。第二絶縁膜12は、例えば、厚さが100nm〜200nmの窒化シリコン又は酸化シリコンからなる。
また、図4、図5に示すように、駆動トランジスタ6は、逆スタガ構造の薄膜トランジスタである。この駆動トランジスタ6は、ゲート電極6a、半導体膜6b、チャネル保護膜6d、不純物半導体膜6f,6g、ドレイン電極6h、ソース電極6i等を有するものである。
ゲート電極6aは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなり、ゲート電極5aと同様に基板10と第一絶縁膜11の間に形成されている。そして、ゲート電極6aは、例えば、シリコン窒化物又はシリコン酸化物からなる第一絶縁膜11によって被覆されている。
この第一絶縁膜11の上であって、ゲート電極6aに対応する位置に、チャネルが形成される半導体膜6bが、例えば、アモルファスシリコン又は多結晶シリコンにより形成されている。この半導体膜6bは第一絶縁膜11を挟んでゲート電極6aと相対している。半導体膜6bの中央部上には、絶縁性のチャネル保護膜6dが形成されている。
チャネル保護膜6dは、例えば、シリコン窒化物又はシリコン酸化物からなり、半導体膜6bのチャネルとなる領域を覆う保護膜である。このチャネル保護膜6dは、ソース電極6iとドレイン電極6hとが対向する一の方向(チャネル長方向)に沿う一端側のソース電極6i側の膜厚が他端側のドレイン電極6h側よりも厚く、そのチャネル保護膜6dにおけるソース電極6i側がドレイン電極6h側よりも一段高い段差を有する形状を呈している。特に、チャネル保護膜6dにおけるソース電極6i下の膜厚はドレイン電極6h下の膜厚の2〜3倍であることが好ましい。
また、半導体膜6bの一端部の上には、不純物半導体膜6fが一部チャネル保護膜6dに重なるようにして形成されており、半導体膜6bの他端部の上には、不純物半導体膜6gが一部チャネル保護膜6dに重なるようにして形成されている。そして、不純物半導体膜6f,6gはチャネル保護膜6dを挟みチャネル長方向に対向しており、それぞれ半導体膜6bの両端側に互いに離間して形成されている。なお、不純物半導体膜6f,6gはn型半導体であるが、これに限らず、p型半導体であってもよい。
不純物半導体膜6fの上には、ドレイン電極6hが形成されている。不純物半導体膜6gの上には、ソース電極6iが形成されている。ドレイン電極6h,ソース電極6iは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなる。
そして、駆動トランジスタ6におけるソース電極6iと不純物半導体膜6gの積層体と、ドレイン電極6hと不純物半導体膜6fの積層体は、互いに対向している端部の一部が半導体膜6b上のチャネル保護膜6dに重なっており、チャネル保護膜6dに重なった部分のソース電極6iは、チャネル保護膜6dに重なった部分のドレイン電極6hよりも半導体膜6bから離間している。
また、チャネル保護膜6d、ドレイン電極6h及びソース電極6iの上には、絶縁性の第二絶縁膜12が成膜され、チャネル保護膜6d、ドレイン電極6h及びソース電極6iが第二絶縁膜12によって被覆されている。
この第一絶縁膜11の上であって、ゲート電極6aに対応する位置に、チャネルが形成される半導体膜6bが、例えば、アモルファスシリコン又は多結晶シリコンにより形成されている。この半導体膜6bは第一絶縁膜11を挟んでゲート電極6aと相対している。半導体膜6bの中央部上には、絶縁性のチャネル保護膜6dが形成されている。
チャネル保護膜6dは、例えば、シリコン窒化物又はシリコン酸化物からなり、半導体膜6bのチャネルとなる領域を覆う保護膜である。このチャネル保護膜6dは、ソース電極6iとドレイン電極6hとが対向する一の方向(チャネル長方向)に沿う一端側のソース電極6i側の膜厚が他端側のドレイン電極6h側よりも厚く、そのチャネル保護膜6dにおけるソース電極6i側がドレイン電極6h側よりも一段高い段差を有する形状を呈している。特に、チャネル保護膜6dにおけるソース電極6i下の膜厚はドレイン電極6h下の膜厚の2〜3倍であることが好ましい。
また、半導体膜6bの一端部の上には、不純物半導体膜6fが一部チャネル保護膜6dに重なるようにして形成されており、半導体膜6bの他端部の上には、不純物半導体膜6gが一部チャネル保護膜6dに重なるようにして形成されている。そして、不純物半導体膜6f,6gはチャネル保護膜6dを挟みチャネル長方向に対向しており、それぞれ半導体膜6bの両端側に互いに離間して形成されている。なお、不純物半導体膜6f,6gはn型半導体であるが、これに限らず、p型半導体であってもよい。
不純物半導体膜6fの上には、ドレイン電極6hが形成されている。不純物半導体膜6gの上には、ソース電極6iが形成されている。ドレイン電極6h,ソース電極6iは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなる。
そして、駆動トランジスタ6におけるソース電極6iと不純物半導体膜6gの積層体と、ドレイン電極6hと不純物半導体膜6fの積層体は、互いに対向している端部の一部が半導体膜6b上のチャネル保護膜6dに重なっており、チャネル保護膜6dに重なった部分のソース電極6iは、チャネル保護膜6dに重なった部分のドレイン電極6hよりも半導体膜6bから離間している。
また、チャネル保護膜6d、ドレイン電極6h及びソース電極6iの上には、絶縁性の第二絶縁膜12が成膜され、チャネル保護膜6d、ドレイン電極6h及びソース電極6iが第二絶縁膜12によって被覆されている。
キャパシタ7は、駆動トランジスタ6のゲート電極6aとソース電極6iとの間に接続されており、図4、図6に示すように、基板10と第一絶縁膜11との間に一方の電極7aが形成され、第一絶縁膜11と第二絶縁膜12との間に他方の電極7bが形成され、電極7aと電極7bが誘電体である第一絶縁膜11を挟んで相対している。
なお、信号線3、キャパシタ7の電極7a、スイッチトランジスタ5のゲート電極5a及び駆動トランジスタ6のゲート電極6aは、基板10に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成されたものである。
また、走査線2、電圧供給線4、キャパシタ7の電極7b、スイッチトランジスタ5のドレイン電極5h,ソース電極5i及び駆動トランジスタ6のドレイン電極6h,ソース電極6iは、第一絶縁膜11に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。
また、走査線2、電圧供給線4、キャパシタ7の電極7b、スイッチトランジスタ5のドレイン電極5h,ソース電極5i及び駆動トランジスタ6のドレイン電極6h,ソース電極6iは、第一絶縁膜11に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。
また、第一絶縁膜11には、ゲート電極5aと走査線2とが重なる領域にコンタクトホール11aが形成され、ドレイン電極5hと信号線3とが重なる領域にコンタクトホール11bが形成され、ゲート電極6aとソース電極5iとが重なる領域にコンタクトホール11cが形成されており、コンタクトホール11a〜11c内にコンタクトプラグ20a〜20cがそれぞれ埋め込まれている。コンタクトプラグ20aによってスイッチトランジスタ5のゲート電極5aと走査線2が電気的に導通し、コンタクトプラグ20bによってスイッチトランジスタ5のドレイン電極5hと信号線3が電気的に導通し、コンタクトプラグ20cによってスイッチトランジスタ5のソース電極5iとキャパシタ7の電極7aが電気的に導通するとともにスイッチトランジスタ5のソース電極5iと駆動トランジスタ6のゲート電極6aが電気的に導通する。なお、コンタクトプラグ20a〜20cを介することなく、走査線2が直接ゲート電極5aと接触し、ドレイン電極5hが信号線3と接触し、ソース電極5iがゲート電極6aと接触してもよい。
また、駆動トランジスタ6のゲート電極6aがキャパシタ7の電極7aに一体に連なっており、駆動トランジスタ6のドレイン電極6hが電圧供給線4に一体に連なっており、駆動トランジスタ6のソース電極6iがキャパシタ7の電極7bに一体に連なっている。
また、駆動トランジスタ6のゲート電極6aがキャパシタ7の電極7aに一体に連なっており、駆動トランジスタ6のドレイン電極6hが電圧供給線4に一体に連なっており、駆動トランジスタ6のソース電極6iがキャパシタ7の電極7bに一体に連なっている。
画素電極8aは、第一絶縁膜11を介して基板10上に設けられており、画素Pごとに独立して形成されている。この画素電極8aは透明電極であって、例えば、錫ドープ酸化インジウム(ITO)、亜鉛ドープ酸化インジウム、酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)又はカドミウム−錫酸化物(CTO)からなる。なお、画素電極8aは一部、駆動トランジスタ6のソース電極6iに重なり、画素電極8aとソース電極6iが接続している。
そして、図4、図5に示すように、第二絶縁膜12が、走査線2、信号線3、電圧供給線4、スイッチトランジスタ5、駆動トランジスタ6、画素電極8aの周縁部、キャパシタ7の電極7b及び第一絶縁膜11を覆うように形成されている。第二絶縁膜12には、各画素電極8aの中央部が露出するように開口部12aが形成されている。そのため、第二絶縁膜12は平面視して格子状に形成されている。
そして、図4、図5に示すように、第二絶縁膜12が、走査線2、信号線3、電圧供給線4、スイッチトランジスタ5、駆動トランジスタ6、画素電極8aの周縁部、キャパシタ7の電極7b及び第一絶縁膜11を覆うように形成されている。第二絶縁膜12には、各画素電極8aの中央部が露出するように開口部12aが形成されている。そのため、第二絶縁膜12は平面視して格子状に形成されている。
そして、基板10の表面に走査線2、信号線3、電圧供給線4、スイッチトランジスタ5、駆動トランジスタ6、キャパシタ7、画素電極8a及び第二絶縁膜12が形成されてなるパネルがトランジスタアレイパネルとなっている。
EL素子8は、図4、図5に示すように、アノードとなる第一電極としての画素電極8aと、画素電極8aの上に形成された化合物膜である正孔注入層8bと、正孔注入層8bの上に形成された化合物膜である発光層8cと、発光層8cの上に形成された第二電極としての対向電極8dとを備えている。対向電極8dは全画素Pに共通の単一電極であって、全画素Pに連続して形成されている。
正孔注入層8bは、例えば、導電性高分子であるPEDOT(poly(ethylenedioxy)thiophene;ポリエチレンジオキシチオフェン)及びドーパントであるPSS(polystyrene sulfonate;ポリスチレンスルホン酸)からなる機能層であって、画素電極8aから発光層8cに向けて正孔を注入するキャリア注入層である。
発光層8cは、画素P毎にR(赤),G(緑),B(青)のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなり、対向電極8dから供給される電子と、正孔注入層8bから注入される正孔との再結合に伴い発光する層である。このため、R(赤)を発光する画素P、G(緑)を発光する画素P、B(青)を発光する画素Pは互いに発光層8cの発光材料が異なる。画素PのR(赤),G(緑),B(青)のパターンは、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。
発光層8cは、画素P毎にR(赤),G(緑),B(青)のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなり、対向電極8dから供給される電子と、正孔注入層8bから注入される正孔との再結合に伴い発光する層である。このため、R(赤)を発光する画素P、G(緑)を発光する画素P、B(青)を発光する画素Pは互いに発光層8cの発光材料が異なる。画素PのR(赤),G(緑),B(青)のパターンは、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。
対向電極8dは、画素電極8aよりも仕事関数の低い材料で形成されており、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金で形成されている。
この対向電極8dは全ての画素Pに共通した電極であり、発光層8cなどの化合物膜とともに後述するバンク13を被覆している。
この対向電極8dは全ての画素Pに共通した電極であり、発光層8cなどの化合物膜とともに後述するバンク13を被覆している。
このように、第二絶縁膜12及びバンク13によって発光部位となる発光層8cが画素Pごとに仕切られている。
そして、開口部13a内において、キャリア輸送層としての正孔注入層8b及び発光層8cが、画素電極8a上に積層されている。
そして、開口部13a内において、キャリア輸送層としての正孔注入層8b及び発光層8cが、画素電極8a上に積層されている。
具体的には、バンク13は、正孔注入層8bや発光層8cを湿式法により形成するに際して、正孔注入層8bや発光層8cとなる材料が溶媒に溶解または分散された液状体が隣接する画素Pに滲み出ないようにする隔壁として機能する。
例えば、図5に示すように、第二絶縁膜12の上に設けられたバンク13には、第二絶縁膜12の開口部12aより内側に開口部13aが形成されている。
そして、各開口部13aに囲まれた各画素電極8a上に、正孔注入層8bとなる材料が含有される液状体を塗布し、基板10ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第1のキャリア輸送層である正孔注入層8bとなる。
さらに、各開口部13aに囲まれた各正孔注入層8b上に、発光層8cとなる材料が含有される液状体を塗布し、基板10ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第2のキャリア輸送層である発光層8cとなる。
なお、この発光層8cとバンク13を被覆するように対向電極8dが設けられている。
例えば、図5に示すように、第二絶縁膜12の上に設けられたバンク13には、第二絶縁膜12の開口部12aより内側に開口部13aが形成されている。
そして、各開口部13aに囲まれた各画素電極8a上に、正孔注入層8bとなる材料が含有される液状体を塗布し、基板10ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第1のキャリア輸送層である正孔注入層8bとなる。
さらに、各開口部13aに囲まれた各正孔注入層8b上に、発光層8cとなる材料が含有される液状体を塗布し、基板10ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第2のキャリア輸送層である発光層8cとなる。
なお、この発光層8cとバンク13を被覆するように対向電極8dが設けられている。
そして、このELパネル1においては、画素電極8a、基板10及び第一絶縁膜11が透明であり、発光層8cから発した光が画素電極8a、第一絶縁膜11及び基板10を透過して出射する。そのため、基板10の裏面が表示面となる。
なお、基板10側ではなく、反対側が表示面となってもよい。この場合、対向電極8dを透明電極とし、画素電極8aを反射電極として、発光層8cから発した光が対向電極8dを透過して出射する。
なお、基板10側ではなく、反対側が表示面となってもよい。この場合、対向電極8dを透明電極とし、画素電極8aを反射電極として、発光層8cから発した光が対向電極8dを透過して出射する。
このELパネル1は、次のように駆動されて発光する。
全ての電圧供給線4に所定レベルの電圧が印加された状態で、走査ドライバによって走査線2に順次電圧が印加されることで、これら走査線2が順次選択される。
各走査線2が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線3に印加されると、その選択されている走査線2に対応するスイッチトランジスタ5がオンになっていることから、その階調に応じたレベルの電圧が駆動トランジスタ6のゲート電極6aに印加される。
この駆動トランジスタ6のゲート電極6aに印加された電圧に応じて、駆動トランジスタ6のゲート電極6aとソース電極6iとの間の電位差が定まって、駆動トランジスタ6におけるドレイン−ソース電流の大きさが定まり、EL素子8がそのドレイン−ソース電流に応じた明るさで発光する。
その後、その走査線2の選択が解除されると、スイッチトランジスタ5がオフとなるので、駆動トランジスタ6のゲート電極6aに印加された電圧にしたがった電荷がキャパシタ7に蓄えられ、駆動トランジスタ6のゲート電極6aとソース電極6i間の電位差は保持される。
このため、駆動トランジスタ6は選択時と同じ電流値のドレイン−ソース電流を流し続け、EL素子8の輝度を維持するようになっている。
全ての電圧供給線4に所定レベルの電圧が印加された状態で、走査ドライバによって走査線2に順次電圧が印加されることで、これら走査線2が順次選択される。
各走査線2が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線3に印加されると、その選択されている走査線2に対応するスイッチトランジスタ5がオンになっていることから、その階調に応じたレベルの電圧が駆動トランジスタ6のゲート電極6aに印加される。
この駆動トランジスタ6のゲート電極6aに印加された電圧に応じて、駆動トランジスタ6のゲート電極6aとソース電極6iとの間の電位差が定まって、駆動トランジスタ6におけるドレイン−ソース電流の大きさが定まり、EL素子8がそのドレイン−ソース電流に応じた明るさで発光する。
その後、その走査線2の選択が解除されると、スイッチトランジスタ5がオフとなるので、駆動トランジスタ6のゲート電極6aに印加された電圧にしたがった電荷がキャパシタ7に蓄えられ、駆動トランジスタ6のゲート電極6aとソース電極6i間の電位差は保持される。
このため、駆動トランジスタ6は選択時と同じ電流値のドレイン−ソース電流を流し続け、EL素子8の輝度を維持するようになっている。
次に、本発明にかかるELパネル1において、駆動素子として用いられているスイッチトランジスタ5と駆動トランジスタ6におけるチャネル保護膜5d、6dの一端側の膜厚を他端側よりも厚くして、そのチャネル保護膜5d、6dのソース電極5i側がドレイン電極5h側よりも一段高くなる段差形状とすることの効果について説明する。
図7に示すように、薄膜トランジスタ(駆動トランジスタ6及びスイッチトランジスタ5)のチャネル保護膜6d、5dは、一端側であるソース電極6i(5i)側の膜厚が、他端側であるドレイン電極6h(5h)側の膜厚よりも厚く形成されている。そのチャネル保護膜6d、5dは、ソース電極5i側がドレイン電極5h側よりも一段高い段差を有する段差形状を呈している。
このチャネル保護膜6d(5d)の一端側に重なった部分のソース電極6i(5i)は、チャネル保護膜6d(5d)の他端側に重なった部分のドレイン電極6h(5h)よりも半導体膜6b(5b)から離間している。
そして、電圧の印加に応じて、ゲート電極6a(5a)と不純物半導体膜6g(5g)及びソース電極6i(5i)との間に電界Eiが生じ、ゲート電極6a(5a)と不純物半導体膜6f(5f)及びドレイン電極6h(5h)との間に電界Ehが生じる。ここで、ソース電極6i(5i)側に生じる電界Eiは、ドレイン電極6h(5h)側に生じる電界Ehよりも弱い。これは、チャネル保護膜6d(5d)におけるソース電極6i(5i)側の膜厚が比較的厚く、ドレイン電極6h(5h)側の膜厚が比較的薄いため、ソース電極6i(5i)とゲート電極6a(5a)の間の距離の方が、ドレイン電極6h(5h)とゲート電極6a(5a)の間の距離よりも長いことによる。
具体的に、従来の薄膜トランジスタ56(図18参照)におけるチャネル保護膜56dの膜厚が1200Åであって、本実施形態の薄膜トランジスタ6(5)におけるチャネル保護膜6d(5d)のドレイン電極6h(5h)側の膜厚を1200Åとした場合、チャネル保護膜6d(5d)のソース電極6i(5i)側の膜厚は、その2〜3倍である2400〜3600Åとすることが好ましい。なお、ソース電極6i(5i)が半導体膜6b(5b)から離間する距離は、ドレイン電極6h(5h)が半導体膜6b(5b)から離間する距離の1.5倍以上であることが好ましく、より好ましくは2倍以上である。
このチャネル保護膜6d(5d)の一端側に重なった部分のソース電極6i(5i)は、チャネル保護膜6d(5d)の他端側に重なった部分のドレイン電極6h(5h)よりも半導体膜6b(5b)から離間している。
そして、電圧の印加に応じて、ゲート電極6a(5a)と不純物半導体膜6g(5g)及びソース電極6i(5i)との間に電界Eiが生じ、ゲート電極6a(5a)と不純物半導体膜6f(5f)及びドレイン電極6h(5h)との間に電界Ehが生じる。ここで、ソース電極6i(5i)側に生じる電界Eiは、ドレイン電極6h(5h)側に生じる電界Ehよりも弱い。これは、チャネル保護膜6d(5d)におけるソース電極6i(5i)側の膜厚が比較的厚く、ドレイン電極6h(5h)側の膜厚が比較的薄いため、ソース電極6i(5i)とゲート電極6a(5a)の間の距離の方が、ドレイン電極6h(5h)とゲート電極6a(5a)の間の距離よりも長いことによる。
具体的に、従来の薄膜トランジスタ56(図18参照)におけるチャネル保護膜56dの膜厚が1200Åであって、本実施形態の薄膜トランジスタ6(5)におけるチャネル保護膜6d(5d)のドレイン電極6h(5h)側の膜厚を1200Åとした場合、チャネル保護膜6d(5d)のソース電極6i(5i)側の膜厚は、その2〜3倍である2400〜3600Åとすることが好ましい。なお、ソース電極6i(5i)が半導体膜6b(5b)から離間する距離は、ドレイン電極6h(5h)が半導体膜6b(5b)から離間する距離の1.5倍以上であることが好ましく、より好ましくは2倍以上である。
このように、ソース電極6i(5i)側が重なるチャネル保護膜6d(5d)の一端側を、ドレイン電極6h(5h)側が重なるチャネル保護膜6d(5d)の他端側よりも厚く形成することによって、チャネル保護膜6d(5d)の一端部をゲート電極6a(5a)と不純物半導体膜6g(5g)及びソース電極6i(5i)とで挟んだ部分に生じる電界Eiを弱めることができ、その電界Eiによるバックゲート効果を抑制することができる。
その結果、ソース電極6i(5i)側に生じる電界Eiがチャネルに与える影響が薄れるので、ソース電極6i(5i)側に生じる電界Eiによるバックゲート効果によってチャネルが弱められて、オン電流が低下してしまうことを低減することができる。
その結果、ソース電極6i(5i)側に生じる電界Eiがチャネルに与える影響が薄れるので、ソース電極6i(5i)側に生じる電界Eiによるバックゲート効果によってチャネルが弱められて、オン電流が低下してしまうことを低減することができる。
つまり、チャネル保護膜6d(5d)のソース電極6i(5i)側を、チャネル保護膜6d(5d)のドレイン電極6h(5h)側よりも厚く形成して、そのチャネル保護膜6d(5d)におけるソース電極6i(5i)側がドレイン電極6h(5h)側よりも一段高くなる段差形状を有するようにすれば、ソース電極6i(5i)を半導体膜6b(5b)から離間させて、ソース電極6i(5i)とゲート電極6a(5a)の間を拡げることができるので、ゲート電極6a(5a)とソース電極6i(5i)の間に生じる電界Eiを弱めることができる。
そして、ゲート電極6a(5a)とソース電極6i(5i)の間に生じる電界Eiを弱めることで、その電界Eiによるバックゲート効果を抑制して、その電界Eiが半導体膜6b(5b)のチャネルに作用することを低減することができるので、段差のない従来のチャネル保護膜56d(図18参照)を備える薄膜トランジスタ56に比べて、オン電流(Id)が安定し増加するメリットがある。
こうして、段差を有するチャネル保護膜6d(5d)における膜厚の厚い一端部側に、ソース電極6i(5i)と不純物半導体膜6g(5g)の積層体の一部を重ねる構造をとり、その部分に生じる電界Eiを弱めて、その電界Eiによるバックゲート効果を抑制することによって、チャネルの乱れを抑え、オン電流を好適な値に安定させることができる。
そして、ゲート電極6a(5a)とソース電極6i(5i)の間に生じる電界Eiを弱めることで、その電界Eiによるバックゲート効果を抑制して、その電界Eiが半導体膜6b(5b)のチャネルに作用することを低減することができるので、段差のない従来のチャネル保護膜56d(図18参照)を備える薄膜トランジスタ56に比べて、オン電流(Id)が安定し増加するメリットがある。
こうして、段差を有するチャネル保護膜6d(5d)における膜厚の厚い一端部側に、ソース電極6i(5i)と不純物半導体膜6g(5g)の積層体の一部を重ねる構造をとり、その部分に生じる電界Eiを弱めて、その電界Eiによるバックゲート効果を抑制することによって、チャネルの乱れを抑え、オン電流を好適な値に安定させることができる。
なお、チャネル保護膜6d(5d)における膜厚の厚い一端側に、ソース電極6i(5i)と不純物半導体膜6g(5g)の積層体を重ねる構造を有する薄膜トランジスタは、オン電流を好適な値に安定させる特性を有するので、ELパネル1においては、EL素子8に電力を供給し、その発光に寄与する駆動トランジスタ6をその構造にすることが好ましい。
次に、ELパネル1におけるEL素子8の製造方法について説明する。
特に、ELパネル1において駆動素子として用いられる薄膜トランジスタの製造方法について、駆動トランジスタ6を例に、図8〜図14に示す工程図を用いて説明する。
特に、ELパネル1において駆動素子として用いられる薄膜トランジスタの製造方法について、駆動トランジスタ6を例に、図8〜図14に示す工程図を用いて説明する。
まず、基板10上にゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、図8に示すように、ゲート電極6aを形成する。
なお、ゲート電極6aとともに基板10上に、スイッチトランジスタ5のゲート電極5a、信号線3、キャパシタ7の電極7aが形成されている(図5、図6参照)。
なお、ゲート電極6aとともに基板10上に、スイッチトランジスタ5のゲート電極5a、信号線3、キャパシタ7の電極7aが形成されている(図5、図6参照)。
次いで、図9に示すように、プラズマCVDによって、窒化シリコン等の第一絶縁膜11と、半導体膜6bとなるアモルファスシリコン等の半導体層9bを連続して堆積して二層を成膜する。半導体層9bを成膜した後、更にその半導体層9b上にスパッタリングやCVD法などによってチャネル保護膜6dとなる窒化シリコン等の保護絶縁膜9dを、例えば、2500Åの厚みに成膜する。
次いで、図10に示すように、保護絶縁膜9dの上に、例えば、膜厚が1.5μmのレジスト膜15を成膜する。なお、レジスト膜15は、例えば、東京応化工業(株)製「OFPR−800」を用いる。この「OFPR−800」は、通常のフォトリソグラフィーで使用されるポジ型のレジスト材料である。
さらに、図10に示すように、レジスト膜15の上方にマスク部17aを有するフォトマスク17を配置して、そのレジスト膜15を露光する。なお、フォトマスク17におけるマスク部17aの一の方向(チャネル長方向)の幅は、例えば、チャネル保護膜6dにおけるチャネル長方向の幅に相当している。特に、マスク部17aは、ハーフトーンマスクであり、一の方向の一端側の半分が濃色マスクであり、他端側の半分が淡色マスクになっている。このハーフトーンのマスク部17aを透過する光量が異なるため、レジスト膜15に対する露光量を調整することができる。
そして、レジスト膜15を露光した後、現像等によるパターニングを行い、図11に示すように、一の方向(チャネル長方向)の一端側の厚みが他端側よりも厚い形状を有し、その略中央に段差を有する段差レジスト部15aを形成する。なお、段差レジスト部15aは、保護絶縁膜9d上であって、半導体層9bにおけるチャネルとなる領域の上方に対応する位置に形成されている。
さらに、図10に示すように、レジスト膜15の上方にマスク部17aを有するフォトマスク17を配置して、そのレジスト膜15を露光する。なお、フォトマスク17におけるマスク部17aの一の方向(チャネル長方向)の幅は、例えば、チャネル保護膜6dにおけるチャネル長方向の幅に相当している。特に、マスク部17aは、ハーフトーンマスクであり、一の方向の一端側の半分が濃色マスクであり、他端側の半分が淡色マスクになっている。このハーフトーンのマスク部17aを透過する光量が異なるため、レジスト膜15に対する露光量を調整することができる。
そして、レジスト膜15を露光した後、現像等によるパターニングを行い、図11に示すように、一の方向(チャネル長方向)の一端側の厚みが他端側よりも厚い形状を有し、その略中央に段差を有する段差レジスト部15aを形成する。なお、段差レジスト部15aは、保護絶縁膜9d上であって、半導体層9bにおけるチャネルとなる領域の上方に対応する位置に形成されている。
次いで、段差レジスト部15aとともに保護絶縁膜9dにドライエッチングを施して、図12に示すように、半導体層9bにおけるチャネルとなる領域をその下面で覆うチャネル保護膜6dを形成する。
ここで、段差レジスト部15aと保護絶縁膜9dを同時にドライエッチングする過程で、段差レジスト部15aが浸食され終わり、段差レジスト部15aで覆われていた保護絶縁膜9d部分にチャネル保護膜6dが形成されるタイミングに、そのチャネル保護膜6dで覆われた部分以外の半導体層9bが表出するように、段差レジスト部15aと保護絶縁膜9dの選択比を調整したエッチング条件でドライエッチングを行う。このエッチング条件は、例えば、段差レジスト部15aにおける最も膜厚が厚い一端側がエッチングされ終わるタイミングに、段差レジスト部15aで覆われていない保護絶縁膜9dがエッチングされ終わるような選択比の条件である。つまり、図11に示す、保護絶縁膜9d上に段差レジスト部15aが設けられている状態で、その表面に露出している上面側から浸食するエッチングを行い、段差レジスト部15aとその段差レジスト部15aで覆われていない保護絶縁膜9d部分が消失した段階で、段差レジスト部15aの下方に相当した位置に、図12に示す、段差レジスト部15aの凹凸に応じた形状の段差を有するチャネル保護膜6dが形成されるようになっている。
このチャネル保護膜6dは、一の方向(チャネル長方向)の一端側の膜厚が他端側の膜厚よりも厚く形成され、その略中央に段差が形成された段差形状を有しており、例えば、一端側の膜厚が2400Åであり、他端側の膜厚が1200Åである段差を有している。
なお、チャネル保護膜6dとともに半導体層9b上に、チャネル保護膜5dが形成されている(図6参照)。
ここで、段差レジスト部15aと保護絶縁膜9dを同時にドライエッチングする過程で、段差レジスト部15aが浸食され終わり、段差レジスト部15aで覆われていた保護絶縁膜9d部分にチャネル保護膜6dが形成されるタイミングに、そのチャネル保護膜6dで覆われた部分以外の半導体層9bが表出するように、段差レジスト部15aと保護絶縁膜9dの選択比を調整したエッチング条件でドライエッチングを行う。このエッチング条件は、例えば、段差レジスト部15aにおける最も膜厚が厚い一端側がエッチングされ終わるタイミングに、段差レジスト部15aで覆われていない保護絶縁膜9dがエッチングされ終わるような選択比の条件である。つまり、図11に示す、保護絶縁膜9d上に段差レジスト部15aが設けられている状態で、その表面に露出している上面側から浸食するエッチングを行い、段差レジスト部15aとその段差レジスト部15aで覆われていない保護絶縁膜9d部分が消失した段階で、段差レジスト部15aの下方に相当した位置に、図12に示す、段差レジスト部15aの凹凸に応じた形状の段差を有するチャネル保護膜6dが形成されるようになっている。
このチャネル保護膜6dは、一の方向(チャネル長方向)の一端側の膜厚が他端側の膜厚よりも厚く形成され、その略中央に段差が形成された段差形状を有しており、例えば、一端側の膜厚が2400Åであり、他端側の膜厚が1200Åである段差を有している。
なお、チャネル保護膜6dとともに半導体層9b上に、チャネル保護膜5dが形成されている(図6参照)。
次いで、図13に示すように、チャネル保護膜6dが形成されている半導体層9b上に、スパッタリングやCVD法などによって不純物半導体膜6f,6gとなる不純物半導体層9fを、例えば、250Åの厚みに成膜する。
さらに、図13に示すように、不純物半導体層9f上に、スパッタリングなどによってソース電極6iおよびドレイン電極6hとなる電極金属層9hを、例えば、1500Åの厚みに成膜する。
さらに、図13に示すように、不純物半導体層9f上に、スパッタリングなどによってソース電極6iおよびドレイン電極6hとなる電極金属層9hを、例えば、1500Åの厚みに成膜する。
次いで、ソース電極6iとドレイン電極6hを形成する部分に対応するレジスト(図示省略)を設けて、そのレジストで電極部分を覆った後、ウェットエッチングを行い、図14に示すように、電極金属層9hからソース電極6iおよびドレイン電極6hを形成する。
さらに、図14に示すように、不純物半導体層9fと半導体層9bとを一括で処理するドライエッチングを行い、チャネル保護膜6dを挟んでチャネル長方向に離間する一対の不純物半導体膜6g、6f及びその下に配される半導体膜6bを形成する。
この一対の不純物半導体膜6g、6f上にソース電極6i及びドレイン電極6hが配されている。そして、不純物半導体膜6g上のソース電極6iは、その一部がチャネル保護膜6dの一端側に重なり、また、不純物半導体膜6f上のドレイン電極6hは、その一部がチャネル保護膜6dの他端側に重なっている。
なお、ソース電極6i及びドレイン電極6hと、一対の不純物半導体膜6g、6fと、半導体膜6bを形成した後、剥離液を用いてレジストを除去する(図14参照)。
また、不純物半導体膜6f,6g、半導体膜6bとともに、スイッチトランジスタ5の不純物半導体膜5f,5g、半導体膜5bも形成される(図6参照)。
また、ソース電極6i及びドレイン電極6hとともに、スイッチトランジスタ5のソース電極5i及びドレイン電極5hも形成される(図6参照)。また、ソース電極及びドレイン電極とともに、走査線2、電圧供給線4、キャパシタ7の電極7bが形成されるようになっている(図5、図6参照)。
こうして、駆動トランジスタ6とスイッチトランジスタ5が製造される。
さらに、図14に示すように、不純物半導体層9fと半導体層9bとを一括で処理するドライエッチングを行い、チャネル保護膜6dを挟んでチャネル長方向に離間する一対の不純物半導体膜6g、6f及びその下に配される半導体膜6bを形成する。
この一対の不純物半導体膜6g、6f上にソース電極6i及びドレイン電極6hが配されている。そして、不純物半導体膜6g上のソース電極6iは、その一部がチャネル保護膜6dの一端側に重なり、また、不純物半導体膜6f上のドレイン電極6hは、その一部がチャネル保護膜6dの他端側に重なっている。
なお、ソース電極6i及びドレイン電極6hと、一対の不純物半導体膜6g、6fと、半導体膜6bを形成した後、剥離液を用いてレジストを除去する(図14参照)。
また、不純物半導体膜6f,6g、半導体膜6bとともに、スイッチトランジスタ5の不純物半導体膜5f,5g、半導体膜5bも形成される(図6参照)。
また、ソース電極6i及びドレイン電極6hとともに、スイッチトランジスタ5のソース電極5i及びドレイン電極5hも形成される(図6参照)。また、ソース電極及びドレイン電極とともに、走査線2、電圧供給線4、キャパシタ7の電極7bが形成されるようになっている(図5、図6参照)。
こうして、駆動トランジスタ6とスイッチトランジスタ5が製造される。
更に、駆動トランジスタ6およびスイッチトランジスタ5が形成された後に、ITO膜を堆積してからパターニングして画素電極8aを形成する(図5参照)。
次いで、駆動トランジスタ6やスイッチトランジスタ5を覆うように、第二絶縁膜12を成膜する(図5、図6参照)。なお、第二絶縁膜12は、第一絶縁膜11と同様に、プラズマCVDによって窒化シリコン等を成膜したものである。この第二絶縁膜12をフォトリソグラフィーでパターニングすることで画素電極8aの中央部が露出する開口部12aを形成する(図5参照)。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極8aが露出する開口部13aを有する、例えば格子状のバンク13を形成する(図5参照)。
次いで、バンク13の開口部13aに、正孔注入層8bや発光層8cとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層8bや発光層8cを順次成膜する(図5参照)。
次いで、バンク13の上及び発光層8cの上に対向電極8dを一面に成膜することで、EL素子8が製造されて(図5参照)、ELパネル1が製造される。
次いで、駆動トランジスタ6やスイッチトランジスタ5を覆うように、第二絶縁膜12を成膜する(図5、図6参照)。なお、第二絶縁膜12は、第一絶縁膜11と同様に、プラズマCVDによって窒化シリコン等を成膜したものである。この第二絶縁膜12をフォトリソグラフィーでパターニングすることで画素電極8aの中央部が露出する開口部12aを形成する(図5参照)。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極8aが露出する開口部13aを有する、例えば格子状のバンク13を形成する(図5参照)。
次いで、バンク13の開口部13aに、正孔注入層8bや発光層8cとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層8bや発光層8cを順次成膜する(図5参照)。
次いで、バンク13の上及び発光層8cの上に対向電極8dを一面に成膜することで、EL素子8が製造されて(図5参照)、ELパネル1が製造される。
以上のように、ソース電極6i(5i)と不純物半導体膜6g(5g)の積層体の一部が、チャネル保護膜6d(5d)における膜厚の厚い一端側に重なる構造を有する薄膜トランジスタ(駆動トランジスタ6及びスイッチトランジスタ5)は、ソース電極側に生じる電界を弱めて、その薄膜トランジスタ6(5)のチャネルに作用するバックゲート効果を抑制することができ、チャネルの乱れを抑えることができる。そして、薄膜トランジスタ6(5)のオン電流(Id)が低下してしまうことを防ぎ、オン電流を好適な値に安定させることができる。
こうして、薄膜トランジスタのオン電流(Id)が好適な値に安定するスイッチトランジスタ5及び駆動トランジスタ6を備えるEL素子8は好適に発光し、そのスイッチトランジスタ5及び駆動トランジスタ6を駆動素子とするELパネル1は良好な画像表示が可能になって、表示性能を向上させることができる。
そして、以上のように形成されて製造されたELパネル1は、各種電子機器の表示パネルとして用いられる。
例えば、図15に示す、携帯電話機200の表示パネル1aや、図16(a)(b)に示す、デジタルカメラ300の表示パネル1bや、図17に示す、パーソナルコンピュータ400の表示パネル1cに、ELパネル1を適用することができる。
そして、以上のように形成されて製造されたELパネル1は、各種電子機器の表示パネルとして用いられる。
例えば、図15に示す、携帯電話機200の表示パネル1aや、図16(a)(b)に示す、デジタルカメラ300の表示パネル1bや、図17に示す、パーソナルコンピュータ400の表示パネル1cに、ELパネル1を適用することができる。
なお、本発明の適用は上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
1 ELパネル
5 スイッチトランジスタ(薄膜トランジスタ)
6 駆動トランジスタ(薄膜トランジスタ)
5a、6a ゲート電極
5b、6b 半導体膜
5d、6d チャネル保護膜(保護膜)
5f、6f 不純物半導体膜
5g、6g 不純物半導体膜
5h、6h ドレイン電極
5i、6i ソース電極
8 EL素子
9b 半導体層
9d 保護絶縁膜
9f 不純物半導体層
9h 電極金属層
10 基板
11 第一絶縁膜
12 第二絶縁膜
13 バンク
15 レジスト膜
15a 段差レジスト部
17 フォトマスク
17a マスク部
5 スイッチトランジスタ(薄膜トランジスタ)
6 駆動トランジスタ(薄膜トランジスタ)
5a、6a ゲート電極
5b、6b 半導体膜
5d、6d チャネル保護膜(保護膜)
5f、6f 不純物半導体膜
5g、6g 不純物半導体膜
5h、6h ドレイン電極
5i、6i ソース電極
8 EL素子
9b 半導体層
9d 保護絶縁膜
9f 不純物半導体層
9h 電極金属層
10 基板
11 第一絶縁膜
12 第二絶縁膜
13 バンク
15 レジスト膜
15a 段差レジスト部
17 フォトマスク
17a マスク部
Claims (6)
- 基板上に形成されたゲート電極と、
前記ゲート電極上に設けられた半導体膜と、
前記半導体膜上に設けられ、前記半導体膜のチャネル長方向に対向して形成されたソース電極及びドレイン電極と、
前記半導体膜と前記ソース電極及びドレイン電極との間に設けられ、前記ソース電極下の膜厚が前記ドレイン電極下の膜厚よりも厚く形成された保護膜と、
を備えることを特徴とする薄膜トランジスタ。 - 前記保護膜に重なった部分の前記ソース電極は、前記保護膜に重なった部分の前記ドレイン電極よりも前記半導体膜から離間していることを特徴とする請求項1に記載の薄膜トランジスタ。
- 前記保護膜は、前記ソース電極下の膜厚が前記ドレイン電極下の膜厚よりも一段高くなる段差形状を有することを特徴とする請求項1又は2に記載の薄膜トランジスタ。
- 前記保護膜における前記ソース電極下の膜厚は前記ドレイン電極下の膜厚の2〜3倍であることを特徴とする請求項1〜3の何れか一項に記載の薄膜トランジスタ。
- ゲート電極が形成された基板上に半導体層と保護絶縁膜を順次成膜した後、前記保護絶縁膜上にレジスト膜を成膜するレジスト膜形成工程と、
前記レジスト膜にパターニングを施して、前記半導体層におけるチャネルとなる領域の上方に対応する位置に、一の方向の一端側の膜厚が他端側よりも厚い段差レジスト部を形成する段差レジスト形成工程と、
前記段差レジスト部とともに前記保護絶縁膜にエッチング処理を施して、一の方向の一端側の膜厚が他端側よりも厚く、その下面で前記半導体層におけるチャネルとなる領域を覆う保護膜を形成する保護膜形成工程と、
前記保護膜が形成された前記半導体層上に、電極金属層を成膜する電極金属層成膜工程と、
前記電極金属層と前記半導体層とをパターニングして、前記保護膜の下に配される半導体膜と、前記保護膜に一部が重なり前記保護膜を挟んで前記一の方向に離間するソース電極及びドレイン電極と、を形成する電極形成工程と、
を備え、
前記電極形成工程において形成された前記ソース電極は、前記保護膜における前記一端側に形成されていることを特徴とする薄膜トランジスタの製造方法。 - 前記電極形成工程において形成された、前記ソース電極と、前記ドレイン電極は、前記保護膜に一部が重なるように形成されており、
前記保護膜に重なった部分の前記ソース電極は、前記保護膜に重なった部分の前記ドレイン電極よりも前記半導体膜から離間していることを特徴とする請求項5に記載の薄膜トランジスタの製造方法。
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Cited By (1)
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CN110544693A (zh) * | 2018-05-29 | 2019-12-06 | 长鑫存储技术有限公司 | 半导体存储单元的制造方法及半导体存储单元 |
-
2010
- 2010-02-26 JP JP2010041635A patent/JP2011181551A/ja active Pending
Cited By (2)
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CN110544693A (zh) * | 2018-05-29 | 2019-12-06 | 长鑫存储技术有限公司 | 半导体存储单元的制造方法及半导体存储单元 |
CN110544693B (zh) * | 2018-05-29 | 2024-05-17 | 长鑫存储技术有限公司 | 半导体存储单元的制造方法及半导体存储单元 |
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