CN110544693A - 半导体存储单元的制造方法及半导体存储单元 - Google Patents

Abstract

本发明实施例公开了一种半导体存储单元的制造方法及半导体存储单元。制造方法包括：提供基板，基板包括位线和位线隔离结构，位线隔离结构之间形成电容接触槽，电容接触槽下方的基板中包括浅沟道隔离结构和分别设置在其两侧的漏极，漏极的上表面形成漏极的第一基准面；在基板一侧表面上形成第一隔离牺牲层，第一隔离牺牲层在位线隔离结构的侧面处的厚度小于漏极的第一基准面的宽度；自第一隔离牺牲层的上表面向下刻蚀，以去除在位线隔离结构的上表面、浅沟道隔离结构的上表面和在部分第一基准面上的第一隔离牺牲层，藉以保留在位线隔离结构的侧面处的第一隔离牺牲层，去除部分浅沟道隔离结构和部分漏极，以在漏极处形成第一台阶。

Description

半导体存储单元的制造方法及半导体存储单元

技术领域

本发明涉及半导体集成电路制造技术领域，特别涉及一种半导体存储单元的制造方法及半导体存储单元。

背景技术

传统的半导体存储单元通常由一个MOS(Metal-Oxide Semiconductor，金属氧化物半导体)晶体管及一个电容构成，信息以电荷的方式存储在电容的极板上。电容的接触极板与晶体管的漏极的上端相连。半导体存储单元包括浅沟道隔离结构和分别设置在浅沟道隔离结构两侧的漏极，电容的接触极板形成在漏极之上。由于电容的接触极板和漏极的接触面积很小，从而导致接触电阻较大，进而导致半导体存储单元读写速度较慢。

因此，如何增大电容的接触极板和漏极的接触面积，进而提高半导体存储单元的读写速度，是本领域技术人员急需要解决的技术问题。

在背景技术中公开的上述信息仅用于加强对本发明的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

发明内容

有鉴于此，本发明实施例提供了一种半导体存储单元的制造方法及半导体存储单元，以至少解决背景技术中存在的技术问题。

本发明实施例的技术方案是这样实现的，根据本发明的一个实施例，提供了一种半导体存储单元的制造方法，包括：

提供基板，所述基板包括多条位线和覆盖在所述位线表面的位线隔离结构，所述位线隔离结构之间形成电容接触槽，所述电容接触槽下方的所述基板中包括浅沟道隔离结构和分别设置在所述浅沟道隔离结构两侧的漏极，所述漏极的上表面形成漏极的第一基准面；

在所述基板具有所述位线的一侧表面上形成第一隔离牺牲层，以覆盖所述漏极的第一基准面、所述位线隔离结构的侧面和上表面以及所述浅沟道隔离结构的上表面，其中，所述第一隔离牺牲层在所述位线隔离结构的侧面处的厚度小于所述漏极的第一基准面的宽度；

自所述第一隔离牺牲层的上表面向下刻蚀，以去除在所述位线隔离结构的上表面、在所述浅沟道隔离结构的上表面和在部分所述漏极的第一基准面上的所述第一隔离牺牲层，藉以保留在所述位线隔离结构的侧面处的所述第一隔离牺牲层，以及进一步刻蚀以去除部分所述浅沟道隔离结构和部分所述漏极，以在保留的第一隔离牺牲层下方的所述漏极处形成第一台阶，其中，所述第一台阶的底缘具有低于所述漏极的第一基准面的第二基准面。

本发明实施例还提供一种半导体存储单元，包括：

衬底；

多个有源区，间隔地设置在所述衬底中；

浅沟道隔离结构，设置在相邻的所述有源区之间，以隔离所述有源区；

多条字线，间隔地设置在所述有源区中；

源极，设置在有源区中且位于在两条所述字线之间；

漏极，分别设置在所述浅沟道隔离结构的两侧，所述漏极位于所述有源区内，且所述漏极的上端具有台阶；以及

位线，设置在所述源极上方。

本发明实施例由于采用以上技术方案，其具有以下优点：通过先在所述基板具有所述位线的一侧表面上形成第一隔离牺牲层，以覆盖所述漏极的第一基准面、所述位线隔离结构的侧面和上表面以及所述浅沟道隔离结构的上表面，其中，所述第一隔离牺牲层在所述位线隔离结构的侧面处的厚度小于所述漏极的第一基准面的宽度；之后，自所述第一隔离牺牲层的上表面向下刻蚀，以去除在所述位线隔离结构的上表面、在所述浅沟道隔离结构的上表面和在部分所述漏极的第一基准面上的所述第一隔离牺牲层，藉以保留在所述位线隔离结构的侧面处的所述第一隔离牺牲层，以及进一步刻蚀以去除部分所述浅沟道隔离结构和部分所述漏极，以在保留的第一隔离牺牲层下方的所述漏极处形成第一台阶。这样，具有第一台阶的漏极的上端的面积比第一基准面的面积增大了，增大的面积为第一台阶竖直的踢面的面积。如果在漏极的上端之上形成电容的接触极板，电容的接触极板和漏极的接触面积较大，从而导致接触电阻较小，进而导致半导体存储单元读写速度较快。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。

图1为本发明实施例的半导体存储单元的制造方法的流程图；

图2为图1所示的制造方法完成步骤S100的示意图；

图3为图1所示的制造方法完成步骤S210的示意图；

图4为图1所示的制造方法完成步骤S220的示意图；

图5为图1所示的制造方法完成步骤S310的示意图；

图6为图1所示的制造方法完成步骤S320的示意图；

图7为图1所示的制造方法完成步骤S400的示意图；

图8为图1所示的制造方法完成步骤S510的示意图；

图9为图1所示的制造方法完成步骤S520的示意图；

图10为图1所示的制造方法完成步骤S530的示意图；

图11为图1所示的制造方法制造的半导体存储单元的示意图和和实施例二的半导体存储单元的示意图。

附图标记说明：

100 基板，

111 位线，

112 位线隔离结构，

120 电容接触槽，

131 字线

132 介质区，

140 有源区，

150 第四隔离结构，

160 第四隔离结构的条形部，

170 衬底，

210 浅沟道隔离结构，

220 第三隔离结构，

310 漏极，

311 漏极的第一基准面，

311a 第一台阶，

312 漏极的第二基准面，

312a 第二台阶，

313 漏极的第三基准面，

320 源极，

410 第一隔离牺牲层，

411 保留的第一隔离牺牲层，

420 第二隔离牺牲层，

421 保留的第二隔离牺牲层，

500 多晶硅层，

510 第一多晶硅层，

520 第二多晶硅层，

600 导电层，

610 第一导电层，

620 第二导电层，

700 隔离层，

800 介质层，

810 介质壁。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

实施例一

本发明实施例一提供一种半导体存储单元的制造方法，如图1所示，包括如下步骤：

如图2所示，步骤S100：提供基板100，所述基板包括多条位线111和覆盖在所述位线表面的位线隔离结构112，所述位线隔离结构112之间形成电容接触槽120，所述电容接触槽下方的所述基板中包括浅沟道隔离结构210和分别设置在所述浅沟道隔离结构两侧的漏极310，此时，所述漏极的上表面形成漏极的第一基准面311；

其中，位线111和位线隔离结构112一一对应，所述位线隔离结构112覆盖与之对应的所述位线111；

如图3所示，步骤S210：在所述基板具有所述位线的一侧表面上形成第一隔离牺牲层410，以覆盖所述漏极的第一基准面、所述位线隔离结构的侧面和上表面以及所述浅沟道隔离结构的上表面，其中，所述第一隔离牺牲层410在所述位线隔离结构的侧面处的厚度小于所述漏极的第一基准面311的宽度；

在步骤S210中，由于所述第一隔离牺牲层410的厚度小于所述漏极的第一基准面311的宽度，因此，能够实现第一隔离牺牲层410在所述位线隔离结构的侧面处的厚度小于所述第一基准面311的宽度；

如图4所示，步骤S220：自所述第一隔离牺牲层410的上表面向下刻蚀，以去除在所述位线隔离结构的上表面、在所述浅沟道隔离结构的上表面和在部分所述漏极的第一基准面上的所述第一隔离牺牲层，藉以保留在所述位线隔离结构的侧面处的所述第一隔离牺牲层，以及进一步刻蚀以去除部分所述浅沟道隔离结构和部分所述漏极，以在保留的第一隔离牺牲层411下方的所述漏极处形成第一台阶311a，其中，所述第一台阶311a的底缘具有低于所述漏极的第一基准面的第二基准面312。

在步骤S220中，由于刻蚀的厚度大于所述第一隔离牺牲层的厚度，所述第一基准面311未被所述第一隔离牺牲层的竖向部分遮盖的部分被向下刻蚀，因此，能够实现沿水平方向形成漏极的第二基准面312且沿竖直方向形成第一竖直面311b，这样，就形成了第一台阶。

本发明实施例的半导体存储单元的制造方法，通过先在所述基板具有所述位线的一侧表面上形成第一隔离牺牲层，以覆盖所述漏极第一基准面、所述位线隔离结构的侧面和上表面以及所述浅沟道隔离结构的上表面，其中，所述第一隔离牺牲层在所述位线隔离结构的侧面处的厚度小于所述漏极的第一基准面的宽度；之后，自所述第一隔离牺牲层的上表面向下刻蚀，以去除在所述位线隔离结构的上表面、在所述浅沟道隔离结构的上表面和在部分所述漏极第一基准面上的所述第一隔离牺牲层，藉以保留在所述位线隔离结构的侧面处的所述第一隔离牺牲层，以及进一步刻蚀以去除部分所述浅沟道隔离结构和部分所述漏极，以在保留的第一隔离牺牲层下方的所述漏极处形成第一台阶。这样，具有第一台阶的漏极的上端的面积比漏极的第一基准面的面积增大了，增大的面积为第一台阶竖直的踢面的面积。如果在漏极的上端之上形成电容的接触极板，电容的接触极板和漏极的接触面积较大，从而导致接触电阻较小，进而导致半导体存储单元读写速度较快。

为了进一步增大电容的接触极板和漏极的接触面积。半导体存储单元的制造方法还可以包括如下步骤：

如图5所示，步骤S310：在所述基板具有所述位线的一侧表面上形成第二隔离牺牲层420，以覆盖所述保留的第一隔离牺牲层的侧面和上表面、所述位线隔离结构的上表面、所述漏极的第二基准面、所述第一台阶的侧壁以及所述浅沟道隔离结构的上表面，其中，所述第二隔离牺牲层420在所述保留的第一隔离牺牲层411的侧面处的厚度小于所述漏极的第二基准面312的宽度；

在步骤S310中，由于所述第二隔离牺牲层420的厚度小于所述漏极的第二基准面312的宽度，因此，能够实现第二隔离牺牲层420在所述保留的第一隔离牺牲层的侧面处的厚度小于所述漏极的第二基准面312的宽度；

如图6所示，步骤S320：自所述第二隔离牺牲层420的上表面向下刻蚀，以去除在所述位线隔离结构的上表面、在所述保留的第一隔离牺牲层的上表面、在所述浅沟道隔离结构的上表面和部分在所述漏极的第二基准面上的所述第一隔离牺牲层，藉以保留在所述保留的第一隔离牺牲层411的侧面处的所述第二隔离牺牲层，以及进一步刻蚀以去除部分所述浅沟道隔离结构和部分所述漏极，如图7所示，以在保留的第二隔离牺牲层421下方的所述漏极处形成第二台阶312a，其中，所述第二台阶的底缘具有低于所述漏极的第二基准面的第三基准面313。

这样，具有第一台阶和第二台阶的漏极的上端的面积比第一基准面的面积增大了，增大的面积为第一台阶和第二台阶的竖直的踢面的面积。如果在漏极的上端之上形成电容的接触极板，电容的接触极板和漏极的接触面积较大，从而导致接触电阻较小，进而导致半导体存储单元读写速度较快。作为一个示例，图2至图7示出了，在漏极的上端制造第一台阶和第二台阶具体示例。

为了进一步增大漏极的上端的面积，半导体存储单元的制造方法还可以包括：

在所述基板具有所述位线的一侧表面上形成第三隔离牺牲层，以覆盖所述保留的第一隔离牺牲层的上表面、所述保留的第二隔离牺牲层的侧面和上表面、所述位线隔离结构的上表面、所述漏极的第三基准面、所述第二台阶的侧壁以及所述浅沟道隔离结构的上表面，其中，所述第三隔离牺牲层在所述保留的第二隔离牺牲层的侧面处的厚度小于所述漏极的第三基准面的宽度；

由于所述第三隔离牺牲层的厚度小于所述漏极的第三基准面的宽度，因此，能够实现第三隔离牺牲层在所述保留的第二隔离牺牲层的侧面处的厚度小于所述漏极的第三基准面的宽度；

自所述第三隔离牺牲层的上表面向下刻蚀，以去除在所述位线隔离结构的上表面、在所述保留的第一隔离牺牲层的上表面、在所述保留的第二隔离牺牲层的上表面、在所述浅沟道隔离结构的上表面和部分所述漏极的第三基准面上的所述第一隔离牺牲层，藉以保留在所述保留的第二隔离牺牲层的侧面处的所述第三隔离牺牲层，以及进一步刻蚀以去除部分所述浅沟道隔离结构和部分所述漏极，以在保留的第三隔离牺牲层下方的所述漏极处形成第三台阶。

这样，具有第一台阶，第二台阶和第三台阶的漏极的上端的面积比第一基准面的面积增大了，增大的面积为第一台阶，第二台阶和第三台阶的竖直的踢面的面积。如果在漏极的上端之上形成电容的接触极板，电容的接触极板和漏极的接触面积较大，从而导致接触电阻较小，进而导致半导体存储单元读写速度较快。

其中，所述第一隔离牺牲层，所述第二隔离牺牲层和所述第三隔离牺牲层包括相同的材料。

现在需要在漏极的上端之上形成电容的接触极板。因此，漏极的上端的有第一台阶和第二台阶的半导体存储单元的制造方法，如图1所示，还包括以下步骤：

如图7所示，步骤S400：去除所述保留的第一隔离牺牲层和所述保留的第二隔离牺牲层；

如图8，图9和图10所示，在具有所述第一台阶和所述第二台阶的所述漏极上形成第一多晶硅层510和第一导电层610，所述第一多晶硅层和所述漏极的接触面积大于所述漏极的第一基准面面积。

第一多晶硅层510和第一导电层610形成电容的接触极板，由于第一多晶硅层与漏极的接触面积较大，电容接触结构和漏极的接触面积较大，从而导致接触电阻较小，进而导致半导体存储单元读写速度较快。

形成第一多晶硅层510和第一导电层610具体包括如下步骤：如图8所示，步骤S510：在漏极和浅沟道隔离结构之上的位置处沉积多晶硅层500；之后，如图9所示，步骤S520：在多晶硅之上沉积导电层600；最后，如图10所示，步骤S530：在浅沟道隔离结构之上的位置处打孔直至到达浅沟道隔离结构的上表面。

同理，漏极的上端的仅有第一台阶的半导体存储单元的制造方法，还包括以下步骤：

去除所述保留的第一隔离牺牲层；

在具有所述第一台阶的所述漏极上形成第一多晶硅层和第一导电层，所述第一多晶硅层和所述漏极的接触面积大于所述漏极的第一基准面面积。

同理，漏极的上端的有第一台阶，第二台阶和第三台阶的半导体存储单元的制造方法，还包括以下步骤：

去除所述保留的第一隔离牺牲层，所述保留的第二隔离牺牲层和所述保留的第三隔离牺牲层；

在具有所述第一台阶，所述第二台阶和所述第三台阶的所述漏极上形成第一多晶硅层和第一导电层，所述第一多晶硅层和所述漏极的接触面积大于所述漏极的第一基准面面积。

关于位线的结构，如图11所示，所述位线自下而上包括：

第二多晶硅层520；

第二导电层620，位于所述第二多晶硅层之上；

所述位线隔离结构包括：

隔离层700，覆盖所述第二多晶硅层侧面以及所述第二导电层的上表面和侧面；

介质层800，覆盖所述隔离层的上表面和侧面；

所述制造方法还包括如下步骤：刻蚀所述介质层以露出所述隔离层的上表面，形成介质壁810。

为了实现半导体存储单元之间的隔离，如图1所示，半导体存储单元的制造方法还包括以下步骤：

如图11所示，在所述浅沟道隔离结构的上表面之上形成第三隔离结构220。

实施例二

本发明实施例二提供一种实施例一制造出的半导体存储单元，如图11所示，包括：

衬底170；

多个有源区140，间隔地设置在所述衬底170中；

浅沟道隔离结构210，设置在相邻的两个所述有源区140之间，以隔离所述有源区140；

多条字线131，间隔地设置在所述有源区中；

源极320，设置在有源区中且位于在两条所述字线之间；

漏极310，分别设置在所述浅沟道隔离结构的两侧，所述漏极位于所述有源区140内，且所述漏极310的上端具有台阶；以及

位线111，设置在所述源极上方。

本发明实施例的半导体存储单元的漏极的上端具有台阶，漏极的上端的面积较大。如果在漏极的上端之上形成电容的接触极板，电容的接触极板和漏极的接触面积较大，从而导致接触电阻较小，进而导致半导体存储单元读写速度较快。作为一个示例，图11示出了，在漏极的上端具有两个台阶的具体示例。位线，字线，介质区和沟槽是半导体存储单元所需的元件。

在漏极的上端需要具有电容的接触极板。如图11所示，半导体存储单元还包括：

第一多晶硅层510，形成在所述漏极的上表面上，其中，所述第一多晶硅层与所述漏极的接触面积大于所述漏极的宽度；以及

第一导电层610，形成在所述第一多晶硅层之上。

漏极的上端之上的第一多晶硅层和第一导电层形成电容的接触极板，电容的接触极板和漏极的接触面积较大，从而导致接触电阻较小，进而导致半导体存储单元读写速度较快。

如图11所示，所述位线包括：

第二多晶硅层520，位于所述源极之上；

第二导电层620，形成在所述第二多晶硅层之上；

与所述位线一一对应的隔离层700，每个所述隔离层覆盖与之对应的所述位线的表面；

介质壁810，设置在所述隔离层700与层叠设置的所述第一多晶硅层510和所述第一导电层610之间。

如图11所示，半导体存储单元还包括：

位于所述浅沟道隔离结构的上表面之上的第三隔离结构220；

第四隔离结构150，所述衬底170和所述有源区140之间以及位于所述衬底170和所述浅沟道隔离结构210之间，所述第四隔离结构掺杂的离子形态与所述有源区中掺杂的离子形态相反，其中，第四隔离结构150位于所述衬底170和所述浅沟道隔离结构210之间的部分为第四隔离结构的条形部160。

其中，所述衬底170原来的离子形态与所述有源区140中掺杂的离子形态相同，如在图11所示的示例中，衬底170是P型衬底，有源区140是P阱区140，第四隔离结构是深N阱区。

在本发明及其实施例的描述中，需要理解的是，术语“顶”、“底”、“高度”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

在本发明及其实施例中，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明及其实施例中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

上文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种半导体存储单元的制造方法，其特征在于，包括：

提供基板，所述基板包括多条位线和覆盖在所述位线表面的位线隔离结构，所述位线隔离结构之间形成电容接触槽，所述电容接触槽下方的所述基板中包括浅沟道隔离结构和分别设置在所述浅沟道隔离结构两侧的漏极，所述漏极的上表面形成漏极的第一基准面；

在所述基板具有所述位线的一侧表面上形成第一隔离牺牲层，以覆盖所述漏极的第一基准面、所述位线隔离结构的侧面和上表面以及所述浅沟道隔离结构的上表面，其中，所述第一隔离牺牲层在所述位线隔离结构的侧面处的厚度小于所述漏极的第一基准面的宽度；

自所述第一隔离牺牲层的上表面向下刻蚀，以去除在所述位线隔离结构的上表面、在所述浅沟道隔离结构的上表面和在部分所述漏极的第一基准面上的所述第一隔离牺牲层，藉以保留在所述位线隔离结构的侧面处的所述第一隔离牺牲层，以及进一步刻蚀以去除部分所述浅沟道隔离结构和部分所述漏极，以在保留的第一隔离牺牲层下方的所述漏极处形成第一台阶，其中，所述第一台阶的底缘具有低于所述漏极的第一基准面的第二基准面。

2.根据权利要求1所述的制造方法，其特征在于，还包括：

在所述基板具有所述位线的一侧表面上形成第二隔离牺牲层，以覆盖所述保留的第一隔离牺牲层的侧面和上表面、所述位线隔离结构的上表面、所述漏极的第二基准面、所述第一台阶的侧壁以及所述浅沟道隔离结构的上表面，其中，所述第二隔离牺牲层在所述保留的第一隔离牺牲层的侧面处的厚度小于所述漏极的第二基准面的宽度；

自所述第二隔离牺牲层的上表面向下刻蚀，以去除在所述位线隔离结构的上表面、在所述保留的第一隔离牺牲层的上表面、在所述浅沟道隔离结构的上表面和部分在所述漏极的第二基准面上的所述第一隔离牺牲层，藉以保留在所述保留的第一隔离牺牲层的侧面处的所述第二隔离牺牲层，以及进一步刻蚀以去除部分所述浅沟道隔离结构和部分所述漏极，以在保留的第二隔离牺牲层下方的所述漏极处形成第二台阶，其中，所述第二台阶的底缘具有低于所述漏极的第二基准面的第三基准面。

3.根据权利要求2所述的制造方法，其特征在于，所述第一隔离牺牲层，和所述第二隔离牺牲层包括相同的材料。

4.根据权利要求1所述的制造方法，其特征在于，还包括：

去除所述保留的第一隔离牺牲层；

在具有所述第一台阶的所述漏极上形成第一多晶硅层和第一导电层，所述第一多晶硅层和所述漏极的接触面积大于所述漏极的第一基准面面积。

5.根据权利要求2所述的制造方法，其特征在于，还包括以下步骤：

去除所述保留的第一隔离牺牲层和所述保留的第二隔离牺牲层；

在具有所述第一台阶和所述第二台阶的所述漏极上形成第一多晶硅层和第一导电层，所述第一多晶硅层和所述漏极的接触面积大于所述漏极的第一基准面面积。

6.根据权利要求1所述的制造方法，其特征在于，所述位线自下而上包括：

第二多晶硅层；

第二导电层，位于所述第二多晶硅层之上；

所述位线隔离结构包括：

隔离层，覆盖所述第二多晶硅层侧面以及所述第二导电层的上表面和侧面；

介质层，覆盖所述隔离层的上表面和侧面；

所述制造方法还包括如下步骤：刻蚀所述介质层以露出所述隔离层的上表面。

7.一种半导体存储单元，其特征在于，包括：

衬底；

多个有源区，间隔地设置在所述衬底中；

浅沟道隔离结构，设置在相邻的所述有源区之间，以隔离所述有源区；

多条字线，间隔地设置在所述有源区中；

源极，设置在有源区中且位于在两条所述字线之间；

漏极，分别设置在所述浅沟道隔离结构的两侧，所述漏极位于所述有源区内，且所述漏极的上端具有台阶；以及

位线，设置在所述源极上方。

8.根据权利要求7所述的半导体存储单元，其特征在于，还包括：

第一多晶硅层，形成在所述漏极的上表面上，其中，所述第一多晶硅层与所述漏极的接触面积大于所述漏极的宽度；以及

第一导电层，形成在所述第一多晶硅层上。

9.根据权利要求8所述的半导体存储单元，其特征在于，所述位线包括：

第二多晶硅层，位于所述源极之上；

第二导电层，形成在所述第二多晶硅层之上；

与所述位线一一对应的隔离层，每个所述隔离层覆盖与之对应的所述位线的表面；

介质壁，设置在所述隔离层与层叠设置的所述第一多晶硅层和所述第一导电层之间。

10.根据权利要求7所述的半导体存储单元，其特征在于，所述衬底原来的离子形态与所述有源区中掺杂的离子形态相同。