JPS62105425A - 所定パタ−ン・ポリシリコン膜の形成方法 - Google Patents
所定パタ−ン・ポリシリコン膜の形成方法Info
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- JPS62105425A JPS62105425A JP24649985A JP24649985A JPS62105425A JP S62105425 A JPS62105425 A JP S62105425A JP 24649985 A JP24649985 A JP 24649985A JP 24649985 A JP24649985 A JP 24649985A JP S62105425 A JPS62105425 A JP S62105425A
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- polysilicon film
- polysilicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置の製造方法に保るものであり、更に
詳しくは、Ｓｉ基板等の」二に所定パターンのポリシリ
コン膜を形成する方法に関するものである。
詳しくは、Ｓｉ基板等の」二に所定パターンのポリシリ
コン膜を形成する方法に関するものである。
〈従来の技術〉
従来、ポリシリ：１ンを用いた２１′導体装置（バイポ
ーラ型半導体装置、ＦＥＴ型才型体導体装置に於いて、
所定パターンのポリシリコン膜を形成する方法としては
、反応性イオンエツチング（ＲＩＥ）を用いる方法、あ
るいは選択酸化−酸化膜除去による方法があった。
ーラ型半導体装置、ＦＥＴ型才型体導体装置に於いて、
所定パターンのポリシリコン膜を形成する方法としては
、反応性イオンエツチング（ＲＩＥ）を用いる方法、あ
るいは選択酸化−酸化膜除去による方法があった。
〈発明が解決しようとする問題点〉
しかしながら、ＲＩＥでポリシリコン膜をエツチングし
た場合、８１ゲー）ＭＯＳ ＦＥＴに於いては、しばし
ばゲート酸化膜にダメージを与え、ゲート耐圧の劣化を
引き起こすことがある。また、ベーヌ電極としてＳｉ上
のポリシリコン膜用いる自己整合型バイポーラ・トラン
ジスタの場合、ＲＩＥでポリシリコン膜を加工すると、
ポリシリコン・エツチングの終点検出が困難であること
、及び活１．＜Ｉ：、ベース領域にダメージを与えるこ
とか問題である。
た場合、８１ゲー）ＭＯＳ ＦＥＴに於いては、しばし
ばゲート酸化膜にダメージを与え、ゲート耐圧の劣化を
引き起こすことがある。また、ベーヌ電極としてＳｉ上
のポリシリコン膜用いる自己整合型バイポーラ・トラン
ジスタの場合、ＲＩＥでポリシリコン膜を加工すると、
ポリシリコン・エツチングの終点検出が困難であること
、及び活１．＜Ｉ：、ベース領域にダメージを与えるこ
とか問題である。
また、選択酸化−酸化膜除去による方法に於いては、バ
ーズビークの発生によって正確な形状か得られ々いこと
、更に、酸化後のポリシリコン酸化膜との境界部に凹凸
が多く、その後の微細加工には不適当である等の多くの
欠点かあった。
ーズビークの発生によって正確な形状か得られ々いこと
、更に、酸化後のポリシリコン酸化膜との境界部に凹凸
が多く、その後の微細加工には不適当である等の多くの
欠点かあった。
本発明は−に記従来方法の問題点を解決できる所定パタ
ーン・ポリシリコン膜の形成方法を提供することヲ１」
的としているものである。
ーン・ポリシリコン膜の形成方法を提供することヲ１」
的としているものである。
〈問題点を解決するための手段〉
ＳｉＭ板等のポリシリコン膜形成体のポリシリコン膜非
形成部分」−に、ポリシリコンに７ｊシて選択的にエツ
チングできる材料から成る補助膜を形成し、その後、全
面にポリシリコン膜を堆積する。
形成部分」−に、ポリシリコンに７ｊシて選択的にエツ
チングできる材料から成る補助膜を形成し、その後、全
面にポリシリコン膜を堆積する。
続いて、補助膜形成部分以外のポリシリコン膜部分は残
］〜、補助膜」−のポリシリコン膜部分を除去する平坦
化加工を行う。そして、該加工後、適当なエツチング手
段により補助膜を除去する。
］〜、補助膜」−のポリシリコン膜部分を除去する平坦
化加工を行う。そして、該加工後、適当なエツチング手
段により補助膜を除去する。
以−ににより、上記補助膜の側面部形状が転写された形
状の側面部を有するｊ！Ｉ”ｒ定パターンのポリシリコ
ン膜が１１）られるものである。
状の側面部を有するｊ！Ｉ”ｒ定パターンのポリシリコ
ン膜が１１）られるものである。
〈実施例〉
以ｆ、実施例に基ついｆ本定明を訂卸ｌ＆Ｕｉ悦明する
。
。
第１図はＡに光用に係るポリシー ：（ン１ｌＢｉ”１
形成ｈ ｌ）、のに稈断面図である。
形成ｈ ｌ）、のに稈断面図である。
０ 第１図（１）
熱酸化あるいはＣ■１）法等にＪ：っで、ＳｉＪ、（板
１上に補助膜となる厚さ約０６μｍの酸化シリコン喚２
を成長させる。次いで、ポリシリコン膜形成部分にレジ
メｌ−３が残るＪ−うにパターンニングを行う。
１上に補助膜となる厚さ約０６μｍの酸化シリコン喚２
を成長させる。次いで、ポリシリコン膜形成部分にレジ
メｌ−３が残るＪ−うにパターンニングを行う。
Ｏ第１図（２）
レジスト３をマスクとしてウェット］二・ンチングを行
い、側面部が類テーバ１１ツ状に加１さ−１１た酸化シ
リコン１１６１から成る袖助１１φ４を得る。レジを スト３〜除去する。
い、側面部が類テーバ１１ツ状に加１さ−１１た酸化シ
リコン１１６１から成る袖助１１φ４を得る。レジを スト３〜除去する。
Ｏ第１図（３）
ＣＶＤ法により全面に７９−Ｊ約０．６１１ｎＬ ノボ
リシリコン膜５を成長させ、さらに、その表面にＡＺレ
ジスト等から成る平坦化膜６を塗布により形成する。
リシリコン膜５を成長させ、さらに、その表面にＡＺレ
ジスト等から成る平坦化膜６を塗布により形成する。
０ 第１図（４）
ＲＩＥにより、ポリシリコン膜表面が露出する寸で平坦
化膜６をエツチングする。
化膜６をエツチングする。
０ 第１図（５）
ＣＦ４プラズマ等により、補助膜４が露出するまでポリ
シリコン膜５をエツチングする。これにより、所定パタ
ーンに加工されたポリシリコン膜７が得られる。
シリコン膜５をエツチングする。これにより、所定パタ
ーンに加工されたポリシリコン膜７が得られる。
Ｑ 第１図（６）
残存している平坦化膜６を除去する。
なお、第１図（３）から第１図（６）への加工方法とし
ては、ポリシリコン膜と平坦化膜のエツチング速度がほ
ぼ等しい条件で異方性エツチングを行う方法もある。
ては、ポリシリコン膜と平坦化膜のエツチング速度がほ
ぼ等しい条件で異方性エツチングを行う方法もある。
０ 第１図（７）
Ｎ Ｈ４Ｆ ＋ＨＦ系エツチング液を用いたウェットエ
ツチングにより補助膜４を除去する。ポリシリコン膜７
の側面部は逆テーパ形状に加工されている。
ツチングにより補助膜４を除去する。ポリシリコン膜７
の側面部は逆テーパ形状に加工されている。
第２図は本発明を利用して形成した１〕チヤンネ）Ｉｉ
Ｓ ｉグー１− Ｍ ＯＳ Ｆ Ｅ Ｔの構造を示す
断面図である。
Ｓ ｉグー１− Ｍ ＯＳ Ｆ Ｅ Ｔの構造を示す
断面図である。
図に於いて、１１はｐＳｉＪ、（板、１２．１３はよれ
それｎ ソース領域、１１１１−レイン領域、１４はグ
ー１−酸化膜（Ｓ１０□１１々）、１５．１６は絶縁膜
（５ｉ０２膜）、１７はｎ＋ボリンリコン膜から成るソ
ース電極、１８は同ドレイン電極、１９は同ゲート電極
である。
それｎ ソース領域、１１１１−レイン領域、１４はグ
ー１−酸化膜（Ｓ１０□１１々）、１５．１６は絶縁膜
（５ｉ０２膜）、１７はｎ＋ボリンリコン膜から成るソ
ース電極、１８は同ドレイン電極、１９は同ゲート電極
である。
ソース電極１７及びドレイン市極１８の形成に本発明の
方法が用いられる。
方法が用いられる。
形成プロセスを第３図に示す。
０ 第３図（１）
第１図（１）乃至（６）に示したプロセスを経ることに
より、第３図（１）の構造が得られる。２゜は補助膜（
ＳｉＯ□膜）である。
より、第３図（１）の構造が得られる。２゜は補助膜（
ＳｉＯ□膜）である。
０ 第３図（２）
リン（Ｐ）或いはヒ素（Ａｓ）のイオン注入（〜］ ０
１６／ｃｄ ）により、ｎ＋ソース領域１２及び０１Ｆ
レイン領域１３を形成する。
１６／ｃｄ ）により、ｎ＋ソース領域１２及び０１Ｆ
レイン領域１３を形成する。
Ｏ第３図（３）
例えば、Ｎ Ｈ、Ｆ −１−ＨＦ系エソチンダ液を用い
たウェットエツチングにより補助膜（５ｉ０２膜）２０
を除去する。
たウェットエツチングにより補助膜（５ｉ０２膜）２０
を除去する。
Ｃ）第：３図（４）
熱酸化により、５ｉ０２膜から成るゲート酸化膜１４（
〜ｌ ０００ Ａ ）及び絶縁膜１６（〜２５００ Ａ
）を形成する。ポリシリコン膜ハ高１ｇ幻ψ（〜１０
１９／ｃｍ→）であり、酸化ｊ換埋は厚く々る（ １ｇ
８度による酸化速度の違いを利用する）。
〜ｌ ０００ Ａ ）及び絶縁膜１６（〜２５００ Ａ
）を形成する。ポリシリコン膜ハ高１ｇ幻ψ（〜１０
１９／ｃｍ→）であり、酸化ｊ換埋は厚く々る（ １ｇ
８度による酸化速度の違いを利用する）。
○ 第３図（５）
ポリシリコン膜１９′（〜５ｏｏｏ人）を堆積する。
Ｏ第３図（６）
リン（Ｐ）あるいはヒ素（Ａｓ ）のイオン注入（〜１
０１６／ｃ４）を行う。
０１６／ｃ４）を行う。
Ｏ第３図（７）
イオン注入アニール後、ポリシリコン膜１９′をエツチ
ングしてデー１−宙（’＃＜１９を形成する。
ングしてデー１−宙（’＃＜１９を形成する。
以」二でｎチャンネ）ｖＳＩゲートＭＯＳ Ｆ Ｅ Ｔ
が完成するが、ヌレッショルド’＋Ｔ圧の調整等は従来
と同様に行う。
が完成するが、ヌレッショルド’＋Ｔ圧の調整等は従来
と同様に行う。
次に、側面部が逆テーパ形状に加工された補助膜を得る
方法について述べる。このような補助膜を用いることに
より、側面部が順テーパ形状に加工された、所定パター
ンのポリシリコン１１ψの形成が可能となる。
方法について述べる。このような補助膜を用いることに
より、側面部が順テーパ形状に加工された、所定パター
ンのポリシリコン１１ψの形成が可能となる。
第４図はＩ−記補助膜の形成方法を示す工程断面図であ
る。
る。
Ｏ第４図（１）
フ゛ラズマＣＶＤ法等によって、Ｓｉ基板２１上に補助
膜形成用補助膜と々る厚さ約０．６μｍの窒化シリコン
膜２２を成長させる。次いで、補助膜非形成部分にレジ
スト２３が残るようにパターン化方法を行う。
膜形成用補助膜と々る厚さ約０．６μｍの窒化シリコン
膜２２を成長させる。次いで、補助膜非形成部分にレジ
スト２３が残るようにパターン化方法を行う。
０ 第４図（２）
レジスト２３をマスクとして等方性エツチング（プラズ
マエツチング等）を行い、側面部が順テーパ形状に加工
された補助膜形成用補助膜２４を得る。レジスト２３を
除去する。
マエツチング等）を行い、側面部が順テーパ形状に加工
された補助膜形成用補助膜２４を得る。レジスト２３を
除去する。
Ｏ第４１図（３）
補助膜となる厚さ約０．６μｍ、の酸化シリコン膜２５
を全面に形成する。
を全面に形成する。
０ 第４図（４）
異方性エツチングを用いた平坦化を行う。これにより、
側面部が逆テーパ形状に加ｍｌれた所定パターンの補助
膜２６が得られる。
側面部が逆テーパ形状に加ｍｌれた所定パターンの補助
膜２６が得られる。
Ｏ第４図（５）
ＣＦ、 プラズマエツチングにより、補助膜形成用補
助膜２４を除去する。
助膜２４を除去する。
以−にに説明した実施例に於いては５ｉ０２膜から成る
補助膜を用いているが、Ｓｉ３Ｎ、膜から成る補助膜等
、ポリシリコンに対して選択的にエツチングできる他の
材料から成る補助膜を用いることもできる。
補助膜を用いているが、Ｓｉ３Ｎ、膜から成る補助膜等
、ポリシリコンに対して選択的にエツチングできる他の
材料から成る補助膜を用いることもできる。
また、補助膜の除去はドライエツチングによってもよい
が、補助膜下あるいはポリシリコン膜周囲部のダメージ
を極端に問題にする場合はウェス］−エツチングによっ
て行う。
が、補助膜下あるいはポリシリコン膜周囲部のダメージ
を極端に問題にする場合はウェス］−エツチングによっ
て行う。
更に、１つの半導体装置の製Ｊｌｉｉに於いて、本発明
の方法を複数回用いることも＋ｉ（能である。
の方法を複数回用いることも＋ｉ（能である。
なお、本発明の方法はポリシリ：ｌン膜１〃、外のイ１
１ムの膜のパターン化方法にも応用できるものであり、
最終的に形成しようとする膜の形成４４料に対（７て選
択的にエツチングできるＡ′、Ａ料の膜を補助ＩＩのと
１〜で利用すればよいものである１３例えば、所定パタ
ーンの酸化シリコン膜を形成する場合、補助膜として窒
化シリコン膜を用いる等である。
１ムの膜のパターン化方法にも応用できるものであり、
最終的に形成しようとする膜の形成４４料に対（７て選
択的にエツチングできるＡ′、Ａ料の膜を補助ＩＩのと
１〜で利用すればよいものである１３例えば、所定パタ
ーンの酸化シリコン膜を形成する場合、補助膜として窒
化シリコン膜を用いる等である。
〈発明の効果〉
以上の説明から明らかなように、本発明によれば、シリ
コン基板あるいはゲート酸化膜等へのダメージを回避で
き、且つ、側面形状を制御した微細な構造の半導体装置
の形成が可能となるものである。
コン基板あるいはゲート酸化膜等へのダメージを回避で
き、且つ、側面形状を制御した微細な構造の半導体装置
の形成が可能となるものである。
４、図面の簡単なイ（７，Ｑｌｌ
第１図は本発明に係るポリシリコン１１昨形成方法の工
程断面図、第２図は本発明の方法を利用して構造を示す
断面図、第３図は同ＭＯ５ＦＥＴの形成プロセスを示す
工程断面図、第４図は側面部を逆テーパ形状とした補助
膜の形成方法を示す工程断面図である。
程断面図、第２図は本発明の方法を利用して構造を示す
断面図、第３図は同ＭＯ５ＦＥＴの形成プロセスを示す
工程断面図、第４図は側面部を逆テーパ形状とした補助
膜の形成方法を示す工程断面図である。
符号の説明
１：Ｓｉ基板、 ２：酸化シリコン膜、 ３ニレジスト
、 ４：補助膜、 ５：ポリシリコン膜、６：平」■化
膜、 ７：所定パターン・ポリシリコン膜。
、 ４：補助膜、 ５：ポリシリコン膜、６：平」■化
膜、 ７：所定パターン・ポリシリコン膜。
代理人 弁理士 福 士 愛 彦（他２名）町
聾 ＼、 ＼１
十ｌＴ：Ｗｃ＝Ｆすｎａｐノ才、ψ５７！ｆ−ｆｉＭＯ
３ＦＥ ｒハｆ鐸富７υｔス包示す工商１升り図 第３図 第４ 図
聾 ＼、 ＼１
十ｌＴ：Ｗｃ＝Ｆすｎａｐノ才、ψ５７！ｆ−ｆｉＭＯ
３ＦＥ ｒハｆ鐸富７υｔス包示す工商１升り図 第３図 第４ 図
Claims (1)
- 【特許請求の範囲】 １、ポリシリコン膜形成体上に、所定パターンのポリシ
リコン膜を形成する方法に於いて、 ａ）上記ポリシリコン膜形成体のポリシリコン膜非形成
部分上に、ポリシリコンに対して選択的にエッチングで
きる材料から成る補助膜を形成する工程と、 ｂ）上記補助膜が形成されたポリシリコン膜形成体上に
ポリシリコン膜を形成する工程と、ｃ）平坦化を行うこ
とにより、上記補助膜上のポリシリコン膜部分を除去す
る工程と、 ｄ）エッチングにより上記補助膜を除去する工程と、 を含むことを特徴とする、所定パターン・ポリシリコン
膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24649985A JPS62105425A (ja) | 1985-10-31 | 1985-10-31 | 所定パタ−ン・ポリシリコン膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24649985A JPS62105425A (ja) | 1985-10-31 | 1985-10-31 | 所定パタ−ン・ポリシリコン膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62105425A true JPS62105425A (ja) | 1987-05-15 |
Family
ID=17149304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24649985A Pending JPS62105425A (ja) | 1985-10-31 | 1985-10-31 | 所定パタ−ン・ポリシリコン膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62105425A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010225739A (ja) * | 2009-03-23 | 2010-10-07 | Casio Computer Co Ltd | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
-
1985
- 1985-10-31 JP JP24649985A patent/JPS62105425A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010225739A (ja) * | 2009-03-23 | 2010-10-07 | Casio Computer Co Ltd | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
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