JPH01123477A - ゲート電極の形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＦＥＴのゲート電極の形成方法に関し。

ドライエツチングによるゲート長シフトと基板損傷を防
止し、しきい値電圧シフトを低減し、チップ歩留を向上
し、ゲート抵抗、寄生抵抗の減少を目的とし。

半導体基板上に、ゲート形成領域が表面に向かって拡が
って開口されたレジストパターンを形成し、該開口を覆
ってゲート金属膜と平坦化膜を形成し、該平坦化膜と該
ゲート金属膜を平坦化エツチングして該レジストパター
ンを露出させて、該ゲート金属膜を逆メサ形状のゲート
電極に形成するように構成する。

〔産業上の利用分野〕

本発明は電界、効果トランジスタ（ＰＥＴ）のゲート電
極の形成方法に関する。

ＦＥＴ０高性能化、　ＩＣの高集積化を目的として。

ゲート電極の微細加工技術の開発が要求されている。

〔従来の技術〕

従来のゲート金属層の微細加工では、プラズマを利用し
た異方性ドライエツチングが主流である。

第３図（１１〜（３）は従来例のゲート電極形成方法を
説明する断面図である。

第３図（１）において、半導体基板１上にゲート金属膜
２．エツチングマスク用のＳｉＯ□Ｎ３を被着し。

ゲート電極形成領域にレジストパターン４を形成する。

次に、垂直方向に優勢なりアクティブイオンエツチング
（ＲＩＥ）により、レジストパターン４をマスクにして
ＳｉＯ□Ｎ３をエツチングすると第３図（２）の状態と
なる。

さらにパターニングされたＳｉＯ□眉３をマスクにして
ＲＩＥを続けると第３図（３）のように、ゲート金属膜
２がバターモングされてゲート電極が形成される。

〔発明が解決しようとする問題点〕

上記の従来技術では、ゲート金属膜をエツチングするた
めに高い選択比を有するマスク材料９例えばＷＳｉゲー
ト金属層のエツチングに対してはＳｉＯ□（またはＳｉ
、Ｎ、等）マスクを必要とし、レジストとＳｉＯ□マス
クの２次転写を利用するためゲート長の再現性が悪いと
いう欠点がある。

また、ゲート形状を制御するための異方性エツチングは
難しく、異方性と高選択比が両立しない場合もある。

さらに、従来技術ではオーバーエツチングにより基板表
面がプラズマに曝され、加速イオンによる基板の損傷が
ＦＥＴ素子のしきい値電圧の変動を引き起こすことがあ
る。

〔問題点を解決するための手段〕

上記問題点の解決は、半導体基板上に、ゲート形成領域
が表面に向かって拡がって開口されたレジストパターン
を形成し、該開口を覆ってゲート金属膜と平坦化膜を形
成し、該平坦化膜と該ゲート金属膜を平坦化エツチング
して該レジストパターンを露出させて、該ゲート金属膜
を逆メサ形状のゲート電極に形成する工程を含むゲート
電極の形成方法により達成される。

〔作用〕

本発明は、基板上にゲート形成領域を開口したレジスト
パターンを形成し、平坦化プロセスを利用してここに逆
メサ形状のゲート金属からなるゲート電極を形成するこ
とにより。

■　ゲート長制御に関しては、ゲート長し、は最初のレ
ジストパターンのみにより決まるので、均一性、再現性
がよい。従ってウェハの歩留向上が期待できる。（第１
図（１）参照） ■　平坦化のドライエツチング中に基板表面がレジスト
膜に保護されてプラズマに曝されることがないため、エ
ツチングダメージのないゲート形成ができる。

■　ゲート形状はレジストパターンで決まるため。

ドライエツチングが異方性である必要はない。平坦化材
料とゲート金属のエツチング速度比だけを問題とするた
め、エツチング条件の設定範囲が広（、エツチング装置
の自由度も大きい。

■　逆メサ形状では、ゲートパターン上部の寸法がゲー
ト長より大きいため、自己整合によりオーミンク金属膜
（ソースドレイン電極）が形成できる。（第２図参照） 第２図はゲート電極に自己整合して形成されたオーミッ
ク金属膜１５を示す断面図である。

このようにして、形成されたソースドレイン電′極は、
　ＦＥＴ素子の寄生抵抗を減少することができる。

〔実施例〕

第１図（１２，（２）は本発明の一実施例によるゲート
電極形成方法を説明する断面図である。

第１図（１）において、　ＧａＡｓ基板１１上のゲート
電極形成領域を開口し′たレジストパターン１２を形成
する。

レジストパターン１２の開口は表面に向かって拡がった
形状に形成する。開口断面の傾斜の制御は。

例えば次のようにして行う。

第４図（１）〜（３）は開口断面の傾斜の制御の一例を
示す断面図である。

図において、１１は基板、１２はレジストパターンであ
る。

レジストパターニングの際の露光量を漸次増やしてゆく
と、　（１）−（３１の形状に移行してゆくことを利用
して開口断面の傾斜の制御を行うことができる°。

次に、レジストパターン１２の開口を覆って、スパッタ
法、気相成長（ＣＶＤ）法等を用いてＷ＋　ＷＳｉ＋Ａ
１等のゲート金属膜１３を被着し、　ＯＣＤ、　ＰＩχ
等の有機、無機系絶縁膜、レジスト等の等の平坦化材料
を回転塗布して平坦化層１４を形成する。

ドライエツチングにより、平坦化層１４．ゲート金属膜
１３をエツチングする。

ドライエツチングの条件は２図示のｄｔ、ｄｚ、ｄｚと
各層のエツチング速度との間に次の関係が成立すればよ
い。

（ｄ２　　ｄｔ）／ｄ＊≧ＶＦ／ν。。

ここで＋　　ＶＦは平坦化層のエツチング速度。

ｖ６はゲート金属膜のエツチング速度 である。

ドライエツチングは異方性である必要はなく。

その条件は、ゲート金属膜と平坦化層との高い選択比を
有するエツチングガスが得られるだけでよい。例えばＳ
Ｆ４．ＮＦＳを用いた場合は選択比が１００以上となり
、上記の関係を満足する。

第１図（２）において、上記の平坦化エツチングにより
逆メサ形状のゲート電極１３Ａが形成される。

〔発明の効果〕

以上説明したように本発明によれば、パターニングと基
板損傷保護を兼ねたレジストパターンを採用し。

■　ゲート長のドライエツチングシフトを生じない。

■　ドライエツチングによる基板損傷を生じないため、
　ＦＥＴのしきい値電圧シフトを低減し、チップ歩留向
上に有利である。

さらに、逆メサ形状のゲートであるため。

■　ゲート抵抗が小さくなる。

■　ソースドレイン電極形成が自己整合で形成可能とな
り、寄生抵抗が低減できる。

【図面の簡単な説明】

第１図（１）、（２）は本発明の一実施例によるゲート
電極・形成方法を説明する断面図。 第２図、ばゲート電極に自己整合して形成されたオーミ
・７り金属膜（ソースドレイン電極）を示す断面図。 第３図（ｌ）〜（３）は従来例のゲート電極形成方法を
説明する断面図。 第４図（１）〜（３）は開口断面の傾斜の制御の一例を
示す断面図である。 図において。 １１は半導体基板。 １２はレジストパターン。 １３はゲート金属膜。 １４は平坦化層 丼凌例の断〕（転） 謬　ｊ　（２） 臼乙整与で゛形弯しｉシー−ミック鵠用起″！Ｊ　２　
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Claims (1)

【特許請求の範囲】
1. 　半導体基板上に、ゲート形成領域が表面に向かって拡
   がって開口されたレジストパターンを形成し、該開口を
   覆ってゲート金属膜と平坦化膜を形成し、該平坦化膜と
   該ゲート金属膜を平坦化エッチングして該レジストパタ
   ーンを露出させて、該ゲート金属膜を逆メサ形状のゲー
   ト電極に形成する工程を含むことを特徴とするゲート電
   極の形成方法。