JP2002040481A - 表示装置、その製造方法、及び配線基板 - Google Patents
表示装置、その製造方法、及び配線基板Info
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- G02F1/1362—Active matrix addressed cells
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Abstract
(57)【要約】
【課題】 配線間の短絡を防止することができる、液晶
表示装置を得る。 【解決手段】 ＴＦＴ（Thin Film Transistor）アレイ
基板は、上層配線である信号線３３と、下層配線である
ゲート線３４との間の静電破壊による短絡を防止するた
めに、短絡配線であるダミー信号線３６を有する。ダミ
ー信号線３６は、ＴＦＴアレイ基板の外周領域３２に形
成される。このダミー信号線３６は、下層から、シリコ
ン下層、ＩＴＯ（Indium Tin Oxide）中間層、そして、
アルミニウム（Al）上層の３層構造を有している。シリ
コン層は、その形成時には１本の連続配線として形成さ
れるが、Al層がパターン形成されるときにAl層と同時に
エッチングされて、各ゲート線の間で電気的に断線され
る。ダミー配線が形成後に断線されるので、ダミー配線
と２本以上のゲート線とが短絡した場合も、ゲート線間
で短絡しない。
表示装置を得る。 【解決手段】 ＴＦＴ（Thin Film Transistor）アレイ
基板は、上層配線である信号線３３と、下層配線である
ゲート線３４との間の静電破壊による短絡を防止するた
めに、短絡配線であるダミー信号線３６を有する。ダミ
ー信号線３６は、ＴＦＴアレイ基板の外周領域３２に形
成される。このダミー信号線３６は、下層から、シリコ
ン下層、ＩＴＯ（Indium Tin Oxide）中間層、そして、
アルミニウム（Al）上層の３層構造を有している。シリ
コン層は、その形成時には１本の連続配線として形成さ
れるが、Al層がパターン形成されるときにAl層と同時に
エッチングされて、各ゲート線の間で電気的に断線され
る。ダミー配線が形成後に断線されるので、ダミー配線
と２本以上のゲート線とが短絡した場合も、ゲート線間
で短絡しない。
Description
【０００１】
【発明の属する技術分野】この発明は、表示装置、その
製造方法、及び配線基板に関するものであり、特に、他
の配線と短絡することにより、配線間の静電破壊による
短絡を抑制する短絡配線を有する、表示装置、その製造
方法、及び配線基板に関する。
製造方法、及び配線基板に関するものであり、特に、他
の配線と短絡することにより、配線間の静電破壊による
短絡を抑制する短絡配線を有する、表示装置、その製造
方法、及び配線基板に関する。
【０００２】
【従来の技術】パーソナル・コンピュータ、その他各種
モニタ用の画像表示装置として、液晶表示装置（ＬＣ
Ｄ）の普及は目覚しいものがある。液晶表示装置は、一
般に、駆動回路を備えた液晶表示パネルと、その背面に
配置されたバックライトユニットを有する。表示パネル
は、その透過光を制御することにより、画像表示を行
う。表示パネルは、マトリックス状に配置された複数の
副画素部から構成される表示領域部と、その外周に形成
された外周領域部を有している。液晶表示装置の中で、
各副画素部がＴＦＴ（Thin Film Transistor）やＭＩＭ
（Metal Insulator Metal）等のスイッチング素子を有
する、アクティブ・マトリックスＬＣＤがある。
モニタ用の画像表示装置として、液晶表示装置（ＬＣ
Ｄ）の普及は目覚しいものがある。液晶表示装置は、一
般に、駆動回路を備えた液晶表示パネルと、その背面に
配置されたバックライトユニットを有する。表示パネル
は、その透過光を制御することにより、画像表示を行
う。表示パネルは、マトリックス状に配置された複数の
副画素部から構成される表示領域部と、その外周に形成
された外周領域部を有している。液晶表示装置の中で、
各副画素部がＴＦＴ（Thin Film Transistor）やＭＩＭ
（Metal Insulator Metal）等のスイッチング素子を有
する、アクティブ・マトリックスＬＣＤがある。
【０００３】アクティブ・マトリックスＬＣＤは、微妙
な階調表示が可能であり、高コントラストであることか
ら、高精細な表示装置、やカラーＬＣＤに広く採用され
ている。カラーＬＣＤは、通常、スイッチング素子や画
素電極がアレー状に形成されたアレイ基板と、カラーフ
ィルタを有するカラーフィルタ基板との間に、液晶を封
入することによって、形成されている。カラーＬＣＤに
おいては、副画素部毎にＲＧＢのカラーフィルタを有
し、各副画素部からの光量を制御することによってカラ
ー表示を行う。ＲＧＢ３つの副画素部により、一つの画
素部を形成する。尚、モノクロのＬＣＤにおいては、各
副画素部が画素部に相当する。
な階調表示が可能であり、高コントラストであることか
ら、高精細な表示装置、やカラーＬＣＤに広く採用され
ている。カラーＬＣＤは、通常、スイッチング素子や画
素電極がアレー状に形成されたアレイ基板と、カラーフ
ィルタを有するカラーフィルタ基板との間に、液晶を封
入することによって、形成されている。カラーＬＣＤに
おいては、副画素部毎にＲＧＢのカラーフィルタを有
し、各副画素部からの光量を制御することによってカラ
ー表示を行う。ＲＧＢ３つの副画素部により、一つの画
素部を形成する。尚、モノクロのＬＣＤにおいては、各
副画素部が画素部に相当する。
【０００４】図１は、スイッチング素子としてＴＦＴを
有する副画素部の概略を示す構成図である。副画素部
は、ＴＦＴ基板側に形成されたもののみを示している。
図１は、ボトムゲート型のＴＦＴであり、半導体とし
て、アモルファス・シリコン（a-Si）を用いている。こ
の他に、半導体としてポリシリコンを用いたものや、ト
ップゲート型のＴＦＴ等が存在する。ボトムゲートと
は、ＴＦＴのゲートが、ドレイン／ソースよりも下層に
配置されているＴＦＴである。
有する副画素部の概略を示す構成図である。副画素部
は、ＴＦＴ基板側に形成されたもののみを示している。
図１は、ボトムゲート型のＴＦＴであり、半導体とし
て、アモルファス・シリコン（a-Si）を用いている。こ
の他に、半導体としてポリシリコンを用いたものや、ト
ップゲート型のＴＦＴ等が存在する。ボトムゲートと
は、ＴＦＴのゲートが、ドレイン／ソースよりも下層に
配置されているＴＦＴである。
【０００５】図において、１１はスイッチング素子とし
てのＴＦＴ、１２はゲート電極、１３はゲート絶縁層、
１４はアモルファス・シリコン（a-Si）層である。１５
はa-Si層と電極とのオーミック接触を改善するオーミッ
ク層、１６はソース電極、１７はドレイン電極、１８は
液晶に電界を加える画素電極である。オーミック層１５
は、ドナーとしてのリンやひ素がドープされている。ゲ
ート電極１２はゲート線１９を介して、Ｙ軸側ドライバ
ＩＣ（不図示）に接続され、ソース電極１６は信号線２
０を介してＸ軸側のドライバＩＣ（不図示）に接続され
ている。尚、ＴＦＴ１１は交流駆動されるため、ソース
電極１６とドレイン電極１７は時間的に逆になる。
てのＴＦＴ、１２はゲート電極、１３はゲート絶縁層、
１４はアモルファス・シリコン（a-Si）層である。１５
はa-Si層と電極とのオーミック接触を改善するオーミッ
ク層、１６はソース電極、１７はドレイン電極、１８は
液晶に電界を加える画素電極である。オーミック層１５
は、ドナーとしてのリンやひ素がドープされている。ゲ
ート電極１２はゲート線１９を介して、Ｙ軸側ドライバ
ＩＣ（不図示）に接続され、ソース電極１６は信号線２
０を介してＸ軸側のドライバＩＣ（不図示）に接続され
ている。尚、ＴＦＴ１１は交流駆動されるため、ソース
電極１６とドレイン電極１７は時間的に逆になる。
【０００６】動作を説明する。Ｙ軸ドライバＩＣより、
ゲート線１９を介して、各ゲート電極１２に信号が送ら
れる。この信号によって、ＴＦＴ１１のゲート電圧を操
作し、ＴＦＴ１１のＯＮ／ＯＦＦを行う。又、Ｘ軸ドラ
イバＩＣより、信号線２０を介してソース電極１６へ信
号が送られる。ソース電極１６からドレイン電極１７へ
の信号の伝達の有無は、ゲート電極１２によって制御さ
れる。ドレイン電極１７への信号電圧の大きさは、Ｘ軸
ドライバＩＣからソース電極１６へ信号電圧値を変化さ
せることにより制御する。ドレイン電極１７から信号電
圧を送られた画素電極１８は、対向基板に形成されてい
る共通電極（不図示）との間において、液晶に電圧を印
加する。液晶に印加される電圧を変化させることによ
り、階調表示を行うことができる。
ゲート線１９を介して、各ゲート電極１２に信号が送ら
れる。この信号によって、ＴＦＴ１１のゲート電圧を操
作し、ＴＦＴ１１のＯＮ／ＯＦＦを行う。又、Ｘ軸ドラ
イバＩＣより、信号線２０を介してソース電極１６へ信
号が送られる。ソース電極１６からドレイン電極１７へ
の信号の伝達の有無は、ゲート電極１２によって制御さ
れる。ドレイン電極１７への信号電圧の大きさは、Ｘ軸
ドライバＩＣからソース電極１６へ信号電圧値を変化さ
せることにより制御する。ドレイン電極１７から信号電
圧を送られた画素電極１８は、対向基板に形成されてい
る共通電極（不図示）との間において、液晶に電圧を印
加する。液晶に印加される電圧を変化させることによ
り、階調表示を行うことができる。
【０００７】図２は、ＴＦＴアレイ基板の概略を示す構
成図である。図に於いて、２１は表示領域部、２２は外
周領域部である。２３は信号線、２４はゲート線、２５
はショートリングである。ＴＦＴ基板の製造において
は、２１表示領域部の外側にショートリングと呼ばれる
配線２５が形成される。ショートリングは、アクティブ
・マトリックス配線における静電破壊を防ぐために、各
信号線及びゲート線の終端どうしを、ショートさせた配
線である。
成図である。図に於いて、２１は表示領域部、２２は外
周領域部である。２３は信号線、２４はゲート線、２５
はショートリングである。ＴＦＴ基板の製造において
は、２１表示領域部の外側にショートリングと呼ばれる
配線２５が形成される。ショートリングは、アクティブ
・マトリックス配線における静電破壊を防ぐために、各
信号線及びゲート線の終端どうしを、ショートさせた配
線である。
【０００８】しかし、ショートリング２５は、ゲート線
２４と信号線２３とが完成された後に機能する。そのた
め、特に信号線２３が複数の層を有する場合に、信号線
２３の最上層が付着される前に信号線２３とゲート線２
４との間で短絡を起こしてしまう問題があった。又、特
に静電破壊は、表示領域２１における最も外側の信号線
と、その下のゲート線との間で頻繁に起こることが知ら
れていた。これは、基板搬送時に、基板端をつかんだ
り、基板端が装置に接触したりするので、静電破壊の原
因となる電荷が基板端に蓄積しやすい。そのため、外側
の導体間の静電破壊が起き易いと考えられている。
２４と信号線２３とが完成された後に機能する。そのた
め、特に信号線２３が複数の層を有する場合に、信号線
２３の最上層が付着される前に信号線２３とゲート線２
４との間で短絡を起こしてしまう問題があった。又、特
に静電破壊は、表示領域２１における最も外側の信号線
と、その下のゲート線との間で頻繁に起こることが知ら
れていた。これは、基板搬送時に、基板端をつかんだ
り、基板端が装置に接触したりするので、静電破壊の原
因となる電荷が基板端に蓄積しやすい。そのため、外側
の導体間の静電破壊が起き易いと考えられている。
【０００９】このような、信号線完成前の静電破壊を防
止する手段として、外周領域にダミーの信号線を形成す
ることが行われている。これは、表示領域内の最も外側
の信号線のさらに外側に、電気的に浮いた状態で形成さ
れた配線である。このダミー配線は信号線と同じ構成を
有し、信号線の形成と同時に形成される。このようなダ
ミー信号線を形成することにより、ゲート線との静電破
壊による短絡はダミー線との間で起こるので、信号線と
ゲート線との短絡による欠陥を防ぐことができる。
止する手段として、外周領域にダミーの信号線を形成す
ることが行われている。これは、表示領域内の最も外側
の信号線のさらに外側に、電気的に浮いた状態で形成さ
れた配線である。このダミー配線は信号線と同じ構成を
有し、信号線の形成と同時に形成される。このようなダ
ミー信号線を形成することにより、ゲート線との静電破
壊による短絡はダミー線との間で起こるので、信号線と
ゲート線との短絡による欠陥を防ぐことができる。
【００１０】しかし、このようにダミー線を形成した場
合でも、ダミー線が２本以上のゲート線と短絡を起こす
という問題があった。このように、２個所以上で短絡し
た場合は、２本のゲート線が電気的に接続されてしまう
ので、ゲート線間短絡という欠陥となる。このように、
ゲート線間での短絡を防止するために、各ゲート線の間
でダミー線を切断しておくことが考えられる。しかし、
このようにダミー線を断線させると、切断された各ダミ
ー線の容量が小さくなるため、ダミー線とゲート線の間
ではなく、最外側の信号線とゲート線とが静電破壊を起
こしてしまうという問題があった。
合でも、ダミー線が２本以上のゲート線と短絡を起こす
という問題があった。このように、２個所以上で短絡し
た場合は、２本のゲート線が電気的に接続されてしまう
ので、ゲート線間短絡という欠陥となる。このように、
ゲート線間での短絡を防止するために、各ゲート線の間
でダミー線を切断しておくことが考えられる。しかし、
このようにダミー線を断線させると、切断された各ダミ
ー線の容量が小さくなるため、ダミー線とゲート線の間
ではなく、最外側の信号線とゲート線とが静電破壊を起
こしてしまうという問題があった。
【００１１】
【発明が解決しようとする課題】本発明は、上記のよう
な課題を解決することを目的とするものであり、配線間
の短絡を防止することができる、表示装置、その製造方
法、及び配線基板を得ることである。本発明の他の目的
は、ダミー線と２本以上の他の配線とが短絡した場合
も、他の配線間で短絡しないようにすることができる、
表示装置、その製造方法、及び配線基板を得ることであ
る。本発明の他の目的は、ダミー配線と他の２本以上の
他配線とが短絡した場合も、他の配線間で短絡しないよ
うにすると同時に、ダミー配線での短絡の起き易さを維
持することができる、表示装置、その製造方法、及び配
線基板を得ることである。
な課題を解決することを目的とするものであり、配線間
の短絡を防止することができる、表示装置、その製造方
法、及び配線基板を得ることである。本発明の他の目的
は、ダミー線と２本以上の他の配線とが短絡した場合
も、他の配線間で短絡しないようにすることができる、
表示装置、その製造方法、及び配線基板を得ることであ
る。本発明の他の目的は、ダミー配線と他の２本以上の
他配線とが短絡した場合も、他の配線間で短絡しないよ
うにすると同時に、ダミー配線での短絡の起き易さを維
持することができる、表示装置、その製造方法、及び配
線基板を得ることである。
【００１２】
【課題を解決するための手段】本発明の第一態様を、表
示装置の製造方法として捉えれば、マトリックス状に配
置された複数の副画素部から構成される表示領域を有す
るであって、基板上に、複数の副画素部に電気信号を送
る複数の下層配線を形成するステップと、複数の下層配
線の上に、絶縁層を形成するステップと、絶縁層の上
に、複数の副画素部に電気信号を送る複数の上層配線
と、複数の上層配線の外側であって、表示領域の外側の
短絡配線とを形成するステップと、短絡配線の全部を削
除し、もしくは、一部を削除して短絡配線を電気的に断
線するステップと、を有するものである。例えば、液晶
ディスプレイにおいては、表示装置とは、２つの基板間
に液晶を封入した液晶セル、液晶セルにドライバＩＣが
実装されたもの、及び、バックライト等の他の装置が実
装された液晶ディスプレイ等の全てを含むものである。
尚、短絡配線は、上層配線と同時に形成され、上層配線
がエッチングされるときに削除される、ようにすること
が可能である。
示装置の製造方法として捉えれば、マトリックス状に配
置された複数の副画素部から構成される表示領域を有す
るであって、基板上に、複数の副画素部に電気信号を送
る複数の下層配線を形成するステップと、複数の下層配
線の上に、絶縁層を形成するステップと、絶縁層の上
に、複数の副画素部に電気信号を送る複数の上層配線
と、複数の上層配線の外側であって、表示領域の外側の
短絡配線とを形成するステップと、短絡配線の全部を削
除し、もしくは、一部を削除して短絡配線を電気的に断
線するステップと、を有するものである。例えば、液晶
ディスプレイにおいては、表示装置とは、２つの基板間
に液晶を封入した液晶セル、液晶セルにドライバＩＣが
実装されたもの、及び、バックライト等の他の装置が実
装された液晶ディスプレイ等の全てを含むものである。
尚、短絡配線は、上層配線と同時に形成され、上層配線
がエッチングされるときに削除される、ようにすること
が可能である。
【００１３】好ましくは、短絡配線は複数層を有し、削
除するステップは、短絡配線の上層をエッチングすると
きに、その下層の一部削除して電気的に断線させること
が好ましい。また、好ましくは、短絡配線は上層配線と
同一の組成を有する。同一の組成を有するとは、同じ材
料から形成された層を同一数有することを意味し、その
構造が同じことを意味するものではない。あるいは、短
絡配線は、上層配線とほぼ同じ、もしくは、それ以上の
容量を有することことが好ましい。
除するステップは、短絡配線の上層をエッチングすると
きに、その下層の一部削除して電気的に断線させること
が好ましい。また、好ましくは、短絡配線は上層配線と
同一の組成を有する。同一の組成を有するとは、同じ材
料から形成された層を同一数有することを意味し、その
構造が同じことを意味するものではない。あるいは、短
絡配線は、上層配線とほぼ同じ、もしくは、それ以上の
容量を有することことが好ましい。
【００１４】下層配線は、副画素部に形成されたＴＦＴ
のゲートに接続されたゲート線であり、上層配線は、Ｔ
ＦＴのソース／ドレイン電極に接続された信号線であ
り、短絡配線は、信号線と同一の組成を有し、信号線と
同時に形成され、信号線と短絡配線とは、Si下層とAl上
層を有し、Si下層は前記Al上層をエッチングする時に断
線される、ことが可能である。信号線と短絡配線とは、
さらに、前記Si下層とAl上層との間にITO中間層を有
し、ITO中間層は、複数の配線に分離して形成され、Si
下層は、ITO中間層の分離部から露出した部分で断線さ
れるようにすることも可能である。
のゲートに接続されたゲート線であり、上層配線は、Ｔ
ＦＴのソース／ドレイン電極に接続された信号線であ
り、短絡配線は、信号線と同一の組成を有し、信号線と
同時に形成され、信号線と短絡配線とは、Si下層とAl上
層を有し、Si下層は前記Al上層をエッチングする時に断
線される、ことが可能である。信号線と短絡配線とは、
さらに、前記Si下層とAl上層との間にITO中間層を有
し、ITO中間層は、複数の配線に分離して形成され、Si
下層は、ITO中間層の分離部から露出した部分で断線さ
れるようにすることも可能である。
【００１５】本発明の他の態様を、表示装置の製造方法
として捉えれば、マトリックス状に配置された複数の副
画素部から構成される表示領域を有する表示装置の製造
方法であって、基板上に、複数の副画素部に電気信号を
送る複数の下層配線を形成するステップと、複数の下層
配線の上に、絶縁層を形成するステップと、絶縁層の上
に、複数の副画素部に電気信号を送る複数の上層配線
と、短絡配線と、を形成するステップと、短絡配線を全
て削除し、もしくは一部削除して電気的に断線するステ
ップと、を有し、短絡配線と下層配線との間の絶縁破壊
による短絡は、上層配線と下層配線との間、もしくは、
下層配線関よりも起こし易い、ものである。
として捉えれば、マトリックス状に配置された複数の副
画素部から構成される表示領域を有する表示装置の製造
方法であって、基板上に、複数の副画素部に電気信号を
送る複数の下層配線を形成するステップと、複数の下層
配線の上に、絶縁層を形成するステップと、絶縁層の上
に、複数の副画素部に電気信号を送る複数の上層配線
と、短絡配線と、を形成するステップと、短絡配線を全
て削除し、もしくは一部削除して電気的に断線するステ
ップと、を有し、短絡配線と下層配線との間の絶縁破壊
による短絡は、上層配線と下層配線との間、もしくは、
下層配線関よりも起こし易い、ものである。
【００１６】本発明の他の態様を表示装置として捉えれ
ば、マトリックス状に配置された複数の副画素部から構
成される表示領域を有する表示装置、であって、基板
と、基板上に形成され、複数の副画素部に電気信号を送
る複数の下層配線と、複数の下層配線の上に形成され
た、絶縁層と、絶縁層の上に形成され、複数の副画素部
に電気信号を送る複数の上層配線と、絶縁層の上に形成
され、複数の上層配線の外側であって、表示領域の外側
に形成された、短絡配線と、を有し、短絡配線は、形成
された後に全部を削除され、もしくは一部を削除されて
電気的に断線されている、ものである。
ば、マトリックス状に配置された複数の副画素部から構
成される表示領域を有する表示装置、であって、基板
と、基板上に形成され、複数の副画素部に電気信号を送
る複数の下層配線と、複数の下層配線の上に形成され
た、絶縁層と、絶縁層の上に形成され、複数の副画素部
に電気信号を送る複数の上層配線と、絶縁層の上に形成
され、複数の上層配線の外側であって、表示領域の外側
に形成された、短絡配線と、を有し、短絡配線は、形成
された後に全部を削除され、もしくは一部を削除されて
電気的に断線されている、ものである。
【００１７】本発明の他の態様を配線基板として捉えれ
ば、基板上に形成された複数の下層配線と、下層配線の
上に形成された絶縁層と、絶縁層の上に形成された複数
の上層配線と、絶縁層の上に形成され、下層配線と絶縁
層を介して短絡することにより、上層もしくは下層配線
間の短絡を抑制する、短絡配線と、を有し、短絡配線
は、形成された後に全部を削除され、もしくは一部を削
除されて電気的に断線される、ものである。
ば、基板上に形成された複数の下層配線と、下層配線の
上に形成された絶縁層と、絶縁層の上に形成された複数
の上層配線と、絶縁層の上に形成され、下層配線と絶縁
層を介して短絡することにより、上層もしくは下層配線
間の短絡を抑制する、短絡配線と、を有し、短絡配線
は、形成された後に全部を削除され、もしくは一部を削
除されて電気的に断線される、ものである。
【００１８】本発明の他の態様を表示装置として捉えれ
ば、マトリックス状に配置された複数の副画素部から構
成される表示領域を有する、表示装置であって、基板
と、基板の上に形成され、複数の副画素部に電気信号を
送る複数の下層配線と、複数の下層配線の上に形成され
た、絶縁層と、絶縁層の上に形成され、複数の副画素部
に電気信号を送る複数の上層配線と、絶縁層の上に形成
された、短絡配線と、を有し、短絡配線は、下層配線と
絶縁層を通って短絡し、短絡配線は、形成された後に電
気的に断線されている、ものである。
ば、マトリックス状に配置された複数の副画素部から構
成される表示領域を有する、表示装置であって、基板
と、基板の上に形成され、複数の副画素部に電気信号を
送る複数の下層配線と、複数の下層配線の上に形成され
た、絶縁層と、絶縁層の上に形成され、複数の副画素部
に電気信号を送る複数の上層配線と、絶縁層の上に形成
された、短絡配線と、を有し、短絡配線は、下層配線と
絶縁層を通って短絡し、短絡配線は、形成された後に電
気的に断線されている、ものである。
【００１９】
【発明の実施の形態】実施の形態１．以下に、本発明の
実施形態を、図を用いて説明する。各図は実施の形態を
説明するためのものであり、その寸法や形状は、現実の
装置、方法を必ずしも正確に反映するものではない。
実施形態を、図を用いて説明する。各図は実施の形態を
説明するためのものであり、その寸法や形状は、現実の
装置、方法を必ずしも正確に反映するものではない。
【００２０】本実施形態におけるＴＦＴ（Thin Film Tr
ansistor）アレイ基板は、上層配線である信号線と、下
層配線であるゲート線との間の静電破壊による短絡を防
止するために、短絡配線であるダミー信号線を有する。
ダミー信号線は、ＴＦＴアレイ基板の外周領域に形成さ
れる。このダミー信号線は、下層から、シリコン下層、
ＩＴＯ（Indium Tin Oxide）中間層、そして、アルミニ
ウム（Al）上層の３層構造を有している。シリコン層
は、その形成時には１本の連続配線として形成される
が、Al層がパターン形成されるときにAl層と同時にエッ
チングされて、各ゲート線の間で電気的に断線される。
尚、断線とは、連続して形成された配線部の一部を削除
して分離部を形成することをいい、予め分離して形成さ
れた配線を含むものではない。
ansistor）アレイ基板は、上層配線である信号線と、下
層配線であるゲート線との間の静電破壊による短絡を防
止するために、短絡配線であるダミー信号線を有する。
ダミー信号線は、ＴＦＴアレイ基板の外周領域に形成さ
れる。このダミー信号線は、下層から、シリコン下層、
ＩＴＯ（Indium Tin Oxide）中間層、そして、アルミニ
ウム（Al）上層の３層構造を有している。シリコン層
は、その形成時には１本の連続配線として形成される
が、Al層がパターン形成されるときにAl層と同時にエッ
チングされて、各ゲート線の間で電気的に断線される。
尚、断線とは、連続して形成された配線部の一部を削除
して分離部を形成することをいい、予め分離して形成さ
れた配線を含むものではない。
【００２１】図３は、本実施の形態における、ＴＦＴア
レイ基板の概略を示す構成図である。図は、配線パター
ンが形成された後のＴＦＴアレイ基板である。図におい
て、３１はマトリックス状に配置された副画素部から構
成される表示領域部、３３はＴＦＴのソース電極に信号
を送る信号線、３４はＴＦＴのゲート電極に信号を送る
ゲート線である。３２は表示領域部３１の外側の外周領
域部、３５はショートリング、そして、３６ダミー信号
線である。ショートリング３５とダミー配線３６は、外
周領域部３２に形成されている。ダミー配線３６は、表
示領域部３１内における信号線の内、最も外側にある信
号線の外側に形成されることになる。本形態において
は、表示領域部３１の両側部の外側に、それぞれ形成さ
れている。表示領域部３１内の構成は、従来技術におけ
るＴＦＴアレイ配線と同様であり、詳細な説明を省略す
る。尚、カラーＬＣＤにおいては、副画素部毎にＲＧＢ
のカラーフィルタを有し、各副画素部からの光量を制御
することによってカラー表示を行う。ＲＧＢ３つの副画
素部により、一つの画素部を形成する。尚、モノクロの
ＬＣＤにおいては、各副画素部が画素部に相当する。
レイ基板の概略を示す構成図である。図は、配線パター
ンが形成された後のＴＦＴアレイ基板である。図におい
て、３１はマトリックス状に配置された副画素部から構
成される表示領域部、３３はＴＦＴのソース電極に信号
を送る信号線、３４はＴＦＴのゲート電極に信号を送る
ゲート線である。３２は表示領域部３１の外側の外周領
域部、３５はショートリング、そして、３６ダミー信号
線である。ショートリング３５とダミー配線３６は、外
周領域部３２に形成されている。ダミー配線３６は、表
示領域部３１内における信号線の内、最も外側にある信
号線の外側に形成されることになる。本形態において
は、表示領域部３１の両側部の外側に、それぞれ形成さ
れている。表示領域部３１内の構成は、従来技術におけ
るＴＦＴアレイ配線と同様であり、詳細な説明を省略す
る。尚、カラーＬＣＤにおいては、副画素部毎にＲＧＢ
のカラーフィルタを有し、各副画素部からの光量を制御
することによってカラー表示を行う。ＲＧＢ３つの副画
素部により、一つの画素部を形成する。尚、モノクロの
ＬＣＤにおいては、各副画素部が画素部に相当する。
【００２２】図４は、ショートリングの構成を示す回路
図である。各ゲート線と信号線とは、それぞれが、１つ
のショートリングに接続され、各ショートリングは、コ
モン配線に接続されている。ショートリングは、２つの
ＴＦＴから構成されており、２つの端子を有している。
一方の端子には、ゲートもしくは信号線が接続され、も
う一方の端子はコモン配線に接続される。ゲート線／信
号線は、第１のＴＦＴのゲートとソース／ドレインにの
一端に接続され、第２のＴＦＴのソース／ドレインの一
端に接続されている。
図である。各ゲート線と信号線とは、それぞれが、１つ
のショートリングに接続され、各ショートリングは、コ
モン配線に接続されている。ショートリングは、２つの
ＴＦＴから構成されており、２つの端子を有している。
一方の端子には、ゲートもしくは信号線が接続され、も
う一方の端子はコモン配線に接続される。ゲート線／信
号線は、第１のＴＦＴのゲートとソース／ドレインにの
一端に接続され、第２のＴＦＴのソース／ドレインの一
端に接続されている。
【００２３】コモン配線は、第２のＴＦＴのゲートとソ
ース／ドレインの一端に接続され、さらに、第１のＴＦ
Ｔのソース／ドレインの一端に接続されている。信号線
が完成した後は、信号線とゲート線とはこのショートリ
ングに接続されているために、静電破壊による短絡が抑
止される。高電圧がかかるときは、ＴＦＴがＯＮになる
ので低抵抗にあり、電圧が低いときはＴＦＴがＯＦＦな
ので、高抵抗になる。通常の使用は５Ｖ程度なので、高
抵抗で支障はない。
ース／ドレインの一端に接続され、さらに、第１のＴＦ
Ｔのソース／ドレインの一端に接続されている。信号線
が完成した後は、信号線とゲート線とはこのショートリ
ングに接続されているために、静電破壊による短絡が抑
止される。高電圧がかかるときは、ＴＦＴがＯＮになる
ので低抵抗にあり、電圧が低いときはＴＦＴがＯＦＦな
ので、高抵抗になる。通常の使用は５Ｖ程度なので、高
抵抗で支障はない。
【００２４】ゲート線３４はアルミニウムで構成されて
いる。信号線３３は、下層から、シリコン層、ＩＴＯ
（Indium Tin Oxide ）層、そしてアルミニウム層で構
成されている。シリコン層は、下層のa-Si層と、その上
層のn+a-Si層から構成されている。ダミー信号線３６は
信号線３３と同じ組成を有し、信号線３３と同時に形成
される。図９−Ｂは、最終的なダミー線３６の構造を示
す断面図である。ダミー信号線は、シリコン層６６、Ｉ
ＴＯ層６８、そして、Ａｌ層９３、９４の３層構造を有
している。シリコン層６６は、a-Si層とn+a-Siオーミッ
ク層の２層で形成されている。酸化シリコン層６７は、
ガラス基板上の全面に付着されている。最終的なダミー
線は、ゲート線５３の間で、３層全てが分離した状態に
なっている。
いる。信号線３３は、下層から、シリコン層、ＩＴＯ
（Indium Tin Oxide ）層、そしてアルミニウム層で構
成されている。シリコン層は、下層のa-Si層と、その上
層のn+a-Si層から構成されている。ダミー信号線３６は
信号線３３と同じ組成を有し、信号線３３と同時に形成
される。図９−Ｂは、最終的なダミー線３６の構造を示
す断面図である。ダミー信号線は、シリコン層６６、Ｉ
ＴＯ層６８、そして、Ａｌ層９３、９４の３層構造を有
している。シリコン層６６は、a-Si層とn+a-Siオーミッ
ク層の２層で形成されている。酸化シリコン層６７は、
ガラス基板上の全面に付着されている。最終的なダミー
線は、ゲート線５３の間で、３層全てが分離した状態に
なっている。
【００２５】本形態における、ＴＦＴアレイ基板の製造
方法について説明する。説明は、ボトムゲート型（逆ス
タガ型）のＴＦＴを有するＴＦＴアレイ配線について行
う。従って、ゲート電極及びゲート線が下層に形成さ
れ、その上に絶縁層が堆積される。この絶縁層の上にソ
ース／ドレイン電極、及び、信号線が配置される。半導
体としてa-Siが使用されている。各配線及び絶縁膜の形
成は、材料の堆積、フォトリソグラフィ処理、エッチン
グ処理によって形成される。材料の堆積は、スパッタ法
や真空蒸着による物理気相付着、もしくは、プラズマＣ
ＶＤ等の化学気相付着によって行われる。フォトリソグ
ラフィ処理は、フォトレジストの付着、マスク・パター
ンを介した感光、現像によるレジスト・パターンの形
成、そして、レジストの剥離の各処理によって行われ
る。
方法について説明する。説明は、ボトムゲート型（逆ス
タガ型）のＴＦＴを有するＴＦＴアレイ配線について行
う。従って、ゲート電極及びゲート線が下層に形成さ
れ、その上に絶縁層が堆積される。この絶縁層の上にソ
ース／ドレイン電極、及び、信号線が配置される。半導
体としてa-Siが使用されている。各配線及び絶縁膜の形
成は、材料の堆積、フォトリソグラフィ処理、エッチン
グ処理によって形成される。材料の堆積は、スパッタ法
や真空蒸着による物理気相付着、もしくは、プラズマＣ
ＶＤ等の化学気相付着によって行われる。フォトリソグ
ラフィ処理は、フォトレジストの付着、マスク・パター
ンを介した感光、現像によるレジスト・パターンの形
成、そして、レジストの剥離の各処理によって行われ
る。
【００２６】エッチング処理は、プラズマ・スパッタリ
ング、ＲＩＥスパッタリング等のドライエッチング、も
しくは、エッチング液を使用したウェットエッチングに
よって行われる。これらの処理は、各工程において好適
なものが選択される。これらの処理は広く知られた技術
であり、詳細な説明を行わない。尚、下記に説明するＴ
ＦＴ及び各配線の形成と同時に、外周領域３２にショー
トリング３５が形成される。
ング、ＲＩＥスパッタリング等のドライエッチング、も
しくは、エッチング液を使用したウェットエッチングに
よって行われる。これらの処理は、各工程において好適
なものが選択される。これらの処理は広く知られた技術
であり、詳細な説明を行わない。尚、下記に説明するＴ
ＦＴ及び各配線の形成と同時に、外周領域３２にショー
トリング３５が形成される。
【００２７】以下に、アレイ基板上におけるダミー配線
の形成を、ＴＦＴの形成と対比して説明する。まず、図
５を参照して、ゲート線層の形成について説明する。ガ
ラス基板５１上全面に、スパッタ法によって１０００Å
〜５０００Å、好ましくは、２０００ÅのＡｌ層を堆積
する。次に、フォトレジストをＡｌ層の全面に堆積し、
感光、現像処理を行い、フォトレジストのパターンを形
成する。このレジストを保護膜として、ウェットエッチ
ングによってＡｌ層をエッチングし、ＴＦＴのゲート電
極５２、及び、ゲート線５３を形成する。ゲート線５３
の線幅は、およそ、１０−３０μｍである。その後、レ
ジストを剥離して、ゲート線層の形成処理が終了する。
の形成を、ＴＦＴの形成と対比して説明する。まず、図
５を参照して、ゲート線層の形成について説明する。ガ
ラス基板５１上全面に、スパッタ法によって１０００Å
〜５０００Å、好ましくは、２０００ÅのＡｌ層を堆積
する。次に、フォトレジストをＡｌ層の全面に堆積し、
感光、現像処理を行い、フォトレジストのパターンを形
成する。このレジストを保護膜として、ウェットエッチ
ングによってＡｌ層をエッチングし、ＴＦＴのゲート電
極５２、及び、ゲート線５３を形成する。ゲート線５３
の線幅は、およそ、１０−３０μｍである。その後、レ
ジストを剥離して、ゲート線層の形成処理が終了する。
【００２８】次に、図６を参照して説明する。まず、酸
化絶縁体層を形成する。酸化シリコン（SiOx）膜をプラ
ズマＣＶＤを用いて、基板上の全面に堆積する。ＴＦＴ
においては、酸化シリコン層はゲート絶縁層６１として
機能する。信号線、もしくは、ダミー配線においては、
ゲート線５３と信号線／ダミー線との間の絶縁体層６６
として機能する。SiOx膜は、役１５００〜６０００Åの
厚さで堆積され、好ましくは、３５００Åの厚さを有す
る。続いて、アモルファス・シリコン層を、プラズマＣ
ＶＤによって２００〜１０００Å、好ましくは、５００
Å堆積する。
化絶縁体層を形成する。酸化シリコン（SiOx）膜をプラ
ズマＣＶＤを用いて、基板上の全面に堆積する。ＴＦＴ
においては、酸化シリコン層はゲート絶縁層６１として
機能する。信号線、もしくは、ダミー配線においては、
ゲート線５３と信号線／ダミー線との間の絶縁体層６６
として機能する。SiOx膜は、役１５００〜６０００Åの
厚さで堆積され、好ましくは、３５００Åの厚さを有す
る。続いて、アモルファス・シリコン層を、プラズマＣ
ＶＤによって２００〜１０００Å、好ましくは、５００
Å堆積する。
【００２９】さらに、エッチング保護膜としての窒化シ
リコン層（SiNx）６３をプラズマＣＶＤによって堆積す
る。エッチング保護膜は、下層の酸化膜のエッチングを
防止するために堆積される。フォトリソグラフィー処
理、及び、ウェットエッチング処理によって窒化物保護
膜６３をパターン形成する。その後、オーミック層とし
てのn＋a-Si層をプラズマＣＶＤで堆積する。a-Si層とn
＋a-Si層を同時にフォトリソグラフィー処理、及び、エ
ッチング処理し、a-Si層６２とn＋a-Si層６４のパター
ンを形成する。a-Si層とn＋a-Si層は、信号線及びダミ
ー線における第１の層（Si層）６７としても形成され
る。信号線の線幅は、約５μｍである。
リコン層（SiNx）６３をプラズマＣＶＤによって堆積す
る。エッチング保護膜は、下層の酸化膜のエッチングを
防止するために堆積される。フォトリソグラフィー処
理、及び、ウェットエッチング処理によって窒化物保護
膜６３をパターン形成する。その後、オーミック層とし
てのn＋a-Si層をプラズマＣＶＤで堆積する。a-Si層とn
＋a-Si層を同時にフォトリソグラフィー処理、及び、エ
ッチング処理し、a-Si層６２とn＋a-Si層６４のパター
ンを形成する。a-Si層とn＋a-Si層は、信号線及びダミ
ー線における第１の層（Si層）６７としても形成され
る。信号線の線幅は、約５μｍである。
【００３０】次に、ＩＴＯ層６５、６８を、基板全面に
スパッタ法によって３００−２０００Å、好ましくは、
４００Åの厚さで堆積する。フォトリソグラフィー処
理、及び、ドライエッチング処理によって、所定のパタ
ーンを形成する（図７）。ＩＴＯ層は、画素電極７１と
して機能すると同時に、信号線及びダミー線の第２層７
２、７３として形成される。ダミー線においては、各ゲ
ート線５３の間において、ＩＴＯ層が分離されて形成さ
れる。もちろん、信号線においては、ＩＴＯ層は分離さ
れておらず、１本の連続した配線として、形成される。
このように、ＩＴＯ層が分離されていても、下層のSi層
６７が接続されているので、ダミー配線の容量は、信号
線と略同じ大きさとなっている。
スパッタ法によって３００−２０００Å、好ましくは、
４００Åの厚さで堆積する。フォトリソグラフィー処
理、及び、ドライエッチング処理によって、所定のパタ
ーンを形成する（図７）。ＩＴＯ層は、画素電極７１と
して機能すると同時に、信号線及びダミー線の第２層７
２、７３として形成される。ダミー線においては、各ゲ
ート線５３の間において、ＩＴＯ層が分離されて形成さ
れる。もちろん、信号線においては、ＩＴＯ層は分離さ
れておらず、１本の連続した配線として、形成される。
このように、ＩＴＯ層が分離されていても、下層のSi層
６７が接続されているので、ダミー配線の容量は、信号
線と略同じ大きさとなっている。
【００３１】Al層８１、８２を基板全面に、スパッタ法
によって１０００−３０００Åの厚さで堆積する（図
８）。フォトリソグラフィー処理、及び、ウェットエッ
チング処理によって、Al層をパターン形成する（図
９）。Al層は、ソース／ドレイン電極９１、９２として
形成される。又、信号線及びダミー線においては、それ
らの最上層９３、９４としても形成される。ダミー線に
おいては、Al層が各ゲート配線の間で分離された状態で
パターン形成される。Al配線の間隔９５は、約１０μｍ
である。Al層のウェットエッチング処理において、Al層
がエッチングされた後に、ITO層の分離部７４を介して
露出しているSi層６７もエッチングされ、断線される。
従って、Al層９３、９４がパターン形成された後では、
ダミー線は、各ゲート線５３の間で電気的に断線された
状態になっている。
によって１０００−３０００Åの厚さで堆積する（図
８）。フォトリソグラフィー処理、及び、ウェットエッ
チング処理によって、Al層をパターン形成する（図
９）。Al層は、ソース／ドレイン電極９１、９２として
形成される。又、信号線及びダミー線においては、それ
らの最上層９３、９４としても形成される。ダミー線に
おいては、Al層が各ゲート配線の間で分離された状態で
パターン形成される。Al配線の間隔９５は、約１０μｍ
である。Al層のウェットエッチング処理において、Al層
がエッチングされた後に、ITO層の分離部７４を介して
露出しているSi層６７もエッチングされ、断線される。
従って、Al層９３、９４がパターン形成された後では、
ダミー線は、各ゲート線５３の間で電気的に断線された
状態になっている。
【００３２】上記の配線パターンと同時に、外周領域に
おけるショートリングが形成される。したがって、最上
層としてのAl層がパターン形成されて信号線が完成した
後は、各信号線とゲート線との間では、ショートリング
が機能する。ショートリングが機能しはじめた後は、ゲ
ート線と信号線との間での静電破壊による短絡は、ショ
ートリングによって効果的に抑制される。
おけるショートリングが形成される。したがって、最上
層としてのAl層がパターン形成されて信号線が完成した
後は、各信号線とゲート線との間では、ショートリング
が機能する。ショートリングが機能しはじめた後は、ゲ
ート線と信号線との間での静電破壊による短絡は、ショ
ートリングによって効果的に抑制される。
【００３３】本実施形態においては、短絡配線であるダ
ミー信号線が外周領域部に形成されているので、下層配
線であるゲート線と上層配線である信号線との間におけ
る、静電破壊による短絡を防止することが可能となる。
ダミー配線は、特定の工程の後に断線されるので、ダミ
ー信号線が２本以上のゲート線と短絡した場合も、ゲー
ト線間の短絡を起こさないようにすることができる。ダ
ミー配線の断線を各ゲート配線の間で行うことにより、
いずれのゲート配線とダミー線が短絡しても、ゲート線
間の短絡を防止することができる。尚、ダミー配線は、
信号線とほぼ同様の容量、もしくは、それ以上を持つこ
とが好ましい。
ミー信号線が外周領域部に形成されているので、下層配
線であるゲート線と上層配線である信号線との間におけ
る、静電破壊による短絡を防止することが可能となる。
ダミー配線は、特定の工程の後に断線されるので、ダミ
ー信号線が２本以上のゲート線と短絡した場合も、ゲー
ト線間の短絡を起こさないようにすることができる。ダ
ミー配線の断線を各ゲート配線の間で行うことにより、
いずれのゲート配線とダミー線が短絡しても、ゲート線
間の短絡を防止することができる。尚、ダミー配線は、
信号線とほぼ同様の容量、もしくは、それ以上を持つこ
とが好ましい。
【００３４】本実施形態におては、信号線が完成される
ときにダミー配線が断線される。これは、信号線が完成
されると、外周領域におけるショートリングが、各信号
線とゲート線との間で機能するため、ショートリングに
よって、配線間の絶縁破壊による短絡を防止することが
できるからである。尚、このダミー配線の断線処理は、
ディスプレイとしての最終製品が完成する前までに行え
ばよいので、信号線完成時に限定されるものではない。
ショートリングが存在しても、ダミー配線を有すること
で、さらに短絡防止を確かなものとすることができる。
しかし、信号線の最上層のエッチ処理工程において断線
することにより、新たに処理工程を追加するとなく、断
線することができる。
ときにダミー配線が断線される。これは、信号線が完成
されると、外周領域におけるショートリングが、各信号
線とゲート線との間で機能するため、ショートリングに
よって、配線間の絶縁破壊による短絡を防止することが
できるからである。尚、このダミー配線の断線処理は、
ディスプレイとしての最終製品が完成する前までに行え
ばよいので、信号線完成時に限定されるものではない。
ショートリングが存在しても、ダミー配線を有すること
で、さらに短絡防止を確かなものとすることができる。
しかし、信号線の最上層のエッチ処理工程において断線
することにより、新たに処理工程を追加するとなく、断
線することができる。
【００３５】尚、ダミー配線は３層に限らず、２層以下
もしくは、４層以上を有することも可能である。本実施
の形態においては、第２層のＩＴＯ層を形成しないこと
も可能である。しかし、信号線とゲート線との間より
も、ダミー線とゲート線との間で絶縁破壊を起き易いよ
うにするためには、ダミー配線が信号線とほぼ同様、も
しくは、それ以上の容量を持つことが好ましい。従っ
て、ダミー配線は、信号線と同じ組成を有することが望
ましい。
もしくは、４層以上を有することも可能である。本実施
の形態においては、第２層のＩＴＯ層を形成しないこと
も可能である。しかし、信号線とゲート線との間より
も、ダミー線とゲート線との間で絶縁破壊を起き易いよ
うにするためには、ダミー配線が信号線とほぼ同様、も
しくは、それ以上の容量を持つことが好ましい。従っ
て、ダミー配線は、信号線と同じ組成を有することが望
ましい。
【００３６】本実施の形態において、アルミニウム層を
スパッタリングでエッチングする場合は、ＩＴＯを複数
の配線に分割して形成するのでなく、Ａｌのエッチング
と同時に、ＩＴＯとシリコンをエッチングして、ダミー
信号線を断線させることも可能である。この場合、ＩＴ
Ｏ層は、シリコン層と同様に、１本の連続した配線とし
て形成する。又、アルミニウム層をウェット・エッチン
グする場合でも、そのエッチャントがAlと同時にＩＴＯ
をエッチングすることができれば、ＩＴＯは分割して形
成されていなくともよい。アモルファスＩＴＯは、Alの
通常のエッチャントでエッチングが可能である。尚、Ｉ
ＴＯ層がAl層の後に付着される場合は、ダミー信号線に
ＩＴＯ層を形成しなくともよい。これは、Al層が形成さ
れた時点で、ダミー配線の十分な容量が確保されるから
である。
スパッタリングでエッチングする場合は、ＩＴＯを複数
の配線に分割して形成するのでなく、Ａｌのエッチング
と同時に、ＩＴＯとシリコンをエッチングして、ダミー
信号線を断線させることも可能である。この場合、ＩＴ
Ｏ層は、シリコン層と同様に、１本の連続した配線とし
て形成する。又、アルミニウム層をウェット・エッチン
グする場合でも、そのエッチャントがAlと同時にＩＴＯ
をエッチングすることができれば、ＩＴＯは分割して形
成されていなくともよい。アモルファスＩＴＯは、Alの
通常のエッチャントでエッチングが可能である。尚、Ｉ
ＴＯ層がAl層の後に付着される場合は、ダミー信号線に
ＩＴＯ層を形成しなくともよい。これは、Al層が形成さ
れた時点で、ダミー配線の十分な容量が確保されるから
である。
【００３７】本実施の形態においては、ＩＴＯ層の後
に、ダミー線や信号線のAl層が付着される。しかし、Ｉ
ＴＯが最後に付着される場合も可能である。この場合
は、ＡｌとＳｉをＩＴＯと同時にエッチングして、断線
させる。もちろん、Ａｌ層を複数の配線に分割して形成
することを排除するものではない。又、本発明は、スタ
ガ型のＴＦＴに適用されることも可能である。
に、ダミー線や信号線のAl層が付着される。しかし、Ｉ
ＴＯが最後に付着される場合も可能である。この場合
は、ＡｌとＳｉをＩＴＯと同時にエッチングして、断線
させる。もちろん、Ａｌ層を複数の配線に分割して形成
することを排除するものではない。又、本発明は、スタ
ガ型のＴＦＴに適用されることも可能である。
【００３８】尚、トップゲート型のＴＦＴにおいては、
絶縁層の上に形成される配線はゲート配線であるので、
上層配線は１層構造を有することが多い。上層配線とし
てのゲート線とダミー信号線がAl層のみで形成される場
合は、ダミー信号線は、まず、１本の連続したAl配線と
して形成される。その後、最終製品が完成する前に断線
される。例えば、ＴＦＴアレイの電気的検査が行われる
直前に断線される。この場合は、断線処理のために、追
加の工程が必要とされる。ただし、本発明のダミー線
は、上層配線が複数層を有するの場合に特に有効なもの
である。
絶縁層の上に形成される配線はゲート配線であるので、
上層配線は１層構造を有することが多い。上層配線とし
てのゲート線とダミー信号線がAl層のみで形成される場
合は、ダミー信号線は、まず、１本の連続したAl配線と
して形成される。その後、最終製品が完成する前に断線
される。例えば、ＴＦＴアレイの電気的検査が行われる
直前に断線される。この場合は、断線処理のために、追
加の工程が必要とされる。ただし、本発明のダミー線
は、上層配線が複数層を有するの場合に特に有効なもの
である。
【００３９】実施の形態２．他の実施形態として、本発
明の短絡配線を、ゲート配線の引き出し線部に適用した
態様を説明する。ゲート配線の引き出し線部は、ＴＦＴ
アレイ配線におけるゲート配線が、外周領域においてド
ライバＩＣに接続される部分の配線を言う。図１０は、
ＴＦＴアレイ基板上の外周領域に形成された、ゲート配
線の引き出し部の概略を示す構成図である。図におい
て、１０１はゲート配線の引き出し線、１０２はショー
トリング、１０３シリコン配線である。ショートリング
１０２は、２つの図４のショートリングを直列接続した
構成になっている。
明の短絡配線を、ゲート配線の引き出し線部に適用した
態様を説明する。ゲート配線の引き出し線部は、ＴＦＴ
アレイ配線におけるゲート配線が、外周領域においてド
ライバＩＣに接続される部分の配線を言う。図１０は、
ＴＦＴアレイ基板上の外周領域に形成された、ゲート配
線の引き出し部の概略を示す構成図である。図におい
て、１０１はゲート配線の引き出し線、１０２はショー
トリング、１０３シリコン配線である。ショートリング
１０２は、２つの図４のショートリングを直列接続した
構成になっている。
【００４０】シリコン配線１０３は、信号線の形成にお
いて説明したように、ＴＦＴのa-Si層とオーミック層と
してのn+a-Si層で形成される。シリコン配線１０３は、
酸化シリコン層を介して、ゲート引き出し配線部１０１
と交差するように形成されている。シリコン配線の厚さ
は、ダミー線のシリコン層と同様である。又、シリコン
配線の線幅は、およそ１００〜２００μｍである。１０
４はショートリングが接続されているコモン周回線、１
０５はパッド、１０６はゲート配線部である。ゲート配
線１０６とコモン周回線１０４は接続されていない。
いて説明したように、ＴＦＴのa-Si層とオーミック層と
してのn+a-Si層で形成される。シリコン配線１０３は、
酸化シリコン層を介して、ゲート引き出し配線部１０１
と交差するように形成されている。シリコン配線の厚さ
は、ダミー線のシリコン層と同様である。又、シリコン
配線の線幅は、およそ１００〜２００μｍである。１０
４はショートリングが接続されているコモン周回線、１
０５はパッド、１０６はゲート配線部である。ゲート配
線１０６とコモン周回線１０４は接続されていない。
【００４１】ゲート引き出し配線部１０１は高密度に配
線が形成されるために、引き出し配線間での静電絶縁破
壊による短絡が起こり易い。引き出し配線間の間隔は約
２０μｍであり、引き出し配線とシリコン配線との間の
間隔は、およそ３５００Åである。従って、隣接する引
き出し配線間で短絡せずに、引き出し配線と上層のシリ
コン配線が静電破壊による短絡を起こす。短絡配線であ
るシリコン配線を、絶縁層を介してゲート引き出し線の
上層に形成することによって、ゲート線間の短絡を防止
することができる。
線が形成されるために、引き出し配線間での静電絶縁破
壊による短絡が起こり易い。引き出し配線間の間隔は約
２０μｍであり、引き出し配線とシリコン配線との間の
間隔は、およそ３５００Åである。従って、隣接する引
き出し配線間で短絡せずに、引き出し配線と上層のシリ
コン配線が静電破壊による短絡を起こす。短絡配線であ
るシリコン配線を、絶縁層を介してゲート引き出し線の
上層に形成することによって、ゲート線間の短絡を防止
することができる。
【００４２】シリコン配線は、実施の形態１におけるダ
ミー信号線のシリコン層が断線されるのと同じ工程にお
いて全て削除される。シリコン配線を全部削除すること
によって、シリコン配線が下層の２本以上の引き出し線
と短絡した場合も、ゲート配線間の短絡が生じないよう
にすることができる。
ミー信号線のシリコン層が断線されるのと同じ工程にお
いて全て削除される。シリコン配線を全部削除すること
によって、シリコン配線が下層の２本以上の引き出し線
と短絡した場合も、ゲート配線間の短絡が生じないよう
にすることができる。
【００４３】ゲート引き出し線が、下層ゲート線と絶縁
層の上の上層信号線とによって形成されることも可能で
ある。この場合、下層配線と上層配線とはスルー・ホー
ルを介して電気的に接続されている。このような場合
は、短絡配線は、信号線と同様の組成を有するものとな
り、Si下層、ITO中間層、そしてAl上層を有する。又、
短絡配線は全て削除されずに、一部が削除されて断線さ
れたものとなる。短絡配線は、各ゲート引き出し配線の
間において断線される。分離部の幅は、引き出し線の密
度によって変化するが、約１０μｍである。
層の上の上層信号線とによって形成されることも可能で
ある。この場合、下層配線と上層配線とはスルー・ホー
ルを介して電気的に接続されている。このような場合
は、短絡配線は、信号線と同様の組成を有するものとな
り、Si下層、ITO中間層、そしてAl上層を有する。又、
短絡配線は全て削除されずに、一部が削除されて断線さ
れたものとなる。短絡配線は、各ゲート引き出し配線の
間において断線される。分離部の幅は、引き出し線の密
度によって変化するが、約１０μｍである。
【００４４】上記２つの実施形態においては、金属層と
してAlを用いたが、金属配線層としては、Ａｌの他に、
Ｃｒ、Ｍｏ−Ｔａ、Ｔａ等を使用することができる。
又、ゲート絶縁膜や保護膜としては、酸化シリコンや窒
化シリコンを適宜に使用することが可能である。あるい
は、スパッタ法によって堆積されたTa2O5を、絶縁膜と
して利用することも可能である。本形態いおいては、半
導体としてa-Siを使用したが、ポリシリコンを利用し
て、ＴＦＴや配線を形成することも、もちろん可能であ
る。
してAlを用いたが、金属配線層としては、Ａｌの他に、
Ｃｒ、Ｍｏ−Ｔａ、Ｔａ等を使用することができる。
又、ゲート絶縁膜や保護膜としては、酸化シリコンや窒
化シリコンを適宜に使用することが可能である。あるい
は、スパッタ法によって堆積されたTa2O5を、絶縁膜と
して利用することも可能である。本形態いおいては、半
導体としてa-Siを使用したが、ポリシリコンを利用し
て、ＴＦＴや配線を形成することも、もちろん可能であ
る。
【００４５】本発明の短絡配線は、アクティブ素子を有
するアレイ配線に限らず、単純マトリックス・タイプ等
の、アクティブ素子を有しない装置にも適用可能であ
る。又、アクティブ素子としてＴＦＴを例として説明し
たが、本発明のダミー配線を、ＭＩＭ等の他のアクティ
ブ素子を有するアレイ配線に適用することもでいる。本
発明は、液晶表示装置に限らず、例えば、有機エレクト
ロ・ルミネッセンス等の、他の表示装置にも適用可能で
ある。
するアレイ配線に限らず、単純マトリックス・タイプ等
の、アクティブ素子を有しない装置にも適用可能であ
る。又、アクティブ素子としてＴＦＴを例として説明し
たが、本発明のダミー配線を、ＭＩＭ等の他のアクティ
ブ素子を有するアレイ配線に適用することもでいる。本
発明は、液晶表示装置に限らず、例えば、有機エレクト
ロ・ルミネッセンス等の、他の表示装置にも適用可能で
ある。
【図面の簡単な説明】
【図１】 従来の技術における、副画素部を示す概略構
成図である。
成図である。
【図２】 従来の技術における、ＴＦＴアレイ基板を示
す概略構成図である。
す概略構成図である。
【図３】 実施の形態１における、ＴＦＴアレイ基板を
示す概略構成図である。
示す概略構成図である。
【図４】 実施の形態１における、ショーとリングを示
す概略回路図である。
す概略回路図である。
【図５】 実施の形態１における、ＴＦＴアレイ基板配
線の形成方法を示す概略構成図である。
線の形成方法を示す概略構成図である。
【図６】 実施の形態１における、ＴＦＴアレイ基板配
線の形成方法を示す概略構成図である。
線の形成方法を示す概略構成図である。
【図７】 実施の形態１における、ＴＦＴアレイ基板配
線の形成方法を示す概略構成図である。
線の形成方法を示す概略構成図である。
【図８】 実施の形態１における、ＴＦＴアレイ基板配
線の形成方法を示す概略構成図である。
線の形成方法を示す概略構成図である。
【図９】 実施の形態１における、ＴＦＴアレイ基板配
線の形成方法を示す概略構成図である。
線の形成方法を示す概略構成図である。
【図１０】 実施の形態２における、ゲート引き出し配
線部を示す概略構成図である。
線部を示す概略構成図である。
１１ ＴＦＴ、１２ ゲート電極、１３ ゲート絶縁
層、１４アモルファス・シリコン（a-Si）層、１５ オ
ーミック層、１６ ソース電極、１７ ドレイン電極、
１８ 画素電極、１９ ゲート線、２１ 表示領域部、
２２ 外周領域部、２３ 信号線、２４ ゲート線、２
５ ショートリング、３１ 表示領域部、３３ 信号
線、３４ ゲート線、３２ 外周領域部、３５ ショー
トリング、３６ ダミー信号線、５３ ゲート線、６６
シリコン層、６７酸化シリコン層、６８ ＩＴＯ層、
７１ 画素電極、７２、７３ 第２層、８１、８２ Al
層、９１、９２ ソース／ドレイン電極、９３、９４
最上層、１０１ 引き出し線、１０２ ショートリン
グ、１０３ シリコン配線、１０４コモン周回線、１０
５ パッド、１０６ ゲート配線部
層、１４アモルファス・シリコン（a-Si）層、１５ オ
ーミック層、１６ ソース電極、１７ ドレイン電極、
１８ 画素電極、１９ ゲート線、２１ 表示領域部、
２２ 外周領域部、２３ 信号線、２４ ゲート線、２
５ ショートリング、３１ 表示領域部、３３ 信号
線、３４ ゲート線、３２ 外周領域部、３５ ショー
トリング、３６ ダミー信号線、５３ ゲート線、６６
シリコン層、６７酸化シリコン層、６８ ＩＴＯ層、
７１ 画素電極、７２、７３ 第２層、８１、８２ Al
層、９１、９２ ソース／ドレイン電極、９３、９４
最上層、１０１ 引き出し線、１０２ ショートリン
グ、１０３ シリコン配線、１０４コモン周回線、１０
５ パッド、１０６ ゲート配線部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１２Ｃ ６２３Ａ (72)発明者 飯寄 英保 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 Ｆターム(参考） 2H092 JA25 JA26 JA40 JA44 JA47 JB24 JB33 JB56 JB64 JB73 KA05 MA05 MA08 MA13 MA18 MA48 NA13 NA14 NA16 5C094 AA42 AA43 BA03 BA43 CA19 EA01 EA04 EA07 EB02 GB10 5F110 AA22 BB01 CC07 EE03 EE04 EE06 EE44 FF02 FF03 FF30 GG02 GG13 GG15 GG25 GG45 HK03 HK09 HK16 HK21 HK33 HK35 HM19 NN12 NN16 NN24 NN35 NN73 QQ01 5G435 AA17 BB12 CC09 CC12 GG12 KK05 KK09 KK10
Claims (13)
- 【請求項１】マトリックス状に配置された複数の副画素
部から構成される表示領域を有する表示装置の製造方法
であって、 基板上に、前記複数の副画素部に電気信号を送る複数の
下層配線を形成するステップと、 前記複数の下層配線の上に、絶縁層を形成するステップ
と、 前記絶縁層の上に、前記複数の副画素部に電気信号を送
る複数の上層配線と、前記複数の上層配線の外側であっ
て、前記表示領域の外側の短絡配線とを形成するステッ
プと、 前記短絡配線の全部を削除し、もしくは、一部を削除し
て前記短絡配線を電気的に断線するステップと、を有す
る表示装置の製造方法。 - 【請求項２】前記短絡配線は、前記上層配線と同時に形
成され、前記上層配線がエッチングされるときに削除さ
れる、請求項１に記載の表示装置の製造方法。 - 【請求項３】前記短絡配線は複数層を有し、 前記削除するステップは、前記短絡配線の上層をエッチ
ングするときに、その下層の一部削除して電気的に断線
させる、請求項１に記載の製造方法。 - 【請求項４】前記短絡配線は前記上層配線と同一の組成
を有する、請求項１に記載の製造方法。 - 【請求項５】前記短絡配線は、前記上層配線とほぼ同
じ、もしくは、それ以上の容量を有することを特徴とす
る、請求項１に記載の製造方法。 - 【請求項６】前記下層配線は、前記副画素部に形成され
たＴＦＴのゲートに接続されたゲート線であり、 前記上層配線は、前記ＴＦＴのソース／ドレイン電極に
接続された信号線であり、 前記短絡配線は、前記信号線と同一の組成を有し、前記
信号線と同時に形成され、 前記信号線と短絡配線とは、Si下層とAl上層を有し、前
記Si下層は前記Al上層をエッチングする時に断線され
る、 請求項１に記載の製造方法。 - 【請求項７】前記信号線と前記短絡配線とは、さらに、
前記Si下層とAl上層との間にITO中間層を有し、 前記ITO中間層は、複数の配線に分離して形成され、 前記Si下層は、前記ITO中間層の分離部から露出した部
分で断線される、請求項６に記載の製造方法。 - 【請求項８】マトリックス状に配置された複数の副画素
部から構成される表示領域を有する表示装置の製造方法
であって、 基板上に、前記複数の副画素部に電気信号を送る複数の
下層配線を形成するステップと、 前記複数の下層配線の上に、絶縁層を形成するステップ
と、 前記絶縁層の上に、前記複数の副画素部に電気信号を送
る複数の上層配線と、短絡配線と、を形成するステップ
と、 前記短絡配線を全て削除し、もしくは一部削除して電気
的に断線するステップと、を有し、 前記短絡配線と前記下層配線との間の絶縁破壊による短
絡は、前記上層配線と前記下層配線との間、もしくは、
前記下層配線間よりも起こし易い、 表示装置の製造方法。 - 【請求項９】マトリックス状に配置された複数の副画素
部から構成される表示領域を有する、表示装置であっ
て、 基板と、 前記基板上に形成され、前記複数の副画素部に電気信号
を送る複数の下層配線と、 前記複数の下層配線の上に形成された、絶縁層と、 前記絶縁層の上に形成され、前記複数の副画素部に電気
信号を送る複数の上層配線と、 前記絶縁層の上に形成され、前記複数の上層配線の外側
であって、前記表示領域の外側に形成された、短絡配線
と、を有し、 前記短絡配線は、形成された後に全部を削除され、もし
くは一部を削除されて電気的に断線されている、表示装
置。 - 【請求項１０】前記短絡配線は前記上層配線と同一の組
成を有する、請求項９に記載の表示装置。 - 【請求項１１】前記短絡配線は、前記上層配線とほぼ同
じ、もしくは、それ以上の容量を有することを特徴とす
る、請求項９に記載の表示装置。 - 【請求項１２】基板上に形成された複数の下層配線と、 前記下層配線の上に形成された絶縁層と、 前記絶縁層の上に形成された複数の上層配線と、 前記絶縁層の上に形成され、前記下層配線と前記絶縁層
を介して短絡することにより、前記上層もしくは下層配
線間の短絡を抑制する、短絡配線と、を有し、 前記短絡配線は、形成された後に全部を削除され、もし
くは一部を削除されて電気的に断線される、 配線基板。 - 【請求項１３】マトリックス状に配置された複数の副画
素部から構成される表示領域を有する、表示装置であっ
て、 基板と、 前記基板の上に形成され、前記複数の副画素部に電気信
号を送る複数の下層配線と、 前記複数の下層配線の上に形成された、絶縁層と、 前記絶縁層の上に形成され、前記複数の副画素部に電気
信号を送る複数の上層配線と、 前記絶縁層の上に形成された、短絡配線と、を有し、 前記短絡配線は、前記下層配線と前記絶縁層を通って短
絡し、 前記短絡配線は、形成された後に電気的に断線されてい
る、表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000222318A JP2002040481A (ja) | 2000-07-24 | 2000-07-24 | 表示装置、その製造方法、及び配線基板 |
| KR10-2001-0041846A KR100479290B1 (ko) | 2000-07-24 | 2001-07-12 | 표시 장치, 그 제조 방법 및 배선 기판 |
| TW090117212A TWI252364B (en) | 2000-07-24 | 2001-07-13 | Display device, method of manufacturing the same and wiring board |
| US09/682,102 US6636279B2 (en) | 2000-07-24 | 2001-07-20 | Display device and method of manufacturing the same |
| CNB011233540A CN1174353C (zh) | 2000-07-24 | 2001-07-23 | 显示装置与其制造方法以及接线板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000222318A JP2002040481A (ja) | 2000-07-24 | 2000-07-24 | 表示装置、その製造方法、及び配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002040481A true JP2002040481A (ja) | 2002-02-06 |
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ID=18716574
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000222318A Pending JP2002040481A (ja) | 2000-07-24 | 2000-07-24 | 表示装置、その製造方法、及び配線基板 |
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| Country | Link |
|---|---|
| US (1) | US6636279B2 (ja) |
| JP (1) | JP2002040481A (ja) |
| KR (1) | KR100479290B1 (ja) |
| CN (1) | CN1174353C (ja) |
| TW (1) | TWI252364B (ja) |
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|---|---|---|---|---|
| US7142263B2 (en) | 2003-03-27 | 2006-11-28 | Sharp Kabushiki Kaisha | Display device having repair wiring with sections insulated from one another |
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| US20050182056A9 (en) * | 2002-02-21 | 2005-08-18 | Seth Pawan | Modified release formulations of at least one form of tramadol |
| KR100859509B1 (ko) * | 2002-02-27 | 2008-09-22 | 삼성전자주식회사 | 박막 트랜지스터 어레이 기판 |
| KR100443539B1 (ko) * | 2002-04-16 | 2004-08-09 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
| KR100635061B1 (ko) * | 2004-03-09 | 2006-10-17 | 삼성에스디아이 주식회사 | 평판 표시 장치 및 그의 제조 방법 |
| US20060118787A1 (en) * | 2004-12-02 | 2006-06-08 | Toppoly Optoelectronics Corp. | Electronic device with electrostatic discharge protection |
| JP2006267818A (ja) * | 2005-03-25 | 2006-10-05 | Hitachi Displays Ltd | 液晶表示装置およびプロジェクタ |
| JP5167685B2 (ja) * | 2007-04-25 | 2013-03-21 | セイコーエプソン株式会社 | アクティブマトリクス基板の製造方法、及び電気光学装置の製造方法 |
| TWI399606B (zh) * | 2009-10-05 | 2013-06-21 | Au Optronics Corp | 主動元件陣列基板以及顯示面板 |
| KR101884738B1 (ko) | 2011-12-23 | 2018-08-31 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조방법 |
| CN103839907B (zh) | 2012-11-21 | 2016-08-31 | 瀚宇彩晶股份有限公司 | 主动元件阵列基板及其电路堆叠结构 |
| CN104377132A (zh) * | 2013-08-13 | 2015-02-25 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| KR102332255B1 (ko) | 2015-04-29 | 2021-11-29 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR102305920B1 (ko) | 2015-04-30 | 2021-09-28 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
| CN105914212B (zh) | 2016-05-09 | 2019-02-05 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、以及显示装置 |
| CN106684093B (zh) | 2016-07-20 | 2019-07-12 | 京东方科技集团股份有限公司 | 显示基板及其制造方法、以及显示装置 |
| CN107367876A (zh) * | 2017-08-01 | 2017-11-21 | 深圳市华星光电技术有限公司 | 防静电电路及液晶显示面板 |
| CN110346994B (zh) * | 2019-07-23 | 2022-07-08 | 昆山国显光电有限公司 | 阵列基板和显示面板 |
| KR20220092211A (ko) * | 2020-12-24 | 2022-07-01 | 엘지디스플레이 주식회사 | 디지털 엑스레이 검출기용 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100603853B1 (ko) * | 1998-12-02 | 2006-10-24 | 엘지.필립스 엘시디 주식회사 | 정전기 방지회로를 구비한 액정 표시 장치 |
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| KR100303352B1 (ko) * | 1998-12-29 | 2002-06-20 | 박종섭 | 액정 표시 장치 |
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2000
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