WO2010109558A1 - Ｔｆｔ基板及びこれを用いた液晶表示装置 - Google Patents

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星野淳之
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Definitions

  • the present invention relates to an active matrix TFT substrate using thin film transistors and a liquid crystal display device using the same.
  • multi-pixel drive type liquid crystal display device as a liquid crystal display device with improved viewing angle dependency of the ⁇ characteristic.
  • one pixel is composed of two or more sub-pixels having different luminances, thereby improving the viewing angle dependency of viewing angle characteristics, that is, ⁇ characteristics (see, for example, Patent Document 1).
  • FIG. 9 shows a configuration example of a pixel included in a conventional multi-pixel driving type liquid crystal display device.
  • one pixel P 1 is divided two to the sub-pixels SP 1, SP 2.
  • the subpixel SP 1 includes a thin film transistor (hereinafter referred to as “TFT”) 51, an auxiliary capacitor 52, and a subpixel electrode 53.
  • the subpixel SP 2 includes a TFT 61, an auxiliary capacitor 62, and a subpixel electrode 63.
  • each gate of - gate electrode is connected to the gate bus lines G 1, each of the source electrodes are connected to the source bus line S 1.
  • the auxiliary capacitor 52 is formed between the sub-pixel electrode 53 and the auxiliary capacitor bus line Cs 1 .
  • Auxiliary capacitance 62 is formed between the subpixel electrode 63 and the auxiliary capacitor bus line Cs 2.
  • the auxiliary capacitance bus line Cs 1 and the gate bus line G 1 are arranged to be parallel to each other so as to sandwich the sub-pixel SP 1 .
  • the auxiliary capacitance bus line Cs 2 and the gate bus line G 1 are arranged to be parallel to each other so as to sandwich the sub-pixel SP 2 .
  • the auxiliary capacitor bus line Cs 1 pixel P 1 an auxiliary for forming a storage capacitor subpixel of another pixel adjacent to the pixel P 1 across the auxiliary capacitor bus line Cs 1 (not shown) having Also serves as a capacity bus line.
  • the auxiliary capacitor bus line Cs 2 of pixels P 1 is, for forming a storage capacitor subpixel of another pixel adjacent to the pixel P 1 across the auxiliary capacitor bus line Cs 2 (not shown) having Also serves as an auxiliary capacity bus line.
  • Cs 1 and Cs 2 may be collectively referred to as “Cs”.
  • the storage capacitor bus lines Cs alternately arranged in the active area AA as the display area are connected to the Cs trunk wiring bb arranged in the area adjacent to the active area AA.
  • a plurality of Cs trunk lines bb constitute one set of Cs trunk line group BB1 and Cs trunk line group BB2.
  • the Cs trunk line group BB1 is provided in a region adjacent to one end side of the active area AA, which is a predetermined side in one direction in which the storage capacitor bus line Cs extends with respect to the active area AA.
  • the Cs trunk line group BB2 is provided in a region adjacent to the other end side of the active area AA, which is a predetermined side in the other direction in which the auxiliary capacitance bus line Cs extends with respect to the active area AA.
  • auxiliary capacity bus line Cs is connected to the Cs trunk line bb constituting the Cs trunk line group BB1.
  • the Cs trunk line group BB1 and the Cs trunk line group BB2 are provided, one end of the auxiliary capacitance bus line Cs is connected to the Cs trunk line bb constituting the Cs trunk line group BB1, The other end of the auxiliary capacitance bus line Cs is connected to the Cs trunk wiring bb that constitutes the Cs trunk wiring group BB2.
  • Cs trunk wiring bb is a direction perpendicular to the extending direction of the auxiliary capacitor bus line Cs, i.e. extends in the direction of extension of the source bus line S 1 in FIG.
  • a Cs trunk line group BB1 composed of 12 Cs trunk lines bb and a Cs trunk line group BB2 composed of 12 Cs trunk lines bb are provided.
  • Each auxiliary capacitance bus line Cs is connected to one Cs trunk line bb of each of the Cs trunk line groups BB1 and BB2.
  • Twelve storage capacitor bus lines Cs arranged in succession are connected to different Cs trunk lines bb in the Cs trunk line groups BB1 and BB2.
  • the 12 auxiliary capacitor bus lines Cs arranged in succession are connected to different Cs trunk lines bb in the Cs trunk line group BB1. Will be.
  • the auxiliary capacitance voltage Vcs is supplied to the auxiliary capacitance bus line Cs 1 and the auxiliary capacitance bus line Cs 2 via the Cs trunk line bb.
  • Different auxiliary capacitance voltages Vcs are applied to the different Cs trunk lines bb of the Cs trunk line groups BB1 and BB2. For this reason, different auxiliary capacitance voltages Vcs corresponding to the number of Cs trunk lines bb are supplied from the Cs driver (not shown) to each of the Cs trunk lines BB1 and BB2.
  • each of the Cs trunk wiring groups BB1 and BB2 connected to the same auxiliary capacitance bus line Cs.
  • the same auxiliary capacitance voltage Vcs is applied to the Cs trunk wiring bb.
  • the auxiliary capacitance voltage Vcs is supplied from both sides of the active area AA. For this reason, even if the liquid crystal screen has a large size, the waveform of the auxiliary capacitance voltage Vcs is suppressed between different locations of the active area AA in the same auxiliary capacitance bus line Cs due to the wiring delay of the auxiliary capacitance voltage Vcs. can do.
  • the storage capacitor bus line corresponding to the auxiliary capacitor bus line Cs shown in FIG. The impedance of the line can be made extremely small. For this reason, the time constant of the storage capacitor bus line can be reduced, so that the liquid crystal display device can be increased in size and definition without lowering the display quality.
  • the auxiliary capacitance wiring unit corresponding to the auxiliary capacitance bus line Cs shown in FIG. Can be lowered. Furthermore, even if a disconnection occurs in the auxiliary capacity wiring unit, the entire auxiliary capacity wiring is formed in a mesh shape, so that the adverse effects of the disconnection can be minimized.
  • an object of the present invention is to provide a TFT substrate that can accurately hold the pixel potentials of a plurality of pixels arranged on the TFT substrate, and a liquid crystal display device using the TFT substrate.
  • a TFT substrate includes an active matrix in which a plurality of pixels are arranged in a matrix, which includes a first subpixel and a second subpixel adjacent to the first subpixel.
  • a first and second gate bus lines extending along adjacent directions in which the first subpixel and the second subpixel are adjacent to each other, and the first and second gate bus lines.
  • First and second auxiliary capacitance bus lines that are configured of the same wiring layer as the gate bus line and extend along the adjacent direction, and the same wiring layer as the first and second gate bus lines
  • a third auxiliary capacitance bus line that is adjacent to the first subpixel and forms an auxiliary capacitance of the first subpixel between the first subpixel and the subpixel electrode of the first subpixel.
  • the first and second gate bus slats A fourth sub-pixel is formed in the same wiring layer as that of the second sub-pixel, is adjacent to the second sub-pixel, and forms a storage capacitor of the second sub-pixel between the second sub-pixel and the sub-pixel electrode of the second sub-pixel. And the first auxiliary capacitor bus line and the first subpixel are arranged so as to sandwich the first gate bus line, and the second auxiliary capacitor bus line and the first subpixel bus line are arranged.
  • the two sub-pixels are arranged so as to sandwich the second gate bus line, and different voltages are applied to the first auxiliary capacitor bus line and the second auxiliary capacitor bus line,
  • a first connection wiring portion configured by a wiring layer different from the first and second gate bus lines, which connects the first auxiliary capacitance bus line and the third auxiliary capacitance bus line;
  • the second auxiliary capacity bus Connecting between the in-fourth auxiliary capacitor bus lines further includes a second connection wiring part that is composed of a wiring layer different from the first and second gate bus line.
  • the first subpixel forms an auxiliary capacitance with the third auxiliary capacitance bus line close to itself.
  • the third auxiliary capacitance bus line is connected to the first auxiliary capacitance bus line via a first connection wiring portion configured from a different wiring layer from the first and second gate bus lines.
  • the second subpixel forms an auxiliary capacitance with the fourth auxiliary capacitance bus line close to itself.
  • the fourth auxiliary capacitance bus line is connected to the second auxiliary capacitance bus line via a second connection wiring portion configured from a different wiring layer from the first and second gate bus lines. Yes.
  • the first auxiliary capacitor bus line and the third auxiliary capacitor bus line can be formed in a mesh pattern on the TFT substrate. Further, the second auxiliary capacitor bus line and the fourth auxiliary capacitor bus line can be formed in a mesh pattern on the TFT substrate.
  • the same auxiliary capacitance voltage can be uniformly supplied to each pixel on the TFT substrate using the first auxiliary capacitance bus line and the third auxiliary capacitance bus line, and the second auxiliary capacitance bus line can be supplied.
  • the same auxiliary capacitance voltage different from the auxiliary capacitance voltage applied to the first auxiliary capacitance bus line can be uniformly supplied to each pixel on the TFT substrate. By doing so, the pixel potential of each pixel in multi-image driving using two different voltages can be held with high accuracy.
  • a liquid crystal display device includes the above-described TFT substrate and a control circuit for controlling an image display process for displaying an image using the TFT substrate.
  • the first sub-pixel forms an auxiliary capacitor with the second auxiliary capacitor bus line adjacent to the first sub-pixel.
  • the second auxiliary capacitance bus line is connected to the first auxiliary capacitance bus line via a connection wiring portion formed of a wiring layer different from the gate bus line.
  • the first auxiliary capacitor bus line and the second auxiliary capacitor bus line can be formed in a mesh pattern on the TFT substrate. Therefore, since the same auxiliary capacitance voltage can be uniformly supplied to each pixel on the TFT substrate using the first auxiliary capacitance bus line and the second auxiliary capacitance bus line, the pixel potential of each pixel is accurately determined. Can hold well.
  • the TFT substrate of the present invention includes the first and second gate bus lines extending along the adjacent direction in which the first subpixel and the second subpixel are adjacent, and the first subpixel.
  • the first and second auxiliary bus lines which are formed of the same wiring layer as the second gate bus lines and extend along the adjacent direction, and the first and second gate bus lines.
  • a third auxiliary that is formed of the same wiring layer and is adjacent to the first subpixel and forms an auxiliary capacitance of the first subpixel between the first subpixel and the subpixel electrode of the first subpixel.
  • the capacitor bus line is composed of the same wiring layer as the first and second gate bus lines, and is close to the second subpixel and between the subpixel electrode of the second subpixel.
  • a fourth auxiliary capacitance busler forming an auxiliary capacitance of the second subpixel;
  • the first auxiliary capacitor bus line and the first subpixel are arranged so as to sandwich the first gate bus line, and the second auxiliary capacitor busline and the second subpixel Are arranged so as to sandwich the second gate bus line, and different voltages are applied to the first auxiliary capacitor bus line and the second auxiliary capacitor bus line, respectively.
  • a first connection wiring portion configured by a wiring layer different from the first and second gate bus lines, which connects between the auxiliary capacitance bus line and the third auxiliary capacitance bus line; and the second And a second connection wiring portion formed of a wiring layer different from the first and second gate bus lines, which connects between the auxiliary capacitance bus line and the fourth auxiliary capacitance bus line. Is what .
  • FIG. 3 is a circuit diagram showing an arrangement configuration of a plurality of pixels arranged on an active area of the liquid crystal display device according to Embodiment 1 of the present invention. It is sectional drawing which looked at the A section of FIG. 1 from the II direction. It is a block diagram which shows the structure of the liquid crystal display device in Embodiment 1 of this invention. It is a circuit diagram which shows the arrangement configuration of the some pixel arrange
  • FIG. 3 is a block diagram showing the configuration of the liquid crystal display device 1 according to Embodiment 1 of the present invention.
  • the liquid crystal display device 1 according to the present embodiment includes an active matrix display unit (TFT substrate) 2, a source driver 3, a gate driver (GD) 4, a display control circuit 5, Cs control circuits 6 and 7 are provided.
  • TFT substrate active matrix display unit
  • GD gate driver
  • Cs control circuits 6 and 7 are provided.
  • These components may be mounted on a single panel, or part or all of the source driver 3, the gate driver 4, the display control circuit 5, and the Cs control circuits 6 and 7 are flexible.
  • the configuration may be such that it is mounted on an external substrate such as a printed circuit board and connected to a panel including the display unit 2.
  • the display unit 2, the source driver 3, the gate driver 4, the display control circuit 5, and the Cs control circuits 6 and 7 can be arbitrarily arranged.
  • the display unit 2 includes an active area AA in which a plurality of pixels are arranged in a matrix, a plurality of gate bus lines, a plurality of source bus lines, a plurality of auxiliary capacitance bus lines, and two Cs trunk lines.
  • Pixel P 2 is composed of sub-pixels SP 21 and the sub-pixel SP 22.
  • a gate electrode of each TFT (not shown) included in the subpixel SP 21 and the subpixel SP 22 is connected to the gate bus line G 3 , and each source electrode is connected to the source bus line S 1 . .
  • the gate bus line and the source bus light are arranged so as to cross each other.
  • Cs main line group BB 1 is provided in a region adjacent to the active area AA, one area adjacent to the side of the direction in which the auxiliary capacitor bus line extends.
  • Cs trunk line group BB 2 is out of the area adjacent to the active area AA, provided in a region adjacent to the other side of the direction of extension of the auxiliary capacitor bus line. Then, the auxiliary capacitor bus line is connected to each of the Cs trunk wiring group BB 1 and Cs main line group BB 2.
  • the display control circuit 5 controls the source driver 3, the gate driver 4, the Cs control circuit 6, and the Cs control circuit 7.
  • the display control circuit 5 receives a digital video signal Dv representing an image to be displayed, a horizontal synchronizing signal HSY and a vertical synchronizing signal VSY corresponding to the digital video signal Dv, and a display operation from an external signal source such as a tuner. And a control signal Dc for controlling.
  • the display control circuit 5 generates and outputs a plurality of signals for displaying the image represented by the digital video signal Dv on the display unit 2 using the received signals Dv, HSY, VSY, and Dc. .
  • the display control circuit 5 includes a data start pulse signal SSP, a data clock signal SCK, a latch strobe signal LS, and a digital image signal DA (video signal Dv) representing an image to be displayed as the plurality of signals. ), A gate start pulse signal GSP, a gate clock signal GCK, and a gate driver output control signal (scanning signal output control signal) GOE.
  • the display control circuit 5 adjusts the timing of the video signal Dv as necessary in the internal memory, and then outputs it as a digital image signal DA, corresponding to each pixel of the image represented by the digital image signal DA.
  • a data clock signal SCK is generated as a signal composed of pulses to be transmitted.
  • the display control circuit 5 generates the data start pulse signal SSP as a signal that becomes a high level (H level) for a predetermined period every horizontal scanning period based on the horizontal synchronization signal HSY, and 1 frame based on the vertical synchronization signal VSY.
  • a gate start pulse signal GSP is generated as a signal that becomes H level for a predetermined period every period (one vertical scanning period).
  • the display control circuit 5 generates a gate clock signal GCK based on the horizontal synchronization signal HSY, and generates a latch strobe signal LS and a gate driver output control signal GOE based on the horizontal synchronization signal HSY and the control signal Dc.
  • the digital image signal DA the latch strobe signal LS, the signal POL for controlling the polarity of the signal potential (data signal potential), the data start pulse signal SSP, and the data
  • the clock signal SCK is input to the source driver 3, and the gate start pulse signal GSP, the gate clock signal GCK, and the gate driver output control signal GOE are input to the gate driver 4.
  • the source driver 3 sequentially generates a data signal for each horizontal scanning period based on the digital image signal DA, the data clock signal SCK, the latch strobe signal LS, the data start pulse signal SSP, and the polarity inversion signal POL.
  • a data signal is output to the source bus line.
  • These data signals are analog potentials corresponding to the pixel values of the pixels connected to the scanning signal lines of the image represented by the digital image signal DA.
  • the gate driver 4 generates a scanning signal based on the gate start pulse signal GSP, the gate clock signal GCK, and the gate driver output control signal GOE, and outputs them to the gate bus line, whereby the gate bus line is selected. Driven.
  • the source bus line and the gate bus line of the display unit 2 are driven by the source driver 3 and the gate driver 4, so that the sub bus is connected from the source bus line through the TFT connected to the selected gate bus line.
  • a signal potential is written to the pixel electrode.
  • a voltage corresponding to the digital image signal DA is applied to the liquid crystal layer of the sub-pixel included in each pixel, and the amount of light transmitted from the backlight is controlled by the voltage application, and the image indicated by the digital video signal Dv is applied to the pixel. Is displayed.
  • the Cs control circuits 6 and 7 are based on the gate start pulse signal GSP and the gate clock signal GCK output from the display control circuit 5, and the phase and period of the auxiliary capacitance voltage Vcs for controlling the potential of the auxiliary capacitance bus line.
  • Is a circuit for controlling Cs control circuit 6 outputs an auxiliary capacitance voltage Vcs to Cs main line group BB 1
  • Cs control circuit 7 outputs an auxiliary capacitance voltage Vcs to Cs main line group BB 2.
  • FIG. 1 is a circuit diagram showing an arrangement configuration of a plurality of pixels arranged on the active area AA of the liquid crystal display device 1 shown in FIG.
  • the pixel P 1 and the pixel P 2 are disposed.
  • the pixel P 1 includes a sub-pixel SP 11 (first sub-pixel) and a sub-pixel SP 12 (second sub-pixel), and the pixel P 2 is a sub-pixel SP 21 (first sub-pixel). And the sub-pixel SP 22 (second sub-pixel).
  • the subpixel SP 11 includes a TFT (thin film transistor) 11, an auxiliary capacitor 12, and a subpixel electrode 13.
  • the subpixel SP 12 includes a TFT 14, an auxiliary capacitor 15, and a subpixel electrode 16.
  • the gate electrode of the TFT 11 of the sub-pixel SP 11 is connected to the gate bus line G 2 (second gate bus line), and its source electrode is connected to the source bus line S 1 .
  • the TFT14 subpixels SP 12 gate - gate electrode is connected to the gate bus line G 2, its source electrode is connected to the source bus line S 1.
  • the auxiliary capacitance 12 of the subpixel SP 11 is formed between the subpixel electrode 13 and the auxiliary capacitance bus line Cs XH1 (third auxiliary capacitance bus line).
  • the auxiliary capacitor 15 of the sub-pixel SP 12 is formed between the sub-pixel electrode 16 and the auxiliary capacitor bus line Cs XL2 (fourth auxiliary capacitor bus line).
  • the sub-pixel SP 11 and the sub-pixel SP 12 both are adjacent so as to be sandwiched between the auxiliary capacitor bus line Cs XH1 and the auxiliary capacitor bus line Cs XL2. Further, the sub-pixel SP 11, while being disposed close to the auxiliary capacitor bus line Cs XH1, subpixels SP 12 is located proximate to the auxiliary capacitor bus line Cs XL2.
  • the subpixel SP 21 includes a TFT 21, an auxiliary capacitor 22, and a subpixel electrode 23.
  • the subpixel SP 22 includes a TFT 24, an auxiliary capacitor 25, and a subpixel electrode 26.
  • the gate electrode of the TFT 21 of the sub-pixel SP 21 is connected to the gate bus line G 3 (first gate bus line), and its source electrode is connected to the source bus line S 1 .
  • the TFT24 subpixels SP 22 gate - gate electrode is connected to the gate bus line G 3, its source electrode is connected to the source bus line S 1.
  • the auxiliary capacitor 22 of the subpixel SP 21 is formed between the subpixel electrode 23 and the auxiliary capacitor bus line Cs XH1 .
  • the auxiliary capacitor 25 of the subpixel SP 22 is formed between the subpixel electrode 26 and the auxiliary capacitor bus line Cs XL2 .
  • the sub-pixel SP 21 and the sub-pixel SP 22 both are adjacent so as to be sandwiched between the auxiliary capacitor bus line Cs XH1 and the auxiliary capacitor bus line Cs XL2. Further, the sub-pixel SP 11, while being disposed close to the auxiliary capacitor bus line Cs XH1, subpixels SP 12 is disposed close to the auxiliary capacitor bus line Cs XL2.
  • Auxiliary capacitor bus line Cs XH1 and Cs XL2, and the auxiliary capacitor bus line Cs XH2 adjacent to the auxiliary capacitor bus line Cs XL1 and the auxiliary capacitor bus line Cs XL2 close to the auxiliary capacitor bus line Cs XH1, the source bus line S 1 are arranged in parallel with each other.
  • auxiliary capacity bus lines Cs YH1 , Cs YH2 , Cs YH3 (first auxiliary capacity bus line) and the auxiliary capacity bus lines Cs YL1 , Cs YL2 , Cs YL3 (second auxiliary capacity bus line) are gate buses. are arranged so as to be parallel to the line G 1, G 2 and G 3.
  • the gate bus lines G 1 , G 2 and G 3 are arranged so as to be parallel to each other.
  • the gate bus lines G 1 , G 2, and G 3 extend along the direction in which the subpixel SP 11 and the subpixel SP 12 are adjacent to each other and the direction in which the subpixel SP 21 and the subpixel SP 22 are adjacent to each other.
  • the auxiliary capacitance bus lines Cs YH1 , Cs YH2 , CsYH3, CsYL1, Cs YL2 , and Cs YL3 the subpixel SP 11 and the subpixel SP 12 are adjacent to each other, and the subpixel SP 21 and the subpixel SP 22 And extend along adjacent directions.
  • the auxiliary capacity bus line Cs XL1 is connected to each of the auxiliary capacity bus lines Cs YL1 , Cs YL2, and Cs YL3 .
  • the auxiliary capacitance bus line Cs XH1 is connected to each of the auxiliary capacitance bus lines Cs YH1 , Cs YH2, and Cs YH3 .
  • Auxiliary capacitor bus line Cs XL2 is connected with each of the auxiliary capacitor bus line Cs YL1, Cs YL2 and Cs YL3.
  • the auxiliary capacitance bus line Cs XH2 is connected to each of the auxiliary capacitance bus lines Cs YH1 , Cs YH2, and Cs YH3 .
  • auxiliary capacitor bus line is connected to each of the auxiliary capacitor bus line Cs XL1, Cs XL2, Cs YL1 , Cs YL2 and Cs YL3, the same auxiliary capacitance voltage Vcs is applied It will be.
  • the same auxiliary capacitance voltage Vcs is also applied to each of the auxiliary capacitance bus lines Cs XH1 , Cs XH2 , Cs YH1 , Cs YH2 and Cs YH3 . That is, these auxiliary capacity bus lines are arranged in a mesh pattern on the active area AA.
  • FIG. 2 is a cross-sectional view of portion A of FIG. 1 as viewed from the II direction.
  • description will be made with reference to FIGS. 1 and 2.
  • the auxiliary capacitor bus line Cs XL1, Cs XL2, Cs YL1 , Cs YL2, Cs YL3, Cs XH1, Cs XH2, Cs YH1, and Cs YH2 and Cs YH3, the gate bus lines G 1, G 2 and G 3 Is generally composed of the same wiring layer.
  • the auxiliary on the substrate 101 capacitor bus line Cs YL3, Cs XH1, Cs YH3 , and a gate bus line G 3 is disposed. And these auxiliary capacitor bus line Cs YL3, Cs XH1, Cs YH3 , and, on the top of the gate bus line G 3 are arranged interlayer insulating film 102 and the protective layer 103.
  • Openings are provided in the interlayer insulating film 102 and the protective film 103 on the auxiliary capacitance bus line Cs XH1 .
  • the interlayer insulating film 102 and the protective film 103 on the auxiliary capacitance bus line Cs YH3 are also provided with openings.
  • connection structure between the auxiliary capacity bus lines Cs XH1 and Cs YH3 in the A part of FIG. 1 has been described as an example.
  • the gate connection structure between the bus lines G 1 to jump over manner connected auxiliary capacitor bus line Cs YL1 and a Cs XL1 the gate bus line G 2 auxiliary capacitor is connected way jump over the bus line Cs YL2 connecting the connection structure, the connection structure between the auxiliary capacitor bus line Cs YL3 and Cs XL1 connected so as to jump over the gate bus line G 3, so as to jump over the gate bus lines G 1 between the Cs XL1 and connection structure between the connection structure, the auxiliary capacitor bus line Cs YH2 and Cs XH1 connected so as to jump over the gate bus line G 2 between the auxiliary capacitor bus line Cs YH1 and Cs XH1 is, the gate bus line and the auxiliary capacitor bus line
  • two auxiliary capacitance bus lines are arranged to face each other between the gate bus lines, and one auxiliary capacitance bus line is connected to one gate. It arrange
  • Each of the two auxiliary capacitance bus lines is connected to an auxiliary capacitance bus line arranged along the edge of the corresponding subpixel.
  • the auxiliary capacitor bus line arranged along the edge of the subpixel is connected to the auxiliary capacitor bus line having the same potential beyond the opposite gate wiring.
  • auxiliary capacitor bus lines having two different potentials can be arranged in a mesh pattern. Furthermore, unnecessary capacitance can be formed by using each subpixel electrode of two subpixels constituting one pixel as two subpixel electrodes driven by symmetrical TFTs across the source bus line. Is prevented.
  • the storage capacitor bus line that is parallel to the gate bus line and formed of the same wiring layer (gate layer) as the gate bus line, and the adjacent potential of the same.
  • the storage capacitor bus line is connected in a direction perpendicular to the gate wiring.
  • Such a connection structure is performed using a wiring layer on the interlayer insulating film and the protective film through a contact hole which is an opening opened in the interlayer insulating film and the protective film.
  • the sub-pixel structure in which the pixel electrode is divided across the source bus line that is, the same TFT (two or more TFTs driven at substantially the same timing) And a capacitance can be formed between each subpixel electrode and the auxiliary capacitor bus line having a different potential. For this reason, according to the liquid crystal display device 1 in the present embodiment, it is possible to perform the viewing angle control of the capacity division system that slightly changes the potential of the pixel electrode.
  • the Cs trunk wiring groups BB 1 and BB 2 that are conventionally required for the number of divided groups can be reduced to at least two or zero outside the pixel area. Space can be reduced.
  • FIG. 4 is a circuit diagram showing an arrangement configuration of a plurality of pixels arranged on the active area of the liquid crystal display device according to Embodiment 2 of the present invention.
  • the auxiliary capacitor bus line Cs XH1 (the first branch line portion) which is arranged in proximity to each sub-pixel electrodes 13,16,23,26, Cs XL2 (first branch line portion ) are close to only one side of each of the sub-pixel electrodes 13, 16, 23, and 26.
  • the storage capacitor bus line is close to both sides of each sub-pixel electrode having a rectangular shape, that is, two sides (first side and second side). Are arranged. By doing so, the auxiliary capacitance of each subpixel electrode is increased, and the potential of the subpixel can be further stabilized.
  • the auxiliary capacitor 27 of the sub-pixel SP 21 is newly formed between the sub-pixel electrode 23 and the auxiliary capacitor bus line Cs XH1 B 1 with respect to the first embodiment.
  • auxiliary capacitor 28 of the subpixel SP 22 is formed between the subpixel electrode 26 and the auxiliary capacitor bus line Cs XL2 B 1 with respect to the first embodiment.
  • FIG. 5 is a circuit diagram showing an arrangement configuration of a plurality of pixels arranged on the active area of the liquid crystal display device according to Embodiment 3 of the present invention.
  • each sub-pixel electrode the three sides (first side, second side, and second side) of each sub-pixel electrode are arranged so that the storage capacitor bus line surrounds each sub-pixel electrode having a rectangular shape. (3 sides). By doing so, the auxiliary capacitance of each subpixel electrode is further increased, and the potential of the subpixel can be further stabilized.
  • the auxiliary capacitor 29 of the subpixel SP 21 is newly formed between the subpixel electrode 23 and the auxiliary capacitor bus line Cs XH1 B 2 with respect to the second embodiment.
  • auxiliary capacitor 30 of the sub-pixel SP 22 is formed between the sub-pixel electrode 26 and the auxiliary capacitor bus line Cs XL2 B 2 with respect to the second embodiment.
  • FIG. 6 is a circuit diagram showing an arrangement configuration of a plurality of pixels arranged on the active area of the liquid crystal display device according to Embodiment 4 of the present invention.
  • the sub-pixel electrodes of the two sub-pixels constituting each pixel are arranged to face each other with the same source bus line interposed therebetween.
  • each sub-pixel electrode of two sub-pixels constituting each pixel is arranged so as to sandwich two source bus lines.
  • the pixel P ⁇ b > 2 includes a subpixel SP ⁇ b > 21 and a subpixel SP ⁇ b > 22 .
  • the subpixel SP 21 includes a TFT 21a, an auxiliary capacitor 22a, and a subpixel electrode 23a.
  • the subpixel SP 22 includes a TFT 24a, an auxiliary capacitor 25a, and a subpixel electrode 26a.
  • TFT21a subpixels SP 21 - gate electrode Gate of TFT21a subpixels SP 21 - gate electrode is connected to the gate bus line G 3, its source electrode is connected to the source bus line S 1.
  • the TFT24a subpixels SP 22 gate - gate electrode is connected to the gate bus line G 3, its source electrode is connected to the source bus line S 1.
  • the auxiliary capacitor 22a of the sub-pixel SP 21 is formed between the sub-pixel electrode 23a and the auxiliary capacitor bus line Cs XH1 .
  • the auxiliary capacitor 25a of the sub-pixel SP 22 is formed between the sub-pixel electrode 26a and the auxiliary capacitor bus line Cs XL2 .
  • the sub-pixel SP 21 is disposed in the vicinity of the storage capacitor bus line Cs XH1 .
  • the subpixel SP 22 is disposed in the vicinity of the storage capacitor bus line Cs XL2 .
  • one rectangular pixel area having a pixel P2 are separated by two sub-pixels SP 21 and SP 22 to predominantly occupy the sides of the long sides (right and left).
  • Each sub-pixel SP 21 and SP 22 is connected to two TFTs 21 a and 24 a driven by the same gate bus line G 3 and source bus line S 1 . Note that the sizes of the two TFTs 21a and 24a may be different.
  • Two auxiliary capacitor bus line Cs XH1 and the auxiliary capacitor bus line Cs XL2 forms an auxiliary capacitance between the sub-pixels SP 21 and SP 22 of respective one.
  • subpixel electrode 23a and the subpixel electrode 26a in FIG. 6 may be replaced with, for example, the subpixel electrode 23b and the subpixel electrode 26b having the shape shown in FIG.
  • FIG. 8 is a circuit diagram showing an arrangement configuration of a plurality of pixels arranged on the active area of the liquid crystal display device according to Embodiment 5 of the present invention.
  • auxiliary capacitance bus lines Cs XH11 , Cs XH12 , Cs XL11 , Cs XH21 , Cs XL21 , Cs XL22 , Cs XH31 , Cs XH32 , Cs XL31 , Cs XH41 , Cs XL41 , and Cs XL42 are arranged.
  • the liquid crystal display devices in the above first to fourth embodiments employ a stripe arrangement used for a display such as a personal computer.
  • the liquid crystal display device in the present embodiment adopts a delta arrangement used for video display.
  • the delta arrangement is an arrangement in which pixels are shifted every 1/2 pitch for each gate bus line (scanning line).
  • the arrangement of pixels, storage capacitor bus lines, and the like is basically the same as the stripe arrangement except that the pitch is shifted.
  • the source bus line extends and extends along the edge of the pixel electrode, there is a drawback that the wiring length becomes longer than the stripe arrangement.
  • the present embodiment has a structure having two sub-pixels with the source bus line in between, there is an advantage that the data wiring does not have to meander and an efficient layout can be achieved.
  • the delta arrangement can obtain a larger aperture ratio than the stripe arrangement, and is very advantageous for video display.
  • the auxiliary capacity bus line can be connected as follows.
  • a notch is provided in the transparent electrode of the counter substrate so that the above-mentioned connection portions are independent.
  • a wiring for establishing conduction between the auxiliary capacitor bus lines is formed on the transparent electrode of the counter substrate after providing an additional insulating film so that conduction between the column spacers for the connection can be obtained. To do.
  • the TFT substrate in the present invention is an active matrix TFT substrate in which a plurality of pixels are arranged in a matrix, which includes a first subpixel and a second subpixel adjacent to the first subpixel.
  • First and second gate bus lines extending along adjacent directions in which the first and second sub-pixels are adjacent to each other, and the same wiring layer as the first and second gate bus lines
  • the first and second auxiliary capacitor bus lines extending along the adjacent direction, the same wiring layer as the first and second gate bus lines, and the first
  • a third auxiliary capacitance bus line that is adjacent to one subpixel and forms an auxiliary capacitance of the first subpixel with the subpixel electrode of the first subpixel; and the first and second subpixels Consists of the same wiring layer as the gate bus line
  • a fourth auxiliary capacitor bus line that is adjacent to the second subpixel and forms an auxiliary capacitor of the second subpixel between the second subpixel and the subpixel electrode of the second subpixel.
  • the first auxiliary capacitor bus line and the first sub-pixel are arranged so as to sandwich the first gate bus line, and the second auxiliary capacitor bus line and the second sub-pixel are The first auxiliary capacity bus line and the second auxiliary capacity bus line are applied with different voltages, and the first auxiliary capacity bus line is sandwiched between the first auxiliary capacity bus line and the second auxiliary capacity bus line.
  • the third auxiliary capacitance bus line, the first connection wiring portion composed of a wiring layer different from the first and second gate bus lines, and the second auxiliary capacitance bus Line and the fourth auxiliary capacity Connecting the Surain further includes a second connection wiring part that is composed of a wiring layer different from the first and second gate bus line.
  • the first subpixel forms an auxiliary capacitance with the third auxiliary capacitance bus line close to itself.
  • the third auxiliary capacitance bus line is connected to the first auxiliary capacitance bus line via a first connection wiring portion configured from a different wiring layer from the first and second gate bus lines.
  • the second subpixel forms an auxiliary capacitance with the fourth auxiliary capacitance bus line close to itself.
  • the fourth auxiliary capacitance bus line is connected to the second auxiliary capacitance bus line via a second connection wiring portion configured from a different wiring layer from the first and second gate bus lines. Yes.
  • the first auxiliary capacitor bus line and the third auxiliary capacitor bus line can be formed in a mesh pattern on the TFT substrate. Further, the second auxiliary capacitor bus line and the fourth auxiliary capacitor bus line can be formed in a mesh pattern on the TFT substrate.
  • the same auxiliary capacitance voltage can be uniformly supplied to each pixel on the TFT substrate using the first auxiliary capacitance bus line and the third auxiliary capacitance bus line, and the second auxiliary capacitance bus line can be supplied.
  • the same auxiliary capacitance voltage different from the auxiliary capacitance voltage applied to the first auxiliary capacitance bus line can be uniformly supplied to each pixel on the TFT substrate. By doing so, the pixel potential of each pixel in multi-image driving using two different voltages can be held with high accuracy.
  • the first connection wiring portion is formed of the same wiring layer as the subpixel electrode of the first subpixel, and the second connection wiring portion is the same as the subpixel electrode of the second subpixel. It is preferable that the wiring layer is configured.
  • the wiring structure constituting the TFT substrate can be simplified, the manufacturing cost of the TFT substrate can be reduced.
  • the first sub-pixel having a rectangular shape has a first side and a second side located on the opposite side of the first side along the third storage capacitor bus line,
  • the storage capacitor bus line includes a first branch line portion close to the first side of the first subpixel and a second branch line portion close to the second side of the first subpixel. It is preferable that
  • auxiliary capacitors that is, an auxiliary capacitor using the first branch line portion and an auxiliary capacitor using the second branch line portion can be formed in each sub-pixel.
  • the pixel potential of each pixel can be held with higher accuracy.
  • the first sub-pixel further includes a third side on the first gate bus line side disposed between the first side and the second side, and the third auxiliary capacitance bus line includes: It is preferable that a third branch line portion adjacent to the third side of the first subpixel is further included.
  • auxiliary capacitors that is, an auxiliary capacitor using the first branch line portion, an auxiliary capacitor using the second branch line portion, and an auxiliary capacitor using the third branch line portion are each subpixel. Therefore, the pixel potential of each pixel composed of these sub-pixels can be held with higher accuracy.
  • a source bus line that intersects the first and second gate bus lines is further provided, and the first subpixel and the second subpixel are arranged to face each other with the source bus line interposed therebetween. It is preferable.
  • the first and second sub-pixels can be arranged so as to face each other with the source bus line interposed therebetween, that is, to be substantially point-symmetric with respect to the source bus line. Further, two pixels composed of the first and second sub-pixels can be arranged to face each other with the third or fourth auxiliary capacitance bus line interposed therebetween. For this reason, a plurality of pixels can be arranged efficiently, and the area occupied by the plurality of pixels can be reduced.
  • the first connection wiring portion includes the same wiring layer as the subpixel electrode of the first subpixel and the same wiring layer as the source bus line
  • the second connection wiring portion includes the second connection wiring portion.
  • the sub-pixel electrode includes the same wiring layer as the sub-pixel electrode and the same wiring layer as the source bus line.
  • the wiring structure constituting the TFT substrate can be simplified, the manufacturing cost of the TFT substrate can be reduced.
  • the wiring structure constituting the TFT substrate can be simplified, the manufacturing cost of the TFT substrate can be reduced.
  • the arrangement of the plurality of pixels is preferably a stripe arrangement.
  • the arrangement of the plurality of pixels is preferably a delta arrangement.
  • the aperture ratio (light transmittance, effective utilization rate) of each pixel can be improved.
  • a liquid crystal display device includes the above-described TFT substrate and a control circuit for controlling an image display process for displaying an image using the TFT substrate.
  • the first sub-pixel forms an auxiliary capacitor with the second auxiliary capacitor bus line adjacent to the first sub-pixel.
  • the second auxiliary capacitance bus line is connected to the first auxiliary capacitance bus line via a connection wiring portion formed of a wiring layer different from the gate bus line.
  • the first auxiliary capacitor bus line and the second auxiliary capacitor bus line can be formed in a mesh pattern on the TFT substrate. Therefore, since the same auxiliary capacitance voltage can be uniformly supplied to each pixel on the TFT substrate using the first auxiliary capacitance bus line and the second auxiliary capacitance bus line, the pixel potential of each pixel is accurately determined. Can hold well.
  • the present invention can be applied to various display devices such as a monitor of a personal computer and a television receiver.
  • Liquid crystal display device 2 Display unit (TFT substrate) 3 Source Driver 4 Gate Driver 5 Display Control Circuit 6, 7 Cs Control Circuit 11, 14, 21, 21a, 24, 24a, 51, 61 TFT (Thin Film Transistor) 12, 15, 22, 22a, 25, 25a, 27, 28, 29, 30, 52, 62 Auxiliary capacitor 13, 16, 23, 23a, 23b, 26, 26a, 26b, 53, 63 Subpixel electrode 101 Substrate 102 Interlayer insulating film 103 Protective film 104 Wiring layer (first connection wiring portion, second connection wiring portion) Cs YH1 , Cs YH2 , Cs YH3 auxiliary capacity bus line (first auxiliary capacity bus line) Cs YL1 , Cs YL2 , Cs YL3 auxiliary capacity bus line (second auxiliary capacity bus line) Cs XH1 , Cs XH2 auxiliary capacity bus line (third auxiliary capacity bus line) Cs XL1 , Cs XL2 auxiliary capacity bus line (fourth

Abstract

　ＴＦＴ基板上に配列された複数の画素の画素電位を精度良く保持することができるＴＦＴ基板を提供する。本発明のＴＦＴ基板は、ゲートバスライン（Ｇ２、Ｇ３）と、ゲートバスライン（Ｇ２、Ｇ３）と同一配線層から構成された補助容量バスライン（ＣｓＹＨ３、ＣｓＹＬ２）と、ゲートバスライン（Ｇ２、Ｇ３）と同一配線層から構成され、第１の副画素（ＳＰ２１）の補助容量（２２）を形成する補助容量バスライン（ＣｓＸＨ１）と、ゲートバスライン（Ｇ２、Ｇ３）と同一配線層から構成され、第２の副画素（ＳＰ２２）の補助容量（２５）を形成する補助容量バスライン（ＣｓＸＬ２）とを備えている。補助容量バスライン（ＣｓＹＨ３）と補助容量バスライン（ＣｓＸＨ１）、及び、補助容量バスライン（ＣｓＹＬ２）と補助容量バスライン（ＣｓＸＬ２）は、それぞれ、ゲートバスライン（Ｇ２、Ｇ３）とは異なる配線層から構成された接続配線部を介して接続されている。

Description

ＴＦＴ基板及びこれを用いた液晶表示装置
　本発明は、薄膜トランジスタを用いたアクティブマトリクス型のＴＦＴ基板及びこれを用いた液晶表示装置に関する。
　γ特性の視角依存性を改善した液晶表示装置として、マルチ画素駆動方式の液晶表示装置がある。マルチ画素駆動においては、輝度の異なる２つ以上の副画素によって１つの画素を構成することにより、視野角特性すなわちγ特性の視角依存性を改善する（例えば、特許文献１を参照）。
　図９に、従来のマルチ画素駆動方式の液晶表示装置が備える画素の構成例を示す。図９に示すように、１つの画素Ｐ１は２つの副画素ＳＰ１、ＳＰ２に分割されている。副画素ＳＰ１は、薄膜トランジスタ（以下、「ＴＦＴ」と呼ぶ。）５１と、補助容量５２と、副画素電極５３と、を有している。同様に、副画素ＳＰ２は、ＴＦＴ６１と、補助容量６２と、副画素電極６３と、を有している。
　ＴＦＴ５１及びＴＦＴ６１の各々のゲ－ト電極は、ゲートバスラインＧ１に接続されており、各々のソース電極は、ソースバスラインＳ１に接続されている。
　補助容量５２は、副画素電極５３と補助容量バスラインＣｓ１との間で形成されている。補助容量６２は、副画素電極６３と補助容量バスラインＣｓ２との間で形成されている。
　補助容量バスラインＣｓ１とゲートバスラインＧ１は、副画素ＳＰ１を挟むようにして互いに平行となるように配置されている。補助容量バスラインＣｓ２とゲートバスラインＧ１は、副画素ＳＰ２を挟むようにして互いに平行となるように配置されている。
　また、画素Ｐ１の補助容量バスラインＣｓ１は、この補助容量バスラインＣｓ１を挟んで画素Ｐ１に隣接する他の画素（図示省略）の副画素が有する補助容量を形成するための補助容量バスラインを兼ねている。同様に、画素Ｐ１の補助容量バスラインＣｓ２は、この補助容量バスラインＣｓ２を挟んで画素Ｐ１に隣接する他の画素（図示省略）の副画素が有する補助容量を形成するための補助容量バスラインを兼ねている。
　図１０を用いて、マルチ画素駆動方式の表示パネルにおける補助容量バスラインＣｓ１、Ｃｓ２（以下、Ｃｓ１、Ｃｓ２を総称して「Ｃｓ」と呼ぶ場合もある。）の駆動方法について説明する。
　図１０に示すように、表示領域であるアクティブエリアＡＡに交互に配置された補助容量バスラインＣｓは、アクティブエリアＡＡに隣接する領域に配置されたＣｓ幹配線ｂｂに接続されている。Ｃｓ幹配線ｂｂは、複数本で１組のＣｓ幹配線群ＢＢ１及びＣｓ幹配線群ＢＢ２を構成している。Ｃｓ幹配線群ＢＢ１は、アクティブエリアＡＡに対して補助容量バスラインＣｓが延びる一方の方向の所定側となる、アクティブエリアＡＡの一端側に隣接する領域に設けられている。また、Ｃｓ幹配線群ＢＢ２は、アクティブエリアＡＡに対して補助容量バスラインＣｓが延びる他方の方向の所定側となる、アクティブエリアＡＡの他端側に隣接する領域に設けられている。
　例えば、Ｃｓ幹配線群ＢＢ１のみが設けられている場合には、補助容量バスラインＣｓの一端がＣｓ幹配線群ＢＢ１を構成するＣｓ幹配線ｂｂに接続されている。一方、Ｃｓ幹配線群ＢＢ１及びＣｓ幹配線群ＢＢ２の両方が設けられている場合には、補助容量バスラインＣｓの一端がＣｓ幹配線群ＢＢ１を構成するＣｓ幹配線ｂｂに接続されており、補助容量バスラインＣｓの他端がＣｓ幹配線群ＢＢ２を構成するＣｓ幹配線ｂｂに接続されている。Ｃｓ幹配線ｂｂは、補助容量バスラインＣｓの延びる方向に直交する方向、すなわち図９のソースバスラインＳ１の延びる方向に延びている。
　図１０では、１２本のＣｓ幹配線ｂｂからなるＣｓ幹配線群ＢＢ１、および、１２本のＣｓ幹配線ｂｂからなるＣｓ幹配線群ＢＢ２が設けられている。そして、各補助容量バスラインＣｓは、各Ｃｓ幹配線群ＢＢ１およびＢＢ２の各々のいずれか１本のＣｓ幹配線ｂｂに接続されている。連続して配置された１２本の補助容量バスラインＣｓは、各Ｃｓ幹配線群ＢＢ１、ＢＢ２のうちの互いに異なるＣｓ幹配線ｂｂに接続されている。
　一方、Ｃｓ幹配線群ＢＢ１のみが設けられている場合には、連続して配置された１２本の補助容量バスラインＣｓは、Ｃｓ幹配線群ＢＢ１のうちの互いに異なるＣｓ幹配線ｂｂに接続されることになる。
　このようなマルチ画素駆動方式では、互いに異なる補助容量電圧Ｖｃｓを補助容量バスラインＣｓ１及び補助容量バスラインＣｓ２の各々に印加することにより、同一の画素Ｐ１を構成する副画素ＳＰ１及びＳＰ２の各々の輝度を異なるものとし、そうすることにより、画素Ｐ１全体のγ特性を改善している。
　上記の補助容量電圧Ｖｃｓは、Ｃｓ幹配線ｂｂを介して補助容量バスラインＣｓ１及び補助容量バスラインＣｓ２に供給されている。そして、各Ｃｓ幹配線群ＢＢ１、ＢＢ２の異なるＣｓ幹配線ｂｂには、異なる補助容量電圧Ｖｃｓが印加されている。このため、Ｃｓ幹配線群ＢＢ１、ＢＢ２の各々には、Ｃｓ幹配線ｂｂの本数分の異なる補助容量電圧ＶｃｓがＣｓドライバ（図示省略）から供給されている。
　図１０に示したように、アクティブエリアＡＡの両側にＣｓ幹配線群ＢＢ１、ＢＢ２が配置された場合では、同一の補助容量バスラインＣｓに接続された、Ｃｓ幹配線群ＢＢ１、ＢＢ２の各々のＣｓ幹配線ｂｂには同一の補助容量電圧Ｖｃｓが印加されている。
　このようにして、アクティブエリアＡＡの両側から補助容量電圧Ｖｃｓを供給している。このため、大きなサイズの液晶画面であっても、補助容量電圧Ｖｃｓが配線遅延によって、同一の補助容量バスラインＣｓにおけるアクティブエリアＡＡの異なる場所間で、補助容量電圧Ｖｃｓの波形が異なることを抑制することができる。
　従来、このような補助容量バスラインＣｓをアクティブエリアＡＡ内で網目状に配置する構成が提案されている（例えば、特許文献２～６を参照）。
　例えば、特許文献２に開示された従来の液晶表示装置では、図１０に示した補助容量バスラインＣｓに相当する蓄積容量バスラインを網目状に形成することで、電源側から見た蓄積容量バスラインのインピーダンスを極めて小さくすることができる。このため、蓄積容量バスラインの時定数を小さくすることができるので、表示品位を低下することなく、液晶表示装置の大型化、高精細化を実現している。
　また、特許文献３に開示された従来の液晶表示素子でも、図１０に示した補助容量バスラインＣｓに相当する補助容量配線ユニットを網目状に形成することで、補助容量ユニットの電気抵抗値を下げることができる。さらに、補助容量配線ユニットに断線が発生した場合でも、補助容量配線全体が網目状に形成されているため、断線の悪影響を最小限に抑えることができる。
国際公開特許公報「第２００６／０９８４４９号パンフレット（２００６年９月２１日公開）」 日本国公開特許公報「特開２００１－２８１６９０号公報（２００１年１０月１０日公開）」 日本国公開特許公報「特開平９－１６００７５号公報（１９９７年６月２０日公開）」 日本国公開特許公報「特開平３－７２３２１号公報（１９９１年３月２７日公開）」 日本国公開特許公報「特開昭６２－２６５６８８号公報（１９８７年１１月１８日公開）」 日本国公開特許公報「特開２００１－１０９０１８号公報（２００１年４月２０日公開）」
　ところで、ＴＶ用途の液晶表示装置では、倍速駆動や大型・高精細化等の要求から、画素電位を保持するための上記の補助容量バスラインＣｓの低抵抗化が求められている。
　特に、上述したような従来のマルチ画素駆動方式では、例えば図９を用いて説明したように、互いに異なる補助容量電圧Ｖｃｓを補助容量バスラインＣｓ１及び補助容量バスラインＣｓ２の各々に印加しなければならない。その結果、補助容量バスラインＣｓ１及び補助容量バスラインＣｓ２の両方の低抵抗化が必要である。
　しかしながら、このような補助容量バスラインＣｓ１及び補助容量バスラインＣｓ２の両方の抵抗を下げようとした場合、最低２組必要な補助容量バスラインを２×ｎ（ｎ：自然数）倍の組としなければならない。その結果、図１０に示したＣｓ幹配線群ＢＢ１、ＢＢ２も低抵抗化が必要となり、このため、それらの配線幅が増大して、Ｃｓ幹配線群ＢＢ１、ＢＢ２が占める領域の増大化を招いてしまう。
　そこで、上記の特許文献２及び３に開示された、補助容量バスラインＣｓを網目状に形成する構成を採用することが有効と期待できる。
　しかしながら、互いに異なる補助容量電圧Ｖｃｓが印加される補助容量バスラインＣｓ１及び補助容量バスラインＣｓ２に上記の特許文献２及び３に開示された構成を採用し、各々を単純に接続した場合、それらを接続する配線の経路が非常に複雑となってしまう。
　このため、図９に示した副画素電極５３及び副画素電極６３と、補助容量バスラインＣｓ１及び補助容量バスラインＣｓ２との間で余分な容量が形成されてしまい、その結果、各画素Ｐ１の画素電位を精度良く保持することができないといった課題があった。
　上記課題に鑑み、本発明の目的は、ＴＦＴ基板上に配列された複数の画素の画素電位を精度良く保持することができるＴＦＴ基板及びこれを用いた液晶表示装置を提供することである。
　上記目的を達成するために、本発明におけるＴＦＴ基板は、第１の副画素及び当該第１の副画素に隣接する第２の副画素からなる、複数の画素がマトリクス状に配列されたアクティブマトリクス型のＴＦＴ基板であって、前記第１の副画素及び前記第２の副画素が隣接する隣接方向に沿って延在する第１及び第２のゲートバスラインと、前記第１及び第２のゲートバスラインと同一の配線層から構成され、且つ、前記隣接方向に沿って延在する第１及び第２の補助容量バスラインと、前記第１及び第２のゲートバスラインと同一の配線層から構成され、且つ、前記第１の副画素に近接し、前記第１の副画素の副画素電極との間において前記第１の副画素の補助容量を形成する第３の補助容量バスラインと、前記第１及び第２のゲートバスラインと同一の配線層から構成され、且つ、前記第２の副画素に近接し、前記第２の副画素の副画素電極との間において前記第２の副画素の補助容量を形成する第４の補助容量バスラインとを備え、前記第１の補助容量バスラインと前記第１の副画素は、前記第１のゲートバスラインを挟むようにして配置され、前記第２の補助容量バスラインと前記第２の副画素は、前記第２のゲートバスラインを挟むようにして配置されており、前記第１の補助容量バスラインと前記第２の補助容量バスラインとは、互いに異なる電圧が印加されており、前記第１の補助容量バスラインと前記第３の補助容量バスラインとの間を接続する、前記第１及び第２のゲートバスラインとは異なる配線層から構成された第１の接続配線部と、前記第２の補助容量バスラインと前記第４の補助容量バスラインとの間を接続する、前記第１及び第２のゲートバスラインとは異なる配線層から構成された第２の接続配線部とをさらに備えている。
　上記のＴＦＴ基板では、第１の副画素は、自身に近接する第３の補助容量バスラインとの間において補助容量を形成する。そして、第３の補助容量バスラインは、第１及び第２のゲートバスラインとは異なる配線層から構成された第１の接続配線部を介して、第１の補助容量バスラインと接続されている。
　また、第２の副画素は、自身に近接する第４の補助容量バスラインとの間において補助容量を形成する。そして、第４の補助容量バスラインは、第１及び第２のゲートバスラインとは異なる配線層から構成された第２の接続配線部を介して、第２の補助容量バスラインと接続されている。
　このため、第１の補助容量バスライン及び第３の補助容量バスラインをＴＦＴ基板上に網目状に形成することができる。また、第２の補助容量バスライン及び第４の補助容量バスラインをＴＦＴ基板上に網目状に形成することができる。
　したがって、第１の補助容量バスライン及び第３の補助容量バスラインを用いて同一の補助容量電圧をＴＦＴ基板上の各画素に均一に供給することができ、また、第２の補助容量バスライン及び第４の補助容量バスラインを用いて、第１の補助容量バスラインに印加される補助容量電圧とは異なる同一の補助容量電圧をＴＦＴ基板上の各画素に均一に供給することができる。そうすることにより、２つの異なる電圧を用いるマルチ画像駆動における各画素の画素電位を精度良く保持することができる。
　本発明における液晶表示装置は、上記のＴＦＴ基板と、前記ＴＦＴ基板を用いて画像を表示するための画像表示処理を制御するための制御回路とを備えている。
　上記の液晶表示装置では、第１の副画素は、自身に近接する第２の補助容量バスライとの間において補助容量を形成する。そして、第２の補助容量バスラインは、ゲートバスラインとは異なる配線層から構成された接続配線部を介して、第１の補助容量バスラインと接続されている。
　このため、第１の補助容量バスライン及び第２の補助容量バスラインをＴＦＴ基板上に網目状に形成することができる。したがって、これら第１の補助容量バスライン及び第２の補助容量バスラインを用いて同一の補助容量電圧をＴＦＴ基板上の各画素に均一に供給することができるので、各画素の画素電位を精度良く保持することができる。
　本発明のＴＦＴ基板は、以上のように、前記第１の副画素及び前記第２の副画素が隣接する隣接方向に沿って延在する第１及び第２のゲートバスラインと、前記第１及び第２のゲートバスラインと同一の配線層から構成され、且つ、前記隣接方向に沿って延在する第１及び第２の補助容量バスラインと、前記第１及び第２のゲートバスラインと同一の配線層から構成され、且つ、前記第１の副画素に近接し、前記第１の副画素の副画素電極との間において前記第１の副画素の補助容量を形成する第３の補助容量バスラインと、前記第１及び第２のゲートバスラインと同一の配線層から構成され、且つ、前記第２の副画素に近接し、前記第２の副画素の副画素電極との間において前記第２の副画素の補助容量を形成する第４の補助容量バスラインとを備え、前記第１の補助容量バスラインと前記第１の副画素は、前記第１のゲートバスラインを挟むようにして配置され、前記第２の補助容量バスラインと前記第２の副画素は、前記第２のゲートバスラインを挟むようにして配置されており、前記第１の補助容量バスラインと前記第２の補助容量バスラインとは、互いに異なる電圧が印加されており、前記第１の補助容量バスラインと前記第３の補助容量バスラインとの間を接続する、前記第１及び第２のゲートバスラインとは異なる配線層から構成された第１の接続配線部と、前記第２の補助容量バスラインと前記第４の補助容量バスラインとの間を接続する、前記第１及び第２のゲートバスラインとは異なる配線層から構成された第２の接続配線部とをさらに備えているものである。
　それゆえ、ＴＦＴ基板上に配列された複数の画素の画素電位を精度良く保持することができるという効果を奏する。
本発明の実施の形態１における液晶表示装置のアクティブエリア上に配置された複数の画素の配置構成を示す回路図である。 図１のＡ部をＩ－Ｉ方向から見た断面図である。 本発明の実施の形態１における液晶表示装置の構成を示すブロック図である。 本発明の実施の形態２における液晶表示装置のアクティブエリア上に配置された複数の画素の配置構成を示す回路図である。 本発明の実施の形態３における液晶表示装置のアクティブエリア上に配置された複数の画素の配置構成を示す回路図である。 本発明の実施の形態４における液晶表示装置のアクティブエリア上に配置された複数の画素の配置構成を示す回路図である。 図６の副画素電極形状の変形例を説明するための説明図である。 本発明の実施の形態５における液晶表示装置のアクティブエリア上に配置された複数の画素の配置構成を示す回路図である。 従来のマルチ画素駆動方式の液晶表示装置が備える画素の構成例を示す図である。 補助容量バスライン及びＣｓ幹配線の配置を示す平面図である。
　以下図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。
　（実施の形態１）
　図３は、本発明の実施の形態１における液晶表示装置１の構成を示すブロック図である。本実施の形態における液晶表示装置１は、図３に示すように、アクティブマトリクス型の表示部（ＴＦＴ基板）２と、ソースドライバ３と、ゲートドライバ（ＧＤ）４と、表示制御回路５と、Ｃｓ制御回路６及び７と、を備えている。
　なお、これら構成要件は、１つのパネル上に実装されていてもよいし、ソースドライバ３と、ゲートドライバ４と、表示制御回路５と、Ｃｓ制御回路６及び７との一部または全部がフレキシブルプリント基板等の外部基板に搭載されて、表示部２を備えたパネルに接続された構成でも構わない。要は、表示部２と、ソースドライバ３と、ゲートドライバ４と、表示制御回路５と、Ｃｓ制御回路６及び７は、任意に配置可能である。
　表示部２は、複数の画素がマトリクス状に配置された領域であるアクティブエリアＡＡと、複数のゲートバスラインと、複数のソースバスラインと、複数の補助容量バスラインと、２つのＣｓ幹配線群ＢＢ１、ＢＢ２と、を有している。
　なお、図３では、図面の見易さのため、アクティブエリアＡＡ上に配置された複数の画素に含まれる後述の画素Ｐ２、複数のゲートラインに含まれるＧ３、複数のソースバスラインに含まれるＳ１、及び、複数の補助容量バスラインに含まれる補助容量バスラインＣｓＹＨ３、ＣｓＹＬ３、ＣｓＸＨ１、ＣｓＸＬ２のそれぞれのみが記載されている。
　画素Ｐ２は、副画素ＳＰ２１及び副画素ＳＰ２２から構成されている。そして、副画素ＳＰ２１及び副画素ＳＰ２２に含まれる各ＴＦＴ（図示省略）のゲート電極がゲートバスラインＧ３に接続されており、各々のソース電極がソースバスラインＳ１に接続されている。そして、ゲートバスラインとソースバスライトとは、互いに交差するように配置されている。
　Ｃｓ幹配線群ＢＢ１は、アクティブエリアＡＡに隣接する領域のうち、補助容量バスラインが延びる方向のうちの一方側に隣接する領域に設けられている。また、Ｃｓ幹配線群ＢＢ２は、アクティブエリアＡＡに隣接する領域のうち、補助容量バスラインの延びる方向のうちの他方側に隣接する領域に設けられている。そして、補助容量バスラインは、Ｃｓ幹配線群ＢＢ１及びＣｓ幹配線群ＢＢ２の各々に接続されている。
　表示制御回路５は、ソースドライバ３、ゲートドライバ４、Ｃｓ制御回路６及びＣｓ制御回路７を制御する。例えば、表示制御回路５は、チューナ等の外部の信号源から、表示すべき画像を表わすデジタルビデオ信号Ｄｖと、そのデジタルビデオ信号Ｄｖに対応する水平同期信号ＨＳＹ及び垂直同期信号ＶＳＹと、表示動作を制御するための制御信号Ｄｃとを受け取る。そして、表示制御回路５は、受け取ったこれらの信号Ｄｖ、ＨＳＹ、ＶＳＹ、Ｄｃを用いて、そのデジタルビデオ信号Ｄｖの表わす画像を表示部２に表示させるための複数の信号を生成し、出力する。具体的には、表示制御回路５は、その複数の信号として、データスタートパルス信号ＳＳＰと、データクロック信号ＳＣＫと、ラッチストローブ信号ＬＳと、表示すべき画像を表すデジタル画像信号ＤＡ（ビデオ信号Ｄｖに対応する信号）と、ゲートスタートパルス信号ＧＳＰと、ゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号（走査信号出力制御信号）ＧＯＥとを生成する。
　より詳しくは、表示制御回路５は、ビデオ信号Ｄｖを内部メモリで必要に応じてタイミング調整等を行った後に、デジタル画像信号ＤＡとして出力し、そのデジタル画像信号ＤＡの表わす画像の各画素に対応するパルスからなる信号としてデータクロック信号ＳＣＫを生成する。
　そして、表示制御回路５は、水平同期信号ＨＳＹに基づき１水平走査期間毎に所定期間だけハイレベル（Ｈレベル）となる信号としてデータスタートパルス信号ＳＳＰを生成し、垂直同期信号ＶＳＹに基づき１フレーム期間（１垂直走査期間）毎に所定期間だけＨレベルとなる信号としてゲートスタートパルス信号ＧＳＰを生成する。
　そして、表示制御回路５は、水平同期信号ＨＳＹに基づきゲートクロック信号ＧＣＫを生成し、水平同期信号ＨＳＹ及び制御信号Ｄｃに基づきラッチストローブ信号ＬＳ、ならびにゲートドライバ出力制御信号ＧＯＥを生成する。
　上記のようにして表示制御回路５において生成された信号のうち、デジタル画像信号ＤＡ、ラッチストローブ信号ＬＳ、信号電位（データ信号電位）の極性を制御する信号ＰＯＬ、データスタートパルス信号ＳＳＰ、及びデータクロック信号ＳＣＫは、ソースドライバ３に入力され、ゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとゲートドライバ出力制御信号ＧＯＥとは、ゲートドライバ４に入力される。
　ソースドライバ３は、デジタル画像信号ＤＡ、データクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、データスタートパルス信号ＳＳＰ、及び、極性反転信号ＰＯＬに基づき、データ信号を１水平走査期間毎に順次生成し、これらのデータ信号をソースバスラインに出力する。これらデータ信号は、デジタル画像信号ＤＡの表わす画像の各走査信号線に接続された各画素の画素値に相当するアナログ電位である。
　ゲートドライバ４は、ゲートスタートパルス信号ＧＳＰと、ゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号ＧＯＥとに基づき、走査信号を生成し、これらをゲートバスラインに出力し、これによってゲートバスラインが選択的に駆動される。
　上記のようにソースドライバ３及びゲートドライバ４により表示部２のソースバスライン及びゲートバスラインが駆動されることで、選択されたゲートバスラインに接続されたＴＦＴを介して、ソースバスラインから副画素電極に信号電位が書き込まれる。
　これにより各画素が備える副画素の液晶層にデジタル画像信号ＤＡに応じた電圧が印加され、その電圧印加によってバックライトからの光の透過量が制御され、デジタルビデオ信号Ｄｖの示す画像が画素に表示される。
　Ｃｓ制御回路６及び７は、表示制御回路５から出力されるゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫに基づいて、補助容量バスラインの電位を制御するための補助容量電圧Ｖｃｓの位相及び周期等を制御する回路である。Ｃｓ制御回路６は補助容量電圧ＶｃｓをＣｓ幹配線群ＢＢ１に出力し、Ｃｓ制御回路７は補助容量電圧ＶｃｓをＣｓ幹配線群ＢＢ２に出力する。
　次に、本発明の実施の形態１における画素の配置構成について説明する。図１は、図３に示した液晶表示装置１のアクティブエリアＡＡ上に配置された複数の画素の配置構成を示す回路図である。
　図１に示すように、本実施の形態における液晶表示装置１のアクティブエリアＡＡにおいて、画素Ｐ１及び画素Ｐ２が配置されている。画素Ｐ１は、副画素ＳＰ１１（第１の副画素）及び副画素ＳＰ１２（第２の副画素）から構成されており、画素Ｐ２は、副画素ＳＰ２１（第１の副画素）及び副画素ＳＰ２２（第２の副画素）から構成されている。
　まず、画素Ｐ１について説明する。
　副画素ＳＰ１１は、ＴＦＴ（薄膜トランジスタ）１１と、補助容量１２と、副画素電極１３と、を有している。同様に、副画素ＳＰ１２は、ＴＦＴ１４と、補助容量１５と、副画素電極１６と、を有している。
　副画素ＳＰ１１のＴＦＴ１１のゲ－ト電極は、ゲートバスラインＧ２（第２のゲートバスライン）に接続されており、そのソース電極は、ソースバスラインＳ１に接続されている。同様に、副画素ＳＰ１２のＴＦＴ１４のゲ－ト電極は、ゲートバスラインＧ２に接続されており、そのソース電極は、ソースバスラインＳ１に接続されている。
　副画素ＳＰ１１の補助容量１２は、副画素電極１３と補助容量バスラインＣｓＸＨ１（第３の補助容量バスライン）との間で形成されている。副画素ＳＰ１２の補助容量１５は、副画素電極１６と補助容量バスラインＣｓＸＬ２（第４の補助容量バスライン）との間で形成されている。
　そして、副画素ＳＰ１１及び副画素ＳＰ１２は共に、補助容量バスラインＣｓＸＨ１及び補助容量バスラインＣｓＸＬ２の間に挟まれるように隣接されている。さらに、副画素ＳＰ１１は、補助容量バスラインＣｓＸＨ１に近接して配置されている一方、副画素ＳＰ１２は、補助容量バスラインＣｓＸＬ２に近接して配置されている。
　次に、画素Ｐ２について説明する。
　副画素ＳＰ２１は、ＴＦＴ２１と、補助容量２２と、副画素電極２３と、を有している。同様に、副画素ＳＰ２２は、ＴＦＴ２４と、補助容量２５と、副画素電極２６と、を有している。
　副画素ＳＰ２１のＴＦＴ２１のゲ－ト電極は、ゲートバスラインＧ３（第１のゲートバスライン）に接続されており、そのソース電極は、ソースバスラインＳ１に接続されている。同様に、副画素ＳＰ２２のＴＦＴ２４のゲ－ト電極は、ゲートバスラインＧ３に接続されており、そのソース電極は、ソースバスラインＳ１に接続されている。
　副画素ＳＰ２１の補助容量２２は、副画素電極２３と補助容量バスラインＣｓＸＨ１との間で形成されている。副画素ＳＰ２２の補助容量２５は、副画素電極２６と補助容量バスラインＣｓＸＬ２との間で形成されている。
　そして、副画素ＳＰ２１及び副画素ＳＰ２２は共に、補助容量バスラインＣｓＸＨ１及び補助容量バスラインＣｓＸＬ２の間に挟まれるように隣接されている。さらに、副画素ＳＰ１１は、補助容量バスラインＣｓＸＨ１に近接して配置されている一方、副画素ＳＰ１２は、補助容量バスラインＣｓＸＬ２に近接して配置されている。
　補助容量バスラインＣｓＸＨ１及びＣｓＸＬ２、並びに、補助容量バスラインＣｓＸＨ１に近接する補助容量バスラインＣｓＸＬ１及び補助容量バスラインＣｓＸＬ２に近接する補助容量バスラインＣｓＸＨ２は、ソースバスラインＳ１と平行となるように配置されている。
　一方、補助容量バスラインＣｓＹＨ１、ＣｓＹＨ２、ＣｓＹＨ３（第１の補助容量バスライン）と、補助容量バスラインＣｓＹＬ１、ＣｓＹＬ２、ＣｓＹＬ３（第２の補助容量バスライン）は、ゲートバスラインＧ１、Ｇ２及びＧ３と平行となるように配置されている。ゲートバスラインＧ１、Ｇ２及びＧ３は互いに平行となるように配置されている。
　さらに、ゲートバスラインＧ１、Ｇ２及びＧ３は、副画素ＳＰ１１と副画素ＳＰ１２とが隣接する方向、並びに、副画素ＳＰ２１と副画素ＳＰ２２とが隣接する方向に沿って延在している。同様に、補助容量バスラインＣｓＹＨ１、ＣｓＹＨ２、ＣｓＹＨ３、ＣｓＹＬ１、ＣｓＹＬ２、ＣｓＹＬ３も、副画素ＳＰ１１と副画素ＳＰ１２とが隣接する方向、並びに、副画素ＳＰ２１と副画素ＳＰ２２とが隣接する方向に沿って延在している。
　そして、これら補助容量バスラインＣｓＹＬ１、ＣｓＹＨ１、ＣｓＹＬ２、ＣｓＹＨ２、ＣｓＹＬ３及びＣｓＹＨ３の各々の両端は、図３に示した２つのＣｓ幹配線群ＢＢ１、ＢＢ２の各々のＣｓ幹配線ｂｂに接続されている。
　そして、補助容量バスラインＣｓＸＬ１は、補助容量バスラインＣｓＹＬ１、ＣｓＹＬ２及びＣｓＹＬ３の各々と接続している。補助容量バスラインＣｓＸＨ１は、補助容量バスラインＣｓＹＨ１、ＣｓＹＨ２及びＣｓＹＨ３の各々と接続している。補助容量バスラインＣｓＸＬ２は、補助容量バスラインＣｓＹＬ１、ＣｓＹＬ２及びＣｓＹＬ３の各々と接続している。補助容量バスラインＣｓＸＨ２は、補助容量バスラインＣｓＹＨ１、ＣｓＹＨ２及びＣｓＹＨ３の各々と接続している。
　このようにして、これら補助容量バスラインが接続されることにより、補助容量バスラインＣｓＸＬ１、ＣｓＸＬ２、ＣｓＹＬ１、ＣｓＹＬ２及びＣｓＹＬ３の各々には、同一の補助容量電圧Ｖｃｓが印加されることになる。また、補助容量バスラインＣｓＸＨ１、ＣｓＸＨ２、ＣｓＹＨ１、ＣｓＹＨ２及びＣｓＹＨ３の各々にも、同一の補助容量電圧Ｖｃｓが印加されることになる。すなわち、これら補助容量バスラインは、アクティブエリアＡＡ上において、網目状に配置されるように構成されている。
　次に、このような補助容量バスラインの配置構成を行なうために必要となる、補助容量バスラインの接続構造について説明する。図２は、図１のＡ部をＩ－Ｉ方向から見た断面図である。以下、図１及び図２を用いて説明する。
　図１において、補助容量バスラインＣｓＸＬ１、ＣｓＸＬ２、ＣｓＹＬ１、ＣｓＹＬ２、ＣｓＹＬ３、ＣｓＸＨ１、ＣｓＸＨ２、ＣｓＹＨ１、ＣｓＹＨ２及びＣｓＹＨ３と、ゲートバスラインＧ１、Ｇ２及びＧ３とは、同一の配線層から構成されるのが一般的である。
　このため、例えば図１のＡ部においては、補助容量バスラインＣｓＹＨ３とＣｓＸＨ１との間に両者と同一の配線層からなるゲートバスラインＧ３が存在するため、従来のように単純に接続させることができない。
　そこで、本実施の形態では、図１のＡ部においては、補助容量バスラインＣｓＸＨ１とＣｓＹＨ３との間の接続を、ゲートバスラインＧ３、補助容量バスラインＣｓＸＨ１及びＣｓＹＨ３とは異なる配線層を用いて実現する。
　すなわち、図１のＡ部においては、図２に示すように、基板１０１上に補助容量バスラインＣｓＹＬ３、ＣｓＸＨ１、ＣｓＹＨ３、及び、ゲートバスラインＧ３が配置されている。そして、これら補助容量バスラインＣｓＹＬ３、ＣｓＸＨ１、ＣｓＹＨ３、及び、ゲートバスラインＧ３の上部には層間絶縁膜１０２及び保護膜１０３が配置されている。
　補助容量バスラインＣｓＸＨ１上の層間絶縁膜１０２及び保護膜１０３に開口部が設けられている。同様に、補助容量バスラインＣｓＹＨ３上の層間絶縁膜１０２及び保護膜１０３にも開口部が設けられている。
　そして、補助容量バスラインＣｓＸＨ１及びＣｓＹＨ３とは異なる配線層（接続配線部）１０４をこれらの開口部を介して補助容量バスラインＣｓＸＨ１及びＣｓＹＨ３の両者を電気的に接続している。
　このようにして、補助容量バスラインＣｓＸＨ１とＣｓＹＨ３との間を、ゲートバスラインＧ３がそれらの間に配置されているにもかかわらず、ゲートバスラインＧ３を飛び越えるようにして接続することができる。
　なお、上記では、図１のＡ部における補助容量バスラインＣｓＸＨ１及びＣｓＹＨ３との間の接続構造を例として説明したが、このような接続構造は、図１における他の部分においても同様に実現可能である。すなわち、ゲートバスラインＧ１を飛び越えるようにして接続される補助容量バスラインＣｓＹＬ１とＣｓＸＬ１との間の接続構造、ゲートバスラインＧ２を飛び越えるようにして接続される補助容量バスラインＣｓＹＬ２とＣｓＸＬ１との間の接続構造、ゲートバスラインＧ３を飛び越えるようにして接続される補助容量バスラインＣｓＹＬ３とＣｓＸＬ１との間の接続構造、ゲートバスラインＧ１を飛び越えるようにして接続される補助容量バスラインＣｓＹＨ１とＣｓＸＨ１との間の接続構造、ゲートバスラインＧ２を飛び越えるようにして接続される補助容量バスラインＣｓＹＨ２とＣｓＸＨ１との間の接続構造、ゲートバスラインＧ１を飛び越えるようにして接続される補助容量バスラインＣｓＹＬ１とＣｓＸＬ２との間の接続構造、ゲートバスラインＧ２を飛び越えるようにして接続される補助容量バスラインＣｓＹＬ２とＣｓＸＬ２との間の接続構造、ゲートバスラインＧ３を飛び越えるようにして接続される補助容量バスラインＣｓＹＬ３とＣｓＸＬ２との間の接続構造、ゲートバスラインＧ１を飛び越えるようにして接続される補助容量バスラインＣｓＹＨ１とＣｓＸＨ２との間の接続構造、ゲートバスラインＧ２を飛び越えるようにして接続される補助容量バスラインＣｓＹＨ２とＣｓＸＨ２との間の接続構造、及び、ゲートバスラインＧ３を飛び越えるようにして接続される補助容量バスラインＣｓＹＨ３とＣｓＸＨ２との間の接続構造も、同様に実現することができる。
　以上説明したように、本発明の実施の形態１における液晶表示装置１では、ゲートバスライン間に２つの補助容量バスラインを互いに対峙するように配置し、一方の補助容量バスラインを一方のゲートバスラインに近接させて配置し、他方の補助容量バスラインを他方のゲートバスラインに近接させて配置する。
　２つの補助容量バスラインの各々は、各々が対応する副画素のエッジに沿って配置された補助容量バスラインと接続する。
　そして、副画素のエッジに沿って配置された補助容量バスラインは、対峙するゲート配線を越えた先にある同じ電位の補助容量バスラインと接続している。
　このため、互いに異なる２つの電位の補助容量バスラインを網目状に配置することができる。さらに、１つの画素を構成する２つの副画素の各副画素電極を、ソースバスラインを挟んで対称なＴＦＴにより駆動される２つの副画素電極とすることにより、不要な容量を形成することが防止される。
　ここで、本実施の形態における液晶表示装置１においては、ゲートバスラインに平行であって、そのゲートバスラインと同一の配線層（ゲート層）で作る補助容量バスラインと、隣の同じ電位の補助容量バスラインとを、ゲート配線と垂直な方向で接続している。
　このような接続構造は、層間絶縁膜及び保護膜に開口した開口部であるコンタクトホールを介して、層間絶縁膜及び保護膜上の配線層を用いて行なわれる。
　したがって、本実施の形態における液晶表示装置１によれば、ソースバスラインを挟んで画素電極を分割する副画素構造、つまり、同じＴＦＴ（実質的に同じタイミングに駆動される２つ以上のＴＦＴを含む）によって駆動される構造とし、かつ、それぞれの副画素電極を異なる電位の補助容量バスラインとの間に容量を形成することができる。このため、本実施の形態における液晶表示装置１によれば、画素電極の電位を微妙に異ならせる容量分割方式の視野角制御が可能となる。
　また、１つの画素領域内での均一な補助容量バスラインの抵抗分布及び、その補助容量バスラインを用いて画素－補助容量バスライン間の容量を形成するので、従来必要だった、異なる電位毎に加えて、同じ電位内の補助容量バスラインを複数のグループに分割する必要が無くなる。
　この結果、画素領域外部に、従来であれば分割したグループ数だけ必要であったＣｓ幹配線群ＢＢ１、ＢＢ２が、最低２本、あるいは０本とすることが可能となり、画素領域外部のスペースを削減することができる。
　（実施の形態２）
　次に、本発明の実施の形態２について説明する。
　図４は、本発明の実施の形態２における液晶表示装置のアクティブエリア上に配置された複数の画素の配置構成を示す回路図である。
　上記の実施の形態１では、各副画素電極１３、１６、２３、２６に近接して配置された補助容量バスラインＣｓＸＨ１（第１の分岐ライン部分）、ＣｓＸＬ２（第１の分岐ライン部分）は共に、各副画素電極１３、１６、２３、２６の一辺のみに近接するものであった。
　これに対し、本発明の実施の形態２における液晶表示装置では、補助容量バスラインが、矩形形状を持つ各副画素電極の両側、つまり２つの辺（第１辺、第２辺）に近接して配置されている。そうすることにより、各副画素電極の補助容量が増大し、副画素の電位の安定化をより図ることができる。
　図４に示すように、本実施の形態における液晶表示装置では、２つの補助容量バスラインＣｓＸＨ１Ｂ１（第２の分岐ライン部分）及びＣｓＸＬ２Ｂ１（第２の分岐ライン部分）が新たに追加されている。
　このため、副画素ＳＰ２１の補助容量２７が、上記の実施の形態１に対して、副画素電極２３と補助容量バスラインＣｓＸＨ１Ｂ１との間に新たに形成されている。
　また、副画素ＳＰ２２の補助容量２８が、上記の実施の形態１に対して、副画素電極２６と補助容量バスラインＣｓＸＬ２Ｂ１との間で形成されている。
　（実施の形態３）
　次に、本発明の実施の形態３について説明する。
　図５は、本発明の実施の形態３における液晶表示装置のアクティブエリア上に配置された複数の画素の配置構成を示す回路図である。
　本発明の実施の形態３における液晶表示装置では、補助容量バスラインが、矩形形状を持つ各副画素電極を囲むように、各副画素電極の３つの辺（第１辺、第２辺、第３辺）に近接して配置されている。そうすることにより、各副画素電極の補助容量がより増大し、副画素の電位をより安定化させることができる。
　図５に示すように、本実施の形態における液晶表示装置では、２つの補助容量バスラインＣｓＸＨ１Ｂ２（第３の分岐ライン部分）及びＣｓＸＬ２Ｂ２（第３の分岐ライン部分）が新たに追加されている。
　このため、副画素ＳＰ２１の補助容量２９が、上記の実施の形態２に対して、副画素電極２３と補助容量バスラインＣｓＸＨ１Ｂ２との間に新たに形成されている。
　また、副画素ＳＰ２２の補助容量３０が、上記の実施の形態２に対して、副画素電極２６と補助容量バスラインＣｓＸＬ２Ｂ２との間で形成されている。
　（実施の形態４）
　次に、本発明の実施の形態４について説明する。
　図６は、本発明の実施の形態４における液晶表示装置のアクティブエリア上に配置された複数の画素の配置構成を示す回路図である。
　上記の実施の形態１～３では、各画素を構成する２つの副画素の各副画素電極は、同一のソースバスラインを挟むようにして対向する配置であった。
　これに対し、本発明の実施の形態４における液晶表示装置では、各画素を構成する２つの副画素の各副画素電極が２つのソースバスライン挟まれるように配置されている。
　図６に示すように、画素Ｐ２は、副画素ＳＰ２１及び副画素ＳＰ２２から構成されている。そして、副画素ＳＰ２１は、ＴＦＴ２１ａと、補助容量２２ａと、副画素電極２３ａと、を有している。同様に、副画素ＳＰ２２は、ＴＦＴ２４ａと、補助容量２５ａと、副画素電極２６ａと、を有している。
　副画素ＳＰ２１のＴＦＴ２１ａのゲ－ト電極は、ゲートバスラインＧ３に接続されており、そのソース電極は、ソースバスラインＳ１に接続されている。同様に、副画素ＳＰ２２のＴＦＴ２４ａのゲ－ト電極は、ゲートバスラインＧ３に接続されており、そのソース電極は、ソースバスラインＳ１に接続されている。
　副画素ＳＰ２１の補助容量２２ａは、副画素電極２３ａと補助容量バスラインＣｓＸＨ１との間で形成されている。副画素ＳＰ２２の補助容量２５ａは、副画素電極２６ａと補助容量バスラインＣｓＸＬ２との間で形成されている。
　そして、副画素ＳＰ２１は、補助容量バスラインＣｓＸＨ１に近接して配置されている。副画素ＳＰ２２は、補助容量バスラインＣｓＸＬ２に近接して配置されている。
　本実施の形態においては、画素Ｐ２が持つ１つの矩形の画素領域を、長辺の各辺（左右）を支配的に占有する２つの副画素ＳＰ２１及びＳＰ２２で分離している。各副画素ＳＰ２１及びＳＰ２２は同じゲートバスラインＧ３及びソースバスラインＳ１によって駆動される２つのＴＦＴ２１ａ及び２４ａに接続される。なお、これら２つのＴＦＴ２１ａ及び２４ａのサイズは異なっても良い。
　２つの補助容量バスラインＣｓＸＨ１及び補助容量バスラインＣｓＸＬ２は、それぞれ一方の副画素ＳＰ２１及びＳＰ２２との間に補助容量を形成している。
　なお、図６の副画素電極２３ａ及び副画素電極２６ａは、例えば、図７に示す形状を持つ副画素電極２３ｂ及び副画素電極２６ｂで置き換えても良い。
　（実施の形態５）
　次に、本発明の実施の形態５について説明する。
　図８は、本発明の実施の形態５における液晶表示装置のアクティブエリア上に配置された複数の画素の配置構成を示す回路図である。
　図８に示すように、本実施の形態における液晶表示装置では、各副画素の補助容量を形成するため、補助容量バスラインＣｓＸＨ１１、ＣｓＸＨ１２、ＣｓＸＬ１１、ＣｓＸＨ２１、ＣｓＸＬ２１、ＣｓＸＬ２２、ＣｓＸＨ３１、ＣｓＸＨ３２、ＣｓＸＬ３１、ＣｓＸＨ４１、ＣｓＸＬ４１、ＣｓＸＬ４２が配置されている。
　上記の実施の形態１～４における液晶表示装置は、パソコン等のディスプレイに用いられるストライプ配列を採用するものであった。
　これに対し、本実施の形態における液晶表示装置は、映像表示用に用いられるデルタ配列を採用するものである。
　デルタ配列は、ゲートバスライン（走査線）毎に１／２ピッチ毎画素をずらした配列である。そして、画素及び補助容量バスライン等の配置は、上記のピッチをずらしたこと以外は、基本的にストライプ配列と同じとなる。
　一般に、デルタ配列では、ソースバスラインが画素電極のエッジに沿って延在、伸長するため、配線長がストライプ配列に対して長くなってしまう欠点がある。
　しかし、本実施の形態では、ソースバスラインを挟んで２つの副画素を有する構造をとっているため、データ配線を蛇行させる必要が無く、効率的なレイアウトができる利点がある。
　また、デルタ配列は、一般的には、ストライプ配列と比較して大きな開口率を得ることができ、映像表示用には非常に有利である。
　なお、上記の実施の形態１～５においては、補助容量バスラインの接続を以下のように行なうこともできる。
　すなわち、ＴＦＴ基板にある補助容量バスラインの一部（例えば、先端部）に、コンタクトホールを設け、導電性を有する柱スペーサー（PS）を設けることによって、対向基板との間に導通を取れるようにする。
　このとき、
　（１）対向基板の透明電極に切り欠きを設け、上記の接続部分が独立するようにする。
　（２）補助容量バスライン間の導通をとるための配線を、対向基板の透明電極上に追加の絶縁膜を設けた上で形成し、上記接続のための柱スペーサ間の導通を取れるようにする。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明におけるＴＦＴ基板は、第１の副画素及び当該第１の副画素に隣接する第２の副画素からなる、複数の画素がマトリクス状に配列されたアクティブマトリクス型のＴＦＴ基板であって、前記第１の副画素及び前記第２の副画素が隣接する隣接方向に沿って延在する第１及び第２のゲートバスラインと、前記第１及び第２のゲートバスラインと同一の配線層から構成され、且つ、前記隣接方向に沿って延在する第１及び第２の補助容量バスラインと、前記第１及び第２のゲートバスラインと同一の配線層から構成され、且つ、前記第１の副画素に近接し、前記第１の副画素の副画素電極との間において前記第１の副画素の補助容量を形成する第３の補助容量バスラインと、前記第１及び第２のゲートバスラインと同一の配線層から構成され、且つ、前記第２の副画素に近接し、前記第２の副画素の副画素電極との間において前記第２の副画素の補助容量を形成する第４の補助容量バスラインとを備え、前記第１の補助容量バスラインと前記第１の副画素は、前記第１のゲートバスラインを挟むようにして配置され、前記第２の補助容量バスラインと前記第２の副画素は、前記第２のゲートバスラインを挟むようにして配置されており、前記第１の補助容量バスラインと前記第２の補助容量バスラインとは、互いに異なる電圧が印加されており、前記第１の補助容量バスラインと前記第３の補助容量バスラインとの間を接続する、前記第１及び第２のゲートバスラインとは異なる配線層から構成された第１の接続配線部と、前記第２の補助容量バスラインと前記第４の補助容量バスラインとの間を接続する、前記第１及び第２のゲートバスラインとは異なる配線層から構成された第２の接続配線部とをさらに備えている。
　上記のＴＦＴ基板では、第１の副画素は、自身に近接する第３の補助容量バスラインとの間において補助容量を形成する。そして、第３の補助容量バスラインは、第１及び第２のゲートバスラインとは異なる配線層から構成された第１の接続配線部を介して、第１の補助容量バスラインと接続されている。
　また、第２の副画素は、自身に近接する第４の補助容量バスラインとの間において補助容量を形成する。そして、第４の補助容量バスラインは、第１及び第２のゲートバスラインとは異なる配線層から構成された第２の接続配線部を介して、第２の補助容量バスラインと接続されている。
　このため、第１の補助容量バスライン及び第３の補助容量バスラインをＴＦＴ基板上に網目状に形成することができる。また、第２の補助容量バスライン及び第４の補助容量バスラインをＴＦＴ基板上に網目状に形成することができる。
　したがって、第１の補助容量バスライン及び第３の補助容量バスラインを用いて同一の補助容量電圧をＴＦＴ基板上の各画素に均一に供給することができ、また、第２の補助容量バスライン及び第４の補助容量バスラインを用いて、第１の補助容量バスラインに印加される補助容量電圧とは異なる同一の補助容量電圧をＴＦＴ基板上の各画素に均一に供給することができる。そうすることにより、２つの異なる電圧を用いるマルチ画像駆動における各画素の画素電位を精度良く保持することができる。
　前記第１の接続配線部は、前記第１の副画素の副画素電極と同一の配線層から構成され、前記第２の接続配線部は、前記第２の副画素の副画素電極と同一の配線層から構成されていることが好ましい。
　この場合、ＴＦＴ基板を構成する配線構造を簡略化することができるので、ＴＦＴ基板の製造コストを低減することができる。
　矩形形状を持つ前記第１の副画素は、前記第３の補助容量バスラインに沿っている、第１辺及び当該第１辺の反対側に位置する第２辺を有し、前記第３の補助容量バスラインは、前記第１の副画素の第１辺に近接する第１の分岐ライン部分と、前記第１の副画素の第２辺に近接する第２の分岐ライン部分と、を含んでいることが好ましい。
　この場合、２つの補助容量、すなわち、第１の分岐ライン部分を用いた補助容量と第２の分岐ライン部分を用いた補助容量とを各副画素に形成することができるので、これら副画素からなる各画素の画素電位をより精度良く保持することができる。
　前記第１の副画素は、前記第１辺と前記第２辺と間に配置された前記第１のゲートバスライン側の第３辺をさらに有し、前記第３の補助容量バスラインは、前記第１の副画素の第３辺に近接する第３の分岐ライン部分をさらに含んでいることが好ましい。
　この場合、３つの補助容量、すなわち、第１の分岐ライン部分を用いた補助容量、第２の分岐ライン部分を用いた補助容量及び、第３の分岐ライン部分を用いた補助容量を各副画素に形成することができるので、これら副画素からなる各画素の画素電位をより精度良く保持することができる。
　前記第１及び第２のゲートバスラインと交差するソースバスラインをさらに備え、前記第１の副画素及び前記第２の副画素は、前記ソースバスラインを挟むようにして対向するように配置されていることが好ましい。
　この場合、第１及び第２の副画素を、ソースバスラインを挟むようにして対向するように、すなわち、ソースバスラインを挟んで略点対称となるように配置することができる。また、第１及び第２の副画素からなる、２つの画素同士を、第３または第４の補助容量バスラインを挟むようにして対向するように配置することができる。このため、複数の画素を効率的に配列し、複数の画素が占める面積を低減することができる。
　前記第１の接続配線部は、前記第１の副画素の副画素電極と同一の配線層及び前記ソースバスラインと同一の配線層から構成され、前記第２の接続配線部は、前記第２の副画素の副画素電極と同一の配線層及び前記ソースバスラインと同一の配線層から構成されていることが好ましい。
　この場合、ＴＦＴ基板を構成する配線構造を簡略化することができるので、ＴＦＴ基板の製造コストを低減することができる。
　前記第１及び第２のゲートバスラインと交差する２つのソースバスラインをさらに備え、前記第１の副画素及び前記第２の副画素は、隣接する前記２つのソースバスライン間に配置され、且つ、隣接する前記２つのソースバスラインのいずれか一方と接続されていることが好ましい。
　この場合、ＴＦＴ基板を構成する配線構造を簡略化することができるので、ＴＦＴ基板の製造コストを低減することができる。
　前記複数の画素の配列は、ストライプ配列であることが好ましい。
　この場合、複数の画素を用いて表示される文字の視認性を高くすることができる。
　前記複数の画素の配列は、デルタ配列であることが好ましい。
　この場合、各画素の開口率（光透過率、有効利用率）を向上させることができる。
　本発明における液晶表示装置は、上記のＴＦＴ基板と、前記ＴＦＴ基板を用いて画像を表示するための画像表示処理を制御するための制御回路とを備えている。
　上記の液晶表示装置では、第１の副画素は、自身に近接する第２の補助容量バスライとの間において補助容量を形成する。そして、第２の補助容量バスラインは、ゲートバスラインとは異なる配線層から構成された接続配線部を介して、第１の補助容量バスラインと接続されている。
　このため、第１の補助容量バスライン及び第２の補助容量バスラインをＴＦＴ基板上に網目状に形成することができる。したがって、これら第１の補助容量バスライン及び第２の補助容量バスラインを用いて同一の補助容量電圧をＴＦＴ基板上の各画素に均一に供給することができるので、各画素の画素電位を精度良く保持することができる。
　本発明は、例えばパーソナルコンピュータのモニターやテレビジョン受像機など、各種の表示装置に適用できる。
　１　　液晶表示装置
　２　　表示部（ＴＦＴ基板）
　３　　ソースドライバ
　４　　ゲートドライバ
　５　　表示制御回路
　６、７　　Ｃｓ制御回路
　１１、１４、２１、２１ａ、２４、２４ａ、５１、６１　　ＴＦＴ（薄膜トランジスタ）
　１２、１５、２２、２２ａ、２５、２５ａ、２７、２８、２９、３０、５２、６２　　補助容量
　１３、１６、２３、２３ａ、２３ｂ、２６、２６ａ、２６ｂ、５３、６３　　副画素電極
　１０１　　基板
　１０２　　層間絶縁膜
　１０３　　保護膜
　１０４　　配線層（第１の接続配線部、第２の接続配線部）
　ＣｓＹＨ１、ＣｓＹＨ２、ＣｓＹＨ３　　補助容量バスライン（第１の補助容量バスライン）
　ＣｓＹＬ１、ＣｓＹＬ２、ＣｓＹＬ３　　補助容量バスライン（第２の補助容量バスライン）
　ＣｓＸＨ１、ＣｓＸＨ２　　補助容量バスライン（第３の補助容量バスライン）
　ＣｓＸＬ１、ＣｓＸＬ２　　補助容量バスライン（第４の補助容量バスライン）
　Ｓ１　　ソースバスライン

Claims (10)

  1. 　第１の副画素及び当該第１の副画素に隣接する第２の副画素からなる、複数の画素がマトリクス状に配列されたアクティブマトリクス型のＴＦＴ基板であって、
    　前記第１の副画素及び前記第２の副画素が隣接する隣接方向に沿って延在する第１及び第２のゲートバスラインと、
    　前記第１及び第２のゲートバスラインと同一の配線層から構成され、且つ、前記隣接方向に沿って延在する第１及び第２の補助容量バスラインと、
    　前記第１及び第２のゲートバスラインと同一の配線層から構成され、且つ、前記第１の副画素に近接し、前記第１の副画素の副画素電極との間において前記第１の副画素の補助容量を形成する第３の補助容量バスラインと、
    　前記第１及び第２のゲートバスラインと同一の配線層から構成され、且つ、前記第２の副画素に近接し、前記第２の副画素の副画素電極との間において前記第２の副画素の補助容量を形成する第４の補助容量バスラインと
    を備え、
    　前記第１の補助容量バスラインと前記第１の副画素は、前記第１のゲートバスラインを挟むようにして配置され、前記第２の補助容量バスラインと前記第２の副画素は、前記第２のゲートバスラインを挟むようにして配置されており、
    　前記第１の補助容量バスラインと前記第２の補助容量バスラインとは、互いに異なる電圧が印加されており、
    　前記第１の補助容量バスラインと前記第３の補助容量バスラインとの間を接続する、前記第１及び第２のゲートバスラインとは異なる配線層から構成された第１の接続配線部と、
    　前記第２の補助容量バスラインと前記第４の補助容量バスラインとの間を接続する、前記第１及び第２のゲートバスラインとは異なる配線層から構成された第２の接続配線部と
    をさらに備えていることを特徴とするＴＦＴ基板。
  2. 　前記第１の接続配線部は、前記第１の副画素の副画素電極と同一の配線層から構成され、前記第２の接続配線部は、前記第２の副画素の副画素電極と同一の配線層から構成されていることを特徴とする請求項１に記載のＴＦＴ基板。
  3. 　矩形形状を持つ前記第１の副画素は、前記第３の補助容量バスラインに沿っている、第１辺及び当該第１辺の反対側に位置する第２辺を有し、
    　前記第３の補助容量バスラインは、前記第１の副画素の第１辺に近接する第１の分岐ライン部分と、前記第１の副画素の第２辺に近接する第２の分岐ライン部分と、を含んでいることを特徴とする請求項１または２に記載のＴＦＴ基板。
  4. 　前記第１の副画素は、前記第１辺と前記第２辺と間に配置された前記第１のゲートバスライン側の第３辺をさらに有し、
    　前記第３の補助容量バスラインは、前記第１の副画素の第３辺に近接する第３の分岐ライン部分をさらに含んでいることを特徴とする請求項３に記載のＴＦＴ基板。
  5. 　前記第１及び第２のゲートバスラインと交差するソースバスラインをさらに備え、
    　前記第１の副画素及び前記第２の副画素は、前記ソースバスラインを挟むようにして対向するように配置されていることを特徴とする請求項１～４のいずれか１項に記載のＴＦＴ基板。
  6. 　前記第１の接続配線部は、前記第１の副画素の副画素電極と同一の配線層及び前記ソースバスラインと同一の配線層から構成され、前記第２の接続配線部は、前記第２の副画素の副画素電極と同一の配線層及び前記ソースバスラインと同一の配線層から構成されていることを特徴とする請求項５に記載のＴＦＴ基板。
  7. 　前記第１及び第２のゲートバスラインと交差する２つのソースバスラインをさらに備え、
    　前記第１の副画素及び前記第２の副画素は、隣接する前記２つのソースバスライン間に配置され、且つ、隣接する前記２つのソースバスラインのいずれか一方と接続されていることを特徴とする請求項１～４のいずれか１項に記載のＴＦＴ基板。
  8. 　前記複数の画素の配列は、ストライプ配列であることを特徴とする請求項１～７のいずれか１項に記載のＴＦＴ基板。
  9. 　前記複数の画素の配列は、デルタ配列であることを特徴とする請求項１～７のいずれか１項に記載のＴＦＴ基板。
  10. 　請求項１～９のいずれか１項に記載のＴＦＴ基板と、
    　前記ＴＦＴ基板を用いて画像を表示するための画像表示処理を制御するための制御回路と
    を備えていることを特徴とする液晶表示装置。
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