WO2001009901A1 - Dispositif a semi-conducteurs integres et appareil electronique monte avec ce dispositif - Google Patents

Dispositif a semi-conducteurs integres et appareil electronique monte avec ce dispositif Download PDF

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Hiroaki Nasu
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Seiko Epson Corporation
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Definitions

  • the present invention relates to a semiconductor integrated device having a built-in reference potential generating circuit using a pseudo memory cell formed on a semiconductor substrate, and an electronic apparatus having the device.
  • Conventional technology a semiconductor integrated device having a built-in reference potential generating circuit using a pseudo memory cell formed on a semiconductor substrate, and an electronic apparatus having the device.
  • the above-described read circuit of the built-in memory includes a sense amplifier, and includes a load circuit, a pseudo memory cell (dummy cell), and a transistor arranged around the memory cell.
  • the load circuit, the dummy cell, and the transistor are used to supply a reference voltage to the read bit line.
  • the dummy cells have the same structure as the cells constituting the memory.
  • the present invention has been made in view of the above circumstances, and uses a differentiating circuit that generates a short signal when the pulse width of an input signal is long, and activates a reference potential generating circuit to enable the memory to operate at a low speed.
  • Semiconductor integrated devices that reduce current consumption and An object is to provide an electronic device in which the device is mounted.
  • a semiconductor integrated device is a semiconductor integrated device having a built-in reference potential generating circuit using a memory cell.
  • a differential pulse generation circuit for activating the generation circuit is provided.
  • a differentiated pulse generation circuit consisting of a delay circuit and a gate circuit generates a shorter signal when the pulse width of the input signal is long. And activating the reference potential generating circuit.
  • one cell of the pseudo memory is constituted by a nonvolatile memory.
  • a second semiconductor integrated device is a semiconductor integrated device including a reference potential generating circuit using a pseudo memory cell and a sense embed which operates by inputting a reference potential generated by the reference potential generating circuit.
  • the reference potential generation circuit supplies a reference potential to the sense amplifier only when the enable signal generated by the differential pulse generation circuit is active.
  • the pseudo memory cell is constituted by a nonvolatile memory.
  • the time for supplying the reference potential to the sense amplifier can be made constant when the operating frequency is low, the case where the writing of the memory cell is insufficient and a DC current flows may occur. Even if the frequency goes down The amplifier active time can be shortened, and the current consumption can be reduced.
  • the output of the differentiating circuit when the pulse width of the input signal is long, the output of the differentiating circuit is used.
  • the sense amplifier When the pulse width of the input signal is short, the sense amplifier is supplied with a reference potential by a clock generated via an oscillator. Is supplied. Further, in the above semiconductor device, the length of the pulse width of the input signal is determined by a clock switching signal set in a register built in the device in a programmable manner.
  • the length of the pulse width of the input signal is determined by a selection signal of an oscillator which is programmable in a register built in the device.
  • the above-described differential circuit output when the pulse width of the input signal is long, the above-described differential circuit output is used, and when the pulse width of the input signal is short, the clock generated via the oscillator is used. Unstable operation during operation can be eliminated. During low-speed operation, current consumption can be reduced, and high-speed operation can be performed at a high frequency in synchronization with the clock.
  • the electronic device equipped with the semiconductor integrated device of the present invention generates a shorter signal when the pulse width of an input signal is longer than that of an electronic device equipped with a semiconductor integrated device incorporating a reference potential generating circuit using a memory cell.
  • a semiconductor integrated device having a differential pulse generation circuit for activating the reference potential generation circuit is mounted.
  • the output of the differentiating circuit when the pulse width of the input signal is long, the output of the differentiating circuit is used.
  • the sense amplifier is connected to the sense amplifier by a pulse generated via an oscillator.
  • a semiconductor integrated device for supplying a reference potential is mounted.
  • the pulse width of the input signal when the pulse width of the input signal is long in the differentiating circuit, a shorter signal is generated, and by using the semiconductor integrated device that activates the reference potential generating circuit, the duty ratio when the frequency decreases is reduced. Therefore, it is possible to provide an electronic device in which current consumption is significantly reduced. Also, the pulse width of the input signal If the pulse width of the input signal is short, the current consumption can be reduced at low-speed operation by using the clock generated via the oscillator when the pulse width of the input signal is short, and synchronized with the clock at high-speed operation. Thus, an electronic device that operates at a high frequency can be provided.
  • FIG. 1 is a block diagram showing a semiconductor integrated device according to the present invention.
  • FIG. 2 is a circuit diagram of a differential pulse generation block according to the present invention.
  • FIG. 3 is an operation timing chart of the semiconductor integrated device according to the present invention.
  • FIG. 4 is an operation timing chart of the semiconductor integrated device according to the present invention.
  • FIG. 5 is a circuit diagram showing a sense amplifier block of the semiconductor integrated device according to the present invention.
  • FIG. 6 is a circuit diagram showing a reference bias generation block of the semiconductor integrated device according to the present invention.
  • FIG. 7 is a characteristic diagram of the semiconductor integrated device according to the present invention.
  • FIG. 8 is a circuit diagram showing another embodiment of the differential pulse generation block according to the present invention.
  • FIG. 9 is a timing chart showing the operation of the embodiment shown in FIG.
  • FIG. 10 is a circuit diagram showing still another embodiment of the differential pulse generation block according to the present invention.
  • FIG. 11 is a timing chart showing the operation of the embodiment shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram of a semiconductor integrated device according to the present invention.
  • a signal SAENB for activating the reference bias generation circuit 2 and the sense amplifier block 3 is input to the differential pulse generation circuit 1.
  • the access to the reference bias generation circuit and the sense amplifier is required from the rising edge of SAENB.
  • a signal SAACT of the required pulse width is generated.
  • the SAAC is input to the reference bias generation circuit, and outputs a SENREF serving as a reference bias of the sense amplifier and a signal S1 for connecting the sense amplifier to a bit line.
  • the sense amplifier block has a 4-bit configuration and outputs SOUT0 to SOUT3.
  • the bit configuration of the sense amplifier is not limited to the 4-bit width, but may be any configuration of 8-bit, 16-bit, and 32-bit.
  • FIG. 2 is a circuit diagram showing one embodiment of a differential pulse generation block of the semiconductor integrated device according to the present invention.
  • the impulse circuit I NV2l to INV2n are delay invertors, and n is an odd number, and generates a delay necessary to secure a pulse width necessary for access of the sense amplifier.
  • FIG. 3 is a timing chart when the active width of the SAENB signal is sufficiently longer than the delay time.
  • the delay time determined by the delay impulse circuit INV21 to INV2n elapses, the output signal of the inverter circuit INV2n becomes “L” level, the output signal of the NAND circuit NAND21 becomes “H” level, and the inverter circuit I
  • the output signal S AACT of the NV 20 becomes “L” level, and a signal having a pulse width determined by the delay time of the delay inversion is generated.
  • FIG. 4 is a timing chart when the active width of the SAENB signal is shorter than the delay time.
  • FIG. 5 is a circuit diagram showing an example of the sense amplifier block.
  • the sense amplifier circuit includes a P-type MOS transistor MP11 having a source connected to the power supply having the output signal SENREF of the reference current generation circuit as a gate input, a P-type MOS transistor MP12 connected in series with the MP11, a precharge circuit.
  • a P-type MOS transistor MP13 having a signal PRCG as a gate input, an impulse circuit I NV11 having a node nl1 connected to the MP12 and MP13 as an input, and an output S OUT of INV11 as a gate input.
  • An N-type MOS transistor MN11, and an N-type MOS transistor MN12 that uses the precharge signal PRCG as the gate input and connects the source to the ground line VSS to cut off the path to VSS during precharge. .
  • the inverter circuit I NV11 and the N-type MOS transistor MN11 constitute an inverting amplifier.
  • MP13 turns on and MN12 turns off, raising node n11 to the VDD potential.
  • Sense amplifier circuit and I0 node I01 are connected to N-type MOS transistor MN13. It is more isolated.
  • the MN 13 prevents the potentials of the I0 node and the bit lines BL 1, BL 2, BLn from excessively rising during precharge.
  • the output of the NOR gate NOR 11 is connected to the gate of the N-type MOS transistor MN 13.
  • the enable signal S 1 (active “L”) and the I 0 node I 01 are connected to the NOR gate NOR 11. ing.
  • Non-volatile memory transistors MF 1 1 to MF 16, MF 17 to MF 22, and MF 23 to MF 28 are connected to BL 1, BL 2 and BLn, respectively.
  • Each memory transistor has a source line between two word lines. One is arranged and connected in parallel to each bit line. When an address signal is input, one of the word lines WL1 to WLn specified by the address signal is selected. Similarly, one of the memory transistors MF1 to MF28 is selected by selecting one of the bit line select signals YSEL1 to YSELn.
  • FIG. 6 is a circuit diagram showing an example of the reference bias generation process.
  • the signal SAACT is a signal for enabling the sense amplifier and the reference bias generating circuit, and is input to the inverter circuit I NV8.
  • the output signal S1 of the inverter circuit I NV8 is input to the NOR gate NOR1 and also to the NOR gate NOR11 of the sense amplifier circuit. Further, the S1 signal is also input to a delay circuit composed of an inverter circuit INV9, INVl, INV2, I NV3, and I NV4, and is output as an output signal PR CG of the inverter circuit I NV4. It becomes a single signal PR CG.
  • the output signal S2 of the inverter circuit I NV9 is input to the gate of the P-type MOS transistor MP1 for pull-up of the SENREF signal.
  • the output of the NOR gate NOR 1 is connected to the gate of an N-type MOS transistor MN 1.
  • the N-type MOS transistor MN 1 and NOR gate NOR 1 are included in order to have a circuit configuration equivalent to the sense amplifier circuit, and there is no particular problem in a circuit configuration in which the source and drain of MN 1 are directly connected. There is no.
  • the memory transistor MF1 and the N-type MOS transistor MN5 and the memory transistor MF2 and the N-type MOS transistor MN8 form a dummy memory cell, and can be selected to be used by the address signal XAD0. ing. This is interlocked with the selection of two pairs of lead lines sandwiching the source line of the sense amplifier circuit.
  • FIG. 7 is a characteristic diagram showing a change in current consumption with respect to the frequency of the SAE NB.
  • A represents the current consumption when the SAE NB signal is input to the reference bias generation block and the sense amplifier block, and even if the frequency decreases, the DC current flows in the reference bias generation block, and the current decreases significantly. Absent.
  • B represents the current consumption when the SAACT signal is input to the reference bias generation block, and the reference bias generation block is operated for a certain period of time and stopped, so as the frequency decreases, the duty ratio increases and is proportional to the frequency. I do.
  • the operating time of the reference potential generating circuit can be made constant when the operating frequency is low, so that the duty ratio when the frequency decreases can be increased. It is possible to greatly reduce the current consumption
  • FIGS 8 and 9 show the circuit configuration
  • Figures 10 and 11 show the operation timing charts.
  • the operation switching is performed by either the CPU clock switching signal (CLKCHG) or the high-speed oscillator ON / OFF control signal (OSCC).
  • CLKCHG and OSCC are both signals that are controlled based on values set in a register built into the semiconductor integrated device by a CPU (not shown) in a programmable manner.
  • a CPU not shown
  • reference numeral 81 denotes the above-described differentiating circuit, which receives a SAENB signal generated by a clock as an input and supplies the SAENB signal to one input terminal of a NAND gate 83 via an inverter 82 .
  • the SAE NB signal is supplied to the other input terminal of the NAND gate 83, and the result of the AND operation is The signal is supplied to one input terminal of a NAND gate 86 via an inverter 84.
  • the CL KCHG or OSCC signal serving as the operation mode switching signal described above is supplied to the other input terminal of the NAND gate 86 via the inverter 85, and the result of the AND operation is output to the NAND gate 88. It is supplied to one input terminal.
  • the other input terminal of the NAND gate 88 is supplied with the output of the NAND gate 87 which receives the above-mentioned CLKCHG signal or OSCC signal SAENB signal, and outputs the result of the OR operation as a SA ACT signal as a sense amplifier. Supplied to
  • the NAND gates 86, 87, and 88 operate as a switching circuit that receives the output of the differentiating circuit 81 and the SAENB signal as inputs, uses CLKCHG or OSCC as a switching signal, and supplies one of the inputs as a SA ACT signal to the sense amplifier.
  • the timing chart shown in Fig. 9 is, from top to bottom, CLKCHG (OSCC) "LOW", SAENB, differentiator 81 output (A), NAND gate 86 output (B), SAACT, CLKCHG (OSCC) "HIGH ,,”, SAENB , SAACT signal waveforms.
  • the NAND gates 86, 87, and 88 shown in FIG. 8 receive the output of the differentiating circuit 81 and the SAENB signal, supply CLKCHG or 0 SCC as a switching signal, and supply one of the inputs as a SAACT signal to the sense amplifier. It operates as a switching circuit.
  • reference numeral 91 denotes the above-described differentiating circuit
  • NOR gate 96 is supplied as an input.
  • the NOR gate 96 is supplied with CLKCHG or OSCC and SAENB via an impeller 95.
  • the output obtained through the inverter 92 is shared with SAENB.
  • the result of the AND operation performed by the NAND gate 93 is supplied to the sense amplifier as a SAACT signal via an impeller 94.
  • the timing chart shown in Fig. 11 is, in order from the top, CLKCHG (OSC C) "LOW”, SAENB, differentiator 91 input (C), differentiator 91 output (D), SAACT, CLKCHG (OSCC) "HIGH”, Each signal waveform of SAENB, differentiator circuit 91 input (C), differentiator circuit 91 output (D), and SAACT is shown.
  • the semiconductor integrated device described above is mounted on electronic devices such as watches, game consoles, and mobile phones, which can greatly reduce current consumption during low-speed operation.
  • An electronic device capable of operating at a synchronized high frequency can be provided.
  • the time for operating the reference potential generating circuit can be made constant when the operating frequency is low, so that the duty ratio when the frequency decreases can be increased, and the power consumption can be reduced.
  • the current can be greatly reduced.
  • the time for supplying the reference potential to the sense amplifier can be kept constant when the operating frequency is low, so that the DC current may flow due to insufficient writing of the memory cell.
  • the active time of the sense amplifier when the frequency drops can be shortened, and the current consumption can be reduced.
  • the present invention has a particularly remarkable effect when used in a semiconductor integrated device having a built-in flash memory which requires relatively high power and an electronic apparatus having the device.
  • the present invention can extend the life of the battery capacity during low-speed operation by being mounted on an electronic device such as a clock, a game machine, or a mobile phone, and can operate at a high frequency synchronized with a clock used during high-speed operation. To provide a high-performance electronic device.

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Description

明細書 半導体集積装置ならびに同装置が搭載された電子機器 発明の詳細な説明
産業上の利用分野
本発明は、 半導体基板上に構成された疑似メモリ一セルを使用した基準電位発 生回路を内蔵する半導体集積装置ならびに同装置を搭載した電子機器に関する。 従来の技術
半導体実装技術の進歩により、 R O M等メモリを内蔵した 1チヅブマイコンが 廉価供給されるようになり、 時計、 ゲーム機、 あるいは携帯電話等の電子機器に 搭載されるようになった。
上記した内蔵メモリの読み出し回路はセンスアンプから成り、 メモリーセル周辺 に配置された負荷回路、擬似メモリーセル（ダミーセル)、 トランジスタで構成さ れる。 なお、 この負荷回路とダミーセルとトランジスタは、 読み出しビットライ ンに基準電圧を供給するために用いられる。 また、 ダミーセルは、 メモリを構成 するセルと同一構造を有する。
上述した内蔵メモリの読み出し回路における基準電位発生回路の基本的な構成動 作は、 例えば、 特開平 5— 1 8 9 9 8 2に閧示されている。
しかしながら、 上記構成によれば、 メモリの低速動作時においても負荷回路と ダミーセルとの間に直流電流が流れてしまい、 その際に発生する消費電流は無視 できないものとなっていた。 この現象は、 メモリとしてフラッシュメモリを使用 した場合特に顕著に現れ、 省電力化が最重要設計課題となっていた。 発明の開示
本発明は上記事情に鑑みてなされたものであり、 入力信号のパルス幅が長い場 合に短い信号を発生する微分回路を用い、 基準電位発生回路を活性化することで メモリの低速動作時における消費電流の削減をはかった半導体集積装置ならびに 同装置が搭載された電子機器を提供することを目的とする。
また、 入力信号のパルス幅が長い場合は上記した微分回路出力を用い、 入力信 号のパルス幅が短い場合は発振器を介して生成されるクロヅクを用いることによ つて、 メモリの高速動作時における不安定な動作を解消した半導体集積装置なら びに同装置が搭載された電子機器を提供することも目的とする。
上記目的を達成すべく、 本発明の半導体集積装置は、 メモリーセルを使用した基 準電位発生回路を内蔵する半導体集積装置において、 入力信号のパルス幅が長い 場合により短い信号を発生し前記基準電位発生回路を活性化する微分パルス発生 回路を備えたことを特徴とする。
また、 疑似メモリーセルを使用した基準電位発生回路を内蔵する半導体集積装 置に於いて、 遅延回路とゲート回路よりなる微分パルス発生回路により、 入力信 号のパルス幅が長い場合はより短い信号を発生し、 前記基準電位発生回路を活性 化することを特徴とする。
更に、 上記の半導体集積装置に於いて、 疑似メモリ一セルが不揮発性メモリで 構成されることを特徴とする。
本発明の上記の構成によれば、 基準電位発生回路を動作させる時間を動作周波 数が低い場合に一定にすることができるため、 周波数が下がった時のデューティ 一比を大きくすることができ、 消費電流を大幅に低減することが可能である。 本発明の第 2の半導体集積装置は、 疑似メモリ一セルを使用した基準電位発生 回路及び前記基準電位発生回路が発生する基準電位を入力して動作するセンスァ ンブを内蔵する半導体集積装置に於いて、 微分パルス発生回路により発生される 基準電位発生回路ィネ一ブル信号が能動の場合のみ前記センスアンブに基準電位 を供給することを特徴とする。
また、 上記の半導体集積装置に於いて、 疑似メモリーセルが不揮発性メモリで 構成されることを特徴とする。
本発明の上記の構成によれぱ、 基準電位をセンスアンブへ供給する時間を動作 周波数が低い場合に一定にすることができるため、 メモリーセルの書き込みが不 十分で直流電流が流れてしまう場合であつても、 周波数が下がつた場合のセンス アンプアクティブ時間を短くすることができ、 消費電流を低減することが可能で ある。
また、 上記の半導体集積装置に於いて、 入力信号のパルス幅が長い場合は前記 微分回路出力により、 入力信号のパルス幅が短い場合は発振器を介して生成され るクロックによって前記センスアンプに基準電位を供給することを特徴とする。 更に、 上記の半導体装置において、 前記入力信号のパルス幅の長短は、 装置に内 蔵されたレジスタにプログラマブルに設定されるクロック切り替え信号によって 決まることを特徴とする。
また、 上記の半導体装置において、 前記入力信号のパルス幅の長短は、 装置に内 蔵されたレジス夕にプログラマブルに設定される発振器の選択信号によって決ま ることを特徴とする。
上記の構成によれば、 入力信号のパルス幅が長い場合は上記した微分回路出力を 用い、 入力信号のパルス幅が短い場合は発振器を介して生成されるクロックを用 いることによって、 メモリの高速動作時における不安定な動作を解消することが できる。 低速動作時には消費電流の削減が可能となり、 高速動作時クロックに同 期して高い周波数で動作させることができる。
本発明の半導体積装置を搭載した電子機器は、 メモリーセルを使用した基準電位 発生回路を内蔵する半導体集積装置を搭載した電子機器において、 入力信号のパ ルス幅が長い場合により短い信号を発生し前記基準電位発生回路を活性ィヒする微 分パルス発生回路を備えた半導体集積装置を搭載したことを特徴とする。
また、 上記の電子機器において、 入力信号のパルス幅が長い場合は前記微分回路 出力により、 入力信号のパルス幅が短い場合は発振器を介して生成されるク口ヅ クによつて前記センスアンプに基準電位を供給する半導体集積装置を搭載したこ とを特徴とする。
上記の構成によれば、 微分回路で入力信号のパルス幅が長い場合により短い信号 を発生し、 基準電位発生回路を活性化する半導体集積装置を用いることにより、 周波数が下がった時のデューティ一比を大きくすることができるため、 消費電流 を大幅に低減した電子機器を提供することができる。 また、 入力信号のパルス幅 が長い場合は微分回路出力を用い、 入力信号のパルス幅が短い場合は発振器を介 して生成されるクロックを用いることによって、 低速動作時には消費電流の削減 が可能となり、 高速動作時クロックに同期して高い周波数で動作させる電子機器 を提供することができる。 図面の簡単な説明
図 1は、 本発明による半導体集積装置を示すプロック図である。
図 2は、 本発明による微分パルス生成プロックの回路図である。
図 3は、 本発明による半導体集積装置の動作タイミング図である。
図 4は、 本発明による半導体集積装置の動作タイミング図である。
図 5は、 本発明による半導体集積装置のセンスアンプブロックを示す回路図で ある。
図 6は、 本発明による半導体集積装置の基準バイアス発生ブロックを示す回路 図である。
図 7は、 本発明による半導体集積装置の特性図である。
図 8は、 本発明による微分パルス生成プロックの他の実施形態を示す回路図で ある。
図 9は、 図 8に示す実施形態の動作を示すタイミングチャートである。
図 1 0は、 本発明による微分パルス生成ブロックの更に他の実施形態を示す回 路図である。
図 1 1は、 図 1 0に示す実施形態の動作を示すタイミングチャートである。 発明を実施するための最良の形態
以下に、 本発明の実施の形態を図を用いて説明する。
図 1は本発明による半導体集積装置のプロヅク図である。 微分パルス発生プロ ヅク 1に基準パイァス発生回路 2並びにセンスアンプブロック 3をアクティブに する信号 S A E N Bが入力される。 前記微分パルス生成ブロックでは S A E N B の立ち上がりェヅジより基準バイァス発生回路及びセンスアンプのアクセスに必 要とされるパルス幅の信号 S A A C Tを発生する。 S A A C Τは前記基準バイァ ス発生プロヅクへ入力され、 前記センスアンプの基準バイアスとなる SENRE F及びセンスアンプとビットラインを接続するための信号 S 1を出力する。 本実 施例ではセンスアンプブロックは 4 b i t構成で、 SOUT 0〜3が出力される 。 当然ながらセンスアンプのビット構成は 4ビット幅に限らず 8ビヅト、 16ビ ヅト、 32ビットとどの様な構成でも構わない。
図 2は本発明による半導体集積装置の微分パルス生成プロックの一実施例を示 す回路図である。 図中インパー夕回路 I NV 2 l〜INV2nは遅延インバー夕 で nは奇数を表し、 センスアンプのアクセスに必要なパルス幅を確保するのに必 要な遅延を発生する。
図 3は SAENB信号のアクティブ幅が前記遅延時間より十分長 、場合のタィ ミング図で、 SAENB信号が" L" レベルから" H" レベルに変化すると、 ィ ンバ一夕回路 I NV 2 nの出力信号は未だ" H" レベルを保持するため N AND 回路 N AND 21の出力信号は" L" レベルとなり、 インパ一タ回路 INV 20 の出力信号 SAACTは" H" レベルとなる。 遅延インパー夕回路 INV 21〜 I NV 2 nで決まる遅延時間経過すると前記ィンバータ回路 I NV2 nの出力信 号は" L" レベルとなり、 NAND回路 NAND21出力信号は" H" レベルと なり、 インバータ回路 I NV20の出力信号 S AACTは" L" レベルとなり、 前記遅延インバー夕の遅延時間で決まるパルス幅の信号が発生される。
図 4は SAENB信号のアクティブ幅が前記遅延時間より短い場合のタイミン グ図で、 SAENB信号が" L" レベルから" H" レベルに変化すると、 インパ 一夕回路 I NV 2 nの出力信号は未だ" H" レベルを保持するため N AND回路 NAND 21の出力信号は" L" レベルとなり、 インバー夕回路 I NV20の出 力信号 SAACTは" H" レベルとなる。 次に前記遅延時間経過前に SAENB 信号が" H" レベルから" L" レベルに変化すると NAND回路 NAND 21の 出力信号は" H" レベルとなり、 インバ一タ回路 I NV20の出力傖号 SAAC Tは" L" レベルとなる。 この際 SAACTのパルス幅は SAENBのパルス幅 とほぼ同じになる。 図 5はセンスアンプブロックの一例を示す回路図である。 本センスアンプ回路 は、 基準電流発生回路の出力信号 SENREFをゲート入力とするソースを電源 に接続した P型 MOSトランジスタ MP 11、 前記 MP 11に直列に接続される P型 MOSトランジスタ MP 12、 プリチャージ信号 PRCGをゲート入力とす る P型 MOSトランジスタ MP 13、 前記 MP 12及び MP 13が接続されたノ —ド nl 1を入力とするインパー夕回路 I NV 11、 INV11の出力 S OUT をゲート入力とする N型 MOSトランジスタ MN 11、 プリチャージ信号 PRC Gをゲート入力としソースを接地線 V S Sへ接続したプリチャージの際の V S S への経路を遮断するための N型 MOSトランジスタ MN 12により構成されてい る。
前記インバータ回路 I NV 1 1及び N型 MOSトランジスタ MN11により反 転アンプを構成している。 プリチャージ信号 PRC Gが" L" レベルとなると M P 13が ONし MN 12が OFFし、 ノード n 11を VD D電位まで上昇させる センスアンプ回路と I 0ノード I 01は N型 MOSトランジスタ MN 13によ り分離されている。 MN 13はプリチャージの際に I 0ノード及びビットライン BL 1 , BL2, BLnの電位が上昇し過ぎるのを防いでいる。 前記 N型 MOS トランジスタ MN 13のゲートには NORゲート NOR 1 1の出力が接続される 前記 NORゲート NOR 11へはイネ一ブル信号 S 1 (アクティブ" L")及び I 0ノード I 01が接続されている。
ビットライン: BL 1， BL 2 , BLnには不揮発性メモリ トランジスタ MF 1 1〜MF 16, MF 17〜MF22, MF23〜MF28がそれそれ接続され、 各メモリトランジスタはワードライン 2本の間にソースライン 1本が配置され、 各ビットラインへ並列に接続されている。 アドレス信号が入力されると、 ァドレ ス信号により指定される WL 1から WLnの何れかのワードラインが 1本選択さ れる。 同様にビットライン選択信号 YSEL 1から YSELnの 1本が選択され ることにより、 メモリトランジスタ MF 1〜MF28の何れか一つが選択される 前記選択されたメモリ トランジスタが消去状態の場合は、 電源 VDDが 5Vの 場合 120〃A程度の電流をドレイン =ビットラインから接地線 VSSへ流す能 力を有している。 一方プログラム状態の場合は、 電源 VDDが 5 Vの場合であつ ても流せる電流がほぽゼ口である。
図 6は基準バイァス発生プロヅクの一例を示す回路図である。 信号 S A A C T はセンスアンプ及び基準バイアス発生回路をイネ一ブルにする信号で、 ィンバー タ回路 I NV8へ入力される。 ィンバ一タ回路 I NV8の出力信号 S 1は NOR ゲート NOR 1へ入力され併せて、 前記センスアンプ回路の NORゲート NOR 11へも入力される。 更に S 1信号はインバー夕回路 INV9， INVl, IN V2 , I NV3, I NV4で構成される遅延回路へも入力されインバータ回路 I NV 4の出力信号 PR CGとして出力され、 前記センスアンプ回路のプリチヤ一 ジ信号 PR CGとなる。
SENREF信号プルァヅプ用P型MOSトランジスタ MP 1のゲ一卜へはィ ンバ一夕回路 I NV9の出力信号 S 2が入力される。 前記 NORゲート NOR 1 の出力は N型 MOSトランジスタ MN 1のゲートへ接続される。 N型 MOSトラ ンジス夕 MN 1及び NORゲート NOR 1は前記センスアンプ回路と等価な回路 構成とするために入れており、 MN 1のソースとドレインを直接接続した回路構 成をとつても特に支障は無い。
メモリ トランジスタ MF 1と N型 MOSトランジスタ MN 5及びメモリ トラン ジスタ MF 2と N型 MOSトランジスタ MN8はダミーメモリ一セルを構成して おり、 アドレス信号 X A D 0により何れを使用するかを選択できる構成になって いる。 前記センスアンプ回路のソースラインを挟んだ 2本の対のヮードラインの 選択と連動している。
P型 MOSトランジスタ MP2、 MP 3, MP4, MPnと前記センスアンプ 回路の P型 MOSトランジスタ MP 11とにより n： 1のカレントミラ一回路を 構成している。 基準バイアス発生回路のノード SENREF, n2を通ってダミ —メモリ一セル回路に流れる電流の 1/nが前記センスアンプ回路のノード n 1 1に流せる電流となる。 図 7は S A E NBの周波数に対する消費電流の変化を表す特性図である。 図中 Aは S A E NB信号を基準バイァス発生プロック及びセンスアンププロヅクに入 力した場合の消費電流を表し、 周波数が下がっても基準バイアス発生ブロックで 直流電流が流れているために電流が余り減らない。 図中 Bは SAACT信号を基 準バイァス発生プロヅクに入力した場合の消費電流を表し、 基準バイァス発生ブ ロックを一定時間動作させて止める為、 周波数が下がるとデューティ一比が大き くなり周波数に比例する。
以上説明のように本発明によれば、 基準電位発生回路を動作させる時間を動作 周波数が低い場合に一定にすることができるため、 周波数が下がった時のデュー ティ一比を大きくすることができ、 消費電流を大幅に低減することが可能である
—方、 低速動作時において上記の効果が得られるものの、 高速動作時に使用す る周波数が高くなるにつれ、 微分回路の存在によって動作が不安定となることも 考えられる。 そこで、 ここでは、 低速動作時に微分回路により一定時間センスァ ンブを動作させる信号を用い、 高速動作時に、 クロックによって発生される S A ENB信号をそのまま用いる選択回路を付加してある。
図 8、 図 9にその回路構成を、 図 10、 図 1 1にその動作タイミングチャート を示す。動作切替えは、 いずれも CPUクロヅク切替信号（CLKCHG)、 また は、 高速発振器 ON/OFF制御信号 （OSCC) のいずれかによつて行なわれ るものとする。 CLKCHG、 OSCCは、 ともに、 半導体集積装置に内蔵され るレジスタに CPU (図示せず） によってプログラマブルに設定される値に基づ いて制御される信号である。 ここでは、 高速モードで動作する周波数として 4M Hz、 低速モードで動作する周波数として 32. 768 kHzの 2種類が用意さ れているものとする。
図 8に示す回路構成例において、 81は、 上述した微分回路であり、 クロック により生成される SAENB信号を入力として得、 インパ一タ 82を介してナン ドゲート 83の一方の入力端子に供給される。 ナンドゲート 83の他方の入力端 子には S A E NB信号が供給されており、 ここで論理積演算が行なわれた結果は 、 ィンバ一タ 84を介してナンドゲート 86の一方の入力端子へ供給される。 ナンドゲート 86の他方の入力端子には上述した動作モ一ド切替信号となる C L KCHGまたは OSCC信号がインバータ 85を介して供給されており、 ここで 論理積演算が行なわれた結果は、 ナンドゲート 88の一方の入力端子に供給され る。 ナンドゲート 88の他方の入力端子には、 上述した CLKCHG信号または OSCC信号 SAENB信号とを入力とするナンドゲート 87出力が供給されて おり、 ここで論理和演算が行なわれた結果が S A ACT信号としてセンスアンプ へ供給される。
すなわち、 ナンドゲート 86、 87、 88は、 微分回路 81出力と SAENB信 号を入力とし、 CLKCHGまたは OSCCを切替信号として、 いずれか一方の 入力を S A ACT信号としてセンスアンプへ供給する切り替回路として動作する 図 9に示されるタイミングチャートは、 上から順に、 CLKCHG (OSCC ) "LOW", SAENB, 微分回路 81出力 （A)、 ナンドゲート 86出力 （B) 、 SAACT、 CLKCHG (OSCC) "HIGH，，、 SAENB, SAACT の各信号波形を示す。
図 9に示すタイミングチャートからわかるように、 CLKCHGまたは OSC Cが "LOW"のとき、 すなわち、 低速モードで動作しているときは、 図 3に示 すタイミングチャートと同じ動作を行い、 CLKCHGまたは OSCCが "HI GH"のとき、 すなわち、 高速モードで動作しているときは、 図 4に示す夕イミ ングチャートと同じ動作を行なう。 すなわち、 図 8に示すナンドゲート 86、 8 7、 88は、 微分回路 81出力と SAENB信号を入力とし、 CLKCHGまた は 0 S C Cを切替信号として、 いずれか一方の入力を S A A C T信号としてセン スアンプへ供給する切替回路として動作する。
図 10に示す回路構成において、 91は、 上述した微分回路であり、 ノアゲー ト 96出力が入力として供給される。 ノアゲート 96には、 CLKCHGまたは OSCCと、 SAENBがインパー夕 95を介して供給されている。
微分回路 91出力は、 インバー夕 92を介して得られる出力が SAENBと共 にナンドゲート 93に供給されており、 このナンドゲート 93で論理積演算を行 なった結果がインパ一タ 94を介して SAACT信号としてセンスアンプへ供給 される。
図 11に示されるタイミングチャートは、 上から順に、 CLKCHG (OSC C) "LOW", SAENB、 微分回路 91入力 （C)、 微分回路 91出力 （D)、 SAACT, CLKCHG (OSCC) "HIGH"、 SAENB、 微分回路 91 入力 （C)、 微分回路 91出力 （D)、 SAACTの各信号波形を示す。
図 11に示すタイミングチャートからわかるように、 CLKCHGまたは OS CCが "LQW"のとき、 すなわち、 低速モードで動作しているときは、 図 3に 示すタイミングチャートと同じ動作を行い、 CLKCHGまたは OSCCが "H IGH"のとき、 すなわち、 高速モードで動作しているときは、 図 4に示すタイ ミングチヤ一トと同じ動作を行なう。
なお、 上述した半導体集積装置は、 時計、 ゲーム機、 携帯電話等の電子機器に 搭載され、 このことにより、 低速動作時には消費電流の大幅な削減が期待でき、 また、 高速動作時には使用するクロックに同期した高い周波数で動作を可能とす る電子機器を提供できる。 産業上の利用可能性
以上のベた本発明によれば、 基準電位発生回路を動作させる時間を動作周波数 が低い場合に一定にすることができるため、 周波数が下がった時のデューティ一 比を大きくすることができ、 消費電流を大幅に低减することが可能である。 また、 本発明によれば、 基準電位をセンスアンプへ供給する時間を動作周波数 が低い場合に一定にすることができるため、 メモリーセルの書き込みが不十分で 直流電流が流れてしまう場合であっても、 周波数が下がつた場合のセンスアンプ アクティブ時間を短くすることができ、 消費電流を低減することが可能である。 なお、 本発明は、 特に比較的パワーを要するフラッシュメモリを内蔵する半導 体集積装置および同装置を搭載した電子機器に用いて特に顕著な効果が得られる 更に、 入力信号のパルス幅が長い場合は上記した微分回路出力を用い、 入力信 号のパルス幅が短い場合は発振器を介して生成されるクロヅクを用いることによ つて、 メモリの高速動作時における不安定な動作が解消され、 低速動作時には消 費電流の大幅な削減が期待でき、 また、 高速動作時には使用するクロックに同期 した高い周波数で動作を可能とする半導体集積装置を提供できる。 また、 本発明 は、 時計、 ゲーム機、 携帯電話等の電子機器に搭載することにより低速動作時に バヅテリ容量の延命化がはかれるとともに、 高速動作時には使用するクロックに 同期した高い周波数で動作を可能とする高性能な電子機器を提供できる。

Claims

請求の範囲
1 . メモリーセルを使用した基準電位発生回路を内蔵する半導体集積装置にお いて、
入力信号のパルス幅が長い場合により短い信号を発生し前記基準電位発生回路 を活性化する微分パルス究生回路を備えたことを特徴とする半導体集積装置。
2 . 疑似メモリーセルを使用した基準電位発生回路を内蔵する半導体集積装置 に於いて、 遅延回路とゲート回路からなる微分パルス発生回路により、 入力信号 のパルス幅が長い場合はより短い信号を発生し、 前記基準電位発生回路を活性ィ匕 することを特徴とする半導体集積装置。
3 . 前記メモリ一セルまたは疑似メモリ一セルは、 不揮発性メモリで構成され ることを特徴とする請求の範囲第 1項に記載の半導体集積装置。
4 . 前記メモリ一セルまたは疑似メモリ一セルは、 不揮発性メモリで構成され ることを特徴とする請求の範囲第 2項に記載の半導体集積装置。
5 . 疑似メモリーセルを使用した基準電位発生回路及び前記基準電位発生回路 が発生する基準電位を入力して動作するセンスアンプを内蔵する半導体集積装置 において、
微分パルス発生回路により発生される基準電位発生回路ィネーブル信号が能動の 場合のみ前記センスアンブに基準電位を供給することを特徴とする半導体集積装 置。
6 . 前記疑似メモリーセルは、 不揮発性メモリで構成されることを特徴とする 請求の範囲第 5項に記載の半導体集積装置。
7 . 入力信号のパルス幅が長い場合は前記微分回路出力により、 入力信号のパ ルス幅が短い場合は発振器を介して生成されるクロックによって前記センスアン ブに基準電位を供給することを特徴とする請求の範囲第 5項に記載の半導体集積
8 . 前記入力信号のパルス幅の長短は、 装置に内蔵されたレジスタにブログラ マブルに設定されるクロック切り替え信号によって決まることを特徴とする請求 の範囲第 7項に記載の半導体集積装置。
9 . 前記入力信号のパルス幅の長短は、 装置に内蔵されたレジスタにブログラ マブルに設定される発振器の選択信号によって决まることを特徴とする請求の範 囲第 7項に記載の半導体集積装置。
1 0 . メモリ一セルを使用した基準電位発生回路を内蔵する半導体集積装置を 搭載した電子機器において、
入力信号のパルス幅が長い場合により短い信号を発生し前記基準電位発生回路を 活性ィ匕する微分パルス発生回路を備えた半導体集積装置を搭載したことを特徴と する電子機器。
1 1 . 入力信号のパルス幅が長い場合は前記微分回路出力により、入力信号のパ ルス幅が短い場合は発振器を介して生成されるクロヅクによって前記センスアン ブに基準電位を供給する半導体集積装置を搭載したことを特徴とする請求の範囲 第 1 0項に記載の電子機器。
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