KR100299468B1 - 전력절약화동기회로및그것을갖는반도체기억장치 - Google Patents

전력절약화동기회로및그것을갖는반도체기억장치 Download PDF

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Abstract

동일한 판독 동작, 동일한 기록 동작을 반복함으로써 쓸데 없는 전력 소비를 없앤다.
복수의 메모리 셀을 갖고, 적어도 복수의 어드레스 신호와 기록 판독 제어 신호와 기록 데이타 신호와 동기 신호를 공급하는 반도체 기억 장치에 있어서, 메모리 셀로부터의 데이타를 검출하는 센스 증폭기(600)와, 복수의 어드레스 신호 A0∼A3과 기록 판독 제어 신호 WE와의 천이를 검출하여 어느 하나의 천이 발생을 나타낸 천이 검출 신호(51)를 생성하는 천이 검출 회로(50)와, 천이 검출 신호가 상기 천이 발생을 나타낼 때에 동기 신호(40)에 응답하여 센스 증폭기(600)에 판독 동기 신호(61, 63)를 공급하고, 천이 검출 신호(51)가 상기 천이 발생을 나타내지 않을 때에 동기 신호(40)에 관계없이 센스 증폭기(600)에 판독 동기 신호(61, 63)를 공급하지 않는 내부 동기 신호 발생 회로(60)를 갖고, 센스 증폭기(600)는 판독 동기 신호(61, 63)에 응답하여 동작하는 것을 특징으로 한다.

Description

전력 절약화 동기 회로 및 그것을 갖는 반도체 기억 장치{POWER SAVING SYNCHRONIZATION CIRCUIT AND SEMICONDUCTOR STORAGE DEVICE INCLUDING THE SAME}
본 발명은, 공급되는 동기 신호에 응답하여 소정의 동작을 행하는 동기 회로에 관한 것으로, 공급되는 복수 신호의 천이가 발생하지 않을 때에는 내부 동기 신호가 부여되지 않는 동기 회로 및 이러한 동기 회로를 갖는 반도체 기억 장치에 관한 것이다.
동기형의 반도체 기억 장치는, 외부로부터 공급되는 클럭 등의 동기 신호에 응답하여 어드레스 신호나 기타 제어 신호를 래치하는 입력 회로나, 메모리 셀의 데이타를 검출하는 센스 증폭기, 메모리 셀에의 데이타의 기록을 행하는 기록 증폭기 등을 가지고 있어 고속 동작이 가능하다.
이러한 동기 신호를 이용함으로써, 예를 들면 어드레스 신호가 스큐(skew)를 갖는 경우라도, 어드레스 신호가 확정되고 나서 입력 동작을 할 수 있으므로 입력 회로의 낭비를 없앨 수 있고, 또한 어드레스 신호의 확정 기간을 짧게 할 수 있다. 혹은, 센스 증폭기를 동기 신호에 응답하여 동작시킴으로써 시스템측은 판독된 데이타 출력의 취득을 고속으로 행할 수 있다. 또한, 기록 증폭기를 동기 신호에 응답하여 동작시킴으로써 기록 데이타 신호의 확정 기간을 짧게 할 수 있다. 따라서, 동기 신호에 의한 동작은 메모리의 고속화에 빠뜨릴 수 없는 방식이다.
혹은, 메모리에 한정되지 않고 공급되는 동기 신호에 응답하여 공급되는 복수의 입력 신호에 따른 동작을 행하는 동기 회로의 경우라도 마찬가지이다.
그러나, 이러한 동기형의 메모리나 동기 회로의 경우, 원래 응답해야 할 입력 신호에 변화가 없는 경우라도, 공급되는 동기 신호에 응답하여 소정의 동작을 행하기 때문에 쓸데없이 전력을 소비한다.
예를 들면, 메모리에서의 센스 증폭기는, 어드레스 신호에 변화가 없고, 또한 동일한 판독 상태의 경우, 판독해야 하는 메모리의 데이타는 동일해도, 동기형의 메모리에서는 동기 신호에 응답하여 메모리의 데이타의 검출을 행한다. 이러한 센스 증폭기의 동작은, 동일한 동작을 단순히 반복하는 것에 지나지 않아 쓸데 없는 전력 소비를 초래한다.
또한, 메모리에서의 기록 증폭기는 어드레스 신호에 변화가 없고 기록 데이타에도 변화가 없고 또한 동일한 기록 상태인 경우, 기록해야 하는 메모리에의 기록 동작은 종료하고 있음에도 불구하고, 동기형의 메모리에서는 동기 신호에 응답하여 기록 동작을 행한다. 이러한 기록 증폭기의 동작은, 이미 종료하고 있는 기록 동작을 쓸데없이 반복하는 것일뿐이므로, 쓸데없는 전력 소비를 초래하게 된다.
그래서, 본 발명의 목적은 동기 신호에 응답하여 동작하는 동기 회로의 쓸데 없는 전력 소비를 없앤 동기 회로를 제공하는 것에 있다.
또한, 본 발명의 목적은 동기 신호에 응답하여 동작하는 센스 증폭기의 쓸데 없는 전력 소비를 없앤 반도체 기억 장치를 제공하는 것에 있다.
또한, 본 발명의 목적은 동기 신호에 응답하여 동작하는 기록 증폭기의 쓸데 없는 전력 소비를 없앤 반도체 기억 장치를 제공하는 것에 있다.
상기된 목적을 달성하기 위해 본 발명은 복수의 입력 신호와 동기 신호를 공급하고, 상기 동기 신호에 동기하여 상기 입력 신호에 따른 소정의 동작을 행하는 동기 회로에서,
상기 복수의 입력 신호의 천이를 각각 검출하고 상기 천이가 발생한 것을 나타낸 천이 검출 신호를 생성하는 천이 검출 회로와,
상기 천이 검출 신호가 상기 천이 발생을 나타낼 때에 상기 동기 신호에 응답하여 상기 동기 회로에 내부 동기 신호를 공급하고, 상기 천이 검출 신호가 상기 천이 발생을 나타내지 않을 때에 상기 동기 신호에 관계없이 상기 동기 회로에 상기 내부 동기 신호를 공급하지 않는 내부 동기 신호 발생 회로를 갖는 것을 특징으로 한다.
상기된 발명에 따르면, 불필요한 동일한 동작에 따르는 전력 소비를 없앨 수있다
또한, 상기된 목적을 달성하기 위해 제2 발명은 복수의 메모리 셀을 갖고, 적어도 복수의 어드레스 신호와 판독 제어 신호와 기록 데이타 신호와 동기 신호를 공급하는 반도체 기억 장치에서,
상기 메모리 셀로부터의 데이타를 검출하는 센스 증폭기와,
상기 복수의 어드레스 신호와 판독 제어 신호와의 천이를 검출하여 어느 하나의 상기 천이 발생을 나타내는 천이 검출 신호를 생성하는 천이 검출 회로와,
상기 천이 검출 신호가 상기 천이 발생을 나타낼 때에 상기 동기 신호에 응답하여 상기 센스 증폭기에 판독 동기 신호를 공급하고, 상기 천이 검출 신호가 상기 천이 발생을 나타내지 않을 때에 상기 동기 신호에 관계없이 상기 센스 증폭기에 상기 판독 동기 신호를 공급하지 않는 내부 동기 신호 발생 회로를 갖고,
상기 센스 증폭기는 상기 판독 동기 신호에 응답하여 동작하는 것을 특징으로 한다.
상기된 발명에 따르면, 쓸데없는 판독 동작에 따르는 센스 증폭기의 동작을 없애고, 소비 전력을 삭감할 수 있다.
또한, 상기된 목적을 달성하기 위해, 제3 발명은 복수의 메모리 셀을 갖고, 적어도 복수의 어드레스 신호와 기록 제어 신호와 기록 데이타 신호와 동기 신호를 공급하는 반도체 기억 장치에서,
상기 기록 데이타 신호에 응답하여 상기 메모리 셀에 접속된 버스선 쌍을 구동하는 기록 증폭기와,
상기 복수의 어드레스 신호와, 기록 데이타 신호와, 기록 제어 신호와의 천이를 검출하여 어느 하나의 상기 천이 발생을 나타내는 천이 검출 신호를 생성하는 천이 검출 회로와,
상기 천이 검출 신호가 상기 천이 발생을 나타낼 때에 상기 동기 신호에 응답하여 상기 기록 증폭기에 내부 동기 신호를 공급하고, 상기 천이 검출 신호가 상기 천이 발생을 나타내지 않을 때에 상기 동기 신호에 관계없이 상기 기록 증폭기에 상기 내부 동기 신호를 공급하지 않는 내부 동기 신호 발생 회로를 갖고,
상기 기록 증폭기는 상기 내부 동기 신호에 응답하여 상기 버스선쌍을 구동시키고, 상기 내부 동기 신호가 부여되지 않을 때에 상기 구동을 행하지 않는 것을 특징으로 한다.
상기된 발명에 따르면, 쓸데없는 기록 동작에 따르는 기록 증폭기의 동작을 없애고, 소비 전력을 삭감할 수 있다.
도 1은 본 발명의 원리 설명도.
도 2는 본 발명의 실시 형태예의 반도체 기억 장치의 전체 구성도.
도 3은 반도체 기억 장치의 상세 회로도.
도 4는 센스 증폭기의 일례를 나타낸 회로도.
도 5는 판독 동작을 나타낸 신호 파형도.
도 6은 센스 증폭기의 다른 예를 나타낸 회로도.
도 7은 판독 동작을 나타낸 신호 파형도.
도 8은 기록 증폭기의 회로도이다.
도 9는 기록 동작의 신호 파형도.
도 10은 천이 검출 회로 및 내부 동기 신호 발생 회로의 회로도.
도 11은 천이 검출 회로를 나타낸 도면.
도 12는 도 11의 천이 검출 회로의 동작 파형도.
도 13은 제2 실시 형태예의 메모리 구성도.
도 14는 도 3의 천이 검출 회로(50), 세트 리세트 회로(700) 및 내부 동기 신호 발생 회로(60)를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
30 : 동기 회로
40 : 동기 신호
50 : 천이 검출 회로
60 : 내부 동기 신호 발생 회로
700 : 세트 리세트 회로
A0∼A3: 어드레스 신호
WE : 기록 판독 제어 신호, 기록 이네이블 신호
Din: 기록 데이타 신호
51, 52 : 천이 검출 신호
61, 62, 63 : 내부 동기 신호
500 : 기록 증폭기
600 : 센스 증폭기
이하, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다. 그러나, 본 발명의 기술적 범위가 그 실시 형태에 한정되는 것은 아니다.
도 1은, 본 발명의 원리 설명도이다. 이 예에서는 동기 회로(30)는, 복수의 입력 신호a0∼an을 공급시키고, 내부 동기 신호(61)에 동기하여 소정의 동작을 행한다. 내부 동기 신호(61)는, 외부로부터 공급되는 동기 신호(40)에 응답하여 내부 동기 신호 발생 회로(60)에 의해 생성된다. 또한, 천이 검출 회로(50)는 복수의 입력 신호a0∼an의 천이를 검출하고, 어느 하나의 입력 신호에 천이가 발생했을 때 천이 검출 신호(51)를 내부 동기 신호 발생 회로(60)에 부여한다. 내부 동기 신호 발생 회로(60)는 천이 검출 신호(51)에 의해 천이 발생이 검출될 때에는, 상기한 바와 같이 동기 신호(40)에 응답하여 동기 신호(40)로부터 소정의 타이밍으로 내부 동기 신호(61)를 생성한다. 또한, 내부 동기 신호 발생 회로(60)는, 천이 검출 신호(51)에 의해 천이 발생이 검출되지 않을 때에는, 동기 신호(40)에 관계없이 내부 동기 신호(61)를 발생시키지 않는다.
따라서, 동기 회로(30)는 단순히 동기 신호(40)에 응답하여 소정의 동작을 행하는 것은 아니고, 공급되는 입력 신호 a0∼an 중 어느 하나에 천이가 발생하여 이전과 다른 동작을 행할 필요가 있는 경우에, 내부 동기 신호(61)에 응답하여 소정의 동작을 행한다. 그리고, 동기 회로(30)는 입력 신호 a0∼an이 모두 변화하지 않은 경우에는 내부 동기 신호(61)를 부여하지 않고, 상기 소정의 동작을 쓸데없이 행할 필요는 없다.
도 1에 도시된 회로는, 동기 회로(30)의 동작이 큰 전력의 소비를 수반하는 경우에 유효하다. 천이 검출 회로(50)의 동작에 따른 전력 소비에 적당할수록 동기 회로(30)의 동작 전력이 큰 경우에는, 입력 신호의 천이를 검출하는 천이 검출회로(50)와 내부 동기 신호 발생 회로(60)를 설치함에 따라 종래보다도 전력 소비를 절약할 수 있다.
도 2는, 본 발명의 실시 형태예의 반도체 기억 장치의 전체 구성도이다. 이 예에서는, 4행 4열의 메모리 셀 영역(300)을 갖는 스태틱 RAM이 도시된다. 상기 SRAM에는 시스템측으로부터 클럭 동기 신호(40)가 공급되고, 그 동기 신호(40)에 응답하여 어드레스 신호 A0∼A3이 입력 레지스터(100∼103)에 래치된다. 또한, 기록 판독 제어 신호인 기록 이네이블 신호 WE 및 기록 데이타 Din도, 동기 신호(40)에 응답하여 입력 레지스터(104, 105)에 래치된다.
또한, 내부 동기 신호 발생 회로(60)는 시스템측으로부터 공급되는 동기 신호(40)에 응답하여 소정의 타이밍의 내부 동기 신호(61∼63)를 생성하고, 기록 증폭기(500) 및 판독용의 센스 증폭기(600)에 각각 공급한다. 이들의 기록 증폭기(500) 및 센스 증폭기(600)는, 이들의 내부 동기 신호(61∼63)에 응답하여 각각의 동작을 행한다.
이상과 같이, 도 2에 도시된 동기형의 SRAM은 공급되는 동기 신호(40)에 응답하여 입력 신호를 받고, 동기 신호(40)에 응답하여 생성되는 내부 동기 신호(61∼62)에 의해 내부의 기록 증폭기나 센스 증폭기의 동작 타이밍을 제어한다. 그 결과, 고속 동작을 가능하게 한다.
도 2의 예에서는, 2비트의 어드레스 A0, A1은 각각 반전, 비반전 신호(110, 120, 111, 121)로서 로우 디코더(200)에 공급되어 디코드된다. 그 결과, 4개의 워드선(210∼213) 중 어느 하나가 선택되어 구동된다. 마찬가지로, 2비트의 어드레스 A2A3은, 각각 반전, 비반전 신호(112, 122, 113, 123)로서 컬럼 디코더(201)로 공급되어 디코드된다. 그 결과, 4개의 비트선쌍(310, 311∼340, 341) 중 어느 하나가 선택되어 대응하는 컬럼 트랜스퍼 게이트가 도통되어, 데이타 버스선(410, 411)에 접속된다.
판독용의 센스 증폭기(600)는, 센스 증폭기를 활성화하는 센스 이네이블 내부 동기 신호(61)에 의해 활성화되고, 리세트를 행하는 리세트 내부 동기 신호(63)에 의해 데이타 버스선쌍(410, 411)을 이퀄라이즈하는 등의 리세트가 행해진다. 또한, 기록용 센스 증폭기(500)에는, 입력 레지스터(104)에 래치된 기록 이네이블 신호(114), 입력 레지스터(105)에 래치된 기록 데이타(115), 및 활성화를 행하는 동기 신호(62)가 공급된다.
도 2에서, 기록 증폭기(500)와 센스 증폭기(600)가 도 1의 발명의 원리도에서 설명한 동기 회로(30)에 해당된다. 따라서, 천이 검출 회로(50)는 공급되는 어드레스, 기록 이네이블 신호, 기록 데이타 신호가 천이했는지의 여부를 검출한다. 보다 구체적으로는 천이 검출 회로(50)에는 각 입력 신호의 입력 레지스터(100∼105)의 출력 신호가 공급된다.
그리고, 천이 검출 회로(50)는 어드레스와 기록 이네이블 신호 WE 중 어느 하나가 천이한 것을 검출하여 판독 천이 검출 신호(51)를 제1 레벨로 한다. 단, 기록 이네이블 신호 WE가 기록 상태(L 레벨)일 때에는, 판독 천이 검출 신호(51)는제1 레벨로는 되지 않는다. 또한, 천이 검출 회로(50)는 어드레스와 기록 이네이블 신호의 모든 것이 천이하지 않은 것을 검출하여 판독 천이 검출 신호(51)를 제2 레벨로 한다. 이러한 판독 천이 검출 신호(51)의 제1 레벨에 응답하여 내부 동기 발생 회로(60)는, 센스 이네이블 내부 동기 신호(61)와 리세트 내부 동기 신호(63)를 센스 증폭기(600)로 공급한다. 또한, 판독 천이 검출 신호(51)의 제2 레벨에 응답하여 내부 동기 발생 회로(60)는, 외부로부터의 동기 신호(40)에 관계없이 센스 이네이블 내부 동기 신호(61)와 리세트 내부 동기 신호(63)는 생성되지 않는다.
천이 검출 회로(50)는, 어드레스와 기록 이네이블 신호 WE와 기록 데이타 신호중 어느 하나가 천이한 것을 검출하여 기록 천이 검출 신호(52)를 제1 레벨로 한다. 또한, 천이 검출 회로(50)는 어드레스와 기록 이네이블 신호와 기록 데이타의 모두가 천이하지 않은 것을 검출하여 기록 천이 검출 신호(52)를 제2 레벨로 한다. 이러한 기록 천이 검출 신호(52)의 제1 레벨에 응답하여 내부 동기 발생 회로(60)는 활성화를 행하는 동기 신호(62)를 기록 증폭기(500)에 공급한다. 또한, 기록 천이 검출 신호(52)의 제2 레벨에 응답하여 내부 동기 발생 회로(60)는 외부로부터의 동기 신호(40)에 관계없이 활성화 동기 신호(62)는 생성하지 않는다.
도 3은, 반도체 기억 장치의 상세 회로도이다. 도 3에는, 1 컬럼의 비트선쌍 BL, /BL과, 그것에 접속되는 데이타 버스선쌍 DB, /DB가 도시된다. 워드선(210)과 비트선쌍 BL, /BL과의 교차 위치에는, 메모리 셀 MC가 설치된다. 메모리 셀 MC는 CMOS 회로의 SRAM 셀이고, P형 트랜지스터 P1, P2와 N형 트랜지스터 N3, N4로 이루어지는 래치 회로와, 비트선쌍 BL, /BL 사이에 설치되는 선택 트랜지스터 N5, N6을 갖는다. 선택 트랜지스터 N5, N6의 게이트 전극은, 워드선(210)에 접속된다.
비트선쌍 BL, /BL에는 로드 트랜지스터로서 P 형 트랜지스터 P7, P8이 설치되고, 전원 Vdd에 접속된다. 비트선쌍 BL, /BL은 컬럼 트랜스퍼 게이트인 트랜지스터(P9, P10)를 통해 데이타 버스선 DB, /DB에 접속된다. 데이타 버스선쌍 DB, /DB에는 리세트 회로(700), 기록 증폭기(500) 및 센스 증폭기(600)가 접속된다. 리세트 회로(700)는, P형 트랜지스터(P13, P14, P15)를 갖고, 리세트 제어 신호 RST를 공급한다. 리세트 제어 신호 RST의 하강 펄스에 응답하여 트랜지스터 P13∼P15가 도통하여 데이타 버스선쌍 DB, /DB를 이퀄라이즈함과 동시에 전원 전압 Vdd 레벨로 프리차지한다. 이러한 리세트 동작은, 기록과 판독 전에 행해진다.
도 3에 도시된 반도체 기억 장치에서 판독 동작에서는 최초로 리세트 회로(700)에 의해 비트선쌍과 데이타 버스선쌍이 전원 전압 Vdd 레벨로 리세트되어 있는 상태로부터, 워드선(210)이 H 레벨로 구동된다. 그 결과, 메모리 셀 MC 내의 래치 회로가 비트선쌍 BL, /B1에 접속된다. 가령, 트랜지스터 N3과 P2가 도통 상태로 되면, 트랜지스터 N3에 의해 비트선 BL이 구동되고, 비트선 BL의 레벨이 저하한다. 비트선/BL은 리세트 레벨을 유지한다.
그래서, 컬럼 선택 신호(220)에 의해 게이트(P9, P10)가 도통하고, 그 레벨차가 데이타 버스선쌍 DB, /DB로 전해진다. 그래서, 외부로부터의 동기 신호(40)에 응답하여 소정의 타이밍으로 생성되는 센스 이네이블 신호 SE에 응답하여 센스 증폭기(600)가 활성화되고, 데이타 버스선쌍 DB, /DB 사이의 전압차를 검출하고,증폭하여, 출력(20)에 판독 데이타를 출력한다. 그리고, 더욱 리세트 제어 신호 RST에 응답하여 데이타 버스선쌍 DB, /DB가 이퀄라이즈되고, L 레벨로 구동된 데이타 버스선이 전원 전압 레벨까지 구동된다.
도 3에 도시된 반도체 기억 장치에 있어서, 기록 동작에서는 최초의 데이타 버스선쌍 DB, /DB의 전원 전압의 리세트 레벨의 상태로부터, 내부 동기 신호 발생 회로(60)에 의해 동기 신호(40)로부터 소정의 타이밍으로 생성되는 활성화 신호(62)에 응답하고, 기록 증폭기(500)가 기록 데이타 신호(115)에 따라 데이타 버스선쌍 DB, /DB 중 어느 한쪽을 L 레벨로 구동한다. 그리고, 컬럼 트랜스퍼 게이트를 통해 접속된 비트선쌍 BL, /BL의 한쪽이 L 레벨로 구동되고, 메모리 셀 MC의 래치 상태를 반전 또는 유지한다. 단, 기록 이네이블 신호(114)(WE)가 판독 상태일 때에는 기록 증폭기(500)는 활성화 동기 신호(62)에 관계없이 활성화되지 않는다.
도 4는, 센스 증폭기의 일례를 나타낸 회로도이다. 또한, 도 5는 판독 동작을 나타낸 신호 파형도이다. 상기 센스 증폭기는, P형 트랜지스터 P15, P16과 N 형 트랜지스터 N17∼N19로 이루어지는 차동 증폭기이다. P 형 트랜지스터의 게이트와 드레인 단자가 교차 접속되어 래치 기능도 갖는다. N 형 트랜지스터 N19의 게이트에는 센스 이네이블 동기 신호(61)가 인가된다. 또한, 차동 증폭기의 출력 OS, /OS 사이에는 리세트 동기 신호(63)에 의해 도통되는 이퀄라이즈용의 N 형 트랜지스터 N20이 설치된다. 또한, N 형 트랜지스터 N17, N18의 게이트에는 데이타 버스선쌍(411, 410)이 인가되고, 데이타 버스선쌍의 전압차가 검출된다. 또한, 차동 증폭기의 출력 OS, /OS의 출력을 래치하는 인버터(30, 31)로 이루어지는 래치 회로가 설치되고, 그 래치 회로에 출력 단자(20)가 접속된다.
기록 판독 제어 신호 WE가 H 레벨일 때에 판독 동작이 행해진다. 본 실시 형태예에서의 판독 동작에서는 도 5의 판독 동작에 도시된 바와 같이, 이퀄라이즈용의 트랜지스터 N20을 도통시켜 출력 OS, /OS를 동일한 레벨로 하고, 그 후 이퀄라이즈용의 트랜지스터 N20을 비도통으로 하고, 센스 이네이블 동기 신호(61)에 의해 트랜지스터 N19를 도통시키고, 차동 증폭기를 활성화하고 데이타 버스선 DB, /DB의 전압차를 검출하여, 인버터(30, 31)로 이루어지는 래치 회로에 검출 신호를 래치한다. 그 후, 센스 이네이블 동기 신호(61)가 L 레벨로 되어 차동 증폭기가 비활성이 되어도, 래치 회로에 의해 검출 신호는 유지된다.
상기된 판독 동작에서는, H 레벨 펄스의 리세트 동기 신호(63)가 공급되고, 그 후 H 레벨 펄스의 센스 이네이블 동기 신호(61)가 공급된다. 그런데, 도 5에 도시된 바와 같이 어드레스에 변경이 없고, 동일한 메모리에 대한 판독 동작이 행해지면, 리세트 동기 신호(63)에 의해 출력 OS, /OS가 일단 중간 레벨이 되고, 센스 이네이블 동기 신호(61)에 응답하여 재차 출력 OS, /OS가 전원 Vdd 레벨과 그라운드 레벨로 구동된다. 따라서, 이 2번째의 판독 동작에서의 리세트 동작과 차동 증폭기의 활성화 동작이 소용없다.
그래서, 본 실시 형태예에서는 도 5중 파선으로 도시된 바와 같이 외부로부터 공급되는 기록 판독 제어 신호 WE가 H 레벨 상태 그대로이고, 어느 어드레스도 천이하지 않았던 경우에는, 상기된 리세트 동기 신호(63)와 센스 이네이블 동기 신호(61)의 H 펄스 신호의 생성이 금지된다. 그 결과, 상기된 2번째의 판독 동작에서의 리세트 동작과 차동 증폭기의 활성화 동작을 없앨 수 있다.
도 6은, 센스 증폭기의 다른 예를 나타낸 회로도이다. 또한, 도 7은 그 판독 동작을 나타낸 신호 파형도이다. 상기 센스 증폭기는, P형 트랜지스터 P22, P23과, N형 트랜지스터 N24∼N26을 갖는다. P형 트랜지스터 P22, P23은 전류 미러 접속되는 부하 회로를 구성한다. N형 트랜지스터 N24, N25에는 데이타 버스선 쌍(410, 411)이 접속되고, 데이타 버스선쌍의 전압차가 검출된다. 또한, 트랜지스터 N26에는, 센스 이네이블 동기 신호(61)가 인가된다. 상기 센스 증폭기는 차동 증폭기를 구성하지만, 래치 기능은 인버터(30, 31)로 이루어지는 래치 회로로 실현된다. 트랜지스터 N27, P28로 이루어지는 트랜스퍼 스위치가, 센스 이네이블 동기 신호(61)에 의해 도통됨으로써 노드 n10의 차동 증폭기가 검출한 판독 데이타를 래치 회로에 유지한다.
상기 센스 증폭기에 의한 판독 동작은, 도 7에 도시된 바와 같이 리세트 상태에서는 P 형 트랜지스터 P23에 의해 노드 n10은 H 레벨에 있다. 그래서, 내부 동기 신호 생성 회로(60)에 의해, 외부 동기 신호(40)로부터 소정의 타이밍으로 센스 이네이블 동기 신호(61)가 H 레벨로 구동되면, 트랜지스터 N26이 도통하여, 센스 증폭기를 활성화한다. 그리고, 센스 증폭기가 데이타 버스선(410)의 H 레벨/데이타 버스선(411)의 L 레벨을 검출하여 노드 n10이 L 레벨이 되면, 그 레벨이 인버터(30, 31)로 이루어지는 래치 회로에 의해 래치되고, 출력(20)은 H 레벨이 된다.
이 상태에서, 트랜지스터 P22, P23, N24∼N26으로 이루어지는 차동 증폭기는, 정상적으로 전원 전압 Vdd로부터 그라운드에 트랜지스터 P23, N25, N26을 통해 관통 전류가 흐르고 있다. 그래서, 종래에는 가령 다음 사이클에서 어드레스 A0∼A3및 기록 판독 제어 신호 WE로 천이가 발생하지 않아도, 다음 동기 신호(40)에 응답하여 센스 이네이블 동기 신호(61)가 H 레벨로 구동된다. 그 결과, 차동 증폭기는 상기된 관통 전류를 다시 흘리게 된다. 그러나, 래치 회로(30, 31)에 의해 판독 데이타는 유지되고, 다음 사이클에도 어드레스의 천이가 발생하지 않기 때문에 동일한 판독 데이타가 검출되고, 동일한 데이타가 래치된다.
그래서, 본 실시 형태예에서는 도 7중 파선으로 도시한 바와 같이 내부 동기 신호 발생 회로(60)는 어드레스 A0∼A3및 기록 판독 제어 신호 WE로 천이가 발생하지 않은 상태를 판독 천이 검출 신호(51)의 레벨로부터 검출하고, 외부 동기 신호(40)에 관계없이, 센스 이네이블 내부 동기 신호(61)를 H 레벨로 구동하지 않는다. 그 결과, 센스 증폭기의 차동 증폭기의 트랜지스터 N26이 비도통이 되어, 쓸데없는 관통 전류는 방지된다. 그 결과, 노드 n10은 H 레벨로 변화하지만, 트랜스퍼 게이트 N27, P28은 비도통이므로, 래치 회로의 상태는 유지된다.
도 8은, 기록 증폭기의 회로도이다. 또한, 도 9는 기록 동작의 신호 파형도이다. 도 8의 기록 증폭기에는 기록 데이타 Din, 기록 판독 제어 신호(114)(WE)와, 내부 동기 신호 발생 회로(60)에 의해 생성되는 활성화 동기 신호(62)가 공급된다. 기록 증폭기는, P 형 트랜지스터 P32, P33과 N 형 트랜지스터 N34, N35를 갖는다. 트랜지스터 P32, N34에 의해 데이타 버스선(411)을 구동하는 CMOS 인버터가 형성된다. 또한, 트랜지스터 P33, N35에 의해 데이타 버스선(410)을 구동하는 CMOS 인버터가 형성된다. 이들의 트랜지스터의 게이트에는, NAND 게이트(36, 37)와 NOR 게이트(38, 39)로부터 구동 신호가 공급된다.
지금 가령, 기록 이네이블 신호(114)(WE)가 L 레벨의 기록 상태에 있다고 한다. 그리고, 기록 데이타 Din이 H 레벨에 있다고 한다. 그 때, 어드레스 A0∼A3, 기록 이네이블 신호 WE, 및 기록 데이타 중 어느 하나에 천이가 발생하면, 기록 천이 검출 신호(52)의 제1 레벨에 응답하여, 내부 동기 신호 발생 회로(60)로부터 소정의 타이밍으로 활성화 동기 신호(62)가 H 레벨이 된다.
그 결과, 노드 n21은 H레벨, 노드 n22가 L레벨, 노드 n23이 L레벨, 노드 n24가 H 레벨이 된다. 따라서, 트랜지스터 N34와 P33이 도통하고, 데이타 버스선(411)을 L 레벨로, 데이타 버스선(410)을 H 레벨로 각각 구동한다.
기록 데이타 Din이 L 레벨에 있는 경우에는, 노드 n21은 L레벨, 노드 n22가 H 레벨, 노드 n23이 H 레벨, 노드 n24가 L 레벨이 된다. 따라서, 트랜지스터 N35와 P32가 도통하고, 데이타 버스선(411)을 H 레벨로, 데이타 버스선(410)을 L 레벨로 각각 구동한다.
또한, 기록 이네이블(114)(WE)가 H 레벨일 때에는, 노드 n21, n22가 H 레벨, 노드 n23, n24가 L 레벨이 되어, 각각 H 임피던스 상태가 된다.
도 9의 기록 동작의 파형도에 도시된 바와 같이, 기록 시에는 기록 증폭기에 의해 한쪽 데이타 버스선과 비트선을 L 레벨로 구동하고, 기록이 종료하면 리세트회로(700)에 의해 리세트 레벨의 전원 전압 Vdd 레벨까지 구동된다. 따라서, 한번 기록이 이루어지고 나서, 동일 어드레스, 동일 기록 데이타로 기록이 반복되는 경우, 이미 메모리 셀에의 기록이 종료하고 있음에도 불구하고, 종래 예에서는 도 9중의 일점 쇄선대로 활성화 동기 신호(62)가 H 레벨로 구동되고, 한쪽 비트선과 데이타 버스선이 기록 증폭기에 의해 L 레벨로 구동되고, 재차 리세트 레벨로 구동된다. 이러한 리세트 레벨에의 구동은 쓸데없는 전력 소비이다.
그래서, 본 실시 형태예에서는 어드레스, 기록 데이타 Din, 및 기록 이네이블 신호 WE에 천이가 검출되지 않은 경우에는, 기록 천이 검출 신호(52)의 제2 레벨에 응답하여 내부 동기 신호 생성 회로(60)가 외부로부터의 동기 신호(40)에 관계없이, 활성화 동기 신호(62)를 L 레벨 상태로 한다. 그 결과, 2번째의 기록 사이클에서는 기록 증폭기가 데이타 버스선을 구동하지 않고, 따라서 데이타 버스선이나 비트선의 쓸데 없는 구동 동작이 행해지지 않는다. 그 결과, 리세트시의 데이타 버스선, 비트선의 리세트 레벨에의 구동은 없어지고, 그것에 수반되는 전력 소비를 피할 수가 있다.
도 10은, 천이 검출 회로 및 내부 동기 신호 발생 회로의 회로도이다. 천이 검출 회로(50)는, 어드레스 A0∼A3의 입력 레지스터(100∼103)의 한쪽 출력(120∼123)과, 기록 판독 제어 신호(114)(WE)의 입력 레지스터(104)의 출력(114)과, 입력 데이타 Din의 입력 레지스터(105)의 출력(115)의 천이를 각각 검출하는 천이 검출 회로(501∼506)와, NAND 게이트(508, 509)와, AND 게이트(510)를갖는다.
각 천이 검출 회로는, 각각 입력 신호의 천이를 검출하여 L 레벨 펄스를 출력한다. 그리고, 천이 검출 회로(501∼505)의 출력을 입력으로 하는 NAND 게이트(508)는 판독 천이 검출 신호(51)를 출력으로서 생성한다. 단, NAND 게이트(508)의 출력은, 기록 판독 제어 신호(114)를 입력으로 하는 AND 게이트에 의해 제어 신호(114)(WE)가 기록 상태를 나타내는 L 레벨일 때에는, 판독 천이 검출 신호(51)로서 출력되지 않는다.
따라서, 판독 천이 검출 신호(51)는 기록 판독 제어 신호(114)(WE)가 판독 상태의 H 레벨일 때라도, 어드레스(120∼123) 또는 기록 판독 제어 신호(114) 중 어느 하나에 천이가 발생했을 때에 H 레벨의 펄스로서 발생한다.
또한, 천이 검출 회로(501∼506)의 출력을 입력하는 NAND 게이트(509)는, 기록 천이 제어 신호(52)는 어드레스(120∼123), 기록 판독 제어 신호(114), 기록 데이타(115) 중 어느 하나에 천이가 발생했을 때에 H 레벨의 펄스로서 발생한다. 기록 천이 검출 신호(52)는 어드레스, 기록 판독 제어 신호 및 기록 데이타 중 어느 하나에 천이가 발생했을 때에 H 레벨 펄스로서 생성된다.
내부 동기 신호 발생 회로(60)는, NAND 게이트(601, 605)와 인버터(602∼604, 606)를 갖는다. 외부로부터의 동기 신호(40)에 H 레벨에 응답하여 판독 천이 신호(51)의 펄스 신호로부터 센스 이네이블 동기 신호(61)와 리세트 동기 신호(63)가 생성된다. 또, 인버터(603, 604)에 의해 센스 이네이블 동기 신호(61)는 리세트 동기 신호(63)보다 지연된 H 레벨 펄스가 된다. 또한, 외부로부터의 동기 신호(40)에 H 레벨에 응답하여 기록 천이 신호(52)의 펄스 신호로부터 활성화 동기 신호(62)가 생성된다.
도 11은, 천이 검출 회로를 나타낸 도면이다. 상기 회로는, 입력 IN이 인버터(45)를 통해 NAND 게이트(46)의 한쪽 입력과, NAND 게이트(47)의 한쪽 입력으로 공급된다. NAND 게이트(46, 47)는 각각의 출력을 다른쪽 입력으로 한다. 그리고, 그 출력 b, c가 NAND 게이트(48)로 공급된다. NAND 게이트(46, 47)는 도 11에 도시된 바와 같이 P형 트랜지스터 P70, P71과 N형 트랜지스터 N72, N73 및 저항 R74로 구성된다. 저항 R74의 존재에 의해 NAND 게이트 출력의 L 레벨에의 하강은 완만해진다.
도 12는, 도 11의 천이 검출 회로의 동작 파형도이다. 도 12에 도시된 바와 같이 입력 IN이 상승할 때, 노드 b의 수직 상승에 따라 NAND47의 출력 c가 완만하게 하강한다. 따라서, 출력 OUT에는 L 레벨의 펄스가 생성된다. 한편, 입력 IN이 하강할 때, 노드 c의 수직 상승에 따라 NAND46의 출력 b가 완만하게 하강하고, 출력 OUT에는 L 레벨의 펄스가 생성된다.
이상과 같이, 천이 검출 회로는 입력 IN의 천이를 검출하여 L 레벨의 펄스를 생성한다.
도 13은, 제2 실시 형태예의 메모리 구성도이다. 이 예에서는 천이 검출 회로(50)는 각각의 입력 신호를 래치하는 입력 레지스터 회로의 출력이 아니라, 외부로부터의 입력 신호를 직접 감시하여 그 천이를 검출한다. 따라서, 입력 신호는 외부 클럭(40)에 동기하여 천이하지 않고 비동기로 천이하므로, 천이 검출 회로의출력(51, 52)은, 각각 세트 리세트 회로(700)에 래치된다. 그리고, 세트 리세트 회로의 출력(701, 702)이 각각 내부 동기 신호 발생 회로(60)로 공급되고, 상기된 실시 형태예와 마찬가지로 센스 이네이블 동기 신호(61), 리세트 동기 신호(63), 및 활성화 동기 신호(62)가 생성된다. 그 이외의 구성은 도 2의 경우와 동일하다.
도 14는, 도 13의 천이 검출 회로(50), 세트 리세트 회로(700) 및 내부 동기 신호 발생 회로(60)를 나타낸 도면이다. 상기 도면에서는, 도 10에 도시된 천이 검출 회로(50)와 내부 동기 신호 발생 회로(60)에 덧붙여 그 동안에 세트 리세트 회로(700)가 삽입되어 있다. 세트 리세트 회로(700)는, 판독 천이 검출 신호(51)를 래치하는 NAND 게이트(704, 705)와, 기록 천이 검출 신호(52)를 래치하는 NAND 게이트(707, 708)를 갖는다. 이들 래치 회로는, 판독 천이 검출 신호(51)와 기록 천이 검출 신호(52)를 래치하고, 내부 동기 신호 발생 회로(60)에 그 래치 신호(701, 702)를 공급한다. 또한, 이들 래치 회로는 내부 동기 신호(61, 62)에 의해 리세트된다.
제2 실시 형태예에서는, 외부로부터 공급되는 입력 신호의 천이를 직접 검출할 수 있으므로, 제1 실시 형태예보다도 빠르게 천이의 유무를 검출하고, 외부 클럭(40)에 동기한 소정의 타이밍의 내부 동기 신호를 생성할 수 있다. 그리고, 제1 실시 형태예와 마찬가지로 동일한 어드레스에서 동일한 판독 동작에 따른 센스 증폭기의 쓸데없는 동작을 없앨 수 있고, 또한 동일한 어드레스, 동일한 기록 데이타에서 동일한 기록 동작에 따르는 기록 증폭기의 쓸데없는 동작을 없앨 수 있다.
또한, 시스템 LSI 등에 매립되는 SRAM에서도, 상기된 실시 형태예는 적용할수 있다. 그 경우에는, 동일한 LSI 내의 시스템측으로부터 입력 신호가 공급된다.
이상 설명한 바와 같이 본 발명에 따르면, 어드레스, 기록 판독 제어 신호 및 기록 데이타의 천이의 유무를 검출하여 동일한 판독 동작이 반복되는 경우에는 센스 증폭기의 동작을 금지하고, 동일한 기록 동작이 반복되는 경우에는 기록 증폭기의 동작을 금지한다. 따라서, 센스 증폭기와 기록 증폭기에서의 쓸데없는 전력 소비를 없앨 수 있다.

Claims (9)

  1. 복수의 입력 신호와 동기 신호를 공급하고, 상기 동기 신호에 동기하여 상기 입력 신호에 따른 소정의 동작을 행하는 동기 회로에 있어서,
    상기 복수의 입력 신호의 천이를 각각 검출하여 상기 천이가 발생한 것을 나타내는 천이 검출 신호를 생성하는 천이 검출 회로와,
    상기 천이 검출 신호가 상기 천이 발생을 나타낼 때에 상기 동기 신호에 응답하여 상기 동기 회로에 내부 동기 신호를 공급하고, 상기 천이 검출 신호가 상기 천이 발생을 나타내지 않을 때에 상기 동기 신호에 관계없이 상기 동기 회로에 상기 내부 동기 신호를 공급하지 않는 내부 동기 신호 발생 회로를 갖는 것을 특징으로 하는 동기 회로.
  2. 복수의 메모리 셀을 갖고, 적어도 복수의 어드레스 신호와 판독 제어 신호와 동기 신호를 공급하는 반도체 기억 장치에 있어서,
    상기 메모리 셀로부터의 데이타를 검출하는 센스 증폭기와,
    상기 복수의 어드레스 신호와 판독 제어 신호와의 천이를 검출하여 어느 하나의 상기 천이 발생을 나타내는 천이 검출 신호를 생성하는 천이 검출 회로와,
    상기 천이 검출 신호가 상기 천이 발생을 나타낼 때에 상기 동기 신호에 응답하여 상기 센스 증폭기에 판독 동기 신호를 공급하고, 상기 천이 검출 신호가 상기 천이 발생을 나타내지 않을 때에 상기 동기 신호에 관계없이 상기 센스 증폭기에 상기 판독 동기 신호를 공급하지 않는 내부 동기 신호 발생 회로를 갖고,
    상기 센스 증폭기는 상기 판독 동기 신호에 응답하여 동작하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 센스 증폭기는, 메모리 셀로부터의 데이타를 차동 검출하여 상보 신호를 래치하는 차동 증폭부와, 상기 검출 동작 전에 상기 상보 신호를 단락하는 리세트부를 갖고, 상기 판독 동기 신호에 응답하여 상기 리세트부가 단락 동작하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항에 있어서, 상기 센스 증폭기는, 메모리 셀로부터의 데이타를 검출하는 검출부와, 상기 검출된 신호를 래치하는 래치부를 갖고, 상기 판독 동기 신호에 응답하여 상기 검출부가 검출 동작하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제2항 내지 제4항 중 어느 한항에 있어서, 상기 천이 검출 회로는, 상기 복수의 어드레스 신호와 판독 제어 신호를 입력하는 입력 회로의 출력을 공급하고, 상기 입력 회로의 출력 신호의 천이를 검출하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제2항 내지 제4항 중 어느 한항에 있어서, 상기 천이 검출 회로는, 공급되는 상기 복수의 어드레스 신호와 판독 제어 신호와의 천이를 직접 검출하고, 상기 판독 동기 신호를 래치하는 것을 특징으로 하는 반도체 기억 장치.
  7. 복수의 메모리 셀을 갖고, 적어도 복수의 어드레스 신호와 기록 제어 신호와 기록 데이타 신호와 동기 신호를 공급하는 반도체 기억 장치에 있어서,
    상기 기록 데이타 신호에 응답하여 상기 메모리 셀에 접속된 버스선쌍을 구동하는 기록 증폭기와,
    상기 복수의 어드레스 신호와, 기록 데이타 신호와, 기록 제어 신호와의 천이를 검출하여 어느 하나의 상기 천이 발생을 나타내는 천이 검출 신호를 생성하는 천이 검출 회로와,
    상기 천이 검출 신호가 상기 천이 발생을 나타낼 때에 상기 동기 신호에 응답하여 상기 기록 증폭기에 내부 동기 신호를 공급하고, 상기 천이 검출 신호가 상기 천이 발생을 나타내지 않을 때에 상기 동기 신호에 관계없이 상기 기록 증폭기에 상기 내부 동기 신호를 공급하지 않는 내부 동기 신호 발생 회로를 갖고,
    상기 기록 증폭기는 상기 내부 동기 신호에 응답하여 상기 버스선쌍을 구동시키고, 상기 내부 동기 신호가 부여되지 않을 때에 상기 구동을 행하지 않는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서, 상기 천이 검출 회로는 상기 복수의 어드레스 신호와, 기록 데이타 신호와, 기록 제어 신호를 입력하는 입력 회로의 출력을 공급하고, 상기 입력 회로의 출력 신호의 천이를 검출하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제7항에 있어서, 상기 천이 검출 회로는, 공급되는 상기 복수의 어드레스 신호와, 기록 데이타 신호와, 기록 제어 신호와의 천이를 직접 검출하고, 상기 내부 동기 신호를 래치하는 것을 특징으로 하는 반도체 기억 장치.
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