JP2005253091A - 増幅回路 - Google Patents

Abstract

【課題】一定した出力スイング幅と安定した遅延時間とを有する増幅回路を提供する。
【解決手段】第１バイアス部、第２バイアス部、比較部及び増幅部を備える増幅回路。第１バイアス部は、所定の電圧レベルを維持する内部基準信号に応答して、第１電流の電流量を一定に維持させる。第２バイアス部は、外部基準信号を受信し、制御電圧に応答して、第２電流の電流量が前記第１電流の電流量と同一になるように制御する。比較部は、第１ノードの電圧レベルと第２ノードの電圧レベルとを比較し、比較結果によって前記制御電圧の電圧レベルを制御する。増幅部は、外部入力信号と前記外部基準信号との電圧レベルを比較し、その差を増幅して出力し、前記制御電圧に応答して前記外部基準信号のレベルが変化しても、第３電流の電流量が前記第１電流の電流量と同一になるように制御する。これにより、外部入力信号または外部基準信号の電圧レベルの変化に関係なく、一定した出力スイング幅と安定した遅延時間とを維持できる。
【選択図】図４

Description

本発明は、増幅回路に係り、特に、入力される外部基準電圧や外部入力信号のレベルが変動しても一定の出力スイング幅と安定した遅延時間を有する増幅回路に関する。

半導体装置の分野において、最近、半導体チップ間のデータ伝送速度が高速化している。これにより、データインターフェース装置における電力消耗も増加している。

電力消費を減らすために、動作電圧の電圧レベルを低くして電力消耗を減らす方法が利用されている。しかし、動作電圧の電圧レベルが低くなる一方で、インターフェース装置におけるノイズがあまり減少していない現状では、データ受信器が伝送されてくるデータを受信して出力することが難しくなっている。

特に、インターフェース装置の高速化、それによる電力消耗の増加を防止するための動作電圧レベルの減少、及び信号間のノイズを減らすためのターミネーション回路の使用による全体信号の電圧レベルの減少によって、増幅回路に入力される外部信号のスイング幅が相当に減少している。

図１は、外部入力信号のスイング幅の減少及び遅延時間の変化を説明する図面である。

参照番号１００で示されるように、外部入力信号がハイレベルと認識されるハイレベル領域ＶＩＨＢＡＮＤと、外部入力信号がローレベルと認識されるローレベル領域ＶＩＬＢＡＮＤとが小さくなって、基準信号領域ＶＲＥＦＢＡＮＤよりも狭くなる。

このように、ハイレベル領域ＶＩＨＢＡＮＤとローレベル領域ＶＩＬＢＡＮＤとが小さくなると、基準信号領域ＶＲＥＦＢＡＮＤ内で基準信号のレベルが変動する場合、外部入力信号がハイレベルまたはローレベルと認識されうる有効な範囲が減るという問題が発生する。

図２は、従来の増幅回路を説明する回路図である。図２を参照すれば、従来の増幅回路２００は、一定した電圧レベルを有するバイアス電圧ＶＢＩＡＳを発生させるバイアス部２１０と、バイアス電圧ＶＢＩＡＳに応答して増幅されたデータを出力する増幅部２２０と、を備える。

バイアス部２１０は、カレントミラーを形成する第１ないし第４トランジスタＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４を備える。

第３トランジスタＴＲ３のゲートに電源電圧ＶＤＤが印加されるので、第３トランジスタＴＲ３は常にターンオンされており、したがって、第１トランジスタＴＲ１のゲートは接地電圧ＶＳＳによってローレベルとなる。

したがって、第１トランジスタＴＲ１及び第２トランジスタＴＲ２はターンオンされ、第２トランジスタＴＲ２を通じて流れる電流によって、第１ノードＮ１は一定した電圧レベルを維持する。

この際、第１トランジスタＴＲ１と第２トランジスタＴＲ２とのサイズを調節して、第２トランジスタＴＲ２に流れる電流値を調節することができ、第１ノードＮ１の電圧レベルも調節することができる。

第１ノードＮ１の電圧は、第４トランジスタＴＲ４をターンオンさせ、バイアス電圧ＶＢＩＡＳとして出力される。バイアス部２１０で出力されるバイアス電圧ＶＢＩＡＳの電圧レベルは、一定に維持される。

増幅部２２０は、外部基準信号ＸＶＲＥＦと外部入力信号ＸＩＮとの電圧差を増幅して、出力ノードＯＵＴＮ及び反転出力ノードＯＵＴＮＢを通じて、データＤＡＴＡ及び反転データＤＡＴＡＢとして出力する第５ないし第９トランジスタＴＲ５、ＴＲ６、ＴＲ７、ＴＲ８、ＴＲ９を備える。

第５トランジスタＴＲ５と第６トランジスタＴＲ６とは、ゲートに連結された接地電圧ＶＳＳによってターンオンされ、第７トランジスタＴＲ７と第８トランジスタＴＲ８は、それぞれ入力される外部基準信号ＸＶＲＥＦと外部入力信号ＸＩＮとの電圧レベルによってターンオンの程度が決定される。

第９トランジスタＴＲ９は、バイアス電圧ＶＢＩＡＳに応答して増幅部２２０全体の動作を決定する。即ち、第９トランジスタＴＲ９がターンオンされると、増幅部２２０も動作され、第９トランジスタＴＲ９がターンオフされると、増幅部２２０は動作されない。

第９トランジスタＴＲ９に印加されるバイアス電圧ＶＢＩＡＳの電圧レベルが一定であれば、増幅部２２０から出力されるデータＤＡＴＡ及び反転データＤＡＴＡＢのスイング幅も一定に維持される。

増幅部２２０の動作は、一般的な差動増幅器と同一であり、これは当業者であれば分かるので詳細な説明を省略する。

図３Ａは、図２の増幅回路に入力される外部入力信号と外部基準信号とを示す図面である。図３Ｂは、図２の増幅回路で出力されるデータを示す図面である。

図３Ａの３００を参照すれば、外部入力信号ＸＩＮのレベルと外部基準信号ＸＶＲＥＦのレベルとが一定しておらず、変化することが分かる。即ち、外部入力信号ＸＩＮのレベルが変化されるにつれて、外部基準信号ＸＶＲＥＦのレベルも０．５５Ｖ、０．７５Ｖ及び０．９５Ｖに変化している。

したがって、増幅部２２０の第９トランジスタＴＲ９に印加されるバイアス電圧ＶＢＩＡＳの電圧レベルが一定であっても、外部入力信号ＸＩＮのレベルと外部基準信号ＸＶＲＥＦのレベルとが図３Ａのように変動すると、増幅回路２００から出力されるデータＤＡＴＡ及び反転データＤＡＴＡＢのスイング幅も一定しておらず、かつ出力遅延時間も長くなる。

これは、外部入力信号ＸＩＮと外部基準信号ＸＶＲＥＦとの電圧レベルが変化するにつれて、増幅部２２０の第２ノードＮ２の電圧レベルが変化するためである。図３Ｂの３５０を参照すると、データＤＡＴＡのスイング幅が（ｉ）、（ｉｉ）及び（ｉｉｉ）のように一定していないことが分かる。

また、データＤＡＴＡが出力され、次のデータＤＡＴＡが出力されるまでに要する出力遅延時間ＴＤが比較的長いことが分かる。

このように、従来の増幅回路は、外部入力信号ＸＩＮと外部基準信号ＸＶＲＥＦとの電圧レベルの変化によって、出力スイング幅が一定しておらず、かつ出力遅延時間も長くなる問題がある。

本発明が解決しようとする課題は、外部入力信号または外部基準信号の電圧レベルの変化に関係なく、一定した出力スイング幅と安定した出力遅延時間を維持する増幅回路を提供するところにある。

本発明が解決しようとする他の課題は、外部入力信号または外部基準信号の電圧レベルの変化に関係なく、一定した出力スイング幅と安定した出力遅延時間を維持する増幅回路を備えるデータ受信回路を提供するところにある。

前記課題を解決するための本発明の一実施形態の増幅回路は、第１バイアス部、第２バイアス部、比較部及び増幅部を備える。

第１バイアス部は、所定の電圧レベルを維持する内部基準信号に応答して、第１電流の電流値を一定に維持させる。第２バイアス部は、外部基準信号を受信し、制御電圧に応答して、第２電流の電流値が前記第１電流の電流値と同一になるように制御する。

比較部は、第１ノードの電圧レベルと第２ノードの電圧レベルとを比較し、比較結果によって前記制御電圧の電圧レベルを制御する。増幅部は、外部入力信号と前記外部基準信号との電圧レベルを比較し、その差を増幅して出力し、前記制御電圧に応答して前記外部基準信号のレベルが変化しても、第３電流の電流値が前記第１電流の電流値と同一になるように制御する。

前記第１ノードは、前記第１電流が流れるノードであり、前記第２ノードは、前記第２電流が流れるノードであり、前記第２電流は、前記外部基準信号の電圧レベルに応答して電流値が変動する。

前記第１バイアス部は、第１ないし第３バイアストランジスタを備える。

第１バイアストランジスタは、電源電圧に第１端が連結され、ゲートが接地電圧に連結され、前記第１ノードに第２端が連結される。第２バイアストランジスタは、前記第１ノードに第１端が連結され、ゲートに前記内部基準信号が印加される。

第３バイアストランジスタは、前記第２バイアストランジスタの第２端に第１端が連結され、前記内部基準信号がゲートに印加され、前記接地電圧に第２端が連結される。

前記内部基準信号は、前記第２バイアストランジスタ及び前記第３バイアストランジスタをターンオンさせて、前記第１電流の電流値を一定に維持させる。

前記第２バイアス部は、第４ないし第６バイアストランジスタを備える。

第４バイアストランジスタは、前記電源電圧に第１端が連結され、ゲートが接地電圧に連結され、前記第２ノードに第２端が連結される。第５バイアストランジスタは、前記第２ノードに第１端が連結され、ゲートに前記外部基準信号が印加される。

第６バイアストランジスタは、前記第５バイアストランジスタの第２端に第１端が連結され、前記制御電圧がゲートに印加され、前記接地電圧に第２端が連結される。

前記制御電圧は、前記第６バイアストランジスタがターンオンされる程度を制御して、前記第２電流の電流値が前記第１電流の電流値と同一になるように制御する。

前記比較部は、前記第１ノードに負の端子が連結され、前記第２ノードに正の端子が連結され、前記第２ノードの電圧レベルが前記第１ノードの電圧レベルより高くなれば、前記制御電圧の電圧レベルを低め、前記第２ノードの電圧レベルが前記第１ノードの電圧レベルより低くなれば、前記制御電圧の電圧レベルを高める比較器である。

前記増幅部は、第１ないし第５トランジスタを備える。

第１トランジスタは、前記電源電圧に第１端が連結され、ゲートに接地電圧が連結され、第２端が出力ノードに連結される。第２トランジスタは、第１端が前記出力ノードに連結され、ゲートに前記外部基準信号が印加され、第２端が第３ノードに連結される。

第３トランジスタは、前記電源電圧に第１端が連結され、ゲートに接地電圧が連結され、第２端が反転出力ノードに連結される。第４トランジスタは、第１端が前記反転出力ノードに連結され、ゲートに前記外部入力信号が印加され、第２端が前記第３ノードに連結される。

第５トランジスタは、前記第３ノードに第１端が連結され、ゲートに前記制御電圧が印加され、第２端が前記接地電圧に連結される。前記第５トランジスタのサイズは、前記第６バイアストランジスタのサイズの２倍である。

前記他の課題を解決するための本発明の実施例によるデータ受信回路は、増幅回路、内部ラッチ回路及び外部ラッチ回路を備える。

増幅回路は、外部入力信号及び外部基準信号の電圧レベルを比較し、その差を増幅して出力し、制御電圧に応答して出力されるデータのスイング幅を一定に維持する。

内部ラッチ回路は、前記増幅回路で出力される前記データをラッチして増幅する。

外部ラッチ回路は、前記内部ラッチ回路で出力される前記データをラッチするか、または外部に出力する。

前記増幅回路は、第１バイアス部、第２バイアス部、比較部及び増幅部を備える。

第１バイアス部は、所定の電圧レベルを維持する内部基準信号に応答して、第１電流の電流値を一定に維持させる。第２バイアス部は、前記外部基準信号を受信し、前記制御電圧に応答して、第２電流の電流値が前記第１電流の電流値と同一になるように制御する。

比較部は、第１ノードの電圧レベルと第２ノードの電圧レベルとを比較し、比較結果によって前記制御電圧の電圧レベルを制御する。

増幅部は、前記外部入力信号と前記外部基準信号との電圧レベルを比較し、その差を増幅して出力し、前記制御電圧に応答して前記外部基準信号及び前記外部入力信号のレベルが変化されても、出力データのスイング幅を一定に維持する。

前記増幅回路は、所定の増幅回路駆動パルスに応答して、動作がターンオンまたはターンオフされる。

前記内部ラッチ回路は、第１ないし第４内部ラッチトランジスタを備える。第１内部ラッチトランジスタは、電源電圧に第１端が連結され、ゲートが前記増幅回路の反転出力ノードに連結され、第２端が前記増幅回路の出力ノードに連結される。

第２内部ラッチトランジスタは、前記電源電圧に第１端が連結され、ゲートが前記増幅回路の出力ノードに連結され、第２端が前記増幅回路の反転出力ノードに連結される。

第３内部ラッチトランジスタは、前記出力ノードに第１端が連結され、ゲートが前記反転出力ノードに連結され、第２端が内部ラッチノードに連結される。第４内部ラッチトランジスタは、前記反転出力ノードに第１端が連結され、ゲートが前記出力ノードに連結され、第２端が前記内部ラッチノードに連結される。

前記内部ラッチノードは、前記内部ラッチ回路を駆動させる内部ラッチ回路駆動パルスを受信する。

前記外部ラッチ回路は、等化トランジスタ、第１伝送部、第２伝送部及びラッチ部を備える。

等化トランジスタは、等化パルスに応答して、前記出力ノードと前記反転出力ノードを連結するか、または遮断する。第１伝送部は、データ制御パルスに応答して、前記出力ノードで出力される前記データをラッチするか、または第１伝送ノードを通じて出力する。

第２伝送部は、前記データ制御パルスに応答して、前記反転出力ノードで出力される反転データをラッチするか、または第２伝送ノードを通じて出力する。ラッチ部は、前記第１伝送ノードと前記第２伝送ノードとの間に連結され、前記第１伝送部及び前記第２伝送部で出力される前記データ及び反転データをラッチする。

前記第１伝送部は、前記データ制御パルスが第１レベルであれば、前記出力ノードで出力される前記データを反転させて前記第１伝送ノードへ伝送し、第２レベルであれば、前記第１伝送ノードをフローティングにする。

前記第２伝送部は、前記データ制御パルスが第１レベルであれば、前記反転出力ノードで出力される前記反転データを反転させて前記第２伝送ノードへ伝送し、第２レベルであれば、前記第２伝送ノードをフローティングにする。

前記増幅回路駆動パルスが活性化されると同時に、前記等化パルスが活性化されれば、前記増幅回路が前記データを増幅し、前記内部ラッチ回路駆動パルスが活性化されれば、前記等化パルスが非活性化される。

前記課題を解決するための本発明の他の実施形態の増幅回路は、第１及び第２バイアス部、比較部及び増幅部を備える。

第１バイアス部は、所定の電圧レベルを維持する内部基準信号に応答して、第１電流の電流値を一定に維持させる。第２バイアス部は、前記第１バイアス部と信号を交換し、外部基準信号を受信して制御電圧に応答して、第２電流の電流値が前記第１電流の電流値と同一になるように制御する。

比較部は、第２バイアス部と信号を交換し、第１ノードの電圧レベルと第２ノードの電圧レベルとを比較し、比較結果によって前記制御電圧の電圧レベルを制御する。増幅部は、前記比較部と信号を交換し、外部入力信号と前記外部基準信号との電圧レベルを比較し、その差を増幅して出力し、前記制御電圧に応答して前記外部基準信号のレベルが変化されても、第３電流の電流値が前記第１電流の電流値と同一になるように制御する。

本発明の増幅回路及びデータ受信回路によれば、外部入力信号または外部基準信号の電圧レベルの変化に関係なく、一定した出力スイング幅と安定した遅延時間を維持することができる。

本発明と、その動作上の利点及びその実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及びそれに記載された内容が理解されるべきである。

以下、添付された図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。

図４は、本発明の望ましい実施形態の増幅回路の構成を説明する回路図である。

図４をに示す増幅回路４００は、第１バイアス部４１０、第２バイアス部４２０、比較部４３０及び増幅部４４０を備える。

第１バイアス部４１０は、所定の電圧レベルを維持する内部基準信号ＩＶＲＥＦに応答して、第１電流Ｉ１の電流値を一定に維持させる。第２バイアス部４２０は、外部基準信号ＸＶＲＥＦを受信し、制御電圧ＣＴＲＬＶに応答して、第２電流Ｉ２の電流値が第１電流Ｉ１の電流値と同一になるように制御する。

比較部４３０は、第１ノードＮ１の電圧レベルと第２ノードＮ２の電圧レベルとを比較し、比較結果によって制御電圧ＣＴＲＬＶの電圧レベルを制御する。増幅部４４０は、外部入力信号ＸＩＮと外部基準信号ＸＶＲＥＦとの電圧レベルを比較し、その差を増幅して出力し、制御電圧ＣＴＲＬＶに応答して、外部基準信号ＸＶＲＥＦのレベルが変化しても、第３電流Ｉ３の電流値が第１電流Ｉ１の電流値と同一になるように制御する。

以下、図４を参照して、本発明の望ましい実施形態の増幅回路の動作を詳細に説明する。

第１バイアス部４１０は、第１ないし第３バイアストランジスタＢＴＲ１、ＢＴＲ２、ＢＴＲ３を備える。

第１バイアストランジスタＢＴＲ１は、電源電圧ＶＤＤに第１端が連結され、ゲートが接地電圧ＶＳＳに連結され、第１ノードＮ１に第２端が連結される。第１バイアストランジスタＢＴＲ１は、ＰＭＯＳトランジスタである。したがって、第１バイアストランジスタＢＴＲ１は、常にターンオン状態を維持する。

第２バイアストランジスタＢＴＲ２は、第１ノードＮ１に第１端が連結され、ゲートに内部基準信号ＩＶＲＥＦが印加される。第３バイアストランジスタＢＴＲ３は、第２バイアストランジスタＢＴＲ２の第２端に第１端が連結され、内部基準信号ＩＶＲＥＦがゲートに印加され、接地電圧ＶＳＳに第２端が連結される。

第２及び第３バイアストランジスタＢＴＲ２、ＢＴＲ３は、ＮＭＯＳトランジスタである。第１電流Ｉ１は、第１ないし第３バイアストランジスタＢＴＲ１、ＢＴＲ２、ＢＴＲ３を通じて流れる電流である。

内部基準信号ＩＶＲＥＦは、第２バイアストランジスタＢＴＲ２及び第３バイアストランジスタＢＴＲ３をターンオンさせて、第１電流Ｉ１の電流値を一定に維持させる。即ち、内部基準信号ＩＶＲＥＦの電圧レベルを一定に維持すれば、第１電流Ｉ１の電流値も一定に維持される。これは、第１ノードＮ１の電圧レベルが一定に維持されるということを意味する。

第１バイアス部４１０は、後述する増幅部４４０の半分の回路である。第１バイアストランジスタＢＴＲ１のサイズは、増幅部４４０の第１トランジスタＴＲ１のサイズと同一であり、第２バイアストランジスタＢＴＲ２のサイズは、増幅部４４０の第２トランジスタＴＲ２のサイズと同一である。

第２バイアス部４２０は、第４ないし第６バイアストランジスタＢＴＲ４、ＢＴＲ５、ＢＴＲ６を備える。

第４バイアストランジスタＢＴＲ４は、電源電圧ＶＤＤに第１端が連結され、ゲートが接地電圧ＶＳＳに連結され、第２ノードＮ２に第２端が連結される。第２バイアストランジスタＢＴＲ２は、ＰＭＯＳトランジスタである。したがって、第２バイアストランジスタＢＴＲ２は、常にターンオン状態を維持する。

第５バイアストランジスタＢＴＲ５は、第２ノードＮ２に第１端が連結され、ゲートに外部基準信号ＸＶＲＥＦが印加される。第６バイアストランジスタＢＴＲ６は、第５バイアストランジスタＢＴＲ５の第２端に第１端が連結され、制御電圧ＣＴＲＬＶがゲートに印加され、接地電圧ＶＳＳに第２端が連結される。

第５及び第６バイアストランジスタＢＴＲ５、ＢＴＲ６は、ＮＭＯＳトランジスタである。第２電流Ｉ２は、第４ないし第６バイアストランジスタＢＴＲ４、ＢＴＲ５、ＢＴＲ６を通じて流れる電流である。

制御電圧ＣＴＲＬＶは、第６バイアストランジスタＢＴＲ６がターンオンされる程度（コンダクタンス）を制御して、第２電流Ｉ２の電流値が第１電流Ｉ１の電流値と同一になるように制御する。

即ち、第５バイアストランジスタＢＴＲ５に入力される外部基準信号ＸＶＲＥＦの電圧レベルが増加すると、第５バイアストランジスタＢＴＲ５を通じて流れる第２電流Ｉ２の電流値が増加する。

これにより、制御電圧ＣＴＲＬＶは、第６バイアストランジスタＢＴＲ６がターンオンされる程度を小さくして第２電流Ｉ２の電流値を減少させる。このような方法で、制御電圧ＣＴＲＬＶは、第２電流Ｉ２の電流値が第１電流Ｉ１の電流値と同一になるように制御する。

第２バイアス部４２０は、増幅部４４０の半分の回路である。第４バイアストランジスタＢＴＲ４のサイズは、増幅部４４０の第１トランジスタＴＲ１のサイズと同一であり、第５バイアストランジスタＢＴＲ５のサイズは、増幅部４４０の第２トランジスタＴＲ２のサイズと同一である。

比較部４３０は、比較器を含んで構成される。第１ノードＮ１が比較器の負の端子に連結され、第２ノードＮ２が比較器の正の端子に連結され、第２ノードＮ２の電圧レベルが第１ノードＮ１の電圧レベルより高くなると、比較器は、制御電圧ＣＴＲＬＶの電圧レベルを低くする。

逆に、比較器は、第２ノードＮ２の電圧レベルが第１ノードＮ１の電圧レベルより低くなると、制御電圧ＣＴＲＬＶの電圧レベルを高くする。第２ノードＮ２の電圧レベルが第１ノードＮ１の電圧レベルより低いということは、第２電流Ｉ２の電流値が第１電流Ｉ１の電流値より大きいということを意味する。

これにより、比較器は、制御電圧ＣＴＲＬＶの電圧レベルを低くして第６バイアストランジスタＢＴＲ６がターンオンされる程度を小さくする。これにより、第２電流Ｉ２の電流値が小さくなって第２ノードＮ２の電圧レベルが高くなり、第１ノードＮ１の電圧レベルと同一に維持される。

比較器は、第１ノードＮ１と第２ノードＮ２との電圧レベルを比較して、両電圧レベルが同一に維持されるように制御する。

増幅部４４０は、第１ないし第５トランジスタＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４、ＴＲ５を備える。

第１トランジスタＴＲ１は、電源電圧ＶＤＤに第１端が連結され、ゲートに接地電圧ＶＳＳが連結され、第２端が出力ノードＯＵＴＮに連結される。第１トランジスタＴＲ１は、ＰＭＯＳトランジスタである。したがって、第１トランジスタＴＲ１は、常にターンオン状態を維持する。

第２トランジスタＴＲ２は、第１端が出力ノードＯＵＴＮに連結され、ゲートに外部基準信号ＸＶＲＥＦが印加され、第２端が第３ノードＮ３に連結される。第２トランジスタＴＲ２は、ＮＭＯＳトランジスタである。

第３トランジスタＴＲ３は、電源電圧ＶＤＤに第１端が連結され、ゲートに接地電圧ＶＳＳが連結され、第２端が反転出力ノードＯＵＴＮＢに連結される。第３トランジスタＴＲ３は、ＰＭＯＳトランジスタである。したがって、第３トランジスタＴＲ３は、常にターンオン状態を維持する。

第４トランジスタＴＲ４は、第１端が反転出力ノードＯＵＴＮＢに連結され、ゲートに外部入力信号ＸＩＮが印加され、第２端が第３ノードＮ３に連結される。第４トランジスタＴＲ４は、ＮＭＯＳトランジスタである。

第５トランジスタＴＲ５は、第３ノードＮ３に第１端が連結され、ゲートに制御電圧ＣＴＲＬＶが印加され、第２端が接地電圧ＶＳＳに連結される。第５トランジスタＴＲ５は、ＮＭＯＳトランジスタである。

外部基準信号ＸＶＲＥＦのレベルや外部入力信号ＸＩＮのレベルが変化すると、それにつれて、増幅部４４０から出力されるデータＤＡＴＡ及び反転データＤＡＴＡＢのスイング幅及び出力遅延時間が変わる。

このような問題を解決するために、増幅回路４００は、第１及び第２バイアス部４１０、４２０を利用する。

第５トランジスタＴＲ５のサイズは、第６バイアストランジスタＢＴＲ６のサイズの２倍である。第１バイアス部４１０及び第２バイアス部４２０は、前述のように、増幅部４４０の半分の回路である。

第１バイアス部４１０は、第１電流Ｉ１の電流値を常に一定に維持し、第２バイアス部４２０は、外部基準信号ＸＶＲＥＦの電圧レベルが変化しても、制御電圧ＣＴＲＬＶに応答して第２電流Ｉ２の電流値が第１電流Ｉ１の電流値と同一になるように維持する。

外部基準信号ＸＶＲＥＦは、第２バイアス部４２０の第５バイアストランジスタＢＴＲ５と増幅部４４０の第２トランジスタＴＲ２に共通に入力されるので、外部基準信号ＸＶＲＥＦのレベル変化が増幅部４４０に及ぼす影響は、外部基準信号ＸＶＲＥＦのレベル変化が第２バイアス部４２０に及ぼす影響と同一である。

制御電圧ＣＴＲＬＶは、外部基準信号ＸＶＲＥＦの電圧レベルが変化しても、第２電流Ｉ２の電流値を一定に維持させる。制御電圧ＣＴＲＬＶは、増幅部４４０の第５トランジスタＴＲ５のゲートに印加されて外部基準信号ＸＶＲＥＦの電圧レベルが変化しても、第３電流Ｉ３の電流値を一定に維持させる。

即ち、外部基準信号ＸＶＲＥＦの電圧レベルの変化に関係なく、増幅部４４０には、第１バイアス部４１０によって決定された一定した電流が流れる。これは、増幅部４４０が外部基準信号ＸＶＲＥＦの電圧レベルの変化に関係なく、安定した遅延時間と一定した出力スイング幅とを有するということを意味する。

例えば、外部基準信号ＸＶＲＥＦの電圧レベルが高くなって、第２トランジスタＴＲ２がターンオンされる程度が大きくなり、第３電流Ｉ３の電流値も増えると仮定しよう。これにより、前述したように、比較部４３０で出力される制御電圧ＣＴＲＬＶの電圧レベルが低くなって、第５トランジスタＴＲ５のターンオン程度が小さくなる。

これにより、第３電流Ｉ３の電流値は減り、結局、第３電流Ｉ３の電流値は一定した値を維持し、増幅部４４０は安定した遅延時間と一定した出力スイング幅とを有するようになる。

図５Ａは、図４の増幅回路に入力される外部入力信号と外部基準信号とを示す図面である。図５Ｂは、図４の増幅回路で出力されるデータを示す図面である。

図５Ａの５００を参照すれば、外部入力信号ＸＩＮのレベルと外部基準信号ＸＶＲＥＦのレベルとが一定しておらず、変化することが分かる。即ち、外部入力信号ＸＩＮのレベルが変化するにつれて、外部基準信号ＸＶＲＥＦのレベルも０．５５Ｖ，０．７５Ｖ及び０．９５Ｖに変化している。

ここで、従来の増幅回路２２０では、図３Ｂのように、増幅回路２２０から出力されるデータＤＡＴＡ及び反転データＤＡＴＡＢのスイング幅も一定しておらず、出力遅延時間も大きい。

しかし、図５Ｂの５５０を参照すると、制御電圧ＣＴＲＬＶによって制御される増幅部４４０で出力されるデータＤＡＴＡのスイング幅（ｉ）が一定に維持されることが分かる。また、出力遅延時間ＴＤも、図３Ｂの出力遅延時間ＴＤに比べて短くなることが分かる。

図６は、本発明の他の実施形態のデータ受信器の構造を示す回路図である。図６に示すデータ受信回路６００は、増幅回路６１０、内部ラッチ回路６２０及び外部ラッチ回路６３０を備える。

増幅回路６１０は、外部入力信号ＸＩＮ及び外部基準信号ＸＶＲＥＦの電圧レベルを比較し、その差を増幅して出力し、制御電圧ＣＴＲＬＶに応答して出力されるデータのスイング幅を一定に維持する。

内部ラッチ回路６２０は、増幅回路６１０から出力されるデータをラッチして増幅する。外部ラッチ回路６３０は、内部ラッチ回路６２０から出力されるデータをラッチするか、または外部に出力する。

図７は、図６の駆動パルスを発生させるパルス発生回路の構造を説明する回路図である。図８は、図６のデータ受信回路の動作を説明するタイミング図である。

以下、図６、図７及び図８を参照して、本発明の他の実施形態のデータ受信回路の動作を詳細に説明する。

増幅回路６１０は、第１バイアス部（図示せず）、第２バイアス部（図示せず）、比較部（図示せず）及び増幅部を備える。

増幅回路６１０の構成及び動作は、図４の増幅回路４００の構成及び動作と同一である。図６の増幅回路６１０には、説明の便宜上、第１バイアス部、第２バイアス部及び比較部が示されておらず、増幅部のみが示されている。

第１バイアス部、第２バイアス部及び比較部の構成及び動作は、図４の増幅回路４００の第１バイアス部４１０、第２バイアス部４２０及び比較部４３０と同一であるので、その詳細な説明を省略する。

増幅回路６１０の増幅部は、外部入力信号ＸＩＮと外部基準信号ＸＶＲＥＦとの電圧レベルを比較し、その差を増幅して出力し、制御電圧ＣＴＲＬＶに応答して、外部基準信号ＸＶＲＥＦ及び外部入力信号ＸＩＮのレベルが変化しても、出力データのスイング幅を一定に維持する。

即ち、増幅回路６１０は、図４の増幅回路４００で説明されたように、外部入力信号ＸＩＮまたは外部基準信号ＸＶＲＥＦの電圧レベルが変化しても、出力されるデータＤＡＴＡ、ＤＡＴＡＢのスイング幅を一定に維持する。

増幅回路６１０は、所定の増幅回路駆動パルスＫＯＢに応答して、動作がターンオンまたはターンオフされる。

内部ラッチ回路６２０は、第１ないし第４内部ラッチトランジスタＬＴＲ１、ＬＴＲ２、ＬＴＲ３、ＬＴＲ４を備える。第１内部ラッチトランジスタＬＴＲ１は、電源電圧ＶＤＤに第１端が連結され、ゲートが増幅回路６１０の反転出力ノードＯＵＴＮＢに連結され、第２端が増幅回路６１０の出力ノードＯＵＴＮに連結される。

第２内部ラッチトランジスタＬＴＲ２は、電源電圧ＶＤＤに第１端が連結され、ゲートが増幅回路６１０の出力ノードＯＵＴＮに連結され、第２端が増幅回路６１０の反転出力ノードＯＵＴＮＢに連結される。

第３内部ラッチトランジスタＬＴＲ３は、出力ノードＯＵＴＮに第１端が連結され、ゲートが反転出力ノードＯＵＴＮＢに連結され、第２端が内部ラッチノードＬＮに連結される。第４内部ラッチトランジスタＬＴＲ４は、反転出力ノードＯＵＴＮＢに第１端が連結され、ゲートが出力ノードＯＵＴＮに連結され、第２端が内部ラッチノードＬＮに連結される。

内部ラッチノードＬＮは、内部ラッチ回路６２０を駆動させる内部ラッチ回路駆動パルスＫＳＰＢを受信する。

図７の７００及び図８の８００に示すように、図６のデータ受信回路６００を駆動するためのパルスは、駆動パルスＫＢによって発生する。

駆動パルスＫＢがローレベルに活性化されると、増幅回路６１０の第６及び第７トランジスタＴＲ６、ＴＲ７をターンオンさせるパルスＫＰＡＴＨがハイレベルとなる（ｉ）。そして、外部ラッチ回路６３０を増幅回路６１０及び内部ラッチ回路６２０と分離させるために、等化パルスＫＳＰＰがローレベルを維持している途中でハイレベルとなる（ｉｉ）。等化パルスＫＳＰＰについては後述する。

等化パルスＫＳＰＰがハイレベルになると、増幅回路駆動パルスＫＯＢはローレベルとなって増幅回路を駆動させる（ｉｉｉ）。この際、内部ラッチ回路６２０を駆動する内部ラッチ回路駆動パルスＫＳＰＢは、ハイレベル状態を維持し、第１及び第３トランジスタＴＲ１、ＴＲ３をターンオンさせるパルスＫＰＳがローレベルを維持する。内部ラッチ回路駆動パルスＫＳＰＢがハイレベルである間に、内部ラッチ回路６２０は動作しない。

増幅回路駆動パルスＫＯＢがローレベルとなれば、増幅回路が動作されて外部入力信号ＸＩＮと外部基準信号ＸＶＲＥＦとの差を増幅して、出力ノードＯＵＴＮ及び反転出力ノードＯＵＴＮＢに出力する。

増幅回路６１０の動作は、図４で既に説明されたので、詳細な動作の説明は省略する。増幅回路６１０の動作は、内部ラッチ回路駆動パルスＫＳＰＢがローレベルとなるまで進まれる（ｉｖ）。図８の（１）区間は、外部入力信号ＸＩＮと外部基準信号ＸＶＲＥＦとの差を若干増幅させる区間である。

増幅回路６１０が動作する間に、内部ラッチ回路駆動パルスＫＳＰＢがハイレベルで維持されることによって、増幅回路６１０は外部から入力される外部入力信号ＸＩＮと外部基準信号ＸＶＲＥＦとの小さい入力差に敏感に反応し、内部ラッチ回路６２０のオフセットに鈍感になる。

内部ラッチ回路駆動パルスＫＳＰＢがローレベルになると（ｉｖ）、増幅回路駆動パルスＫＯＢはハイレベルとなって増幅回路６１０をターンオフさせ、パルスＫＳＰによって第１及び第３トランジスタＴＲ１、ＴＲ３はターンオフされ、パルスＫＰＡＴＨによって第６及び第７トランジスタＴＲ６、ＴＲ７もターンオフされる。

内部ラッチ回路駆動パルスＫＳＰＢがローレベルになると、内部ラッチ回路６２０が動作して、出力ノードＯＵＴＮと反転出力ノードＯＵＴＮＢで発生するデータＤＡＴＡと反転データＤＡＴＡＢとがさらに増幅される。図８の（２）区間は、内部ラッチ回路６２０によってデータＤＡＴＡ及び反転データＤＡＴＡＢがほとんどＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）レベルまで増幅される区間である。

内部ラッチ回路６２０によって増幅されたデータＤＡＴＡ及び反転データＤＡＴＡＢが第１及び第２伝送部６３１、６３３に印加され、データ制御パルスＫＳＰ２がハイレベルとなった後（ｖ）、等化パルスＫＳＰＰはローレベルとなって内部ラッチ回路６２０と外部ラッチ回路６３０を分離させる。

外部ラッチ回路６３０は、等化トランジスタＥＴＲ、第１伝送部６３１、第２伝送部６３３及びラッチ部６３５を備える。

等化トランジスタＥＴＲは、等化パルスＫＳＰＰに応答して、出力ノードＯＵＴＮと反転出力ノードＯＵＴＮＢを連結するか、または遮断する。等化パルスＫＳＰＰがローレベルである間に、内部ラッチ回路６２０と外部ラッチ回路６３０は分離され、等化パルスＫＳＰＰがハイレベルであれば、内部ラッチ回路６２０から外部ラッチ回路６３０にデータＤＡＴＡ及び反転データＤＡＴＡＢが伝送される。

第１伝送部６３１は、データ制御パルスＫＳＰ２に応答して、出力ノードＯＵＴＮで出力されるデータＤＡＴＡをラッチするか、または第１伝送ノードＮＴＭ１を通じて出力する。第２伝送部６３３は、データ制御パルスＫＳＰ２に応答して、反転出力ノードＯＵＴＮＢから出力される反転データＤＡＴＡＢをラッチするか、または第２伝送ノードＮＴＭ２を通じて出力する。

ラッチ部６３５は、第１伝送ノードＮＴＭ１と第２伝送ノードＮＴＭ２との間に連結され、第１伝送部６３１及び第２伝送部６３３から出力されるデータＤＡＴＡ及び反転データＤＡＴＡＢをラッチする。

第１伝送部６３１は、データ制御パルスＫＳＰ２が第１レベルであれば、出力ノードＯＵＴＮで出力されるデータＤＡＴＡを反転させて第１伝送ノードＮＴＭ１へ伝送し、第２レベルであれば、第１伝送ノードＮＴＭ１をフローティングさせる。

第２伝送部６３３は、データ制御パルスＫＳＰ２が第１レベルであれば、反転出力ノードＯＵＴＮＢで出力される反転データＤＡＴＡＢを反転させて第２伝送ノードＮＴＭ２へ伝送し、第２レベルであれば、第２伝送ノードＮＴＭ２をフローティングさせる。

図６の第１伝送部６３１を参照すれば、データ制御パルスＫＳＰ２が第１レベル、即ちハイレベルである場合、データ制御パルスＫＳＰ２はトランジスタＴＴＲ３へ伝送され、インバータＩＮＶ３は、データ制御パルスＫＳＰ２を反転させてトランジスタＴＴＲ２へ伝送する。

したがって、トランジスタＴＴＲ３はターンオンされ、トランジスタＴＴＲ２もターンオンされる。これにより、第１伝送部６３１は、トランジスタＴＴＲ１とトランジスタＴＴＲ４とによってインバータとして動作し、データＤＡＴＡは第１伝送ノードＮＴＭ１で反転されて伝送される。

若し、データ制御パルスＫＳＰ２が第２レベル、即ちローレベルであれば、トランジスタＴＴＲ２、ＴＴＲ３がターンオフされ、第１伝送ノードＮＴＭ１はフローティングされる。第１伝送ノードＮＴＭ１と第２伝送ノードＮＴＭ２とがフローティングされれば、データＤＡＴＡ及び反転データＤＡＴＡＢは、インバータＩＮＶ１、ＩＮＶ２で構成されるラッチ部６３５によってラッチされる。

第２伝送部６３３は、反転データＤＡＴＡＢを利用することを除いては、第１伝送部６３１と同一に動作する。

図８の（３）区間は、データＤＡＴＡ及び反転データＤＡＴＡＢが外部ラッチ部６３５にラッチされるか、または第１及び第２伝送ノードＮＴＭ１、ＮＴＭ２を通じて出力される区間である。図６のデータ受信回路６００は、図４の増幅回路４００を利用することによって一定した出力スイング幅を有することができ、図８の（１）区間、即ち増幅回路６１０の動作時間を減らすことによってデータ受信回路６００の全体電流消費を減らすことができる。

以上のように、図面と明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に、本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施形式の採用が可能であるという点を理解できる。従って、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。

本発明は、信号レベルを増幅する増幅回路、及び増幅回路が利用される集積回路装置に利用できる。

外部入力信号のスイング幅の減少及び遅延時間の変化を説明する図面である。 従来の増幅回路を説明する回路図である。 図２の増幅回路に入力される外部入力信号と外部基準信号とを示す図面である。 図２の増幅回路で出力されるデータを示す図面である。 本発明の望ましい実施形態の増幅回路の構造を説明する回路図である。 図４の増幅回路に入力される外部入力信号と外部基準信号とを示す図面である。 図４の増幅回路で出力されるデータを示す図面である。 本発明の他の実施形態のデータ受信器の構造を示す回路図である。 図６の駆動パルスを発生させるパルス発生回路の構造を説明する回路図である。 図６のデータ受信回路の動作を説明するタイミング図である。

符号の説明

４００ 増幅回路
４１０ 第１バイアス部
４２０ 第２バイアス部
４３０ 比較部
４４０ 増幅部

Claims (20)

1. 所定の電圧レベルを維持する内部基準信号に応答して、第１電流の電流値を一定に維持させる第１バイアス部と、
   外部基準信号を受信し、制御電圧に応答して、第２電流の電流値が前記第１電流の電流値と同一になるように制御する第２バイアス部と、
   第１ノードの電圧レベルと第２ノードの電圧レベルとを比較し、比較結果によって前記制御電圧の電圧レベルを制御する比較部と、
   外部入力信号と前記外部基準信号との電圧レベルを比較し、その差を増幅して出力し、前記制御電圧に応答して前記外部基準信号のレベルが変化しても、第３電流の電流値が前記第１電流の電流値と同一になるように制御する増幅部と、を備えることを特徴とする増幅回路。
2. 前記第１ノードは、前記第１電流が流れるノードであり、前記第２ノードは、前記第２電流が流れるノードであり、
   前記第２電流は、前記外部基準信号の電圧レベルに応答して電流値が変動することを特徴とする請求項１に記載の増幅回路。
3. 前記第１バイアス部は、
   電源電圧に第１端が連結され、ゲートが接地電圧に連結され、前記第１ノードに第２端が連結される第１バイアストランジスタと、
   前記第１ノードに第１端が連結され、ゲートに前記内部基準信号が印加される第２バイアストランジスタと、
   前記第２バイアストランジスタの第２端に第１端が連結され、前記内部基準信号がゲートに印加され、前記接地電圧に第２端が連結される第３バイアストランジスタと、を備えることを特徴とする請求項１に記載の増幅回路。
4. 前記内部基準信号は、前記第２バイアストランジスタ及び前記第３バイアストランジスタをターンオンさせて、前記第１電流の電流値を一定に維持させることを特徴とする請求項３に記載の増幅回路。
5. 前記第２バイアス部は、
   前記電源電圧に第１端が連結され、ゲートが接地電圧に連結され、前記第２ノードに第２端が連結される第４バイアストランジスタと、
   前記第２ノードに第１端が連結され、ゲートに前記外部基準信号が印加される第５バイアストランジスタと、
   前記第５バイアストランジスタの第２端に第１端が連結され、前記制御電圧がゲートに印加され、前記接地電圧に第２端が連結される第６バイアストランジスタと、を備えることを特徴とする請求項１に記載の増幅回路。
6. 前記制御電圧は、前記第６バイアストランジスタがターンオンされる程度を制御して、前記第２電流の電流値が前記第１電流の電流値と同一になるように制御することを特徴とする請求項５に記載の増幅回路。
7. 前記比較部は、前記第１ノードに負の端子が連結され、前記第２ノードに正の端子が連結され、前記第２ノードの電圧レベルが前記第１ノードの電圧レベルより高くなると前記制御電圧の電圧レベルを低くし、前記第２ノードの電圧レベルが前記第１ノードの電圧レベルより低くなると前記制御電圧の電圧レベルを高くする比較器であることを特徴とする請求項５に記載の増幅回路。
8. 前記増幅部は、
   前記電源電圧に第１端が連結され、ゲートに接地電圧が連結され、第２端が出力ノードに連結される第１トランジスタと、
   第１端が前記出力ノードに連結され、ゲートに前記外部基準信号が印加され、第２端が第３ノードに連結される第２トランジスタと、
   前記電源電圧に第１端が連結され、ゲートに接地電圧が連結され、第２端が反転出力ノードに連結される第３トランジスタと、
   第１端が前記反転出力ノードに連結され、ゲートに前記外部入力信号が印加され、第２端が前記第３ノードに連結される第４トランジスタと、
   前記第３ノードに第１端が連結され、ゲートに前記制御電圧が印加され、第２端が前記接地電圧に連結される第５トランジスタと、を備えることを特徴とする請求項５に記載の増幅回路。
9. 前記第５トランジスタのサイズは、前記第６バイアストランジスタのサイズの２倍であることを特徴とする請求項８に記載の増幅回路。
10. 外部入力信号及び外部基準信号の電圧レベルを比較し、その差を増幅して出力し、制御電圧に応答して出力されるデータのスイング幅を一定に維持する増幅回路と、
    前記増幅回路で出力される前記データをラッチして増幅する内部ラッチ回路と、
    前記内部ラッチ回路で出力される前記データをラッチするか、または外部に出力する外部ラッチ回路と、を備えることを特徴とするデータ受信回路。
11. 前記増幅回路は、
    所定の電圧レベルを維持する内部基準信号に応答して、第１電流の電流値を一定に維持させる第１バイアス部と、
    前記外部基準信号を受信し、前記制御電圧に応答して、第２電流の電流値が前記第１電流の電流値と同一になるように制御する第２バイアス部と、
    第１ノードの電圧レベルと第２ノードの電圧レベルとを比較し、比較結果によって前記制御電圧の電圧レベルを制御する比較部と、
    前記外部入力信号と前記外部基準信号との電圧レベルを比較し、その差を増幅して出力し、前記制御電圧に応答して前記外部基準信号及び前記外部入力信号のレベルが変化しても、出力データのスイング幅を一定に維持する増幅部と、を備え、
    前記増幅回路は、
    所定の増幅回路駆動パルスに応答して、動作がターンオンまたはターンオフされることを特徴とする請求項１０に記載のデータ受信回路。
12. 前記第１ノードは、前記第１電流が流れるノードであり、前記第２ノードは、前記第２電流が流れるノードであり、
    前記第２電流は、前記外部基準信号の電圧レベルに応答して電流値が変動することを特徴とする請求項１１に記載のデータ受信回路。
13. 前記比較部は、前記第１ノードに負の端子が連結され、前記第２ノードに正の端子が連結され、前記第２ノードの電圧レベルが前記第１ノードの電圧レベルより高くなると前記制御電圧の電圧レベルを低くし、前記第２ノードの電圧レベルが前記第１ノードの電圧レベルより低くなると前記制御電圧の電圧レベルを高くする比較器であることを特徴とする請求項１１に記載のデータ受信回路。
14. 前記内部ラッチ回路は、
    電源電圧に第１端が連結され、ゲートが前記増幅回路の反転出力ノードに連結され、第２端が前記増幅回路の出力ノードに連結される第１内部ラッチトランジスタと、
    前記電源電圧に第１端が連結され、ゲートが前記増幅回路の出力ノードに連結され、第２端が前記増幅回路の反転出力ノードに連結される第２内部ラッチトランジスタと、
    前記出力ノードに第１端が連結され、ゲートが前記反転出力ノードに連結され、第２端が内部ラッチノードに連結される第３内部ラッチトランジスタと、
    前記反転出力ノードに第１端が連結され、ゲートが前記出力ノードに連結され、第２端が前記内部ラッチノードに連結される第４内部ラッチトランジスタと、を備え、
    前記内部ラッチノードは、
    前記内部ラッチ回路を駆動させる内部ラッチ回路駆動パルスを受信することを特徴とする請求項１０に記載のデータ受信回路。
15. 前記外部ラッチ回路は、
    等化パルスに応答して、前記出力ノードと前記反転出力ノードとを連結するか、または遮断する等化トランジスタと、
    データ制御パルスに応答して、前記出力ノードで出力される前記データをラッチするか、または第１伝送ノードを通じて出力する第１伝送部と、
    前記データ制御パルスに応答して、前記反転出力ノードで出力される反転データをラッチするか、または第２伝送ノードを通じて出力する第２伝送部と、
    前記第１伝送ノードと前記第２伝送ノードとの間に連結され、前記第１伝送部及び前記第２伝送部で出力される前記データ及び反転データをラッチするラッチ部と、を備えることを特徴とする請求項１４に記載のデータ受信回路。
16. 前記第１伝送部は、
    前記データ制御パルスが第１レベルであると前記出力ノードで出力される前記データを反転させて前記第１伝送ノードへ伝送し、第２レベルであると前記第１伝送ノードをフローティングにし、
    前記第２伝送部は、
    前記データ制御パルスが第１レベルであると前記反転出力ノードで出力される前記反転データを反転させて前記第２伝送ノードへ伝送し、第２レベルであると前記第２伝送ノードをフローティングにすることを特徴とする請求項１５に記載のデータ受信回路。
17. 前記増幅回路駆動パルスが活性化されるとともに前記等化パルスが活性化されると前記増幅回路が前記データを増幅し、前記内部ラッチ回路駆動パルスが活性化されると前記等化パルスが非活性化されることを特徴とする請求項１６に記載のデータ受信回路。
18. 所定の電圧レベルを維持する内部基準信号に応答して、第１電流の電流値を一定に維持させる第１バイアス部と、
    前記第１バイアス部と信号を交換し、外部基準信号を受信して制御電圧に応答して、第２電流の電流値が前記第１電流の電流値と同一になるように制御する第２バイアス部と、
    前記第１及び第２バイアス部と信号を交換し、第１ノードの電圧レベルと第２ノードの電圧レベルとを比較し、比較結果によって前記制御電圧の電圧レベルを制御する比較部と、
    前記比較部と信号を交換し、外部入力信号と前記外部基準信号との電圧レベルを比較し、その差を増幅して出力し、前記制御電圧に応答して前記外部基準信号のレベルが変化されても、第３電流の電流値が前記第１電流の電流値と同一になるように制御する増幅部と、を備えることを特徴とする増幅回路。
19. 前記増幅回路と信号を交換し、前記増幅回路で出力される前記データをラッチして増幅する内部ラッチ回路と、
    前記内部ラッチ回路と信号を交換し、前記内部ラッチ回路で出力される前記データをラッチするか、または外部に出力する外部ラッチ回路と、を備えることを特徴とする請求項１８に記載の増幅回路。
20. 前記第１バイアス部は、
    電源電圧に第１端が連結され、ゲートが接地電圧に連結され、前記第１ノードに第２端が連結される第１バイアストランジスタと、
    前記第１ノードに第１端が連結され、ゲートに前記内部基準信号が印加される第２バイアストランジスタと、
    前記第２バイアストランジスタの第２端に第１端が連結され、前記内部基準信号がゲートに印加され、前記接地電圧に第２端が連結される第３バイアストランジスタと、を備えることを特徴とする請求項１９に記載の増幅回路。
    

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