JP2003179653A - データレシーバ及びデータ受信方法 - Google Patents

データレシーバ及びデータ受信方法

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JP2003179653A JP2002281173A JP2002281173A JP2003179653A JP 2003179653 A JP2003179653 A JP 2003179653A JP 2002281173 A JP2002281173 A JP 2002281173A JP 2002281173 A JP2002281173 A JP 2002281173A JP 2003179653 A JP2003179653 A JP 2003179653A
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Abstract

(57)【要約】 【課題】 高周波領域でも高速且つ正確にデータを検出
できるデータレシーバ及びデータ受信方法を提供する。 【解決手段】 データレシーバ１００は第１プレアンプ
３０、第２プレアンプ４０及び電圧感知増幅器５０を備
える。第１プレアンプ３０は第１基準信号ＶＲＥＦとデ
ータＤＡＴＡとを比較し、その比較結果に基づき第１出
力信号Ｖ１Ｐ及び第２出力信号Ｖ１Ｎを電圧感知増幅器
５０に出力する。第２プレアンプ４０は第２基準信号／
ＶＲＥＦとデータＤＡＴＡとを比較し、その比較結果に
基づき第３出力信号Ｖ２Ｐ及び第４出力信号Ｖ２Ｎを電
圧感知増幅器５０に出力する。電圧感知増幅器５０はク
ロック信号ＣＬＫに同期して第１プレアンプ３０及び第
２プレアンプ４０の出力信号を増幅し、結果を出力す
る。受信された信号間のレベル差が小さい場合、工程、
電圧又は温度が変わる場合、ならびに受信されたデータ
に雑音がある場合にもデータを正確に検出できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、より詳細には、クロック信号に同期して動作するフ
ォルデッド差動電圧サンプラーを用いると共に、一本の
データライン及び複数の差動基準信号を受信して差動信
号方式によりデータを検出できるデータレシーバ及びデ
ータ受信方法に関する。
【０００２】
【従来の技術】半導体素子にデータを高速で送信し、且
つ半導体素子からデータを高速で受信するための方法の
一つには、データを差動方式により送受信する方法があ
る。しかし、この方法は、データを送受信するためのデ
ータライン又はデータ入出力ピンが多数必要となるとい
う短所がある。
【０００３】図１Ａは、従来の単一基準信号方式を用い
るデータレシーバのブロック図であり、図１Ｂは、図１
Ａの信号レベルを示したタイミング図である。図１Ａ及
び図１Ｂを参照すれば、データレシーバ１０は、一つの
基準信号ＶＲＥＦを受信する一本の基準信号線１と、Ｎ
個のデータＤＡＴＡ １、ＤＡＴＡ２、．．．、ＤＡＴ
Ａ Ｎを受信するＮ本のデータ線３、５、．．．、７を
備え、データレシーバ１０は基準信号ＶＲＥＦとＮ個の
データＤＡＴＡ １、ＤＡＴＡ ２、．．．、ＤＡＴＡ
Ｎとを各々比較して受信されたデータＤＡＴＡ １、
ＤＡＴＡ ２、．．．、ＤＡＴＡ Ｎを検出する。
【０００４】しかし、単一基準信号方式を用いるデータ
レシーバ１０は雑音に敏感であるがゆえに、データを高
速で受信し難い。また、データの伝送速度が速まるほど
伝送線が次第に減殺されるがゆえに、データの容量が減
り、このため基準信号とデータとの間の差ＤＤ１も狭ま
る。この理由から、受信されたデータを正確に検出し難
いという問題点がある。
【０００５】図２Ａは、従来の差動信号方式を用いるデ
ータレシーバ２０のブロック図であり、図２Ｂは、図２
Ａの信号レベルを示したタイミング図である。図２Ａ及
び図２Ｂを参照すれば、差動信号方式を用いるレシーバ
２０は、２Ｎ個のデータＤＡＴＡ １、／ＤＡＴＡ
１、．．．、ＤＡＴＡ Ｎ、／ＤＡＴＡ Ｎを受信する
２Ｎ本のデータライン１１、１３、．．．、１５、１７
を備え、データＤＡＴＡ１及びデータ／ＤＡＴＡ １は
互いに相補的なデータである。ここで、「／ＤＡＴＡ
１」、「／ＤＡＴＡ Ｎ」は図面上の上線付のＤＡＴＡ
１、ＤＡＴＡＮを表す。以下の説明では、図面上の上
線付の符号について、「／ＤＡＴＡ１」、「／ＤＡＴＡ
Ｎ」と同様に、符号の前に斜線を付けて記す。
【０００６】データレシーバ２０は、データＤＡＴＡ
ｉとデータ／ＤＡＴＡ ｉとの間の電圧差ＤＤ２が単一
基準信号方式の電圧差ＤＤ１に同一になりうるので、デ
ータＤＡＴＡ ｉのスイング幅が狭まり、しかも電力消
耗が少なくなり、データを高速で受信できるとはいえ、
単一基準方式のレシーバ１０よりも約Ｎ本のデータライ
ンをさらに備えなければならないという問題点がある。
【０００７】米国特許第６，１６０，４２３号公報に詳
細に記載されているレシーバは工程、電圧及び温度の変
化に応じて２つのインバータのトリップ−ポイントが変
わることがあり、受信されたデータを正確に検出できな
いという問題点がある。さらに、比較器の出力信号レベ
ルが低い場合には、受信されたデータを正確に検出でき
ないという問題点がある。
【０００８】さらにまた、同公報に記載されたレシーバ
が高周波領域で動作する場合、レシーバは受信されたデ
ータを正確に検出できず、しかもスイッチによるスイッ
チング動作時にグリッチ（ｇｌｉｔｃｈ）が生じるとい
う問題点がある。なおかつ、同公報に記載されたレシー
バは排他的論理和（ＸＯＲ）ゲートを用いるがゆえに、
レシーバの全体的なレイアウト面積が広がるという問題
点がある。
【０００９】
【発明が解決しようとする課題】そこで、本発明が解決
しようとする第１目的は、クロック信号に同期して差動
基準信号及びデータを受信し、高周波領域でも受信され
たデータを高速で且つ正確に検出できるデータレシーバ
及びデータ受信方法を提供するところにある。さらに、
本発明が解決しようとする第２目的は、工程、電圧及び
温度の変化に無関係に、且つデータレシーバに入力され
るデータの信号レベルが低い場合にも受信されたデータ
を正確に検出できるデータレシーバ及びデータ受信方法
を提供するところにある。
【００１０】
【課題を解決するための手段】前記諸目的を達成するた
めに、本発明の第１のレシーバは、差動基準信号と入力
データとを比較しその比較結果に基づき第１差動信号を
出力する増幅回路と、クロック信号に同期して前記第１
差動信号間の差を増幅し前記入力データを検出するフォ
ルデッド差動電圧感知回路とを備える。
【００１１】好ましくは、前記差動基準信号は直流信号
又は振動信号である。前記フォルデッド差動電圧感知回
路は、前記クロック信号に同期して前記第１差動信号間
の差を感知し前記差に基づき第２差動信号を出力する感
知回路と、前記クロック信号に同期して第１ノード及び
第２ノードを電源電圧レベルにプレチャージし、前記第
２差動信号間の差を増幅して第３差動信号を生じ、前記
第３差動信号を各々前記第１ノード及び前記第２ノード
に出力する増幅回路と、前記第１ノードの出力信号及び
前記第２ノードの出力信号をラッチするラッチ回路とを
含む。
【００１２】また、本発明の第２のデータレシーバは、
第１基準信号と入力データとを比較して第１差動信号を
出力する第１差動増幅器と、第２基準信号と前記入力デ
ータとを比較して第２差動信号を出力する第２差動増幅
器と、クロック信号に同期して前記第１差動信号間の差
又は前記第２差動信号間の差を増幅し前記入力データを
検出するフォルデッド差動電圧感知増幅器とを備え、前
記第１基準信号及び前記第２基準信号は差動信号であ
る。
【００１３】好ましくは、前記第１基準信号は第１伝送
ラインを介して前記第１差動増幅器の第１入力端に入力
され、前記第２基準信号は第２伝送ラインを介して前記
第２差動増幅器の第１入力端に入力され、前記入力デー
タは第３伝送ラインを介して前記第１差動増幅器の第２
入力端及び前記第２差動増幅器の第２入力端に入力され
る。
【００１４】前記フォルデッド差動電圧感知増幅器は、
前記クロック信号に同期して前記第１差動信号間の差又
は前記第２差動信号間の差を感知し前記差に基づき第３
差動信号を出力する感知回路と、前記クロック信号に同
期して第１ノード及び第２ノードを電源電圧レベルにプ
レチャージし、前記第３差動信号間の差を増幅して第４
差動信号を生じ、前記第４差動信号を各々前記第１ノー
ド及び前記第２ノードに出力する増幅回路と、前記第１
ノードの出力信号及び前記第２ノードの出力信号をラッ
チするラッチ回路とを含む。
【００１５】本発明の第３のデータレシーバは、クロッ
ク信号に同期して差動基準信号と入力データとを比較し
その比較結果に基づき第１差動信号を出力する感知回路
と、前記クロック信号に同期して第１ノード及び第２ノ
ードを電源電圧レベルにプレチャージし、前記第１差動
信号間の差を増幅して第２差動信号を生じ、前記第２差
動信号を各々前記第１ノード及び前記第２ノードに出力
する増幅回路と、前記第１ノードの出力信号及び前記第
２ノードの出力信号をラッチするラッチ回路とを備え
る。
【００１６】前記諸目的を達成するために、本発明の第
１のデータ受信方法は、差動基準信号と入力データとを
比較しその比較結果に基づき第１差動信号を出力する段
階と、クロック信号に同期して前記第１差動信号間の差
を増幅し前記入力データを検出する段階とを含む。
【００１７】前記検出段階は、前記クロック信号に同期
して前記第１差動信号間の差を感知し前記差に基づき第
２差動信号を出力する段階と、前記クロック信号に同期
して第１ノード及び第２ノードを電源電圧レベルにプレ
チャージし、前記第２差動信号間の差を増幅して第３差
動信号を生じ、前記第３差動信号を各々前記第１ノード
及び前記第２ノードに出力する段階と、前記第１ノード
の出力信号及び前記第２ノードの出力信号をラッチする
段階とを含む。
【００１８】前記諸目的を達成するために、本発明の第
２のデータ受信方法は、クロック信号に同期して差動基
準信号と入力データとを比較しその比較結果に基づき第
１差動信号を出力する段階と、前記クロック信号に同期
して第１ノード及び第２ノードを電源電圧レベルにプレ
チャージし、前記第１差動信号間の差を増幅して第２差
動信号を生じ、前記第２差動信号を各々前記第１ノード
及び前記第２ノードに出力する段階と、前記第１ノード
の出力信号及び前記第２ノードの出力信号をラッチする
段階とを含む。
【００１９】
【発明の実施の形態】本発明と本発明の動作上の利点、
ならびに本発明の実施によって達成される目的を十分に
理解するためには、本発明の好ましい実施例を例示する
添付図面、ならびに添付図面に記載された内容を参照し
なければならない。
【００２０】以下、添付した図面を参照し、本発明の好
ましい実施例を詳細に説明する。図中、同じ参照符号は
同じ要素を表わす。図３は、本発明の第１実施例による
データレシーバの回路図である。ここでは、説明の便宜
のために、一つのデータＤＡＴＡを受信するための一本
のデータライン３１と、差動基準信号ＶＲＥＦ、／ＶＲ
ＥＦを受信するための基準信号ライン３３、３５とを備
えるデータレシーバ１００を示している。差動基準信号
ＶＲＥＦ、／ＶＲＥＦは振動信号又は直流信号であるこ
とが好ましい。
【００２１】従って、クロック信号に同期してＮ（ここ
で、Ｎは自然数、例えばＮは１６）個のデータを同時に
高速で且つ正確に受信するデータレシーバには、差動基
準信号を受信するための基準信号ラインとＮ個のデータ
を各々受信するためのＮ本のデータラインとが必要とさ
れ、Ｎ個のデータを受信するデータレシーバは本発明の
実施例により容易に実現できる。
【００２２】図３を参照すれば、データレシーバ１００
は、第１プレアンプ３０、第２プレアンプ４０及び電圧
感知増幅器５０を備える。ここで、電圧感知増幅器５０
はフォルデッド電圧感知増幅器であることが好ましく、
この電圧感知増幅器５０はフォルデッド差動電圧サンプ
ラーの機能を行う。
【００２３】第１プレアンプ３０は、信号伝送ライン３
３を介して第１入力端に入力される第１基準信号ＶＲＥ
Ｆと信号伝送ライン３１を介して第２入力端に入力され
るデータＤＡＴＡとを比較し、その比較結果に基づき第
１出力信号Ｖ１Ｐ及び第２出力信号Ｖ１Ｎを第１出力端
及び第２出力端を介して各々電圧感知増幅器５０に出力
する。第１出力信号Ｖ１Ｐ及び第２出力信号Ｖ１Ｎは互
いに相補的な信号であるか、あるいは差動信号であるこ
とが好ましい。
【００２４】例えば、第１基準信号ＶＲＥＦのレベルが
データＤＡＴＡの信号レベルよりも相対的に高い場合、
第１プレアンプ３０は第２出力信号Ｖ１Ｎと、第２出力
信号Ｖ１Ｎよりも相対的に低い信号レベルを有する第１
出力信号Ｖ１Ｐとを各々電圧感知増幅器５０に出力す
る。
【００２５】もし、第１基準信号ＶＲＥＦのレベルがデ
ータＤＡＴＡの信号レベルよりも相対的に低い場合、第
１プレアンプ３０は第２出力信号Ｖ１Ｎと、第２出力信
号Ｖ１Ｎよりも相対的に高い信号レベルを有する第１出
力信号Ｖ１Ｐとを各々電圧感知増幅器５０に出力する。
【００２６】そして、第１基準信号ＶＲＥＦのレベル及
びデータＤＡＴＡの信号レベルが同じ場合、第１プレア
ンプ３０の第１出力信号Ｖ１Ｐ及び第２出力信号Ｖ１Ｎ
は同じ信号レベルを出力する。第２プレアンプ４０は、
信号伝送ライン３５を介して第３入力端に入力される第
２基準信号／ＶＲＥＦと信号伝送ライン３１を介して第
４入力端に入力されるデータＤＡＴＡとを比較し、その
比較結果に基づき第３出力信号Ｖ２Ｐ及び第４出力信号
Ｖ２Ｎを第３出力端及び第４出力端を介して各々電圧感
知増幅器５０に出力する。第３出力信号Ｖ２Ｐ及び第４
出力信号Ｖ２Ｎは互いに相補的な信号であることが好ま
しい。
【００２７】例えば、第２基準信号／ＶＲＥＦのレベル
がデータＤＡＴＡの信号レベルよりも相対的に高い場
合、第２プレアンプ４０は第４出力信号Ｖ２Ｎと、第４
出力信号Ｖ２Ｎよりも相対的に低い信号レベルを有する
第３出力信号Ｖ２Ｐとを各々電圧感知増幅器５０に出力
する。
【００２８】もし、第２基準信号／ＶＲＥＦのレベルが
データＤＡＴＡの信号レベルよりも相対的に低い場合、
第２プレアンプ４０は第４出力信号Ｖ２Ｎと、第４出力
信号Ｖ２Ｎよりも相対的に高い信号レベルを有する第３
出力信号Ｖ２Ｐとを電圧感知増幅器５０に出力する。そ
して、第２基準信号／ＶＲＥＦのレベル及びデータＤＡ
ＴＡの信号レベルが同じ場合、第２プレアンプ４０の第
３出力信号Ｖ１Ｐ及び第４出力信号Ｖ１Ｎは同じ信号レ
ベルを出力する。
【００２９】第１基準信号ＶＲＥＦ及び第２基準信号／
ＶＲＥＦは互いに相補的な基準信号であり、データＤＡ
ＴＡはシングルエンデッド信号であることが好ましい。
また、第１基準信号ＶＲＥＦ及び第２基準信号／ＶＲＥ
Ｆが振動信号である場合、第１基準信号ＶＲＥＦ及びデ
ータＤＡＴＡは同期されることが好ましい。
【００３０】電圧感知増幅器５０は、クロック信号ＣＬ
Ｋに同期して第１プレアンプ３０及び第２プレアンプ４
０の出力信号を感知して増幅し、その結果を出力する。
電圧感知増幅器５０の詳細については図５を参照して説
明する。図４は、図３の第１プレアンプ及び第２プレア
ンプの回路図である。図４に示されたように、第１プレ
アンプ３０及び第２プレアンプ４０は２つの負荷トラン
ジスターＱＰ１、ＱＰ３、２つのゲートトランジスタＱ
Ｎ１、ＱＮ３及び電流源ＱＮ５を備える。本実施例に使
われる第１、第２プレアンプ３０、４０の電流源ＱＮ５
は、共通モードの変化の影響を減らすために、所定のバ
イアスＢＩＡＳに応答して飽和状態で作動することが好
ましい。
【００３１】図５は、図３の電圧感知増幅器５０の回路
図である。図５を参照すれば、電圧感知増幅器５０は感
知回路５１、増幅回路５３及びラッチ５５を備える。感
知回路５１の構成は、下記の通りである。クロック信号
ＣＬＫはトランジスターＭＮ１、ＭＮ３のゲートに各々
入力され、トランジスターＭＮ１、ＭＮ３のドレーンは
第１ノードＮＯＤ１に接続され、ソースは接地電源ＶＳ
Ｓに各々接続される。
【００３２】第２出力信号Ｖ１ＮはトランジスターＭＮ
５のゲートに入力され、トランジスターＭＮ５のドレー
ンはノードＮＯＤ３に接続され、ソースはノードＮＯＤ
１に接続される。第１出力信号Ｖ１Ｐはトランジスター
ＭＮ７のゲートに入力され、トランジスターＭＮ７のド
レーンはノードＮＯＤ２に接続され、ソースはノードＮ
ＯＤ１に接続される。
【００３３】第４出力信号Ｖ２ＮはトランジスターＭＮ
９のゲートに入力され、トランジスターＭＮ９のドレー
ンはノードＮＯＤ３に接続され、ソースはノードＮＯＤ
１に接続される。第３出力信号Ｖ２Ｐはトランジスター
ＭＮ１１のゲートに入力され、トランジスターＭＮ１１
のドレーンはノードＮＯＤ２に接続され、ソースはノー
ドＮＯＤ１に接続される。
【００３４】 感知回路５１はクロック信号ＣＬＫに同
期して第１プレアンプ３０の出力信号Ｖ１Ｐ、Ｖ１Ｎ又
は第２プレアンプ４０の出力信号Ｖ２Ｐ、Ｖ２Ｎの差を
感知し、その結果をノードＮＯＤ２、ＮＯＤ３に出力す
る。ノードＮＯＤ２の出力信号及びノードＮＯＤ３の出
力信号は差動信号である。
【００３５】増幅回路５３は、クロスカップリングされ
たＰＭＯＳトランジスターＭＰ７、ＭＰ９と、クロスカ
ップリングされたＮＭＯＳトランジスタＭＮ１３、ＭＮ
１５と、ノードＮＯＤ４、ＮＯＤ５を等化させるための
等化トランジスターＭＰ１、ＭＰ３、ＭＰ５とを備え
る。
【００３６】特に、等化トランジスターＭＰ１、ＭＰ
３、ＭＰ５はクロック信号ＣＬＫの非活性化（例えば、
論理，ロウ，）に応答してノードＮＯＤ４、ＮＯＤ５を
電源電圧ＶＤＤレベルに等化させる。
【００３７】トランジスターＭＰ７のゲートはノードＮ
ＯＤ７に接続され、ソースは電源電圧ＶＤＤに接続さ
れ、ドレーンはノードＮＯＤ６に接続される。また、ト
ランジスターＭＰ９のゲートはノードＮＯＤ６に接続さ
れ、ソースは電源電圧ＶＤＤに接続され、ドレーンはノ
ードＮＯＤ７に接続される。
【００３８】トランジスターＭＰ１はクロック信号ＣＬ
Ｋに同期してノードＮＯＤ６を電源電圧ＶＤＤレベルに
プルアップさせ、トランジスターＭＰ５はクロック信号
ＣＬＫに同期してノードＮＯＤ７を電源電圧ＶＤＤレベ
ルにプルアップさせる。トランジスターＭＰ３はクロッ
ク信号ＣＬＫに同期してノードＮＯＤ６、ＮＯＤ７を電
源電圧ＶＤＤレベルに等化させる。
【００３９】トランジスターＭＮ１３のゲートはノード
ＮＯＤ５に接続され、ドレーンはノードＮＯＤ４に接続
され、ソースはノードＮＯＤ２に接続される。また、ト
ランジスターＭＮ１５のゲートはノードＮＯＤ４に接続
され、ドレーンはノードＮＯＤ５に接続され、ソースは
ノードＮＯＤ３に接続される。ノードＮＯＤ４の出力信
号ＶＡＢ及びノードＮＯＤ５の出力信号ＶＡは電源電圧
ＶＤＤと接地電源ＶＳＳとの間でプルスイングし、出力
信号ＶＡＢ及び出力信号ＶＡは差動信号である。
【００４０】ラッチ５５は４つのインバータＩＮ１〜Ｉ
Ｎ４、２つのクロスカップリングされたトランジスター
ＣＣＴ１、ＣＣＴ２、２つのプルアップトランジスター
ＰＴ１、ＰＴ２及び２つのプルダウントランジスターＰ
Ｄ１、ＰＤ２を備え、出力信号ＶＡＢ及び出力信号ＶＡ
を各々ラッチする。
【００４１】図６は、本発明の第２実施例によるデータ
レシーバの回路図である。図６を参照すれば、データレ
シーバ２００は、感知回路５１、増幅回路５３及びラッ
チ５５を備える。データレシーバ２００はフォルデッド
電圧感知増幅器であることが好ましい。
【００４２】感知回路５１の構成は、下記の通りであ
る。クロック信号ＣＬＫはトランジスターＭＮ１、ＭＮ
３のゲートに各々入力され、トランジスターＭＮ１、Ｍ
Ｎ３のドレーンは第１ノードＮＯＤ１に接続され、ソー
スは接地電源ＶＳＳに接続される。
【００４３】第１基準信号ＶＲＥＦはトランジスターＭ
Ｎ５のゲートに入力され、トランジスターＭＮ５のドレ
ーンはノードＮＯＤ３に接続され、ソースはノードＮＯ
Ｄ１に接続される。データＤＡＴＡはトランジスターＭ
Ｎ７のゲートに入力され、トランジスターＭＮ７のドレ
ーンはノードＮＯＤ２に接続され、ソースはノードＮＯ
Ｄ１に接続される。
【００４４】第２基準信号／ＶＲＥＦはトランジスター
ＭＮ９のゲートに入力され、トランジスターＭＮ９のド
レーンはノードＮＯＤ３に接続され、ソースはノードＮ
ＯＤ１に接続される。データＤＡＴＡはトランジスター
ＭＮ１１のゲートに入力され、トランジスターＭＮ１１
のドレーンはノードＮＯＤ２に接続され、ソースはノー
ドＮＯＤ１に接続される。
【００４５】感知回路５１はクロック信号ＣＬＫに同期
して第１基準信号ＶＲＥＦ又は第２基準信号／ＶＲＥＦ
とデータＤＡＴＡとの差を感知し、その結果をノードＮ
ＯＤ２、ＮＯＤ３に出力する。第１基準信号ＶＲＥＦ及
び第２基準信号／ＶＲＥＦは差動基準信号であり、第２
ノードＮＯＤ２の出力信号及び第３ノードＮＯＤ３の出
力信号は差動信号である。
【００４６】図６の増幅回路５３及びラッチ５５の構造
及び動作は、図５の増幅回路５３及びラッチ５５の構造
及び動作と同一なため、ここではその詳細な説明を省
く。すなわち、図６のデータレシーバ２００は第１基準
信号ＶＲＥＦ、第２基準信号／ＶＲＥＦ及びデータＤＡ
ＴＡを受信し、受信されたデータＤＡＴＡをサンプリン
グするような構造を有する。図７は、第１基準信号ＶＲ
ＥＦ、第２基準信号／ＶＲＥＦ及びデータＤＡＴＡの波
形を示したタイミング図である。図７を参照すれば、第
１基準信号ＶＲＥＦ及び第２基準信号／ＶＲＥＦは互い
に相補的な振動信号である。
【００４７】図３、図５及び図７を参照し、本発明の第
１実施例によるデータレシーバ１００の動作について詳
細に説明する。まず、区間Ｔ１及び区間Ｔ３をみれば、
データＤＡＴＡと第２基準信号／ＶＲＥＦとの差がデー
タＤＡＴＡと第１基準信号ＶＲＥＦとの差よりも大きい
ために、図３の第２プレアンプ４０の動作が第１プレア
ンプ３０の動作よりも支配的である。従って、第２プレ
アンプ４０は第２基準信号／ＶＲＥＦとデータＤＡＴＡ
との差を検出し、第３出力信号Ｖ２Ｐ及び第４出力信号
Ｖ２Ｎを各々出力する。
【００４８】例えば、第２基準信号／ＶＲＥＦの信号レ
ベルがデータＤＡＴＡの信号レベルよりも相対的に高い
場合、第２プレアンプ４０は第４出力信号Ｖ２Ｎと、第
４出力信号Ｖ２Ｎよりも相対的に低い信号レベルを有す
る第３出力信号Ｖ２Ｐとを各々電圧感知増幅器５０に出
力する。
【００４９】図５の増幅回路５３は、クロック信号ＣＬ
Ｋの非活性化に応答してノードＮＯＤ４、ＮＯＤ５を電
源電圧ＶＤＤレベルにプレチャージする。そして、感知
回路５１のトランジスターＭＮ９、ＭＮ１１は第３出力
信号Ｖ２Ｐ及び第４出力信号Ｖ２Ｎに同期して第３出力
信号Ｖ２Ｐと第４出力信号Ｖ２Ｎとの間の差を検出す
る。
【００５０】この場合、ノードＮＯＤ２の出力信号レベ
ルがノードＮＯＤ３の出力信号レベルよりも相対的に高
いために、トランジスターＭＮ１５はノードＮＯＤ５の
電圧ＶＡを接地電源ＶＳＳレベルにプルダウンする。従
って、トランジスターＭＮ１３はターンオフされ、これ
により、ノードＮＯＤ４の電圧ＶＡＢは電源電圧ＶＤＤ
に保たれる。従って、ラッチ５５は論理，ロウ，を有す
る出力信号Ｑ及び論理，ハイ，を有する反転出力信号Ｑ
Ｂをラッチする。
【００５１】しかし、第２基準信号／ＶＲＥＦのレベル
がデータＤＡＴＡの信号レベルよりも相対的に低い場
合、第２プレアンプ４０は第４出力信号Ｖ２Ｎと、第４
出力信号Ｖ２Ｎよりも相対的に高い信号レベルを有する
第３出力信号Ｖ２Ｐとを電圧感知増幅器５０に出力す
る。
【００５２】図５の増幅回路５３はクロック信号ＣＬＫ
の非活性化に応答してノードＮＯＤ４、ＮＯＤ５を電源
電圧ＶＤＤレベルにプレチャージする。そして、感知回
路５１のトランジスターＭＮ９、ＭＮ１１は第３出力信
号Ｖ２Ｐ及び第４出力信号Ｖ２Ｎに同期して第３出力信
号Ｖ２Ｐと第４出力信号Ｖ２Ｎとの間の差を検出する。
【００５３】この場合、ノードＮＯＤ２の出力信号レベ
ルがノードＮＯＤ３の出力信号レベルよりも相対的に低
いために、トランジスターＭＮ１３はノードＮＯＤ４の
電圧ＶＡＢを接地電源ＶＳＳレベルにプルダウンする。
このため、トランジスターＭＮ１５はターンオフされ、
これにより、ノードＮＯＤ５の電圧ＶＡは電源電圧ＶＤ
Ｄに保たれる。従って、ラッチ５５は論理，ハイ，を有
する出力信号Ｑ及び論理，ロウ，を有する反転出力信号
ＱＢをラッチする。
【００５４】そして、第２基準信号／ＶＲＥＦのレベル
及びデータＤＡＴＡの信号レベルが同じ場合、ラッチ５
５の出力信号Ｑ及び反転出力信号ＱＢは同じ論理値を出
力する。続いて、区間Ｔ２及び区間Ｔ４をみれば、デー
タＤＡＴＡと第１基準信号ＶＲＥＦとの間の差がデータ
ＤＡＴＡと第２基準信号／ＶＲＥＦとの間の差よりも大
きいために、図３の第１プレアンプ３０の動作は第２プ
レアンプ４０の動作よりも支配的である。従って、第１
プレアンプ３０は第１基準信号ＶＲＥＦとデータＤＡＴ
Ａとの間の差を検出して第１出力信号Ｖ１Ｐ及び第２出
力信号Ｖ１Ｎを各々出力する。
【００５５】例えば、第１基準信号ＶＲＥＦのレベルが
データＤＡＴＡのレベルよりも相対的に高い場合、第１
プレアンプ３０は第２出力信号Ｖ１Ｎと、第２出力信号
Ｖ１Ｎよりも相対的に低い信号レベルを有する第１出力
信号Ｖ１Ｐとを各々電圧感知増幅器５０に出力する。
【００５６】図５の増幅回路５３はクロック信号ＣＬＫ
の非活性化に応答してノードＮＯＤ４、ＮＯＤ５を電源
電圧ＶＤＤレベルにプレチャージする。そして、感知回
路５１のトランジスターＭＮ５、ＭＮ７は第１出力信号
Ｖ１Ｐ及び第２出力信号Ｖ１Ｎに同期して第１出力信号
Ｖ１Ｐと第２出力信号Ｖ１Ｎとの間の差を検出する。
【００５７】この場合、ノードＮＯＤ２の出力信号のレ
ベルがノードＮＯＤ３の出力信号のレベルよりも相対的
に高いために、トランジスターＭＮ１５はノードＮＯＤ
５の電圧ＶＡを接地電源ＶＳＳレベルにプルダウンす
る。このため、トランジスターＭＮ１３はターンオフさ
れ、これにより、ノードＮＯＤ４の電圧ＶＡＢは電源電
圧ＶＤＤに保たれる。従って、ラッチ５５は論理，ロ
ウ，を有する出力信号Ｑ及び論理，ハイ，を有する反転
出力信号ＱＢをラッチする。
【００５８】しかし、第１基準信号ＶＲＥＦのレベルが
データＤＡＴＡの信号レベルよりも相対的に低い場合、
第１プレアンプ３０は第２出力信号Ｖ１Ｎと、第２出力
信号Ｖ１Ｎよりも相対的に高い信号レベルを有する第１
出力信号Ｖ１Ｐとを電圧感知増幅器５０に出力する。
【００５９】図５の増幅回路５３はクロック信号ＣＬＫ
の非活性化に応答してノードＮＯＤ４、ＮＯＤ５を電源
電圧ＶＤＤレベルにプレチャージする。そして、感知回
路５１のトランジスターＭＮ５、ＭＮ７は第１出力信号
Ｖ１Ｐ及び第２出力信号Ｖ１Ｎに同期して第１出力信号
Ｖ１Ｐと第２出力信号Ｖ１Ｎとの間の差を検出する。
【００６０】この場合、ノードＮＯＤ２の出力信号レベ
ルがノードＮＯＤ３の出力信号レベルよりも相対的に低
いために、トランジスターＭＮ１３はノードＮＯＤ４の
電圧ＶＡＢを接地電源ＶＳＳレベルにプルダウンする。
このため、トランジスターＭＮ１５はターンオフされ、
ノードＮＯＤ５の電圧ＶＡは電源電圧ＶＤＤに保たれ
る。従って、ラッチ５５は論理，ハイ，を有する出力信
号Ｑ及び論理，ロウ，を有する反転出力信号ＱＢをラッ
チする。そして、第１基準信号ＶＲＥＦの信号レベル及
びデータＤＡＴＡの信号レベルが同じ場合、ラッチ５５
の出力信号Ｑ及び反転出力信号ＱＢは同じ論理値を出力
する。
【００６１】以下、図６及び図７を参照し、本発明の第
２実施例によるデータレシーバ２００の動作について詳
細に説明する。まず、区間Ｔ１及び区間Ｔ３をみれば、
データＤＡＴＡと第２基準信号／ＶＲＥＦとの間の差が
データＤＡＴＡと第１基準信号ＶＲＥＦとの間の差より
も大きいために、トランジスターＭＮ９、ＭＮ１１の動
作がトランジスターＭＮ５、ＭＮ７の動作よりも支配的
である。
【００６２】以下、クロック信号ＣＬＫの非活性化状態
におけるトランジスターＭＮ９、ＭＮ１１の動作及び増
幅回路５３の動作について説明すれば、下記の通りであ
る。図６の増幅回路５３のノードＮＯＤ４、ＮＯＤ５は
電源電圧ＶＤＤレベルにプレチャージされる。
【００６３】第２基準信号／ＶＲＥＦのレベルがデータ
ＤＡＴＡの信号レベルよりも相対的に高い場合、ノード
ＮＯＤ２の出力信号レベルがノードＮＯＤ３の出力信号
レベルよりも相対的に高いために、トランジスターＭＮ
１５はノードＮＯＤ５の電圧ＶＡを接地電源ＶＳＳレベ
ルにプルダウンする。このため、トランジスターＭＮ１
３はターンオフされ、これにより、ノードＮＯＤ４の電
圧ＶＡＢは電源電圧ＶＤＤに保たれる。従って、ラッチ
５５は論理，ロウ，を有する出力信号Ｑ及び論理，ハ
イ，を有する反転出力信号ＱＢをラッチする。
【００６４】しかし、第２基準信号／ＶＲＥＦのレベル
がデータＤＡＴＡの信号レベルよりも相対的に低い場
合、ノードＮＯＤ２の出力信号レベルがノードＮＯＤ３
の出力信号レベルよりも相対的に低いために、トランジ
スターＭＮ１３はノードＮＯＤ４の電圧ＶＡＢを接地電
源ＶＳＳレベルにプルダウンする。このため、トランジ
スターＭＮ１５はターンオフされ、これにより、ノード
ＮＯＤ５の電圧ＶＡは電源電圧ＶＤＤに保たれる。従っ
て、ラッチ５５は論理，ハイ，を有する出力信号Ｑ及び
論理，ロウ，を有する反転出力信号ＱＢをラッチする。
そして、第１基準信号ＶＲＥＦ又は第２基準信号／ＶＲ
ＥＦのレベルとデータＤＡＴＡの信号レベルとが同じ場
合、ラッチ５５の出力信号Ｑ及び反転出力信号ＱＢは同
じ論理値を出力する。
【００６５】続いて、区間Ｔ２及び区間Ｔ４をみれば、
データＤＡＴＡと第１基準信号ＶＲＥＦとの間の差がデ
ータＤＡＴＡと第２基準信号／ＶＲＥＦとの間の差より
も大きいために、トランジスターＭＮ５、ＭＮ７の動作
がトランジスターＭＮ９、ＭＮ１１の動作よりも支配的
である。例えば、第１基準信号ＶＲＥＦのレベルがデー
タＤＡＴＡのレベルよりも相対的に高い場合、ノードＮ
ＯＤ２の出力信号レベルがノードＮＯＤ３の出力信号レ
ベルよりも相対的に高いために、トランジスターＭＮ１
５はノードＮＯＤ５の電圧ＶＡを接地電源ＶＳＳレベル
にプルダウンする。このため、トランジスターＭＮ１３
はターンオフされ、これにより、ノードＮＯＤ４の電圧
ＶＡＢは電源電圧ＶＤＤに保たれる。従って、ラッチ５
５は論理，ロウ，を有する出力信号Ｑ及び論理，ハイ，
を有する反転出力信号ＱＢをラッチする。
【００６６】しかし、第１基準信号ＶＲＥＦのレベルが
データＤＡＴＡの信号レベルよりも相対的に低い場合、
ノードＮＯＤ２の出力信号レベルがノードＮＯＤ３の出
力信号レベルよりも相対的に低いために、トランジスタ
ーＭＮ１３はノードＮＯＤ４の電圧ＶＡＢを接地電源Ｖ
ＳＳレベルにプルダウンする。このため、トランジスタ
ーＭＮ１５はターンオフされ、これにより、ノードＮＯ
Ｄ５の電圧ＶＡは電源電圧ＶＤＤに保たれる。従って、
ラッチ５５は論理，ハイ，を有する出力信号Ｑ及び論
理，ロウ，を有する反転出力信号ＱＢをラッチする。そ
して、第１基準信号ＶＲＥＦ又は第２基準信号／ＶＲＥ
ＦのレベルとデータＤＡＴＡの信号レベルとが同じ場
合、ラッチ５５の出力信号Ｑ及び反転出力信号ＱＢは同
じ論理値を出力する。
【００６７】また、データレシーバは、図３の第１プレ
アンプ３０の出力信号及び第２プレアンプ４０の出力信
号を各々受信する２つのフォルデッド電圧感知増幅器５
０により実現できる。
【００６８】この場合、第１フォルデッド電圧感知増幅
器はクロック信号ＣＬＫの第１エッジ、例えば立ち上が
りエッジに応答して受信されるデータの偶数番目のデー
タを検出し、第２フォルデッド電圧感知増幅器はクロッ
ク信号ＣＬＫの第２エッジ、例えば立ち下がりエッジに
応答して受信されるデータの奇数番目のデータを検出す
る。
【００６９】本発明の実施例によるデータレシーバ１０
０、２００は、データ及び差動基準信号を受信してデー
タを安定的に検出できるので、単一のデータラインを用
いて差動信号方式によりデータを検出でき、その結果、
データを安定的に且つ高速で検出できる。
【００７０】例えば、１６個のデータを同時に高速で受
信する場合、差動信号方式のデータレシーバでは３２本
の信号ラインが必要とされたものの、本発明の実施例に
よるデータレシーバは２本の差動基準信号ラインと１６
本のデータラインとを用いて差動信号方式のデータレシ
ーバと同じ効果を収められるという長所がある。
【００７１】また、本発明の実施例によるデータレシー
バの消費電力は減少し、しかもデータレシーバの全体的
なレイアウト面積が狭まる。そして、本発明に係るデー
タレシーバはクロック信号に同期して動作するので、高
周波でもデータを高速で且つ安定的に検出できる。そし
て、フォルデッド電圧感知増幅器に入力される信号間の
レベル差が小さい場合、又は工程、電圧又は温度が変わ
る場合にもデータを正確に検出できる。
【００７２】本発明の実施例によるデータレシーバは、
図面に示された実施例を参考として説明されたが、これ
は単なる例示的なものに過ぎず、この技術分野における
当業者であれば、これより各種の変形及び均等な他の実
施例が可能であるという点が理解できるであろう。よっ
て、本発明の真の技術的な保護範囲は特許請求の範囲の
技術的な思想によって定められるべきである。
【図面の簡単な説明】
【図１】Ａは従来の単一基準信号方式を用いるデータレ
シーバを示すブロック図であり、Ｂは従来の単一基準信
号方式を用いるデータレシーバの信号レベルを示すタイ
ミング図である。
【図２】Ａは従来の差動信号方式を用いるデータレシー
バを示すブロック図であり、Ｂは従来の単一基準信号方
式を用いるデータレシーバの信号レベルを示すタイミン
グ図である。
【図３】本発明の第１実施例によるデータレシーバの回
路図である。
【図４】本発明の第１実施例によるデータレシーバの第
１プレアンプ及び第２プレアンプの回路図である。
【図５】本発明の第１実施例によるデータレシーバの電
圧感知増幅器の回路図である。
【図６】本発明の第２実施例によるデータレシーバの回
路図である。
【図７】本発明の第１、第２実施例によるデータレシー
バで受信される第１基準信号ＶＲＥＦ、第２基準信号／
ＶＲＥＦ及びデータＤＡＴＡの波形を示す特性図であ
る。
【符号の説明】
３０ 第１プレアンプ ３１ データライン ３３、３５ 基準信号ライン ４０ 第２プレアンプ １００ データレシーバ ＣＬＫ クロック信号 ＤＡＴＡ データ ＶＲＥＦ 第１基準信号 Ｖ１Ｐ 第１出力信号 Ｖ１Ｎ 第２出力信号 Ｖ２Ｐ 第３出力信号 Ｖ２Ｎ 第４出力信号 ／ＶＲＥＦ 第２基準信号

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 差動基準信号と入力データとを比較し、
    その比較結果に基づき第１差動信号を出力する増幅回路
    と、 クロック信号に同期して第１差動信号間の差を増幅し、
    前記入力データを検出するフォルデッド差動電圧感知回
    路と、 を備えることを特徴とするデータレシーバ。
  2. 【請求項２】 前記差動基準信号は、直流信号又は振動
    信号であることを特徴とする請求項１に記載のデータレ
    シーバ。
  3. 【請求項３】 前記フォルデッド差動電圧感知回路は、 前記クロック信号に同期して前記第１差動信号間の差を
    感知し、前記差に基づき第２差動信号を出力する感知回
    路と、 前記クロック信号に同期して第１ノード及び第２ノード
    を電源電圧レベルにプレチャージし、第２差動信号間の
    差を増幅して第３差動信号を生じ、前記第３差動信号を
    各々前記第１ノード及び前記第２ノードに出力する増幅
    回路と、 前記第１ノードの出力信号、ならびに前記第２ノードの
    出力信号をラッチするラッチ回路と、 を有することを特徴とする請求項１に記載のデータレシ
    ーバ。
  4. 【請求項４】 第１伝送ライン及び第２伝送ラインを介
    して各々入力される差動基準信号と第３ラインを介して
    入力される入力データとを比較し、その比較結果に基づ
    き第１差動信号を出力する差動増幅回路と、 クロック信号に同期して第１差動信号間の差を増幅し、
    前記入力データをサンプリングするフォルデッド差動電
    圧サンプラーと、 を備えることを特徴とするデータレシーバ。
  5. 【請求項５】 前記差動基準信号は、直流信号又は振動
    信号であることを特徴とする請求項４に記載のデータレ
    シーバ。
  6. 【請求項６】 前記フォルデッド差動電圧サンプラー
    は、 前記クロック信号に同期して前記第１差動信号間の差を
    感知し、前記差に基づき第２差動信号を出力する感知回
    路と、 前記クロック信号に同期して第１ノード及び第２ノード
    を電源電圧レベルにプレチャージし、第２差動信号間の
    差を増幅して第３差動信号を生じ、前記第３差動信号を
    各々前記第１ノード及び前記第２ノードに出力する増幅
    回路と、 前記第１ノードの出力信号、ならびに前記第２ノードの
    出力信号をラッチするラッチ回路と、 を有することを特徴とする請求項４に記載のデータレシ
    ーバ。
  7. 【請求項７】 第１基準信号と入力データとを比較して
    第１差動信号を出力する第１差動増幅器と、 第２基準信号と前記入力データとを比較して第２差動信
    号を出力する第２差動増幅器と、 クロック信号に同期して第１差動信号間の差又は第２差
    動信号間の差を増幅し、前記入力データを検出するフォ
    ルデッド差動電圧感知増幅器とを備え、 前記第１基準信号及び前記第２基準信号は、差動信号で
    あることを特徴とするデータレシーバ。
  8. 【請求項８】 前記第１基準信号は第１伝送ラインを介
    して前記第１差動増幅器の第１入力端に入力され、前記
    第２基準信号は第２伝送ラインを介して前記第２差動増
    幅器の第１入力端に入力され、 前記入力データは、第３伝送ラインを介して前記第１差
    動増幅器の第２入力端、ならびに前記第２差動増幅器の
    第２入力端に入力されることを特徴とする請求項７に記
    載のデータレシーバ。
  9. 【請求項９】 前記フォルデッド差動電圧感知増幅器
    は、 前記クロック信号に同期して前記第１差動信号間の差又
    は前記第２差動信号間の差を感知し、前記第１差動信号
    間の差又は前記第２差動信号間の差に基づき第３差動信
    号を出力する感知回路と、 前記クロック信号に同期して第１ノード及び第２ノード
    を電源電圧レベルにプレチャージし、第３差動信号間の
    差を増幅して第４増幅信号を生じ、前記第４差動信号を
    各々前記第１ノード及び前記第２ノードに出力する増幅
    回路と、 前記第１ノードの出力信号、ならびに前記第２ノードの
    出力信号をラッチするラッチ回路と、 を有することを特徴とする請求項７に記載のデータレシ
    ーバ。
  10. 【請求項１０】 クロック信号に同期して差動基準信号
    と入力データとを比較し、その比較結果に基づき第１差
    動信号を出力する感知回路と、 前記クロック信号に同期して第１ノード及び第２ノード
    を電源電圧レベルにプレチャージし、第１差動信号間の
    差を増幅して第２増幅信号を生じ、前記第２差動信号を
    各々前記第１ノード及び前記第２ノードに出力する増幅
    回路と、 前記第１ノードの出力信号、ならびに前記第２ノードの
    出力信号をラッチするラッチ回路と、 を備えることを特徴とするデータレシーバ。
  11. 【請求項１１】 第１伝送ライン及び第２伝送ラインを
    介して各々入力される差動基準信号と第３ラインを介し
    て入力されるデータとをクロック信号に同期して比較
    し、その比較結果に基づき第１差動信号を出力する感知
    回路と、 前記クロック信号に同期して第１ノード及び第２ノード
    を電源電圧レベルにプレチャージし、第１差動信号間の
    差を増幅して第２差動信号を生じ、前記第２差動信号を
    各々前記第１ノード及び前記第２ノードに出力するプレ
    チャージ回路と、 前記第１ノードの出力信号、ならびに前記第２ノードの
    出力信号をラッチするラッチ回路と、 を備えることを特徴とするデータレシーバ。
  12. 【請求項１２】 第１ノードと、 第２ノードと、 第３ノードと、 第４ノードと、 クロック信号に同期して第１基準信号と入力データとを
    比較し、第１差動信号を前記第１ノード及び前記第２ノ
    ードに各々出力する第１感知回路と、 第２基準信号と前記入力データとを比較して第２差動信
    号を出力する第２感知回路と、 前記クロック信号に同期して前記第３ノード及び前記第
    ４ノードを電源電圧レベルにプレチャージし、第１差動
    信号間の差を増幅して第３差動信号を生じ前記第３差動
    信号を前記第３ノード及び前記第４ノードに各々出力す
    る、又は第２差動信号間の差を増幅して第４差動信号を
    生じ前記第４差動信号を前記第３ノード及び前記第４ノ
    ードに各々出力する増幅回路と、 前記第３差動信号又は前記第４差動信号をラッチするラ
    ッチ回路とを備え、 前記第１基準信号及び前記第２基準信号は、差動信号で
    あることを特徴とするデータレシーバ。
  13. 【請求項１３】 差動基準信号と入力データとを比較
    し、その比較結果に基づき第１差動信号を出力する段階
    と、 クロック信号に同期して第１差動信号間の差を増幅し、
    前記入力データを検出する段階と、 を含むことを特徴とするデータ受信方法。
  14. 【請求項１４】 前記検出する段階は、 前記クロック信号に同期して前記第１差動信号間の差を
    感知し、前記差に基づき第２差動信号を出力する段階
    と、 前記クロック信号に同期して第１ノード及び第２ノード
    を電源電圧レベルにプレチャージし、第２差動信号間の
    差を増幅して第３差動信号を生じ、前記第３差動信号を
    各々前記第１ノード及び前記第２ノードに出力する段階
    と、 前記第１ノードの出力信号、ならびに前記第２ノードの
    出力信号をラッチする段階と、 を含むことを特徴とする請求項１３に記載のデータ受信
    方法。
  15. 【請求項１５】 第１伝送ライン及び第２伝送ラインを
    介して各々入力される差動基準信号と第３ラインを介し
    て入力される入力データとを比較し、その比較結果に基
    づき第１差動信号を出力する段階と、 クロック信号に同期して第１差動信号間の差を増幅し、
    前記入力データをサンプリングする段階と、 を含むことを特徴とするデータ受信方法。
  16. 【請求項１６】 前記サンプリングする段階は、 前記クロック信号に同期して前記第１差動信号間の差を
    感知し、前記差に基づき第２差動信号を出力する段階
    と、 前記クロック信号に同期して第１ノード及び第２ノード
    を電源電圧レベルにプレチャージし、第２差動信号間の
    差を増幅して第３差動信号を生じ、前記第３差動信号を
    各々前記第１ノード及び前記第２ノードに出力する段階
    と、 前記第１ノードの出力信号、ならびに前記第２ノードの
    出力信号をラッチする段階と、 を含むことを特徴とする請求項１５に記載のデータ受信
    方法。
  17. 【請求項１７】 クロック信号に同期して差動基準信号
    と入力データとを比較し、その比較結果に基づき第１差
    動信号を出力する段階と、 前記クロック信号に同期して第１ノード及び第２ノード
    を電源電圧レベルにプレチャージし、第１差動信号間の
    差を増幅して第２差動信号を生じ、前記第２差動信号を
    各々前記第１ノード及び前記第２ノードに出力する段階
    と、 前記第１ノードの出力信号、ならびに前記第２ノードの
    出力信号をラッチする段階と、 を含むことを特徴とするデータ受信方法。
  18. 【請求項１８】 データ入力線及び基準電圧線を有し、
    データ入力線上のデータと基準電圧線上の基準電圧とを
    比較して差動信号を生じる増幅器と、 クロック信号に同期して前記差動信号を増幅し、前記デ
    ータ入力線上のデータ値を検出するフォルデッド差動電
    圧感知回路と、 を備えることを特徴とするデータレシーバ。
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