DE10245719A1

DE10245719A1 - Datenempfänger und Datenempfangsverfahren

Info

Publication number: DE10245719A1
Application number: DE10245719A
Authority: DE
Inventors: Byong-Mo Moon
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-09-27
Filing date: 2002-09-23
Publication date: 2003-07-03
Anticipated expiration: 2022-09-24
Also published as: JP4204834B2; JP2003179653A; DE10245719B4; KR100425466B1; US20030058046A1; US7394872B2; TW591917B; KR20030028087A

Abstract

Die Erfindung bezieht sich auf einen Datenempfänger und auf ein zugehöriges Datenempfangsverfahren. DOLLAR A Erfindungsgemäß beinhaltet der Datenempfänger eine Vergleichs-/Verstärkereinheit (30, 40) zum Vergleichen differenzieller Referenzsignale mit zugeführten Daten und Abgeben erster differenzieller Signale, basierend auf dem Vergleichsergebnis, sowie eine differenzielle Faltungsspannungs-Sensoreinheit oder -Abtasteinheit (50) zum Verstärken der Differenz zwischen den ersten Differenzsignalen synchron zu einem Taktsignal und zum Detektieren oder Abtasten der zugeführten Daten. DOLLAR A Verwendung in der Halbleiterschaltungstechnologie bezüglich des Empfangens von Daten.

Description

Die Erfindung bezieht sich auf einen Datenempfänger und ein zugehöriges Datenempfangsverfahren. Zum Senden und Empfangen von Daten zu bzw. von einem Halbleiterbauelement mit hoher Geschwindigkeit ist es bekannt, differentiell zu senden und empfangen. Bei dieser Vorgehensweise werden jedoch vergleichsweise viele Datenleitungen und Dateneingabe-/Datenausgabeanschlüsse benötigt.
Fig. 1A zeigt im Blockschaltbild einen herkömmlichen Datenempfänger, der ein einzelnes Referenzsignal verwendet. Fig. 1B veranschaulicht zugehörige Signalverläufe. Wie aus den Fig. 1A und 1B ersichtlich, umfasst dieses herkömmliche System einen Datenempfänger 10 mit einer einzelnen Referenzsignalleitung 1, über die ein Referenzsignal VREF empfangen wird, sowie eine Anzahl N von Datenleitungen 3, 5, . . ., 7, über die eine entsprechende Anzahl N von Datensignalen DATA1, DATA2, . . ., DATAN empfangen wird. Der Datenempfänger 10 vergleicht das Referenzsignal VREF mit den einzelnen Daten DATA1, DATA2, . . ., DATAN und detektiert die empfangenen Daten DATA1, DATA2, . . ., DATAN.
Durch die Verwendung des einzelnen Referenzsignals ist der Datenempfänger 10 relativ empfindlich gegenüber Rauschen, so dass das Empfangen von Daten mit hoher Geschwindigkeit problematisch ist. Zudem wird mit schneller werdender Datenübertragung der Datenpegel aufgrund eines Dämpfungseffekts der Übertragungsleitungen geringer. Dementsprechend nimmt die Differenz DD1 der Spannung zwischen dem Referenzsignal VREF und dem jeweiligen Datensignal DATAi weiter ab, was es für den Datenempfänger 10 schwierig macht, das jeweilige Datensignal DATAi präzise zu detektieren.
Fig. 2A zeigt im Blockschaltbild einen herkömmlichen Empfänger 20, der Differenzsignale verwendet. Fig. 2B veranschaulicht zugehörige Signalverläufe. Wie aus den Fig. 2A und 2B ersichtlich, beinhaltet der Empfänger 20 vom Differenzsignaltyp eine Anzahl 2 N von Datenleitungen 11, 13, . . ., 15, 17, über die eine entsprechende Anzahl 2 N von Datensignalen DATA1, /DATA1, . . ., DATAN, /DATAN empfangen wird. Hierbei sind die Datensignale DATAi und /DATAi, mit i = 1, . . ., N, jeweils komplementäre Signale.
Im Fall des Datenempfängers 20 kann die Differenz DD2 der Spannung zwischen einem jeweiligen Datensignal DATAi und dem komplementären Datensignal /DATAi gleich der Spannungsdifferenz DD1 beim Signalempfänger 10 vom Einzelreferenztyp sein. Dadurch ist es möglich, den Schwingungshub des jeweiligen Datensignals DATAi und dadurch den Stromverbrauch des Datenempfängers 20 abzusenken und folglich Daten mit hoher Geschwindigkeit zu empfangen. Der Datenempfänger 20 benötigt jedoch doppelt so viele Datenleitungen wie der Datenempfänger 10, der das Einzelreferenzsignal verwendet.
In der Patentschrift US 6.160.423 ist ein Datenempfänger offenbart, bei dem ein Auslösepunkt zweier Inverter in Abhängigkeit von Schwankungen im Prozess, der Spannung und der Temperatur variieren kann, so dass es schwierig ist, dem Datenempfänger zugeführte Daten präzise zu detektieren. Außerdem hat dieser Datenempfänger große Schwierigkeiten bei der Datendetektion, wenn die Ausgangspegel von dort vorhandenen Komparatoren sehr niedrig sind oder er bei hoher Frequenz arbeitet. In letzterem Fall können zudem während des Betriebs von Schaltern Störimpulse auftreten. Des weiteren benötigt dieser Datenempfänger eine relativ große Entwurfsfläche, da er Exklusiv-ODER-(XOR-) Logikpegelgikgatter verwendet.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Datenempfängers und eines zugehörigen Datenempfangsverfahrens zugrunde, die eine präzise Detektion empfangener Daten mit hoher Geschwindigkeit selbst bei hoher Frequenz und im Fall niedriger Signalpegel ermöglichen.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Datenempfängers mit den Merkmalen des Anspruchs 1 oder 9 sowie eines Datenempfangsverfahrens mit den Merkmalen des Anspruchs 12 oder 15.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:
Fig. 1A ein Blockschaltbild eines herkömmlichen Datenempfängers, der ein Einzelreferenzsignal verwendet,
Fig. 1B ein Signalverlaufsdiagramm zur Veranschaulichung des Verlaufs von Signalen im Datenempfänger der Fig. 1A,
Fig. 2A ein Blockschaltbild eines herkömmlichen Datenempfängers, der ein Differenzsignal verwendet,
Fig. 2B ein Signalverlaufsdiagramm zur Veranschaulichung des Verlaufs von Signalen des Datenempfängers der Fig. 2A,
Fig. 3 ein Blockschaltbild eines ersten erfindungsgemäßen Datenempfängers,
Fig. 4 ein Schaltbild eines ersten und eines zweiten Vorverstärkers, wie sie im Datenempfänger von Fig. 3 verwendbar sind,
Fig. 5 ein Schaltbild eines im Datenempfänger von Fig. 3 verwendbaren Spannungsabtastverstärkers,
Fig. 6 ein Schaltbild eines zweiten erfindungsgemäßen Datenempfängers und
Fig. 7 ein Signalverlaufsdiagramm zur Veranschaulichung des Signalverlaufs eines ersten und zweiten Referenzsignals und eines Datensignals bei den Datenempfängern der Fig. 3 und 6.
Nachfolgend wird auf vorteilhafte Ausführungsformen der Erfindung näher eingegangen, wobei für sich funktionell entsprechende Elemente der Übersichtlichkeit halber gleiche Bezugszeichen verwendet sind.
Fig. 3 zeigt einen ersten erfindungsgemäßen Datenempfänger 100, wobei der Einfachheit halber in diesem Fall nur ein einziges Datensignal DATA angenommen ist. Der Datenempfänger 100 von Fig. 3 umfasst eine Datenleitung 31, über die das Datensignal DATA empfangen wird, und Referenzsignalleitungen 33 und 35, über die differentielle Referenzsignale VREF bzw. /VREF empfangen werden. Die differentiellen Referenzsignale VREF und /VREF sind vorzugsweise oszillierende oder Gleichstromsignale.
Mit der Erfindung kann vergleichsweise einfach ein Datenempfänger realisiert werden, der in der Lage ist, eine Anzahl N von Datensignalen, z. B. N = 16, mit hoher Geschwindigkeit synchron zu einem Taktsignal präzise zu detektieren, wobei Referenzsignalleitungen, über die differentielle Referenzsignale empfangen werden, und eine Anzahl N von Datenleitungen benötigt werden, über welche die N Datensignale empfangen werden.
Des weiteren weist der Datenempfänger 100 einen ersten Vorverstärker 30, einen zweiten Vorverstärker 40 und einen Spannungsabtastverstärker 50 auf. Letzterer ist vorzugsweise als ein Faltungsspannungs- Abtastverstärker realisiert und fungiert als eine differentielle Faltungsspannungs-Abtasteinheit.
Der erste Vorverstärker 30 vergleicht die erste Referenzspannung VREF, die an einem ersten Eingangsanschluss über die Signalübertragungsleitung 33 zugeführt wird, mit dem Datensignal DATA, das an einem zweiten Eingangsanschluss über die Signalübertragungsleitung 31 zugeführt wird, und gibt auf Basis der Vergleichsergebnisse ein erstes Ausgangssignal V1P über einen ersten Ausgangsanschluss und ein zweiten Ausgangssignal V1N über einen zweiten Ausgangsanschluss an den Spannungsabtastverstärker 50 ab. Beim ersten und zweiten Ausgangssignal V1P und V1N handelt es sich um komplementäre bzw. differentielle Signale.
Wenn beispielsweise der Pegel des ersten Referenzsignals VREF höher als der Pegel des Datensignals DATA ist, gibt der erste Vorverstärker 30 an den Spannungsabtastverstärker 50 das erste Ausgangssignal V1P mit einem niedrigeren Pegel ab als das zweite Ausgangssignal V1N. Wenn der Pegel der ersten Referenzspannung VREF niedriger als der Pegel des Datensignals DATA ist, gibt der erste Vorverstärker 30 an den Spannungsabtastverstärker 50 das erste Ausgangssignal V1P mit höherem Pegel ab als das zweite Ausgangssignal V1N. Wenn der Pegel des ersten Referenzsignals VREF gleich dem Pegel des Datensignals DATA ist, gibt der erste Vorverstärker 30 die beiden Ausgangssignale V1P und V1N auf demselben Pegel ab.
Der zweite Vorverstärker 40 vergleicht das zweite Referenzsignal VREF, das an einem dritten Eingangsanschluss über die Signalübertragungsleitung 35 zugeführt wird, mit dem Datensignal DATA, das an einem vierten Eingangsanschluss über die Signalübertragungsleitung 311 zugeführt wird, und gibt abhängig von den Vergleichsergebnissen ein drittes Ausgangssignal V2P über einen dritten Ausgangsanschluss und ein viertes Ausgangssignal V2N über einen vierten Ausgangsanschluss an den Spannungsabtastverstärker 50 ab. Beim dritten und vierten Ausgangssignal V2P und V2N handelt es sich vorzugsweise um komplementäre Signale.
Wenn beispielsweise der Pegel des zweiten Referenzsignals /VREF höher als der Pegel des Datensignals DATA ist, gibt der zweite Vorverstärker 40 das dritte Ausgangssignal V2P mit einem niedrigeren Pegel als das vierte Ausgangssignal V2N an den Spannungsabtastverstärker 50 ab. Wenn der Pegel des zweiten Referenzsignals /VREF niedriger als der Pegel des Datensignals DATA ist, gibt der zweite Vorverstärker 40 das dritte Ausgangssignal V2P mit einem höheren Pegel ab als das vierte Ausgangssignal V2N. Wenn der Pegel des zweiten Referenzsignals /VREF gleich dem Pegel des Datensignals DATA ist, gibt der zweite Vorverstärker 40 die beiden Ausgangssignale V2P und V2N auf demselben Pegel ab.
Vorzugsweise handelt es sich beim ersten und zweiten Referenzsignal VREF und /VREF um komplementäre Referenzsignale, und das Datensignal DATA ist ein einpoliges Signal. Außerdem ist, wenn das erste und zweite Referenzsignal VREF, VREF oszillieren, das Referenzsignal VREF vorzugsweise mit dem Datensignal DATA synchronisiert.
Der Spannungsabtastverstärker 50 tastet die Ausgangssignale des ersten und zweiten Vorverstärkers 30, 40 in Reaktion auf ein Taktsignal CLK ab, verstärkt sie und gibt die Ergebnisse ab. Er wird unten unter Bezugnahme auf Fig. 5 näher erläutert.
Fig. 4 veranschaulicht eine bevorzugte Realisierung für den ersten und zweiten Vorverstärker 30, 40 von Fig. 3. Wie aus Fig. 4 ersichtlich, beinhalten der erste und zweite Vorverstärker 30, 40 in diesem Fall zwei Lasttransistoren QP1, QP3, zwei Torsteuerungstransistoren QN1, QN3 und eine Stromquelle QN5. Vorzugsweise arbeitet die Stromquelle QN5 jeder der beiden Vorverstärker 30, 40 in einem Sättigungsbereich in Reaktion auf eine vorgebbare Vorspannung BIAS, um auf diese Weise weniger durch normale Modusvariationen beeinflusst zu sein.
Fig. 5 zeigt eine vorteilhafte schaltungstechnische Realisierung für den Spannungsabtastverstärker 50 von Fig. 3. Wie aus Fig. 5 ersichtlich, umfasst der Spannungsabtastverstärker 50 in diesem Fall eine Sensoreinheit 51, eine Verstärkereinheit 53 und eine Zwischenspeichereinheit 55. Die Sensoreinheit 51 weist eine Struktur auf, bei der das Taktsignal CLK an Gate-Elektroden von Transistoren MN1 und MN3 angelegt wird, die mit ihren Drain-Elektroden jeweils an einen ersten Knoten NOD1 und mit ihren Source-Elektroden an Masse VSS angeschlossen sind. Das zweite Ausgangssignal V1N wird an eine Gate-Elektrode eines Transistors MN5 angelegt, der mit seiner Drain-Elektrode an einen dritten Knoten NOD3 und mit seiner Source-Elektrode an den ersten Knoten NOD1 angeschlossen ist. Das erste Ausgangssignal V1P wird an eine Gate- Elektrode eines Transistors MN7 angelegt, der mit seiner Dram- Elektrode an einen zweiten Knoten NOD2 und mit seiner Source- Elektrode an den ersten Knoten NOD1 angeschlossen ist. Das dritte Ausgangssignal V2P wird an eine Gate-Elektrode eines Transistors MN11 angelegt, der mit seiner Drain-Elektrode an den zweiten Knoten NOD2 und mit seiner Source-Elektrode an den ersten Knoten NOD1 angeschlossen ist. Das vierte Ausgangssignal V2N wird an eine Gate- Elektrode eines Transistors MN9 angelegt, der mit seiner Drain- Elektrode an den dritten Knoten NOD3 und mit seiner Source-Elektrode an den ersten Knoten NOD1 angeschlossen ist.
Die Sensoreinheit 51 sensiert die Differenz zwischen den Ausgangssignalen V1P und V1N des ersten Vorverstärkers 30 oder zwischen den Ausgangssignalen V2P und V2N des zweiten Vorverstärkers 40 und gibt die Ergebnisse am zweiten Knoten NOD2 und dritten Knoten NOD3 ab. Bei den Ausgangssignalen des zweiten Knotens NOD2 und dritten Knotens NOD3 handelt es sich um Differenzsignale.
Die Verstärkereinheit 53 umfasst kreuzgekoppelte PMOS-Transistoren MP7 und MP9, kreuzgekoppelte NMOS-Transistoren MN13 und MN15 sowie Entzerrertransistoren MP1, MP3 und MP5 zum Entzerren eines vierten Knotens NOD4 und eines fünften Knotens NOD5. Die Entzerrertransistoren MP1, MP3 und MP5 entzerren die Pegel des vierten und fünften Knotens NOD4, NOD5 auf einen Speisespannungspegel VDD in Reaktion auf einen inaktiven Zustand des Taktsignals CLK, d. h. auf einen niedrigen Logikzustand des Taktsignals CLK.
Der PMOS-Transistor MP7 ist mit seiner Gate-Elektrode an einen siebten Knoten NOD7, mit seiner Source-Elektrode an die Speisespannung VDD und mit seiner Drain-Elektrode an einen sechsten Knoten NOD6 angeschlossen. Der PMOS-Transistor MP9 ist mit seiner Gate-Elektrode an den sechsten Knoten NOD6, mit seiner Source-Elektrode an die Speisespannung VDD und mit seiner Drain-Elektrode an den siebten Knoten NOD7 angeschlossen.
Der Entzerrertransistor MP1 zieht den Pegel des sechsten Knotens NOD6 in Reaktion auf das Taktsignal CLK auf die Speisespannung VDD hoch. Der Entzerrertransistor MP5 zieht den Pegel des siebten Knotens NOD7 in Reaktion auf das Taktsignal CLK auf die Speisespannung VDD hoch. Der Entzerrertransistor MP3 gleicht die Pegel des sechsten und siebten Knotens NOD6, NOD7 in Reaktion auf das Taktsignal CLK an die Speisespannung VDD an.
Der NMOS-Transistor MN13 ist mit seiner Gate-Elektrode an den fünften Knoten NOD5, mit seiner Drain-Elektrode an den vierten Knoten NOD4 und mit seiner Source-Elektrode an den zweiten Knoten NOD2 angeschlossen. Der NMOS-Transistor MN15 ist mit seiner Gate-Elektrode an den vierten Knoten NOD4, mit seiner Drain-Elektrode an den fünften Knoten NOD5 und mit seiner Source-Elektrode an den dritten Knoten NOD3 angeschlossen. Das Ausgangssignal VAB des vierten Knotens NOD4 und das Ausgangssignal VA des fünften Knotens NOD5 schwingen mit vollem Hub zwischen der Speisespannung VDD und Masse VSS und stellen Differenzsignale dar.
Die Zwischenspeichereinheit 55 umfasst vier Inverter IN1 bis IN4, zwei kreuzgekoppelte Transistoren CCT1 und CCT2, zwei Pull-up- Transistoren PT1 und PT2 sowie zwei Pull-down-Transistoren PD1 und PD2 und puffert das Ausgangssignal VAB des vierten Knotens NOD4 und das Ausgangssignal VA des fünften Knotens NOD5.
Fig. 6 zeigt im Schaltbild einen zweiten erfindungsgemäßen Datenempfänger 200. Dieser umfasst eine Sensoreinheit 51, eine Verstärkereinheit 53 und eine Zwischenspeichereinheit 55. Er ist vorzugsweise als ein Faltungsspannungs-Abtastverstärker realisiert.
Die Sensoreinheit 51 weist eine Struktur auf, bei der ein Taktsignal CLK den Gate-Elektroden von Transistoren MN1 und MN3 zugeführt wird, die jeweils mit ihrer Drain-Elektrode an einen ersten Knoten NOD1 und mit ihrer Source-Elektrode an Masse VSS angeschlossen sind. Ein erstes Referenzsignal VREF wird an die Gate-Elektrode eines Transistors MN5 angelegt, der mit einer Drain-Elektrode an einen dritten Knoten NOD3 und mit einer Source-Elektrode an den ersten Knoten NOD1 angeschlossen ist. Ein Datensignal DATA wird an eine Gate-Elektrode eines Transistors MN7 angelegt, der mit einer Drain-Elektrode an einen zweiten Knoten NOD2 und mit einer Source-Elektrode an den ersten Knoten NOD1 angeschlossen ist. Ein zweites Referenzsignal /VREF wird an eine Gate-Elektrode eines Transistors MN9 angelegt, der mit einer Drain- Elektrode an den dritten Knoten NOD3 und mit einer Source-Elektrode an den ersten Knoten NOD1 angeschlossen ist. Das Datensignal DATA wird an eine Gate-Elektrode eines Transistors MN11 angelegt, der mit einer Drain-Elektrode an den zweiten Knoten NOD2 und mit einer Source-Elektrode an den ersten Knoten NOD1 angeschlossen ist.
Die Sensoreinheit 51 sensiert die Differenz zwischen dem Datensignal DATA und dem ersten Referenzsignal VREF oder dem zweiten Referenzsignal /VREF und gibt die Resultate an den zweiten und dritten Knoten NOD2, NOD3 ab. Das erste und zweite Referenzsignal VREF, /VREF sind Differenzsignale, und ebenso sind die Ausgangssignale des zweiten Knotens und des dritten Knotens NOD2, NOD3 Differenzsignale.
Struktur und Betriebsweise der Verstärkereinheit 53 und der Zwischenspeichereinheit 55 von Fig. 6 entsprechen denen der Verstärkereinheit 53 und der Zwischenspeichereinheit 55 von Fig. 5, worauf verwiesen werden kann. Somit empfängt der Datenempfänger 200 von Fig. 6 daa erste Referenzsignal VREF, das zweite Referenzsignal /VREF und das Datensignal DATA und tastet das empfangene Datensignal DATA ab.
Fig. 7 veranschaulicht den Verlauf von Signalen des ersten und zweiten Referenzsignals VREF, /VREF und des Datensignals DATA. Wie daraus ersichtlich, oszillieren das erste und zweite Referenzsignal VREF, /VREF komplementär zueinander.
Nachfolgend wird auf die Betriebsweise des Datenempfängers 100 unter Bezugnahme auf die Fig. 3, 5 und 7 näher eingegangen. Wenn die Pegeldifferenz zwischen dem Datensignal DATA und dem zweiten Referenzsignal /VREF größer als die Pegeldifferenz zwischen dem Datensignal DATA und dem ersten Referenzsignal VREF ist, wie in Fig. 7 in den Abschnitten T1 und T3 gezeigt, dominiert der Betrieb des zweiten Vorverstärkers 40 von Fig. 3 über den Betrieb des ersten Vorverstärkers 30 von Fig. 3. Dementsprechend tastet der zweite Vorverstärker 40 die Pegeldifferenz zwischen dem zweiten Referenzsignal /VREF und dem Datensignal DATA ab und gibt das dritte Ausgangssignal V2P und das vierte Ausgangssignal V2N ab.
Wenn beispielsweise der Pegel des zweiten Referenzsignals /VREF höher als der Pegel des Datensignals DATA ist, gibt der zweite Vorverstärker 40 das dritte Ausgangssignal V2P mit niedrigerem Pegel als das vierte Ausgangssignal V2N an den Spannungsabtastverstärker 50 ab.
Die Verstärkereinheit 53 von Fig. 5 lädt die Pegel des vierten und fünften Knotens NOD4, NOD5 in Reaktion auf einen inaktiven Zustand des Taktsignals CLK auf die Speisespannung VDD vor. Dann sensieren die Transistoren MN9 und MN11 die Pegeldifferenz zwischen dem dritten Ausgangssignal V2P und dem vierten Ausgangssignal V2N in Reaktion auf das dritte und vierte Ausgangssignal V2P, V2N. Da hier der Pegel des Ausgangssignals des zweiten Knotens NOD2 höher als der Pegel des Ausgangssignals des dritten Knotens NOD3 ist, zieht der Transistor MN15 die Spannung VA am fünften Knoten NOD5 auf Massespannungspegel VSS herunter. Dementsprechend wird der Transistor MN13 sperrend geschaltet, und die Spannung VAB am vierten Knoten NOD4 wird auf der Speisespannung VDD gehalten. Die Zwischenspeichereinheit 55 puffert ein Ausgangssignal Q auf niedrigem Logikpegel und ein invertiertes Ausgangssignal QB auf hohem Logikpegel.
Wenn hingegen der Pegel des zweiten Referenzsignals /VREF niedriger als der Pegel des Datensignals DATA ist, gibt der zweite Vorverstärker 40 das dritte Ausgangssignal V2P mit höherem Pegel als das vierte Ausgangssignal V2N an den Spannungsabtastverstärker 50 ab. Die Verstärkereinheit 53 von Fig. 5 lädt die Pegel des vierten und fünften Knotens NOD4, NOD5 in Reaktion auf einen inaktiven Zustand des Taktsignals CLK auf die Speisespannung VDD vor. Die Transistoren MN9 und MN11 der Sensoreinheit 51 sensieren die Pegeldifferenz zwischen dem dritten Ausgangssignal V2P und dem vierten Ausgangssignal V2N in Reaktion auf das dritte und vierte Ausgangssignal V2P, V2N.
Da hierbei der Pegel des Ausgangssignals des zweiten Knotens NOD2 niedriger als der Pegel des Ausgangssignals des dritten Knotens NOD3 ist, zieht der Transistor MN13 die Spannung VAB am vierten Knoten NOD4 auf Massespannungspegel VSS herunter. Dementsprechend wird der Transistor MN15 sperrend geschaltet, so dass die Spannung VA am fünften Knoten NOD5 auf der Speisespannung VDD gehalten wird. Die Zwischenspeichereinheit 55 puffert ein Ausgangssignal Q, das sich auf hohem Logikpegel befindet, und ein invertiertes Ausgangssignal QB, das sich auf niedrigem Logikpegel befindet.
Wenn der Pegel des zweiten Referenzsignals gleich groß wie der Pegel des Datensignals DATA ist, gibt die Zwischenspeichereinheit 55 das Ausgangssignal Q und das invertierte Ausgangssignal QB mit demselben Logikwert ab.
In den Abschnitten T2 und T4 von Fig. 7 ist die Pegeldifferenz zwischen dem Datensignal DATA und dem ersten Referenzsignal VREF größer als die Pegeldifferenz zwischen dem Datensignal DATA und dem zweiten Referenzsignal /VREF, so dass der Betrieb des ersten Vorverstärkers 30 über denjenigen des zweiten Vorverstärkers 40 dominiert. Demgemäß tastet der erste Vorverstärker 30 die Pegeldifferenz zwischen dem ersten Referenzsignal VREF und dem Datensignal DATA ab und gibt das erste Ausgangssignal V1P und das zweite Ausgangssignal V1N ab.
Wenn beispielsweise der Pegel des ersten Referenzsignals VREF höher als der Pegel des Datensignals DATA ist, gibt der erste Vorverstärker 30 das erste Ausgangssignal V1P mit niedrigerem Pegel als das zweite Ausgangssignal V1N an den Spannungsabtastverstärker 50 ab. Der Verstärker 53 lädt die Pegel des vierten und fünften Knotens NOD4, NOD5 auf die Speisespannung VDD in Reaktion auf einen inaktiven Zustand des Taktsignals CLK vor. Die Transistoren MN5 und MN7 der Sensoreinheit 51 tasten die Pegeldifferenz zwischen dem ersten Ausgangssignal V1P und dem zweiten Ausgangssignal V1N in Reaktion auf das erste und zweite Ausgangssignal V1P, V1N ab.
Da hierbei der Pegel des Ausgangssignals des zweiten Knotens NOD2 höher als der Pegel des Ausgangssignals des dritten Knotens NOD3 ist, zieht der Transistor MN15 die Spannung VA am fünften Knoten NOD5 auf den Massespannungspegel VSS herunter. Dementsprechend wird der Transistor MN13 sperrend geschaltet, und die Spannung VAB am vierten Knoten NOD4 wird auf der Speisespannung VDD gehalten. Düe Zwischenspeichereinheit 55 puffert ein Ausgangssignal Q, das sich auf niedrigem Logikpegel befindet, und ein invertiertes Ausgangssignal QB, das sich auf hohem Logikpegel befindet.
Wenn hingegen der Pegel des ersten Referenzsignals VREF niedriger als der Pegel des Datensignals DATA ist, gibt der erste Vorverstärker 30 das erste Ausgangssignal V1P mit höherem Pegel als das zweite Ausgangssignal V1N an den Spannungsabtastverstärker 50 ab.
Der Verstärker 53 von Fig. 5 lädt die Pegel des vierten und fünften Knotens NOD4, NOD5 in Reaktion auf einen inaktiven Zustand des Taktsignals CLK auf die Speisespannung VDD vor. Die Transistoren MN5 und MN7 der Sensoreinheit 51 tasten die Pegeldifferenz zwischen dem ersten Ausgangssignal V1P und dem zweiten Ausgangssignal V1N in Reaktion auf das erste und zweite Ausgangssignal V1P, V1N ab.
Da hierbei der Pegel des Ausgangssignals des zweiten Knotens NOD2 niedriger als der Pegel des Ausgangssignals des dritten Knotens NOD3 ist, zieht der Transistor MN13 die Spannung VAB am vierten Knoten NOD4 auf den Massespannungspegel VSS herunter. Dementsprechend wird der Transistor MN15 sperrend geschaltet, so dass die Spannung VA am fünften Knoten NOD5 auf der Speisespannung VDD gehalten wird. Die Zwischenspeichereinheit 55 puffert das Ausgangssignal Q auf hohem Logikpegel und das invertierte Ausgangssignal QB auf niedrigem Logikpegel.
Wenn der Pegel des ersten Referenzsignals VREF gleich groß wie der Pegel des Datensignals DATA ist, puffert die Zwischenspeichereinheit 55 das Ausgangssignal Q und das invertierte Ausgangssignal QB auf denselben Logikwert.
Nachfolgend wird genauer auf die Betriebsweise des Datenempfängers 200 unter Bezugnahme auf die Fig. 6 und 7 eingegangen. In den Abschnitten T1 und T3 von Fig. 7 ist die Pegeldifferenz zwischen dem Datensignal DATA und dem zweiten Referenzsignal /VREF größer als die Pegeldifferenz zwischen dem Datensignal DATA und dem ersten Referenzsignal VREF, so dass der Betrieb der Transistoren MN9 und MN11 über den Betrieb der Transistoren MN5 und MN7 dominiert. Die Betriebsweise der Transistoren MN9 und MN11 und diejenige des Verstärkers 53 in Reaktion auf einen inaktiven Zustand des Taktsignals CLK ergeben sich wie folgt. Die Pegel des vierten und fünften Knotens NOD4, NOD5 des Verstärkers 53 werden auf die Speisespannung VDD vorgeladen.
Wenn der Pegel des zweiten Referenzsignals VREF höher als der Pegel des Datensignals DATA ist, ist der Pegel des Ausgangssignals des zweiten Knotens NOD2 höher als der Pegel des Ausgangssignals des dritten Knotens NOD3. Daher zieht der Transistor MN15 die Spannung VA am fünften Knoten NOD5 auf den Massespannungspegel VSS herunter. Dementsprechend wird der Transistor MN13 sperrend geschaltet, so dass die Spannung VAB am vierten Knoten NOD4 auf der Speisespannung VDD gehalten wird. Die Zwischenspeichereinheit 55 puffert das Ausgangssignal Q auf niedrigem Logikpegel und das invertierte Ausgangssignal QB auf hohem Logikpegel.
Wenn hingegen der Pegel des zweiten Referenzsignals VREF niedriger als der Pegel des Datensignals DATA ist, ist der Pegel des Ausgangssignals des zweiten Knotens NOD2 niedriger als der Pegel des Ausgangssignals des dritten Knotens NOD3. Daher zieht der Transistor MN13 die Spannung VAB am vierten Knoten NOD4 auf den Massespannungspegel VSS herunter. Dementsprechend wird der Transistor MN15 sperrend geschaltet, so dass die Spannung VA am fünften Knoten NOD5 auf der Speisespannung VDD gehalten wird. Die Zwischenspeichereinheit 55 puffert das Ausgangssignal Q auf hohem Logikpegel und das invertierte Ausgangssignal QB auf niedrigem Logikpegel.
Wenn der Pegel des ersten Referenzsignals VREF oder des zweiten Referenzsignals /VREF gleich dem Pegel des Datensignals DATA ist, gibt die Zwischenspeichereinheit 55 das Ausgangssignal Q und das invertierte Ausgangssignal QB mit demselben Logikwert ab.
In den Abschnitten T2 und T4 von Fig. 7 ist die Pegeldifferenz zwischen dem Datensignal DATA und dem ersten Referenzsignal VREF größer als die Pegeldifferenz zwischen dem Datensignal DATA und dem zweiten Referenzsignal /VREF. Daher dominiert der Betrieb der Transistoren MN5 und MN7 über den Betrieb der Transistoren MN9 und MN11.
Wenn beispielsweise der Pegel des ersten Referenzsignals VREF höher als der Pegel des Datensignals DATA ist, ist der Ausgangssignalpegel des zweiten Knotens NOD2 höher als der Ausgangssignalpegel des dritten Knotens NOD3. Daher zieht der Transistor MN15 die Spannung VA am fünften Knoten NOD5 auf den Massespannungspegel VSS herunter. Demgemäß wird der Transistor MN13 sperrend geschaltet, so dass die Spannung VAB am vierten Knoten NOD4 auf der Speisespannung VDD gehalten wird. Die Zwischenspeichereinheit 55 puffert das Ausgangssignal auf niedrigem Logikpegel und das invertierte Ausgangssignal QB auf hohem Logikpegel.
Wenn hingegen der Pegel des ersten Referenzsignals VREF niedriger als der Pegel des Datensignals DATA ist, ist der Ausgangssignalpegel des zweiten Knotens NOD2 niedriger als der Ausgangssignalpegel des dritten Knotens NOD3. Daher zieht der Transistor MN13 die Spannung VAB am vierten Knoten NOD4 auf den Massespannungspegel VSS herunter. Demgemäß wird der Transistor MN15 sperrend geschaltet, so dass die Spannung VA am vierten Knoten NOD4 auf der Speisespannung VDD gehalten wird. Dadurch puffert die Zwischenspeichereinheit 55 das Ausgangssignal Q auf hohem Logikpegel und das invertierte Ausgangssignal QB auf niedrigem Logikpegel.
Wenn der Pegel des ersten Referenzsignals VREF oder des zweiten Referenzsignals VREF gleich groß wie der Pegel des Datensignals DATA ist, puffert die Zwischenspeichereinheit 55 das Ausgangssignal Q und das invertierte Ausgangssignal QB auf demselben Logikwert.
Alternativ kann ein Datenempfänger auch einen ersten und zweiten Faltungsspannungs-Abtastverstärker enthalten, von denen der eine die Ausgangssignale des ersten Vorverstärkers 30 und der andere die Ausgangssignale des zweiten Vorverstärkers 40 empfängt. In diesem Fall kann der erste Faltungsspannungs-Abtastverstärker darauf ausgelegt sein, von den dem Datenempfänger zugeführten Daten ungeradzahlige Bits in Reaktion auf eine erste Flanke, z. B. eine ansteigende Flanke, des Taktsignals CLK zu detektieren, während der zweite Faltungsspannungs-Abtastverstärker darauf ausgelegt wird, ungeradzahlige Bits in Reaktion auf eine zweite Flanke, z. B. eine fallendes Flanke, des Taktsignals CLK zu detektieren.
Die erfindungsgemäßen Datenempfänger 100, 200 sind in der Lage, Daten unter Empfang derselben und von differentiellen Referenzsignalen stabil zu detektieren. Mit anderen Worten können die Datenempfänger 100, 200 die Daten unter Verwendung eines Differenzsignals mit hoher Geschwindigkeit bei Verwendung nur einer Datenleitung stabil detektieren. Im Fall des Empfangens von Daten mit 16 Bit bei hoher Geschwindigkeit benötigt der ein Differenzsignal verwendende Datenempfänger herkömmlicher Bauart 32 Signalleitungen. Im Gegensatz dazu ist der erfindungsgemäße Datenempfänger in der Lage, dieselbe Wirkung unter Verwendung von nur zwei Differenzsignalleitungen und 16 Datenleitungen zu erzeugen.
Außerdem ist es erfindungsgemäß möglich, den Stromverbrauch und die Entwurfsfläche für den Datenempfänger zu verringern. Da der erfindungsgemäße Datenempfänger synchron zu einem Taktsignal arbeitet, können Daten mit hoher Geschwindigkeit selbst bei hoher Frequenz stabil detektiert werden. Zudem ist es selbst in Fällen, in denen keine große Differenz zwischen Signalen vorliegt, die in einen Faltungsspannungs-Abtastverstärker eingegeben werden, und Schwankungen der Prozessbedingungen, der Spannung oder der Temperatur auftreten, trotzdem möglich, Daten präzise zu detektieren.

Claims

1. Datenempfänger, gekennzeichnet durch
eine Vergleichs-/Verstärkerstufe (30, 40, 51) zum Vergleichen zugeführter Daten (DATA) mit wenigstens einer Referenzspannung (VREF, /VREF) und zur Erzeugung von Differenzsignalen abhängig vom Vergleichsergebnis und
eine differentielle Faltungsspannungs-Sensor- oder Abtasteinheit (50, 53) zum Verstärken der Differenzsignale synchron zu einem Taktsignal und zum Detektieren oder Abtasten der zugeführten Datenwerte.

2. Datenempfänger nach Anspruch 1, weiter dadurch gekennzeichnet, dass die Vergleichs-/Verstärkerstufe auf einer Dateneingangsleitung zugeführte Daten mit einer Referenzspannung auf einer Referenzspannungsleitung vergleicht oder differentielle Referenzsignale mit zugeführten Daten vergleicht.

3. Datenempfänger nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die Vergleichs-/Verstärkerstufe eine Differenzverstärkereinheit beinhaltet, welche differentielle Referenzsignale, die über eine erste und zweite Übertragungsleitung zugeführt werden, mit Daten vergleicht, die über eine dritte Übertragungsleitung zugeführt werden, und davon abhängig die Differenzsignale abgibt und die differentielle Faltungsspannungs-Abtasteinheit die Differenz zwischen den Differenzsignalen synchron zu dem Taktsignal verstärkt und die Daten abtastet.

4. Datenempfänger nach Anspruch 2, weiter dadurch gekennzeichnet, dass die differentiellen Referenzsignale entweder Gleichstromsignale oder oszillierende Signale sind.

5. Datenempfänger nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass die differentielle Faltungsspannungs- Abtasteinheit (50) folgende Elemente enthält:
eine Sensoreinheit (51), welche die Differenz zwischen den Differenzsignalen synchron zum Taktsignal sensiert und abhängig davon zweite Differenzsignale abgibt,
eine Verstärkereinheit (53), welche die Pegel eines ersten und zweiten Knotens synchron zum Taktsignal auf eine Speisespannung vorlädt, die Differenz zwischen den zweiten Differenzsignalen zur Erzeugung dritter Differenzsignale verstärkt und die dritter Differenzsignale am ersten und zweiten Knoten abgibt, und
eine Zwischenspeichereinheit (55), die das Ausgangssignal des ersten Knotens und das Ausgangssignal des zweiten Knotens puffert.

6. Datenempfänger nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass die Vergleichs-/Verstärkerstufe eine erste Differenzverstärkereinheit (30) zum Vergleichen eines erster Referenzsignals mit zugeführten Daten und zum Abgeben erster Differenzsignale basierend auf dem Vergleichsergebnis und eine zweite Differenzverstärkereinheit (40) zum Vergleichen eines zweiten Referenzsignals mit den zugeführten Daten und zum Abgeben zweiter Differenzsignale basierend auf dem Vergleichsergebnis aufweist und die differenzielle Faltungsspannungs- Abtasteinheit die Differenz zwischen den ersten Differenzsignalen und/oder den zweiten Differenzsignalen synchron zum Taktsignal verstärkt und die zugeführten Daten detektiert, wobei das erste und zweite Referenzsignal Differenzsignale sind.

7. . Datenempfänger nach Anspruch 6, weiter dadurch gekennzeichnet, dass das erste Referenzsignal an einem ersten Eingangsanschluss der ersten Differenzverstärkereinheit über eine erste Übertragungsleitung zugeführt wird, das zweite Referenzsignal an einem ersten Eingangsanschluss der zweiten Differenzverstärkereinheit über eine zweite Übertragungsleitung zugeführt wird und die Eingangsdaten an einem zweiten Eingangsanschluss der ersten Differenzverstärkereinheit und an einem zweiten Eingangsanschluss der zweiten Differenzverstärkereinheit über eine dritte Übertragungsleitung zugeführt werden.

8. Datenempfänger nach Anspruch 6 oder 7, weiter dadurch gekennzeichnet, dass die differenzielle Faltungsspannungs-Abtasteinheit folgende Elemente enthält:
eine Sensoreinheit (51), welche die Differenz zwischen den ersten Differenzsignalen und/oder den zweiten Differenzsignalen synchron zum Taktsignal sensiert und dritte Differenzsignale basierend auf dem Sensierungsergebnis abgibt,
eine Verstärkereinheit (53), welche Spannungspegel eines ersten und zweiten Knotens auf eine Speisespannung synchron zum Taktsignal vorlädt, die Differenz zwischen den dritten Differenzsignalen zur Erzeugung vierter Differenzsignale verstärkt und die vierten Differenzsignale am ersten und zweiten Knoten abgibt, und
eine Zwischenspeichereinheit (55), die das Ausgangssignal des ersten Knotens und das Ausgangssignal des zweiten Knotens puffert.

9. Datenempfänger, gekennzeichnet durch
eine Sensoreinheit (51), die differenzielle Referenzsignale mit zugeführten Daten synchron zu einem Taktsignal vergleicht und erste Differenzsignale basierend auf den Vergleichsergebnissen abgibt,
eine Verstärkereinheit (53), welche die Pegel eines ersten und zweiten Knotens auf eine Speisespannung synchron zum Taktsignal vorlädt, die Differenz zwischen den ersten Differenzsignalen zur Erzeugung zweiter Differenzsignale verstärkt und die zweiten Differenzsignale am ersten und zweiten Knoten abgibt, und
eine Zwischenspeichereinheit (55), die ein Ausgangssignal des ersten Knotens und ein Ausgangssignal des zweiten Knotens puffert.

10. Datenempfänger nach Anspruch 9, weiter dadurch gekennzeichnet, dass der Sensoreinheit die differenziellen Referenzsignale über eine erste Übertragungsleitung und eine zweite Übertragungsleitung und die Daten über eine dritte Übertragungsleitung synchron zum Taktsignal zugeführt werden und die Verstärkereinheit eine Vorladestufe umfasst, welche Spannungspegel des ersten und zweiten Knotens auf eine Speisespannung synchron zum Taktsignal vorlädt, die Differenz zwischen den ersten Differenzsignalen zur Erzeugung der zweiten Differenzsignale verstärkt und die zweiten Differenzsignale am ersten und zweiten Knoten abgibt.

11. Datenempfänger nach Anspruch 9 oder 10, weiter dadurch gekennzeichnet, dass die Sensoreinheit eine erste Sensorstufe zum Vergleichen eines ersten Referenzsignals mit zugeführten Daten synchron zum Taktsignal und Abgeben erster Differenzsignale am ersten und zweiten Knoten sowie eine zweite Sensorstufe zum Vergleichen eines zweiten Referenzsignals mit den zugeführten Daten und Abgeben zweiter Differenzsignale umfasst und die Verstärkereinheit Spannungspegel eines dritten und vierten Knotens auf eine Speisespannung synchron zum Taktsignal vorlädt, die Differenz zwischen den ersten Differenzsignalen zur Erzeugung dritter Differenzsignale verstärkt, die Differenz zwischen den zweiten Differenzsignalen zur Erzeugung vierter Differenzsignale verstärkt und die dritten oder vierten Differenzsignale am ersten und zweiten Knoten abgibt, wobei die Zwischenspeichereinheit die dritten oder die vierten Differenzsignale puffert und die ersten und zweiten Referenzsignale Differenzsignale sind.

12. Verfahren zum Empfangen von Daten, gekennzeichnet durch folgende Schritte:

- Vergleichen differenzieller Referenzsignale mit zugeführten Daten und Abgeben erster Differenzsignale basierend auf den Vergleichsergebnissen und

- Detektieren oder Abtasten der Daten durch Verstärken der Differenz zwischen den ersten Differenzsignalen synchron zu einem Taktsignal.

13. Verfahren nach Anspruch 12, weiter dadurch gekennzeichnet, dass die differenziellen Referenzsignale über eine erste und eine zweite Übertragungsleitung zugeführt werden und die Daten über eine dritte Übertragungsleitung zugeführt werden.

14. Verfahren nach Anspruch 12 oder 13, weiter dadurch gekennzeichnet, dass das Detektieren oder Abtasten der zugeführten Daten folgende Schritte umfasst:

- Sensieren der Differenz zwischen den ersten Differenzsignalen synchron zum Taktsignal und Abgeben zweiter Differenzsignale basierend auf den Sensierungsergebnissen,

- Vorladen von Spannungspegeln eines ersten und zweiten Knotens auf eine Speisespannung synchron zum Taktsignal, Verstärken der Differenz zwischen den zweiten Differenzsignalen zur Erzeugung dritter Differenzsignale und Abgeben der dritten Differenzsignale an den ersten und zweiten Knoten und

- Zwischenspeichern eines Ausgangssignals des ersten Knotens und eines Ausgangssignals des zweiten Knotens.

15. Verfahren zum Empfangen von Daten, gekennzeichnet durch folgende Schritte:

- Vergleichen differenzieller Referenzsignale mit zugeführten Daten synchron zu einem Taktsignal und Abgeben erster Differenzsignale basierend auf den Vergleichsergebnissen,

- Vorladen von Spannungspegeln eines ersten und zweiten Knotens auf eine Speisespannung synchron zum Taktsignal, Verstärken der Differenz zwischen den ersten Differenzsignalen zur Erzeugung zweiter Differenzsignale und Abgeben der zweiten Differenzsignale am ersten und zweiten Knoten und