DE102006041648A1

DE102006041648A1 - Eingangsempfänger und Eingabedatensignalempfangsverfahren

Info

Publication number: DE102006041648A1
Application number: DE102006041648A
Authority: DE
Inventors: Young-Jin Jeon
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-08-26
Filing date: 2006-08-23
Publication date: 2007-03-15
Anticipated expiration: 2026-08-24
Also published as: JP4955344B2; CN1921307A; DE102006041648B4; US20070064504A1; KR20070024213A; KR100699862B1; JP2007068176A; US7778374B2; TWI324855B; CN1921307B; TW200715711A

Abstract

Die Erfindung bezieht sich auf einen Eingangsempfänger, der ein Eingabedatensignal (DTA) empfängt, und auf ein zugehöriges Empfangsverfahren. DOLLAR A Bei einem erfindungsgemäßen Eingangsempfänger sind ein erster Eingabepuffer (31), der eine Spannungsdifferenz zwischen dem Eingabedatensignal und einer ersten Referenzspannung (VREFH) abtastet, um ein erstes Abtastergebnis zur Verfügung zu stellen, und das erste Abtastergebnis verstärkt, wobei das Eingabedatensignal und die erste Referenzspannung in einen positiven Eingabeanschluss bzw. einen negativen Eingabeanschluss des ersten Eingabepuffers eingebbar sind, ein zweiter Eingabepuffer (33), der eine Spannungsdifferenz zwischen einer zweiten Referenzspannung (VREFL) und dem Eingabedatensignal abtastet, um ein zweites Abtastergebnis zur Verfügung zu stellen, und das zweite Abtastergebnis verstärkt, wobei die zweite Referenzspannung und das Eingabedatensignal in einen positiven Eingabeanschluss bzw. einen negativen Eingabeanschluss des zweiten Eingabepuffers eingebbar sind, und ein Phasendetektor (35) vorhanden, der eine Phasendifferenz zwischen einem Ausgabesignal (SEL1) des ersten Eingabepufffers und einem Ausgabesignal (SEL2) des zweiten Eingabepuffers detektiert und ein mit dem Detektionsergebnis korrespondierendes Detektionsausgabesignal (DI) ausgibt. DOLLAR A Verwendung z. B. zur Datenübertragung zwischen elektronischen Halbleiterbauelementen.

Description

Die Erfindung betrifft einen Eingangsempfänger, z.B. für ein Halbleiterbauelement, und ein zugehöriges Empfangsverfahren für ein Eingabedatensignal.

Halbleiterbauelemente übertragen innerhalb eines Systems untereinander Datensignale. Wenn Datensignale empfangen werden, muss das Halbleiterbauelement bestimmen, ob die Datensignale auf einem hohen oder einem niedrigen logischen Pegel sind. Dazu dient ein Eingangsempfänger, der die Datensignale empfängt und bestimmt, ob die Datensignale einen hohen oder niedrigen logischen Pegel aufweisen.

Halbleiterbauelemente in einem System können Daten auf zwei verschiedene Arten untereinander übertragen, d.h. senden und empfangen, und zwar mit einem Differenzsignalverfahren bzw. symmetrischen oder zweiadrigen Signalübertragungsverfahren oder einem Einzelsignalverfahren bzw. unsymmetrischen oder einadrigen Signalübertragungsverfahren. Ein Ausführungsbeispiel eines Halbleiterbauelements, das im Differenzsignalverfahren oder Einzelsignalverfahren arbeitet, ist in der Patentschrift US 6.590.429 beschrieben.

1 veranschaulicht Signalverläufe von Datensignalen, die zwischen Halbleiterbauelementen unter Verwendung des Differenzsignalverfahrens übertragen werden. Unter Bezugnahme auf 1 sind die Halbleiterbauelemente bei dem Differenzsignalverfahren über zwei Datenübertragungsleitungen miteinander verbunden und ein Datensignal DATA und ein komplementäres Datensignal/DATA werden jeweils über die entsprechende Datenübertragungsleitung zwischen den Halbleiterbauelementen übertragen. Das Differenzsignalverfahren kann eine höhere Toleranz für Gleichtaktrauschen zur Verfügung stellen als das unsymmetrische Verfahren und kann ein doppelt so breites Eingabedatenauge W1 wie letzteres zur Verfügung stellen. Beim Differenzsignalverfahren werden jedoch zwei Datensignale, d.h. das Datensignal DATA und das komplementäre Datensignal/DATA, gemeinsam übertragen, wodurch die Anzahl der erforderlichen Anschlüsse für das Halbleiterbauelement erhöht wird.

2 veranschaulicht einen Signalverlauf eines Datensignals, das zwischen den Halbleiterbauelementen unter Verwendung des unsymmetrischen Verfahrens übertragen wird. Unter Bezugnahme auf 2 sind die Halbleiterbauelemente bei dem unsymmetrischen Übertragungsverfahren über eine einzelne Datenübertragungsleitung miteinander verbunden und ein Datensignal DATA wird über die einzelne Datenübertragungsleitung zwischen den Halbleiterbauelementen übertragen. Das unsymmetrische Verfahren kann die Anzahl der erforderlichen Anschlüsse für das Halbleiterbauelement reduzieren, es ist jedoch anfälliger für Gleichtaktrauschen als das Differenzsignalverfahren und stellt ein Eingabedatenauge W2 zur Verfügung, dessen Breite nur halb so groß wie das Eingabedatenauge des Differenzsignalverfahrens ist.

Es ist Aufgabe der Erfindung, einen Eingangsempfänger und ein Empfangsverfahren anzugeben, welche die Herstellungskosten eines Halbleiterbauelementsystems reduzieren und die Leistungsfähigkeit des Systems erhöhen können, und in der Lage sind, so viele Daten wie erforderlich unter Verwendung von so wenigen Datenleitungen wie möglich und unter Bereitstellung eines Eingabedatenauges zu übertragen, das so breit wie möglich ist.

Die Erfindung löst diese Aufgabe durch einen Eingangsempfänger mit den Merkmalen des Patentanspruchs 1, 2 oder 3 und durch ein Eingabeverfahren mit den Merkmalen des Patentanspruchs 13, 14 oder 15.

Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Eine Ausführungsform eines erfindungsgemäßen Eingangsempfängers für ein Halbleiterbauelement umfasst eine doppelte Referenz und stellt ein Eingabedatenauge zur Verfügung, das so breit wie das Eingabedatenauge bei einem Differenzsignalverfahren ist, und kann die Anzahl der erforderlichen Anschlüsse wie bei einem unsymmetrischen Verfahren reduzieren.

Eine Ausführungsform eines erfindungsgemäßen Eingabedatensignalempfangsverfahrens für ein Halbleiterbauelement kann ein Eingabedatenauge zur Verfügung stellen, das so breit wie das Eingabedatenauge bei einem Differenzsignalverfahren ist, und kann die Anzahl der erforderlichen Anschlüsse wie bei einem unsymmetrischen Verfahren reduzieren.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten herkömmlichen Signaltypen sind in den Zeichnungen dargestellt. Es zeigen:
1 ein Diagramm zur Darstellung des Verlaufs von Signalen, die zwischen Halbleiterbauelementen unter Verwendung eines Differenzsignalverfahrens übertragen werden,
2 ein Diagramm zur Darstellung des Verlaufs eines Signals, das zwischen den Halbleiterbauelementen unter Verwendung eines einseitigen unsymmetrischen Übertragungsverfahrens übertragen wird,
3 ein Blockdiagramm eines erfindungsgemäßen Eingangsempfängers mit einer doppelten Referenz,
4 ein Schaltbild eines Ausführungsbeispiels des erfindungsgemäßen Eingangsempfängers mit doppelter Referenz gemäß 3,
5 ein Diagramm zur Darstellung des Verlaufs von Signalen, die mit dem erfindungsgemäßen Eingangsempfänger mit doppelter Referenz gemäß 4 in einer ersten Betriebssituation assoziiert sind,
6 ein Diagramm zur Darstellung des Verlaufs von Signalen, die mit dem erfindungsgemäßen Eingangsempfängers mit doppelter Referenz gemäß 4 in einer zweiten Betriebssituation assoziiert sind,
7 ein Blockdiagramm eines weiteren erfindungsgemäßen Eingangsempfängers mit doppelter Referenz,
8 ein Schaltbild eines Ausführungsbeispiels eines ersten Differenzverstärkereingabepuffers aus 7 und
9 ein Schaltbild eines Ausführungsbeispiels eines zweiten Differenzverstärkereingabepuffers aus 7.
3 zeigt ein Ausführungsbeispiel eines erfindungsgemäßen Eingangsempfängers mit doppelter Referenz. Unter Bezugnahme auf 3 umfasst dieser Eingangsempfänger einen ersten Eingabepuffer 31, einen zweiten Eingabepuffer 33 und einen Phasendetektor 35.
Der erste Eingabepuffer 31 tastet eine Spannungsdifferenz zwischen einem Eingabedatensignal DATA und einer ersten Referenzspannung VREFH ab, verstärkt das Abtastergebnis und gibt ein Ausgabesignal SEL1 als Verstärkungsergebnis aus. Hierbei ist das Eingabedatensignal DATA mit einem Taktsignal CLK synchronisiert und wird an einem positiven Eingabeanschluss (+) des ersten Eingabepuffers 31 eingegeben, und die erste Referenzspannung VREFH wird am negativen Eingabeanschluss (–) des ersten Eingabepuffers 31 eingegeben. Wie nachfolgend beschrieben wird, wird der erste Eingabepuffer 31 durch das Taktsignal CLK freigegeben/gesperrt. Der zweite Eingabepuffer 33 tastet eine Spannungsdifferenz zwischen einer zweiten Referenzspannung VREFL und dem Eingabedatensignal DATA ab, verstärkt das Abtastergebnis und gibt ein Ausgabesignal SEL2 als Verstärkungsergebnis aus. Hierbei ist die zweite Referenzspannung VREFL mit dem Taktsignal CLK synchronisiert und wird an einem positiven Eingabeanschluss (+) des zweiten Eingabepuffers 33 eingegeben, und das Eingabedatensignal DATA wird am negativen Eingabeanschluss (–) des zweiten Eingabepuffers 33 eingegeben. Auch der zweite Eingabepuffer 33 wird durch das Taktsignal CLK freigegeben/gesperrt.
Der Phasendetektor 35 detektiert eine Phasendifferenz zwischen dem Ausgabesignal SEL1, das vom ersten Eingabepuffer 31 ausgegeben wird, und dem Ausgabesignal SEL2, das vom zweiten Eingabepuffer 33 ausgegeben wird, und gibt ein Ausgabesignal DI aus, das mit dem Detektionsergebnis korrespondiert.
Hierbei ist die erste Referenzspannung VREFH höher als eine mittlere Spannung des Eingabedatensignals DATA, und die zweite Referenzspannung VREFL ist niedriger als die mittlere Spannung des Eingabedatensignals DATA. Eine innerhalb eines Halbleiterbauelements erzeugte Spannung oder eine Versorgungsspannung VDD kann als erste Referenzspannung VREFH verwendet werden. Eine innerhalb eines Halbleiterbauelements erzeugte Spannung oder eine Massespannung VSS kann als zweite Referenzspannung VREFL verwendet werden.
Im Detail detektiert der erste Eingabepuffer 31 einen niedrigen Pegel des Eingabedatensignals DATA und vergleicht das Eingabedatensignal DATA mit der ersten Referenzspannung VREFH, weil die Differenz zwischen der ersten Referenzspannung VREFH und der Spannung des Eingabedatensignals DATA maximal ist, wenn die Spannung des Eingabedatensignals DATA minimal ist, wie aus den 5 und 6 ersichtlich ist.
Der zweite Eingabepuffer 33 detektiert einen höchsten Pegel des Eingabedatensignals DATA und vergleicht das Eingabedatensignal DATA mit der zweiten Referenzspannung VREFL, weil die Differenz zwischen der zweiten Referenzspannung VREFL und der Spannung des Eingabedatensignals DATA maximiert ist, wenn die Spannung des Eingabedatensignals DATA maximal ist, wie aus den 5 und 6 ersichtlich ist.
4 zeigt eine vorteilhafte schaltungstechnische Realisierung des erfindungsgemäßen Eingangsempfängers mit doppelter Referenz von 3. Unter Bezugnahme auf 4 ist der erste Eingabepuffer 31 als kreuzgekoppelter Abtastverstärker ausgeführt und umfasst eine Eingangsempfangseinheit 311, eine Abtastverstärkereinheit 313, eine Steuereinheit 315 und einen invertierenden Puffer I11. Die Eingangsempfangs einheit 311 umfasst einen ersten Eingangstransistor N13, der ein Gate aufweist, an dem das Eingabedatensignal DATA angelegt ist, und einen zweiten Eingangstransistor N14, der ein Gate aufweist, an dem die erste Referenzspannung VREFH angelegt ist. Das Gate des ersten Eingangstransistors N13 korrespondiert mit dem positiven Eingabeanschluss (+) des ersten Eingabepuffers 31, und das Gate des zweiten Eingangstransistors N14 korrespondiert mit dem negativen Eingabeanschluss (–) des ersten Eingabepuffers 31. Hierbei können der erste und zweite Eingangstransistor N13 und N14 als NMOS-Transistoren ausgeführt sein.
Die Abtastverstärkereinheit 313 ist zwischen einem ersten Ende des ersten Eingangstransistors N13 und einem ersten Ende des zweiten Eingangstransistors N14 eingeschleift und tastet die Spannungsdifferenz zwischen dem ersten Ende des ersten Eingangstransistors N13 und dem ersten Ende des zweiten Eingangstransistors N14 ab und verstärkt das Abtastergebnis. Die Abtastverstärkereinheit 313 umfasst zwei PMOS-Transistoren P12 und P13, die über Kreuz gekoppelt sind, und zwei NMOS-Transistoren N11 und N12, die über Kreuz gekoppelt sind.
Die Steuereinheit 315 umfasst einen NMOS-Transistor N15, der zwischen einem gemeinsamen Knoten des ersten und zweiten Eingangstransistors N13 und N14 und Masse VSS eingeschleift ist und vom Taktsignal CLK gesteuert wird, einen PMOS-Transistor P14, der zwischen der Versorgungsspannung VDD und einem Knoten eingeschleift ist, an dem ein internes Ausgabesignal V1 ausgegeben wird, und vom Taktsignal CLK gesteuert wird, und einen PMOS-Transistor P11, der zwischen der Versorgungsspannung VDD und einem Knoten eingeschleift ist, an dem ein komplementäres Signal V1' des internen Ausgabesignals V1 ausgegeben wird, das nachfolgend auch als komplementäres internes Ausgabesignal bezeichnet wird, und der vom Taktsignal CLK gesteuert wird.
Wenn das Taktsignal CLK einen hohen logischen Pegel aufweist, wird der NMOS-Transistor N15 leitend geschaltet und die PMOS-Transistoren P14 und P11 werden sperrend geschaltet. Entsprechend sind die Eingangsempfangseinheit 311 und die Abtastverstärkereinheit 313 freigegeben und arbeiten normal. Wenn das Taktsignal CLK einen niedrigen logischen Pegel aufweist, wird der NMOS-Transistor N15 sperrend geschaltet und die PMOS-Transistoren P14 und P11 werden leitend geschaltet. Entsprechend sind die Eingangsempfangseinheit 311 und die Abtastverstärkereinheit 313 gesperrt und arbeiten daher nicht, wobei in diesem Fall die Spannungen am Knoten, an dem das interne Ausgabesignal V1 ausgegeben wird, und am Knoten, an dem das komplementäre interne Signal V1' ausgegeben wird, so hoch wie die Versorgungsspannung VDD sind.
Der invertierende Puffer I11 invertiert das interne Ausgabesignal V1, puffert das Invertierungsergebnis und gibt das Ausgabesignal SEL1 als Pufferergebnis aus.
Der zweite Eingabepuffer 33 ist wie der erste Eingabepuffer 31 als ein kreuzgekoppelter Abtastverstärker ausgeführt und umfasst eine Eingabeempfangseinheit 331, eine Abtastverstärkereinheit 333, eine Steuereinheit 335 und einen invertierenden Puffer I31. Die Eingabeempfangseinheit 331 umfasst einen ersten Eingabetransistor N33, der ein Gate aufweist, an dem die zweite Referenzspannung VREFL angelegt ist, und einen zweiten Eingabetransistor N34, der ein Gate aufweist, an dem das Eingabedatensignal DATA angelegt ist. Das Gate des ersten Eingabetransistors N33 korrespondiert mit dem positiven Eingabeanschluss (+) des zweiten Eingabepuffers 33, und das Gate des zweiten Eingabetransistors N34 korrespondiert mit dem negativen Eingabeanschluss (–) des zweiten Eingabepuffers 33. Hierbei können der erste und zweite Eingabetransistor N33 und N34 als NMOS-Transistoren ausgeführt sein.
Die Abtastverstärkereinheit 333 ist zwischen einem ersten Ende des ersten Eingabetransistors N33 und einem ersten Ende des zweiten Eingabetransistors N34 eingeschleift und tastet die Spannungsdifferenz zwischen dem ersten Ende des ersten Eingabetransistors N33 und dem ersten Ende des zweiten Eingabetransistors N34 ab und verstärkt das Abtastergebnis. Die Abtastverstärkereinheit 333 umfasst zwei PMOS-Transistoren P32 und P33, die über Kreuz gekoppelt sind, und zwei NMOS-Transistoren N31 und N32, die über Kreuz gekoppelt sind.
Die Steuereinheit 335 umfasst einen NMOS-Transistor N35, der zwischen einem gemeinsamen Knoten des ersten und zweiten Eingabetransistors N33 und N34 und Masse VSS eingeschleift ist und vom Taktsignal CLK gesteuert wird, einen PMOS-Transistor P34, der zwischen der Versorgungsspannung VDD und einem Knoten eingeschleift ist, an dem ein internes Ausgabesignal V2 ausgegeben wird, und vom Taktsignal CLK gesteuert wird, und einen PMOS-Transistor P31, der zwischen der Versorgungsspannung VDD und einem Knoten eingeschleift ist, an dem ein komplementäres Signal V2' des internen Ausgabesignals V2 ausgegeben wird, und vom Taktsignal CLK gesteuert wird.
Wenn das Taktsignal CLK einen hohen logischen Pegel aufweist, wird der NMOS-Transistor N35 leitend geschaltet und die PMOS-Transistoren P34 und P31 werden sperrend geschaltet. Entsprechend sind die Eingabeempfangseinheit 331 und die Abtastverstärkereinheit 333 freigegeben und arbeiten normal. Wenn das Taktsignal CLK einen niedrigen logischen Pegel aufweist, wird der NMOS-Transistor N35 sperrend geschaltet und die PMOS-Transistoren P34 und P31 werden leitend geschaltet. Entsprechend sind die Eingabeempfangseinheit 331 und die Abtastverstärkereinheit 333 gesperrt und arbeiten daher nicht, wobei in diesem Fall die Spannungen am Knoten, an dem das interne Ausgabesignal V2 ausgegeben wird, und am Knoten, an dem das kom plementäre interne Signal V2' ausgegeben wird, so hoch wie die Versorgungsspannung VDD sind.
Der invertierende Puffer I31 invertiert das interne Ausgabesignal V2, puffert das Invertierungsergebnis und gibt das Ausgabesignal SEL2 als Pufferergebnis aus.
Wie oben ausgeführt ist, weist der zweite Eingabepuffer 33 die gleiche Struktur wie der erste Eingabepuffer 31 auf, außer dass das Eingabedatensignal DATA am negativen Eingabeanschluss (–) des zweiten Eingabepuffers 33 eingegeben wird, d.h. am Gate des NMOS-Transistors N34, während das Eingabedatensignal DATA am positiven Eingabeanschluss (+) des ersten Eingabepuffers 31 eingegeben wird, d.h. am Gate des NMOS-Transistors N13, und dass die zweite Referenzspannung VREFL am positiven Eingabeanschluss (+) des zweiten Eingabepuffers 33, d.h. am Gate des NMOS-Transistors N33 eingegeben wird, während die erste Referenzspannung VREFH am positiven Eingabeanschluss (+) des ersten Eingabepuffers 31 eingegeben wird, d.h. am Gate des NMOS-Transistors N14.
Der Phasendetektor 35 umfasst eine erste Zwischenspeicherschaltung 351, die als Setz-Rücksetz(SR)-Zwischenspeicherschaltung ausführt ist und das Ausgabesignal SEL1, das vom ersten Eingabepuffer 31 ausgegeben wird, sowie das Ausgabesignal SEL2 zwischenspeichert, das vom zweiten Eingabepuffer 33 ausgegeben wird, und eine zweite Zwischenspeicherschaltung 353, die auch als SR-Zwischenspeicherschaltung ausgeführt ist und die beiden Ausgabesignale der ersten Zwischenspeicherschaltung 351 zwischenspeichert. Die zweite Zwischenspeicherschaltung 353 gibt das Ausgabesignal DI aus, das mit der Phasendifferenz zwischen dem Ausgabesignal SEL1 und dem Ausgabesignal SEL2 korrespondiert. Die erste Zwischenspeicherschaltung 351 um fasst zwei NAND-Gatter ND11 und ND13, und die zweite Zwischenspeicherschaltung 352 umfasst zwei NAND-Gatter ND31 und ND33.
Der erste und zweite Eingabepuffer 31 und 33 sind in den 3 und 4 als mit dem Taktsignal CLK synchronisiert und vom Taktsignal CLK gesteuert dargestellt. Es versteht sich jedoch, dass der erste und zweite Eingabepuffer 31 und 33 nicht notwendigerweise mit dem Taktsignal CLK synchronisiert sind und vom Taktsignal CLK gesteuert werden. Zusätzlich sind der erste und zweite Eingabepuffer 31 und 33 in den 3 und 4 als kreuzgekoppelte Abtastverstärker ausgeführt, können aber alternativ auch als andere Verstärker ausgeführt sein. Zudem ist der Phasendetektor 35 in den 3 und 4 als SR-Zwischenspeicherschaltung ausgeführt, kann aber alternativ als andere Schaltung ausgeführt sein.
Die 5 und 6 zeigen Diagramme mit Signalverläufen von Signalen, die mit dem erfindungsgemäßen Eingangsempfänger mit doppelter Referenz assoziiert sind. Im Detail zeigt 5 ein Diagramm zur Darstellung von Verläufen von Signalen, die mit dem erfindungsgemäßen Eingangsempfänger mit doppelter Referenz gemäß 4 assoziiert sind, wenn die erste Referenzspannung VREFH höher als die Spannung des Eingabedatensignals DATA ist und die zweite Referenzspannung VREFL niedriger als die Spannung des Eingabedatensignals DATA ist. 6 zeigt ein Diagramm zur Darstellung von Verläufen von Signalen, die mit dem erfindungsgemäßen Eingangsempfängers mit doppelter Referenz gemäß 4 assoziiert sind, wenn die erste Referenzspannung VREFH höher als eine mittlere Spannung des Eingabedatensignals DATA, aber niedriger als die höchste Spannung des Eingabedatensignals DATA ist, und die zweite Referenzspannung VREFL niedriger als die mittlere Spannung des Eingabedatensignals DATA, aber höher als die niedrigste Spannung des Eingabedatensignals DATA ist.
Die Funktionsweise des erfindungsgemäßen Eingangsempfängers mit doppelter Referenz gemäß 4 und ein von diesem ausführbares erfindungsgemäßes Empfangsverfahren eines Eingabedatensignals werden nun unter Bezugnahme auf 5 beschrieben. Unter Bezugnahme auf die 4 und 5 werden die Spannungen des internen Ausgabesignals V1 und des komplementären internen Ausgabesignals V1' im ersten Eingabepuffer 31 so hoch wie die Versorgungsspannung VDD, und die Spannungen des internen Ausgabesignals V2 und des komplementären internen Ausgabesignals V2' im zweiten Eingabepuffer 33 werden so hoch wie die Versorgungsspannung VDD, wenn das Taktsignal CLK einen niedrigen logischen Pegel aufweist.
Wenn das Eingabedatensignal DATA in den Eingangsempfänger mit doppelter Referenz eingegeben wird, tastet der erste Eingabepuffer 31 die Differenz zwischen der ersten Referenzspannung VREFH und der Spannung des Eingabedatensignals DATA ab und verstärkt das Abtastergebnis während einer Zeitperiode, in der das Taktsignal CLK einen hohen logischen Wert aufweist. Zusätzlich tastet der zweite Eingabepuffer 33 während der Zeitperiode, in der das Taktsignal CLK einen hohen logischen Wert aufweist, die Spannungsdifferenz zwischen der zweiten Referenzspannung VREFL und dem Eingabedatensignal DATA ab und verstärkt das Abtastergebnis.
Wenn die niedrigste Spannung des Eingabedatensignals DATA in der Zeitperiode detektiert wird, in der das Taktsignal CLK den hohen logischen Pegel aufweist, insbesondere während der Zeitperiode P1, ist die Spannungsdifferenz zwischen dem Eingabedatensignal DATA und der ersten Referenzspannung VREFH maximal und die Spannungsdifferenz zwischen dem Eingabedatensignal DATA und der zweiten Referenzspannung VREFL minimal. Entsprechend entwickelt der erste Eingabepuffer 31 das Eingabedatensignal DATA mit hoher Geschwindigkeit und der zweite Eingabepuffer 33 entwickelt das Eingabedatensignal DATA mit niedriger Geschwindigkeit.
Daher erreicht die Spannung des internen Ausgabesignals V1 im ersten Eingabepuffer 31 vor dem internen Ausgabesignal V2 im zweiten Eingabepuffer 33 einen vorbestimmten mittleren Pegel. Somit nimmt das vom zweiten Eingabepuffer 33 ausgegebene Ausgabesignal SEL2 einen hohen logischen Wert an, nachdem eine vorbestimmte Zeitspanne T abgelaufen ist, seit das vom ersten Eingabepuffer 31 ausgegebene Ausgabesignal SEL1 einen hohen logischen Wert angenommen hat. Auf diese Weise konvertieren der erste und zweite Eingabepuffer 31 und 33 eine vorbestimmte Spannungsdifferenz in eine Zeitdifferenz, d.h. in die Zeitperiode T.
Wenn das Ausgabesignal SEL1 vor dem Ausgabesignal SEL2 einen hohen logischen Pegel annimmt, nimmt das Ausgabesignal DI des Phasendetektors 35 einen hohen logischen Pegel an, wenn das Ausgabesignal SEL1 den hohen logischen Pegel annimmt.
Wenn die höchste Spannung des Eingabedatensignals DATA in der Zeitperiode detektiert wird, in der das Taktsignal CLK den hohen logischen Pegel aufweist, insbesondere während einer Zeitperiode P2, ist die Spannungsdifferenz zwischen dem Eingabedatensignal DATA und der ersten Referenzspannung VREFH minimal und die Spannungsdifferenz zwischen dem Eingabedatensignal DATA und der zweiten Referenzspannung VREFL maximal. Entsprechend entwickelt der erste Eingabepuffer 31 das Eingabedatensignal DATA mit niedriger Geschwindigkeit und der zweite Eingabepuffer 33 entwickelt das Eingabedatensignal DATA mit hoher Geschwindigkeit.
Daher erreicht die Spannung des internen Ausgabesignals V1 im ersten Eingabepuffer 31 um die vorbestimmte Zeitspanne T nach dem internen Ausgabesignal V2 im zweiten Eingabepuffer 33 den vorbestimmten mittleren Pegel. Somit nimmt das vom ersten Eingabepuffer 31 ausgegebene Ausgabesignal SEL1 einen hohen logischen Wert an, nachdem die vorbestimmte Zeitspanne T verstrichen ist, seit das vom zweiten Eingabepuffer 31 ausgegebene Ausgabesignal SEL2 einen hohen logischen Wert angenommen hat.
Wenn das Ausgabesignal SEL2 vor dem Ausgabesignal SEL1 einen hohen logischen Pegel annimmt, nimmt das Ausgabesignal DI des Phasendetektors 35 einen niedrigen logischen Pegel an, wenn das Ausgabesignal SEL2 den hohen logischen Pegel annimmt.
Wenn das Ausgabesignal DI des Phasendetektors 35 einen hohen logischen Wert aufweist, kann eine interne Schaltung im Halbleiterbauelement bestimmen, dass das Eingabedatensignal DATA einen niedrigen Pegel aufweist. Anderseits kann, wenn das Ausgabesignal DI des Phasendetektors 35 einen niedrigen logischen Wert aufweist, die interne Schaltung im Halbleiterbauelement bestimmen, dass das Eingabedatensignal DATA einen hohen Pegel aufweist.
Wenn die erste Referenzspannung VREFH höher als die mittlere Spannung des Eingabedatensignals DATA, aber niedriger als die höchste Spannung des Eingabedatensignals DATA ist, und die zweite Referenzspannung VREFL niedriger als die mittlere Spannung des Eingabedatensignals DATA, aber höher als die niedrigste Spannung des Eingabedatensignals DATA ist, wie in 6 dargestellt ist, arbeitet der erfindungsgemäße Eingangsempfängers mit doppelter Referenz nahezu auf die gleiche Weise wie unter Bezugnahme auf 5 beschrieben.
Unter Bezugnahme auf 6 ist in einer Zeitperiode P1 die zweite Referenzspannung VREFL höher als die niedrigste Spannung des Eingabedatensignals DATA und daher weist das komplementäre interne Ausga besignal V2' im zweiten Eingabepuffer 33 eine niedrigste Spannung auf. Die Geschwindigkeit, mit der der zweite Eingabepuffer 33 das Eingabedatensignal DATA entwickelt, ist so hoch wie die Geschwindigkeit, mit der der erste Eingabepuffer 31 das Eingabedatensignal DATA entwickelt, und daher erreichen die Spannungen des internen Ausgabesignals V1 im ersten Eingabepuffer 31 und des komplementären internen Ausgabesignals V2' nahezu gleichzeitig den vorbestimmten mittleren Pegel. Während der Zeitperiode P1 nimmt das vom ersten Eingabepuffer 31 ausgegebene Ausgabesignal SEL1 einen hohen logischen Wert an, und das vom zweiten Eingabepuffer 33 ausgegebene Ausgabesignal SEL2 wird auf einem niedrigen logischen Wert gehalten. Wenn das Ausgabesignal SEL1 den hohen logischen Pegel annimmt, nimmt das Ausgabesignal DI des Phasendetektors 35 einen hohen logischen Pegel an.
In einer Zeitperiode P2 ist die erste Referenzspannung VREFH niedriger als die höchste Spannung des Eingabedatensignals DATA und daher weist das komplementäre interne Ausgabesignal V1' einen niedrigen Pegel auf. Die Geschwindigkeit, mit der der erste Eingabepuffer 31 das Eingabedatensignal DATA entwickelt, ist so hoch wie die Geschwindigkeit, mit der der zweite Eingabepuffer 33 das Eingabedatensignal DATA entwickelt und daher erreichen die Spannungen des internen Ausgabesignals V2 im zweiten Eingabepuffer 33 und des komplementären internen Ausgabesignals V1' nahezu gleichzeitig den vorbestimmten mittleren Pegel. Während der Zeitperiode P2 nimmt das vom zweiten Eingabepuffer 33 ausgegebene Ausgabesignal SEL2 einen hohen logischen Wert an, und das vom ersten Eingabepuffer 31 ausgegebene Ausgabesignal SEL1 wird auf einem niedrigen logischen Wert gehalten. Wenn das Ausgabesignal SEL2 den hohen logischen Pegel annimmt, nimmt das Ausgabesignal DI des Phasendetektors 35 einen niedrigen logischen Pegel an.
7 zeigt ein weiteres Ausführungsbeispiel eines erfindungsgemäßen Eingangsempfängers mit doppelter Referenz. Unter Bezugnahme auf 7 umfasst dieser Eingangsempfänger mit doppelter Referenz einen ersten Eingabepuffer 71 vom Differenzverstärkertyp, einen zweiten Eingabepuffer 73 vom Differenzverstärkertyp, einen ersten Eingabepuffer 75 vom Abtastverstärkertyp, einen zweiten Eingabepuffer 77 vom Abtastverstärkertyp und einen Phasendetektor 79.
Der erste Differenzverstärker-Eingabepuffer 71 tastet eine Spannungsdifferenz zwischen einer ersten Referenzspannung VREFH und einem Eingabedatensignal DATA ab, verstärkt die Differenz des Abtastergebnisses und gibt ein Ausgabesignal OUTH und ein komplementäres Ausgabesignal OUTHB als Differenzverstärkungsergebnis aus. Hierbei wird die erste Referenzspannung VREFH an einem positiven Eingabeanschluss (+) des ersten Differenzverstärker-Eingabepuffers 71 eingegeben und das Eingabedatensignal DATA wird am negativen Eingabeanschluss (–) des ersten Differenzverstärker-Eingabepuffers 71 eingegeben. Der zweite Differenzverstärker-Eingabepuffer 73 tastet eine Spannungsdifferenz zwischen einer zweiten Referenzspannung VREFL und einem Eingabedatensignal DATA ab, verstärkt die Differenz des Abtastergebnisses und gibt ein Ausgabesignal OUTL und ein komplementäres Ausgabesignal OUTLB als Differenzverstärkungsergebnis aus. Hierbei wird das Eingabedatensignal DATA an einem positiven Eingabeanschluss (+) des zweiten Differenzverstärker-Eingabepuffers 73 eingegeben und die erste Referenzspannung VREFH wird am negativen Eingabeanschluss (–) des ersten Differenzverstärker-Eingabepuffers 73 eingegeben.
Der erste Abtastverstärker-Eingabepuffer 75 ist mit einem Taktsignal CLK synchronisiert, wird durch das Taktsignal CLK freigegeben/gesperrt und tastet eine Spannungsdifferenz zwischen dem Ausgabesignal OUTH und dem komplementären Ausgabesignal OUTHB ab, die vom ersten Differenzverstärker-Eingabepuffer 71 ausgegeben werden, verstärkt das Abtastergebnis und gibt ein Ausgabesignal SEL1 als Verstärkungsergebnis aus. Hierbei wird das Ausgabesignal OUTH an einem negativen Eingabeanschluss (–) des ersten Abtastverstärker-Eingabepuffers 75 eingegeben, und das komplementäre Ausgabesignal OUTHB wird am positiven Eingabeanschluss (+) des ersten Abtastverstärker-Eingabepuffers 75 eingegeben. Der zweite Abtastverstärker-Eingabepuffer 77 ist mit dem Taktsignal CLK synchronisiert, wird durch das Taktsignal CLK freigegeben oder gesperrt, tastet eine Spannungsdifferenz zwischen dem Ausgabesignal OUTL und dem komplementären Ausgabesignal OUTLB ab, die vom zweiten Differenzverstärker-Eingabepuffer 73 ausgegeben werden, verstärkt das Abtastergebnis und gibt ein Ausgabesignal SEL2 als Verstärkungsergebnis aus. Hierbei wird das Ausgabesignal OUTL an einem negativen Eingabeanschluss (–) des zweiten Abtastverstärker-Eingabepuffers 77 eingegeben, und das komplementäre Ausgabesignal OUTLB wird am positiven Eingabeanschluss (+) des zweiten Abtastverstärker-Eingabepuffers 77 eingegeben.
Der erste Abtastverstärker-Eingabepuffer 75 weist die gleiche Struktur wie der erste Eingabepuffer 31 gemäß 3 oder 4 auf, und der zweite Abtastverstärker-Eingabepuffer 77 weist die gleiche Struktur wie der zweite Eingabepuffer 33 gemäß 3 oder 4 auf. Das vom ersten Differenzverstärker-Eingabepuffer 71 ausgegebene Ausgabesignal OUTH wird am negativen Eingabeanschluss (–) des ersten Abtastverstärker-Eingabepuffers 75 eingegeben, der mit dem Gate des zweiten Eingabetransistors N14 der Eingabeempfangseinheit 311 gemäß 4 korrespondiert, und das vom ersten Differenzverstärker-Eingabepuffer 71 ausgegebene komplementäre Ausgabesignal OUTHB wird am positiven Eingabeanschluss (+) des ersten Abtastverstärker-Eingabepuffers 75 eingegeben, der mit dem Gate des ersten Eingabetransistors N13 der Eingabeempfangseinheit 311 gemäß 4 korrespondiert.
Das vom zweiten Differenzverstärker-Eingabepuffer 73 ausgegebene Ausgabesignal OUTL wird am negativen Eingabeanschluss (–) des zweiten Abtastverstärker-Eingabepuffers 77 eingegeben, der mit dem Gate des zweiten Eingabetransistors N34 der Eingabeempfangseinheit 331 gemäß 4 korrespondiert, und das vom zweiten Differenzverstärker-Eingabepuffer 73 ausgegebene komplementäre Ausgabesignal OUTLB wird am positiven Eingabeanschluss (+) des zweiten Abtastverstärker-Eingabepuffers 77 eingegeben, der mit dem Gate des ersten Eingabetransistors N33 der Eingabeempfangseinheit 331 gemäß 4 korrespondiert.
Der erste Differenzverstärker-Eingabepuffer 71 und der erste Abtastverstärker-Eingabepuffer 75 werden zum Detektieren eines niedrigen Pegels des Eingabedatensignals DATA verwendet, und der zweite Differenzverstärker-Eingabepuffer 73 und der zweite Abtastverstärker-Eingabepuffer 77 werden zum Detektieren eines hohen Pegels des Eingabedatensignals DATA verwendet.
Der Phasendetektor 79 detektiert eine Phasendifferenz zwischen dem Ausgabesignal SEL1, das vom ersten Abtastverstärker-Eingabepuffer 75 ausgegeben wird, und dem Ausgabesignal SEL2, das vom zweiten Abtastverstärker-Eingabepuffer 77 ausgegeben wird, und gibt ein Ausgabesignal DI aus, das mit dem Detektionsergebnis korrespondiert. Der Phasendetektor 79 weist die gleiche Struktur wie der Phasendetektor 35 gemäß 3 oder 4 auf.
8 zeigt ein Ausführungsbeispiel des ersten Differenzverstärker-Eingabepuffers 71 aus 7, und 9 zeigt ein Ausführungsbeispiel des zweiten Differenzverstärker-Eingabepuffers 73 aus 7.
Unter Bezugnahme auf 8 umfasst der erste Differenzverstärker-Eingabepuffer 71 einen typischen Differenzverstärker mit zwei Lastwi derständen R81 und R82, zwei Eingabetransistoren N81 und N82 und einem Vorspannungstransistor N83. Die erste Referenzspannung VREFH wird am Gate des Eingabetransistors N81 angelegt und das Eingabedatensignal DATA wird am Gate des Eingabetransistors N82 angelegt. Das Gate des Eingabetransistors N81 korrespondiert mit dem positiven Eingabeanschluss (+) des ersten Differenzverstärker-Eingabepuffers 71, und das Gate des Eingabetransistors N82 korrespondiert mit dem negativen Eingabeanschluss (–) des ersten Differenzverstärker-Eingabepuffers 71. Eine Vorspannung VBIAS zum Steuern des Vorspannungstransistors N83 wird an dessen Gate angelegt. Das Ausgabesignal OUTH wird an einem Verbindungsknoten zwischen dem Lastwiderstand R82 und dem Eingabetransistor N82 ausgegeben, und das komplementäre Ausgabesignal OUTHB wird an einem Verbindungsknoten zwischen dem Lastwiderstand R81 und dem Eingabetransistor N81 ausgegeben. Hierbei können die Eingabetransistoren N81 und N82 und der Vorspannungstransistor N83 als NMOS-Transistoren ausgeführt werden.
Unter Bezugnahme auf 9 umfasst der zweite Differenzverstärker-Eingabepuffer 73 einen typischen Differenzverstärker mit zwei Lastwiderständen R91 und R92, zwei Eingabetransistoren N91 und N92 und einem Vorspannungstransistor N93. Das Eingabedatensignal DATA wird am Gate des Eingabetransistors N91 angelegt und die zweite Referenzspannung VREFL wird am Gate des Eingabetransistors N92 angelegt. Das Gate des Eingabetransistors N91 korrespondiert mit dem positiven Eingabeanschluss (+) des zweiten Differenzverstärker-Eingabepuffers 73, und das Gate des Eingabetransistors N92 korrespondiert mit dem negativen Eingabeanschluss (–) des zweiten Differenzverstärker-Eingabepuffers 73. Eine Vorspannung VBIAS zum Steuern des Vorspannungstransistors N93 wird an das Gate des Vorspannungstransistors N93 angelegt. Das Ausgabesignal OUTL wird an einem Verbindungsknoten zwischen dem Lastwiderstand R92 und dem Eingabetran sistor N92 ausgegeben, und das komplementäre Ausgabesignal OUTLB wird an einem Verbindungsknoten zwischen dem Lastwiderstand R91 und dem Eingabetransistor N91 ausgegeben. Hierbei können die Eingabetransistoren N91 und N92 und der Vorspannungstransistor N93 als NMOS-Transistoren ausgeführt werden. Die Funktionsweise des ersten und zweiten Differenzverstärker-Eingabepuffers 71 und 73 ist verständlich, ohne eine weitere detaillierte Beschreibung zu benötigen.
Die Funktionsweise des Eingangsempfängers mit doppelter Referenz gemäß 7 entspricht praktisch der Funktionsweise des Eingangsempfängers mit doppelter Referenz gemäß 3 und das Empfangsverfahren, das vom Eingangsempfänger mit doppelter Referenz gemäß 7 ausgeführt wird, entspricht praktisch dem Empfangsverfahren für ein Eingabedatensignal, das vom Eingangsempfänger mit doppelter Referenz gemäß 3 ausgeführt wird. Daher wird auf eine detaillierte Beschreibung der Funktionsweise des Eingangsempfängers mit doppelter Referenz gemäß 7 und des Empfangsverfahrens, das von diesem ausgeführt wird, verzichtet.
Der erste und zweite Abtastverstärker-Eingabepuffer 75 und 77 sind in 7 als mit dem Taktsignal CLK synchronisiert und vom Taktsignal CLK gesteuert dargestellt, müssen aber nicht notwendigerweise mit dem Taktsignal CLK synchronisiert und vom Taktsignal CLK gesteuert werden. Zusätzlich umfasst das in 7 dargestellte Ausführungsbeispiel des Eingangsempfängers mit doppelter Referenz den ersten und zweiten Eingabepuffer 75 und 77 vom Abtastverstärkertyp, der Eingangsempfänger mit doppelter Referenz kann aber alternativ auch andere Verstärker umfassen.
Zudem versteht sich, dass der erste Differenzverstärker-Eingabepuffer 71 gemäß 7 nicht die in 8 dargestellte Struktur aufweisen muss, und dass der zweite Differenzverstärker-Eingabepuffer 73 nicht die in 9 dargestellte Struktur aufweisen muss. Zudem kann der Phasendetektor 79 wie der Phasendetektor 35 gemäß 3 als SR-Zwischenspeicherschaltung ausgeführt sein. Der Phasendetektor 79 kann aber auch als andere Schaltung ausgeführt werden.
Der erfindungsgemäße Eingangsempfänger mit doppelter Referenz und das erfindungsgemäße Empfangsverfahren für Eingabedatensignale DATA verwenden unsymmetrische Eingabedatensignale DATA von einer externen Quelle, so dass nur ein Anschluss zum Empfangen des Eingabedatensignals DATA erforderlich ist. Daher ist es möglich, die gleichen Vorteile wie ein unsymmetrisches Übertragungsverfahren zur Verfügung zu stellen, d.h. die Anzahl von erforderlichen Anschlüssen zu reduzieren. Wie oben ausgeführt ist, werden im erfindungsgemäßen Eingangsempfänger mit doppelter Referenz und im erfindungsgemäßen Empfangsverfahren für Eingabedatensignale zwei Referenzspannungen verwendet, d.h. eine erste Referenzspannung und eine zweite Referenzspannung, die niedriger als die erste Referenzspannung ist. Dadurch ist es möglich, die gleichen Vorteile wie ein Differenzsignalverfahren zur Verfügung zu stellen, d.h. ein breites Eingabedatenauge zur Verfügung zu stellen.
Wie oben ausgeführt, ist es möglich, die gleichen Vorteile wie das unsymmetrische Übertragungsverfahren zur Verfügung zu stellen, d.h. die Anzahl von erforderlichen Anschlüssen zu reduzieren, und zusätzlich ist es möglich, die gleichen Vorteile wie das symmetrische Übertragungsverfahren zur Verfügung zu stellen, d.h. ein breites Eingabedatenauge zur Verfügung zu stellen.

Claims

Eingangsempfänger, der ein Eingabedatensignal (DATA) empfängt, gekennzeichnet durch – einen ersten Eingabepuffer (31), der eine Spannungsdifferenz zwischen dem Eingabedatensignal (DATA) und einer ersten Referenzspannung (VREFH) abtastet, um ein erstes Abtastergebnis zur Verfügung zu stellen, und das erste Abtastergebnis verstärkt, wobei das Eingabedatensignal (DATA) einem positiven Eingabeanschluss (+) und die erste Referenzspannung (VREFH) einem negativen Eingabeanschluss (–) des ersten Eingabepuffers (31) zugeführt werden, – einen zweiten Eingabepuffer (33), der eine Spannungsdifferenz zwischen einer zweiten Referenzspannung (VREFL) und dem Eingabedatensignal (DATA) abtastet, um ein zweites Abtastergebnis zur Verfügung zu stellen, und das zweite Abtastergebnis verstärkt, wobei die zweite Referenzspannung (VREFL) einem positiven Eingabeanschluss (+) und das Eingabedatensignal (DATA) einem negativen Eingabeanschluss (–) des zweiten Eingabepuffers (33) zugeführt werden, und – einen Phasendetektor (35), der eine Phasendifferenz zwischen einem Ausgabesignal (SEL1) des ersten Eingabepuffers (31) und einem Ausgabesignal (SEL2) des zweiten Eingabepuffers (33) detektiert und ein mit dem Detektionsergebnis korrespondierendes Detektionsausgabesignal (DI) ausgibt.
Eingangsempfänger nach Anspruch 1, dadurch gekennzeichnet, dass der erste Eingabepuffer (31) und der zweite Eingabepuffer (33) mit einem Taktsignal (CLK) synchronisiert sind und von diesem freigebbar sind.
Eingangsempfänger, der ein Eingabedatensignal (DATA) empfängt, gekennzeichnet durch – einen ersten Differenzverstärker-Eingabepuffer (71), der eine Spannungsdifferenz zwischen einer ersten Referenzspannung (VREFH) und dem Eingabedatensignal (DATA) abtastet, um ein erstes Abtastergebnis zur Verfügung zu stellen, und eine Differenz des ersten Abtastergebnisses verstärkt, wobei die erste Referenzspannung (VREFH) einem positiven Eingabeanschluss (+) und das Eingabedatensignal (DATA) einem negativen Eingabeanschluss (–) des ersten Differenzverstärker-Eingabepuffer (71) zugeführt werden, – einen zweiten Differenzverstärker-Eingabepuffer (73), der eine Spannungsdifferenz zwischen dem Eingabedatensignal (DATA) und einer zweiten Referenzspannung (VREFL) abtastet, um ein zweites Abtastergebnis zur Verfügung zu stellen, und eine Differenz des zweiten Abtastergebnisses verstärkt, wobei das Eingabedatensignal (DATA) einem positiven Eingabeanschluss (+) und die zweite Referenzspannung (VREFL) einem negativen Eingabeanschluss (–) des zweiten Differenzverstärker-Eingabepuffers (73) zugeführt werden, – einen ersten Abtastverstärker-Eingabepuffer (75), der mit einem Taktsignal (CLK) synchronisiert ist und von diesem freigebbar ist und eine Spannungsdifferenz zwischen einem ersten Ausgabesignal (OUTH) des ersten Differenzverstärker-Eingabepuffers (71) und einem ersten komplementären Ausgabesignal (OUTHB) des ersten Differenzverstärker-Eingabepuffers (71) abtastet, um ein drittes Abtastergebnis zur Verfügung zu stellen, und das dritte Abtastergebnis verstärkt, wobei das erste Ausgabesignal (OUTH) einem negativen Eingabeanschluss (–) und das erste komplementäre Ausgabesignal (OUTHB) einem positiven Eingabeanschluss (+) des ersten Abtastverstärker-Eingabepuffers (75) zugeführt werden, – einen zweiten Abtastverstärker-Eingabepuffer (77), der mit einem Taktsignal (CLK) synchronisiert ist und von diesem freigebbar ist und eine Spannungsdifferenz zwischen einem zweiten Ausgabesignal (OUTL) des zweiten Differenzverstärker-Eingabepuffers (73) und einem zweiten komplementären Ausgabesignal (OUTLB) des zweiten Differenzverstärker-Eingabepuffers (73) abtastet, um ein viertes Abtastergebnis zur Verfügung zu stellen, und das vierte Abtastergebnis verstärkt, wobei das zweite Ausgabesignal (OUTL) einem negativen Eingabeanschluss (–) und das zweite komplementäre Ausgabesignal (OUTLB) einem positiven Eingabeanschluss (+) des zweiten Abtastverstärker-Eingabepuffers (77) zugeführt werden, und – einen Phasendetektor (79), der eine Phasendifferenz zwischen einem. Ausgabesignal (SEL1) des ersten Abtastverstärker-Eingabepuffers (75) und einem Ausgabesignal (SEL2) des zweiten Abtastverstärker-Eingabepuffers (77) detektiert und ein mit dem Detektionsergebnis korrespondierendes Detektionsausgabesignal (DI) ausgibt.
Eingangsempfänger nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die erste Referenzspannung (VREFH) höher als eine mittlere Spannung des Eingabedatensignals (DATA) ist.
Eingangsempfänger nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die zweite Referenzspannung (VREFL) niedriger als eine mittlere Spannung des Eingabedatensignals (DATA) ist.
Eingangsempfänger nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die erste Referenzspannung (VREFH) eine Versorgungsspannung (VDD) ist.
Eingangsempfänger nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die zweite Referenzspannung (VREFL) Masse ist.
Eingangsempfänger nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der erste und/oder zweite Eingabepuffer (31, 33) und/oder der erste und/oder zweite Abtastverstärker-Eingabepuffer (75, 77) als kreuzgekoppelte Abtastverstärker ausgeführt sind.
Eingangsempfänger nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der erste Eingabepuffer (31) folgende Komponenten umfasst: – eine Eingangsempfangseinheit (311), die einen ersten Eingangstransistor (N13), an dessen Gate das Eingabedatensignal (DATA) anlegbar ist, und einen zweiten Eingangstransistor (N14) umfasst, an dessen Gate die erste Referenzspannung (VREFH) anlegbar ist, und – eine Abtastverstärkereinheit (313), die mit einem ersten Ende des ersten Eingangstransistors (N13) und einem ersten Ende des zweiten Eingangstransistors (N14) verbunden ist und eine Spannungsdifferenz zwischen dem ersten Ende des ersten Eingangstransistors (N13) und dem ersten Ende des zweiten Eingangstransistors (N14) als erstes Abtastergebnis abtastet und das erste Abtastergebnis verstärkt, – wobei das Gate des ersten Eingangstransistors (N13) dem positiven Eingabeanschluss (+) des ersten Eingabepuffers (31) entspricht und das Gate des zweiten Eingangstransistors (N14) dem negativen Eingabeanschluss (–) des ersten Eingabepuffers (31) entspricht.
Eingangsempfänger nach Anspruch 9, dadurch gekennzeichnet, dass der erste Eingabepuffer (31) eine Steuereinheit (315) umfasst, welche die Eingangsempfangseinheit (311) und die Abtastverstärkereinheit (313) in Reaktion auf das Taktsignal (CLK) freigibt.
Eingangsempfänger nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass der zweite Eingabepuffer (33) folgende Komponenten umfasst: – eine Eingangsempfangseinheit (331), die einen ersten Eingangstransistor (N33), an dessen Gate die zweite Referenzspannung (VREFL) anlegbar ist, und einen zweiten Eingangstransistor (N34) umfasst, an dessen Gate das Eingabedatensignal (DATA) anlegbar ist, und – eine Abtastverstärkereinheit (333), die mit einem ersten Ende des ersten Eingangstransistors (N33) und einem ersten Ende des zweiten Eingangstransistors (N34) verbunden ist und eine Spannungsdifferenz zwischen dem ersten Ende des ersten Eingabetransistors (N33) und dem ersten Ende des zweiten Eingabetransistors (N34) als zweites Abtastergebnis abtastet und das zweite Abtastergebnis verstärkt, – wobei das Gate des ersten Eingangstransistors (N33) dem positiven Eingabeanschluss (+) des zweiten Eingabepuffers (33) entspricht und das Gate des zweiten Eingangstransistors (N34) dem negativen Eingabeanschluss (–) des zweiten Eingabepuffers (33) entspricht.
Eingangsempfänger nach Anspruch 11, dadurch gekennzeichnet, dass der zweite Eingabepuffer (33) eine Steuereinheit (335) umfasst, welche die Eingangsempfangseinheit (331) und die Abtastverstärkereinheit (333) in Reaktion auf das Taktsignal (CLK) freigibt.
Eingangsempfänger nach einem der Ansprüche 3 bis 12, dadurch gekennzeichnet, dass der erste Abtastverstärker-Eingabepuffer (75) folgende Komponenten umfasst: – eine Eingangsempfangseinheit (311), die einen ersten Eingangstransistor (N13), an dessen Gate das erste komplementäre Ausgabesignal (OUTHB) des ersten Differenzverstärker-Eingabepuffers (71) anlegbar ist, und einen zweiten Eingangstransistor (N14) umfasst, an dessen Gate das erste Ausgabesignal (OUTH) des ersten Differenzverstärker-Eingabepuffers (71) anlegbar ist, – eine Abtastverstärkereinheit (313), die mit einem ersten Ende des ersten Eingangstransistors (N13) und einem ersten Ende des zweiten Eingangstransistors (N14) verbunden ist und eine Spannungsdifferenz zwischen dem ersten Ende des ersten Eingangstransistors (N13) und dem ersten Ende des zweiten Eingangstransistors (N14) als drittes Abtastergebnis abtastet und das dritte Abtastergebnis verstärkt, und – eine Steuereinheit (315), welche die Eingangsempfangseinheit (311) und die Abtastverstärkereinheit (313) in Reaktion auf das Taktsignal (CLK) freigibt, – wobei das Gate des ersten Eingangstransistors (N13) dem positiven Eingabeanschluss (+) des ersten Abtastverstärker-Eingabepuffers (75) entspricht und das Gate des zweiten Eingangstransistors (N14) dem negativen Eingabeanschluss (–) des ersten Abtastverstärker-Eingabepuffers (75) entspricht.
Eingangsempfänger nach einem der Ansprüche 3 bis 13, dadurch gekennzeichnet, dass der zweite Abtastverstärker-Eingabepuffer (77) folgende Komponenten umfasst: – eine Eingangsempfangseinheit (331), die einen ersten Eingangstransistor (N33), an dessen Gate das zweite komplementäre Ausgabesignal (OUTLB) des zweiten Differenzverstärker-Einga bepuffer (73) anlegbar ist, und einen zweiten Eingangstransistor (N34) umfasst, an dessen Gate das Ausgabesignal (OUTL) des zweiten Differenzverstärker-Eingabepuffers (73) anlegbar ist, – eine Abtastverstärkereinheit (333), die mit einem ersten Ende des ersten Eingangstransistors (N33) und einem ersten Ende des zweiten Eingangstransistors (N34) verbunden ist und eine Spannungsdifferenz zwischen dem ersten Ende des ersten Eingangstransistors (N33) und dem ersten Ende des zweiten Eingangstransistors (N34) als viertes Abtastergebnis abtastet und das vierte Abtastergebnis verstärkt, und – eine Steuereinheit (335), welche die Eingangsempfangseinheit (331) und die Abtastverstärkereinheit (333) in Reaktion auf das Taktsignal (CLK) freigibt – wobei das Gate des ersten Eingangstransistors (N33) dem positiven Eingabeanschluss (+) des zweiten Abtastverstärker-Eingabepuffers (77) entspricht und das Gate des zweiten Eingangstransistors (N34) dem negativen Eingabeanschluss (–) des zweiten Abtastverstärker-Eingabepuffers (77) entspricht.
Verfahren zum Empfangen eines Eingabedatensignals (DATA), gekennzeichnet durch die Schritte: – Empfangen des Eingabedatensignals (DATA) und einer ersten Referenzspannung (VREFH) an einem positiven Eingabeanschluss (+) bzw. einem negativen Eingabeanschluss (–) eines ersten Eingabepuffers (31) und Ausgeben eines ersten Ausgabesignals (SEL1) durch Freigeben des ersten Eingabepuffers (31), um eine Spannungsdifferenz zwischen dem Eingabedatensignal (DATA) und der ersten Referenzspannung (VREFH) als erstes Abtastergebnis abzutasten und das erste Abtastergebnis zu verstärken, wobei die erste Referenzspannung (VREFH) höher als eine mittlere Spannung des Eingabedatensignals (DATA) ist, – Empfangen einer zweiten Referenzspannung (VREFL) und des Eingabedatensignals (DATA) an einem positiven Eingabeanschluss (+) bzw. einem negativen Eingabeanschluss (–) eines zweiten Eingabepuffers (33) und Ausgeben eines zweiten Ausgabesignals (SEL2) durch Freigeben des zweiten Eingabepuffers (33), um eine Spannungsdifferenz zwischen der zweiten Referenzspannung (VREFL) und dem Eingabedatensignal (DATA) als zweites Abtastergebnis abzutasten und das zweite Abtastergebnis zu verstärken, wobei die zweite Referenzspannung (VREFL) niedriger als die mittlere Spannung des Eingabedatensignals (DATA) ist, und – Freigeben eines Phasendetektors (35), um eine Spannungsdifferenz zwischen dem ersten Ausgabesignal (SEL1) und dem zweiten Ausgabesignal (SEL2) zu detektieren und ein mit dem Detektionsergebnis korrespondierendes Detektionsausgabesignal (DI) auszugeben.
Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass das erste Abtastergebnis und das zweite Abtastergebnis verstärkt werden, wenn das Taktsignal (CLK) in einem ersten logischen Zustand ist.
Verfahren zum Empfangen eines Eingabedatensignals (DATA), gekennzeichnet durch die Schritte: – Empfangen einer ersten Referenzspannung (VREFH) und des Eingabedatensignals (DATA) an einem positiven Eingabeanschluss (+) bzw. einem negativen Eingabeanschluss (–) eines ersten Differenzverstärker-Eingabepuffers (71) und Freigeben des ersten Differenzverstärker-Eingabepuffers (71), um eine Spannungsdifferenz zwischen dem Eingabedatensignal (DATA) und der ersten Referenzspannung (VREFH) als erstes Abtastergebnis abzutasten und die Differenz des ersten Abtastergebnis ses zu verstärken, wobei die erste Referenzspannung (VREFH) höher als eine mittlere Spannung des Eingabedatensignals (DATA) ist, – Empfangen des Eingabedatensignals (DATA) und einer zweiten Referenzspannung (VREFL) jeweils an einem positiven Eingabeanschluss (+) bzw. einem negativen Eingabeanschluss (–) eines zweiten Differenzverstärker-Eingabepuffers (73) und Freigeben des zweiten Differenzverstärker-Eingabepuffers (73), um eine Spannungsdifferenz zwischen der zweiten Referenzspannung (VREFL) und dem Eingabedatensignal (DATA) als zweites Abtastergebnis abzutasten und die Differenz des zweiten Abtastergebnisses zu verstärken, wobei die zweite Referenzspannung (VREFL) niedriger als die mittlere Spannung des Eingabedatensignals (DATA) ist, – Empfangen eines Ausgabesignals (OUTH) des ersten Differenzverstärker-Eingabepuffers (71) und eines komplementären Ausgabesignals (OUTHB) des ersten Differenzverstärker-Eingabepuffers (71), die über einen negativen Eingabeanschluss (–) bzw. einen positiven Eingabeanschluss (+) eines ersten Abtastverstärker-Eingabepuffers (75) eingegeben werden, und Ausgeben eines ersten Ausgabesignals (SEL1) durch Freigeben des ersten Abtastverstärker-Eingabepuffers (75), um eine Spannungsdifferenz zwischen dem Ausgabesignal (OUTH) und dem komplementären Ausgabesignal (OUTHB) des ersten Differenzverstärker-Eingabepuffers (71) als drittes Abtastergebnis abzutasten und das dritte Abtastergebnis zu verstärken, während das Taktsignal (CLK) in einem ersten logischen Zustand ist, – Empfangen eines Ausgabesignals (OUTL) des zweiten Differenzverstärker-Eingabepuffers (73) und eines komplementären Ausgabesignals (OUTLB) des zweiten Differenzverstärker-Eingabepuffers (73), die über einen negativen Eingabeanschluss (–) bzw. einen positiven Eingabeanschluss (+) eines zweiten Ab tastverstärker-Eingabepuffers (77) eingegeben werden, und Ausgeben eines zweiten Ausgabesignals (SEL2) durch Freigeben des zweiten Abtastverstärker-Eingabepuffers (77), um eine Spannungsdifferenz zwischen dem Ausgabesignal (OUTL) und dem komplementären Ausgabesignal (OUTLB) des zweiten Differenzverstärker-Eingabepuffers (73) als viertes Abtastergebnis abzutasten und das vierte Abtastergebnis zu verstärken, während das Taktsignal (CLK) im ersten logischen Zustand ist, und – Freigeben eines Phasendetektors (79), um eine Spannungsdifferenz zwischen dem ersten Ausgabesignal (SEL1) und dem zweiten Ausgabesignal (SEL2) zu detektieren und ein mit dem Detektionsergebnis korrespondierendes Detektionsausgabesignal (DI) auszugeben.
Verfahren nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, dass die erste Referenzspannung (VREFH) eine Versorgungsspannung (VDD) ist.
Verfahren nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, dass die zweite Referenzspannung (VREFL) Masse ist.
Verfahren nach einem der Ansprüche 15 bis 19, dadurch gekennzeichnet, dass der erste und/oder der zweite Abtastverstärker-Eingabepuffer (75, 77) als kreuzgekoppelte Abtastverstärker ausgeführt werden.