JP3788445B2 - 信号入出力回路 - Google Patents
信号入出力回路 Download PDFInfo
- Publication number
- JP3788445B2 JP3788445B2 JP2003181123A JP2003181123A JP3788445B2 JP 3788445 B2 JP3788445 B2 JP 3788445B2 JP 2003181123 A JP2003181123 A JP 2003181123A JP 2003181123 A JP2003181123 A JP 2003181123A JP 3788445 B2 JP3788445 B2 JP 3788445B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- reference voltage
- input
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の属する技術分野】
本発明は、信号入出力回路に関する。
【0002】
【従来の技術】
コンピュータ、通信機器等では、情報信号を双方向に送受信するための信号入出力回路が備えられている。
このような信号入出力回路は、情報信号を増幅した伝送信号を入出力端子を介して出力するための出力ドライバと、伝送された伝送信号を受信するレシーバと、を備えている。また、信号入出力回路は、出力ドライバが動作することにより発生する電源ノイズ等の影響でレシーバが誤動作しないように、ノイズを低減させるための回路が必要になってくる。このため、信号入出力回路に、ノイズを低減するためのフィルタ回路を備えたものがある(例えば、特許文献1参照)。
【0003】
【特許文献1】
特開平8−23354号公報(第5−6頁、図1)
【0004】
【発明が解決しようとする課題】
しかし、このような従来の信号入出力回路のように、フィルタ回路を備えると、異なるコンピュータ等の間で伝送される信号の信号波形そのものを変えてしまうことになる。特に、信号の送受信は、高速化の傾向にあり、信号波形が変わってしまうと、この高速動作を阻んでしまうことになる。
【0005】
本発明は、このような従来の問題点に鑑みてなされたもので、ノイズの影響を抑制することが可能な信号入出力回路を提供することを目的とする。
【0006】
【課題を解決するための手段】
この目的を達成するため、本発明の第1の観点に係る信号入出力回路は、
入出力端子を介して伝送信号を送受信する信号入出力回路において、
供給された情報信号を増幅して、送信する伝送信号を生成し、生成した伝送信号を前記入出力端子を介して出力する出力ドライバと、
前記入出力端子を介して受信した伝送信号と第1の参照電圧とを比較し、前記受信した伝送信号の電圧と前記第1の参照電圧との差に基づく電圧の信号を、受信信号として出力するレシーバと、
前記出力ドライバの出力信号と予め設定された第2の参照電圧とを比較し、比較した結果に基づく差電圧の信号を、前記出力ドライバのスイッチング動作に起因して発生するノイズ成分に基づく信号として出力する比較部と、
前記比較部の出力信号の電圧に従って、前記ノイズ成分が小さくなるように前記第1の参照電圧を制御する参照電圧制御部と、を備えたものである。
【0007】
前記参照電圧制御部は、予め設定された電圧と接地との間に接続されて、前記比較部の出力信号に従って導通するトランジスタを備えて構成されたものであってもよい。
【0008】
前記出力ドライバに供給される情報信号を、前記出力ドライバのスイッチング動作に起因して発生するノイズ成分が所定の電圧以下になる予め設定した時間だけ遅延させる遅延部と、
前記遅延部の出力信号を反転させて前記第2の参照電圧を生成し、生成した第2の参照電圧を前記比較部に供給する参照電圧生成部と、
前記遅延部の出力信号の変化を検出し、前記遅延部の出力信号が変化してから前記比較部の信号出力を禁止し、前記参照電圧生成部の出力信号が反転した後に信号出力の禁止を解除する信号出力制御部と、を備えたものであってもよい。
【0009】
前記遅延部を第1の遅延部として、
前記信号出力制御部は、
前記第1の遅延部の出力信号が供給されて、前記遅延部の出力信号が変化してから前記参照電圧生成部の出力信号が反転するまでの期間経過後に出力する前記第1の遅延部の出力信号を出力する第2の遅延部と、
前記第1の遅延部の出力信号と前記第2の遅延部の出力信号との排他論理和を演算することにより前記第1の遅延部の出力信号の変化を検出する排他論理和演算部と、を備えたものであってもよい。
【0010】
【発明の実施の形態】
以下、本発明の実施の形態に係る信号入出力回路を図面を参照して説明する。
本実施の形態に係る信号入出力回路の構成を図1に示す。
信号入出力回路101,102は、異なるコンピュータ又は通信機器に備えられ、伝送信号を互いに双方向に送受信するためのものであり、伝送線を介して接続される。
【0011】
信号入出力回路101は、出力ドライバ11と、遅延素子12と、参照電圧生成回路13,14と、コンパレータ15,16と、信号出力制御回路17と、参照電圧生成回路18,19と、レシーバ20と、参照電圧制御回路21と、抵抗R11と、を備えて構成される。
【0012】
出力ドライバ11は、情報信号としての信号S1が供給されて信号S1を増幅し、伝送信号として、接地電圧を基準とする電圧V2の信号S2(ノードN2)を生成するものである。出力ドライバ11は、生成した信号S2を、抵抗R11、入出力端子P1を介して信号入出力回路102に送信する。抵抗R11は、インピーダンス調整用の抵抗であり、抵抗R11の一端は、出力ドライバ11の出力端に接続され、抵抗R11の他端は、信号入出力回路101の入出力端子P1に接続される。
【0013】
尚、抵抗R11の抵抗値をr1、出力ドライバ11の出力インピーダンスをr2、信号入出力回路102との間の伝送線路のインピーダンスをZ0とすると、各値r1、r2,Z0は、r1+r2=Z0となるように設定される。
【0014】
遅延素子12は、入力された信号S1を予め設定された時間だけ遅延させて参照電圧生成回路13、14に出力するものであり、遅延素子12の入力端は、出力ドライバ11の入力端に接続されている。遅延素子12は、このように接続されて、参照電圧生成回路13,14が出力する参照電圧V3,V4が出力ドライバ11の出力信号S2の変化する前後で変化しないようにする。
【0015】
尚、遅延素子12の遅延時間は、信号S1が変化したときに、出力ドライバ11のスイッチング動作に起因して発生するノイズ成分の電圧が所定の電圧の範囲内になるまでの時間に設定される。
【0016】
参照電圧生成回路13,14は、それぞれ、参照信号S3の参照電圧V31,V32(V31>V32)、参照信号S4の参照電圧V41,V42(V41>V42)を生成する回路である。参照電圧V31,V41は、信号S2の電圧が“High”レベルのときに、信号S2に重畳したノイズ成分を検出するために参照される電圧である。また、参照電圧V32,V42は、信号S2の電圧が“Low”レベルのときに、信号S2に重畳したノイズ成分を検出するために参照される電圧である。参照電圧V31,V32,V41,V42が第2の参照電圧に相当する。
【0017】
参照電圧生成回路13は、インバータ31と抵抗R12,R13と、からなる。インバータ31は、遅延素子12の出力信号を反転させるためのものであり、インバータ31の入力端は、遅延素子12の出力端に接続される。抵抗R12の一端は、信号入出力回路101の駆動用電源(図示せず)に接続され、抵抗R13の一端は、抵抗R12の他端に接続され、抵抗R13の他端は接地される。
【0018】
参照電圧生成回路14は、インバータ32と抵抗R14,R15と、からなる。インバータ32は、遅延素子12の出力信号を反転させるためのものであり、インバータ32の入力端は、遅延素子12の出力端に接続される。抵抗R14の一端は、駆動用電源に接続され、抵抗R15の一端は、抵抗R14の他端に接続され、抵抗R15の他端は接地される。
尚、抵抗R12〜R15の抵抗値は、V31>V41、V32>V42となるように設定される。
【0019】
コンパレータ15,16は、それぞれ、出力ドライバ11から出力された信号S2の電圧V2と参照電圧生成回路13,14から出力された参照信号S3,S4のそれぞれの参照電圧とを比較するものである。
【0020】
コンパレータ15,16は、イネーブル端子付きのものであり、イネーブル端子にイネーブル信号が供給されている場合に、比較結果を出力する。
【0021】
コンパレータ15の参照電圧入力端は参照電圧生成回路13の抵抗R12とR13との接続点に接続され、信号入力端は、ノードN2に接続される。そして、コンパレータ15は、参照電圧生成回路13から出力された参照信号S3の電圧V31,V32と信号S2(ノードN2)の電圧V2とを比較する。コンパレータ15は、比較の結果、V2>V31又はV2>V32であれば、“Low”レベルの信号を出力し、V2≦V31又はV2≦V32であれば、“High”レベルの信号を出力する。
【0022】
コンパレータ16の参照電圧入力端は、参照電圧生成回路14の抵抗R14とR15との接続点に接続され、信号入力端は、ノードN2に接続される。そして、コンパレータ16は、参照電圧生成回路14から出力された参照信号S4の参照電圧V41、V42と信号S2(ノードN2)の電圧V2とを比較する。コンパレータ16は、比較の結果、V2>V41又はV2>V42であれば、“Low”レベルの信号を出力し、V2≦V41又はV2≦V42であれば、“High”レベルの信号を出力する。
【0023】
信号出力制御回路17は、信号S1の変化を検出して、予め設定された期間、コンパレータ15,16のイネーブル端子にディセーブル信号を供給するための回路である。コンパレータ15,16は、イネーブル端子にディセーブル信号が供給されると、ハイインピーダンス状態となり、動作が抑止される。
【0024】
尚、ディセーブル信号を出力する期間は、遅延素子12の出力信号が変化してから参照電圧生成回路13,14の参照信号S3,S4の反転が終了するまでの期間に設定される。信号出力制御回路17は、この設定期間中、コンパレータ15,16のイネーブル端子にディセーブル信号を供給して、コンパレータ15,16の動作を抑止する。
【0025】
信号出力制御回路17は、遅延素子33と、エクスクルーシブノアゲート(以後、「XNORゲート」と記す。)34と、からなる。
遅延素子33は、遅延素子12の出力信号を遅延させるためのものであり、その入力端は、遅延素子12の出力端に接続される。
【0026】
XNORゲート34は、遅延素子12の出力信号の信号レベルと遅延素子33の出力信号の信号レベルとのXNOR演算を行うことにより、遅延素子12の出力信号の変化を検出するものである。
【0027】
XNORゲート34の一方の入力端は、遅延素子12の出力端に接続され、他方の入力端は、遅延素子33の出力端に接続される。また、XNORゲート34の出力端は、コンパレータ15,16のイネーブル端子に接続され、遅延素子12の出力信号の変化を検出するとコンパレータ15,16の信号出力を抑止する。
【0028】
参照電圧生成回路18,19は、それぞれ、レシーバ20に供給する第1の参照電圧VH,VL(VH>VL)を生成するものである。
参照電圧生成回路18は、駆動用電源の電圧を分圧する抵抗R16とR17とからなる。抵抗R16の一端は、駆動用電源に接続され、抵抗R17の一端は、抵抗R16の他端に接続され、抵抗R17の他端は、接地される。
【0029】
参照電圧生成回路19は、駆動用電源の電圧を分圧する抵抗R18とR19とからなる。抵抗R18の一端は、駆動用電源に接続され、抵抗R19の一端は、抵抗R18の他端に接続され、抵抗R19の他端は、接地される。
【0030】
レシーバ20は、信号入出力回路102から送信された伝送信号を、入出力端子P1を介して受信するものであり、コンパレータ35,36を備える。
コンパレータ35,36は、信号入出力回路102から受信した信号と参照電圧VH、VLとを比較して、比較結果として、“High”又は“Low”レベルの信号を出力するものである。
【0031】
コンパレータ35,36の信号入力端は、ともに、入出力端子P1に接続される。コンパレータ35の参照電圧入力端は、参照電圧生成回路18の抵抗R16と抵抗R17との接続点に接続される。コンパレータ36の参照電圧入力端は、参照電圧生成回路19の抵抗R18と抵抗R19との接続点に接続される。
【0032】
参照電圧制御回路21は、コンパレータ15、16から出力された信号の信号レベルに従って、参照電圧生成回路18,19が生成した参照電圧VH,VLを制御するものであり、トランジスタQ11〜Q14からなる。
【0033】
トランジスタQ11,Q12は、PチャネルのMOS形トランジスタからなる。トランジスタQ11のソースは、駆動用電源に接続され、ドレインは、参照電圧生成回路18の抵抗R16とR17との接続点に接続される。トランジスタQ11のゲートは、コンパレータ15の出力端に接続される。
【0034】
トランジスタQ12のソースは、駆動用電源に接続され、ドレインは、参照電圧生成回路19の抵抗R18とR19との接続点に接続される。トランジスタQ12のゲートは、コンパレータ15の出力端に接続される。
【0035】
トランジスタQ13,Q14は、NチャネルのMOS形トランジスタからなる。トランジスタQ13のドレインは、参照電圧生成回路18の抵抗R16とR17との接続点に接続され、ソースは接地される。トランジスタQ13のゲートは、コンパレータ16の出力端に接続される。
【0036】
トランジスタQ14のドレインは、参照電圧生成回路19の抵抗R18とR19との接続点に接続され、ソースは接地される。トランジスタQ14のゲートは、コンパレータ16の出力端に接続される。
【0037】
信号入出力回路102も、信号入出力回路101と同様に、出力ドライバ51と、レシーバ52と、を備えている。
【0038】
次に本実施の形態に係る信号入出力回路101の動作を説明する。
出力ドライバ11は、供給された信号S1を増幅して電圧V2の信号S2を出力する。信号S2は、抵抗R11、入出力端子P1、伝送線を介して信号入出力回路102に伝送される。また、レシーバ20は、入出力端子P1、内部バスを介して、信号入出力回路102から伝送された信号を受信する。
【0039】
信号入出力回路102から伝送された信号の電位が“Low”であり、図2(a)に示すように、時刻t1において、信号S1の信号レベルが変化して出力ドライバ11から出力された信号S2が“Low”→“High”に遷移した場合、信号S2の電圧V2は、このスイッチング動作により変化する。この変化分が信号S2に重畳してノイズ成分となる。
【0040】
しかし、信号S1の信号レベルが“Low”→“High”に遷移しても、遅延素子12は、継続して“Low”レベルの信号を出力する。従って、参照電圧生成回路13,14は、参照電圧V31の信号S3、参照電圧V41の信号S4を、それぞれ、コンパレータ15,16の参照電圧入力端に出力する。
【0041】
また、時刻t1において、遅延素子12は、“Low”レベルの信号を継続して出力するため、信号出力制御回路17は、コンパレータ15,16のイネーブル端子にイネーブル信号を供給する。
【0042】
この状態で、ノードN2の電圧V2が、V31<V2になると、コンパレータ15は、“Low”レベルの信号をトランジスタQ11,12のゲート端子に出力する。
【0043】
また、V31<V2の場合、V41<V2でもあるため、コンパレータ16も“Low”レベルの信号をトランジスタQ13,Q14のゲート端子に出力する。
【0044】
トランジスタQ11,Q12は、それぞれのゲート端子に“Low”レベルの信号が印加されると、導通する。また、トランジスタQ13,Q14のそれぞれのゲート端子には、“Low”レベルの信号が印加されるため、トランジスタQ13,Q14は、ともに非導通となる。
【0045】
トランジスタQ11,Q12が導通すると、参照電圧生成回路18の抵抗16,R17とトランジスタQ11のオン抵抗とが合成され、また、参照電圧生成回路19の抵抗R18,R19とトランジスタQ12のオン抵抗と、が合成される。
【0046】
従って、抵抗R16,R17とトランジスタQ11のオン抵抗、及び抵抗R18,R19とトランジスタQ12のオン抵抗との合成抵抗により、レシーバ20の参照電圧入力端に印加される参照電圧VH,VLはトランジスタQ11,Q12が非導通のときよりも上昇する。
【0047】
次に、V41≦V2≦V31になると、コンパレータ15,16の出力信号は、それぞれ、“High”レベル、“Low”レベルになる。コンパレータ15の出力信号が“High”レベルになると、トランジスタQ11,Q12は、“High”レベルの電圧がゲート端子に印加されて非導通になる。また、コンパレータ16の出力信号は、“Low”レベルであるから、トランジスタQ13,Q14は非導通のままである。即ち、トランジスタQ11〜Q14のすべてが非導通となる。
【0048】
従って、参照電圧VHは、参照電圧生成回路18の抵抗R16とR17とで駆動用電源の電圧を分圧した電圧となり、参照電圧VLは、参照電圧生成回路19の抵抗R18とR19とで駆動用電源の電圧を分圧した電圧となる。
【0049】
次に、電圧V2がさらに低下して、V2<V41になると、コンパレータ15,16の出力信号は、ともに“High”レベルになる。コンパレータ16の出力信号が“High”レベルになると、トランジスタQ13,Q14は、“High”レベルの電圧がゲート端子に印加されて導通する。また、トランジスタQ11,Q12は、非導通のままである。
【0050】
トランジスタQ13,Q14が導通すると、参照電圧生成回路18の抵抗R16,R17とトランジスタQ13のオン抵抗とが合成され、参照電圧生成回路19の抵抗R18,R19とトランジスタQ14のオン抵抗とが合成される。
【0051】
抵抗R16,R17とトランジスタQ13のオン抵抗とが合成されると、レシーバ20のコンパレータ35,36のそれぞれの参照電圧入力端に印加される参照電圧VH,VLは低下する。
このようにして、参照電圧VH,VLは、図2(b)に示すように、電圧V2の変動に伴って変動する。
【0052】
また、出力ドライバ11のスイッチング動作による信号変化は、内部バスを経由してレシーバ20にも伝達される。
【0053】
前述のように、抵抗R11の抵抗値r1、出力ドライバ11の出力インピーダンスr2、信号入出力回路102との間の伝送線路のインピーダンスZ0は、r1+r2=Z0となるように設定されている。
【0054】
このため、電圧V2、出力ドライバ51の出力電圧が、それぞれ、“High”、“Low”レベルの場合、レシーバ20の入力電圧は、信号入出力回路101の抵抗分(r1+r2)と信号入出力回路102の抵抗分(r1+r2)とで分圧されて、中間電位VMとなる。
【0055】
従来の信号入出力回路では、信号S2に重畳したノイズ成分も分圧されるものの、レシーバの出力信号も中間電位VMを中心に変動する。
しかし、本実施の形態に係る信号入出力回路101では、レシーバ20の参照電圧VH、VLも、電圧V2に従って変動するため、レシーバ20の入力電圧の差は、一定の電圧範囲内に保持され、レシーバ20のノイズに対する入力マージンは確保される。
【0056】
次に、時刻t1から時刻t2までの時間を遅延素子12の設定時間として設定されているものとすると、時刻t2では、遅延素子12の出力信号の電圧は、“High”レベルに変化する。遅延素子12の出力電圧が“High”レベルに変化すると、XNORゲート34の一方の入力端子の電圧も、“High”レベルに変化するが、遅延素子33は、“Low”レベルの信号をXNORゲート34の他方の入力端子に出力する。
【0057】
このため、XNORゲート34は、図2(c)に示すように、ディセーブル信号をコンパレータ15,16のイネーブル端子に供給する。コンパレータ15,16は、このイネーブル端子にディセーブル信号が供給されると、ともにハイインピーダンス状態となり、信号出力は禁止状態となる。
【0058】
時刻t3になると、インバータ31,32は、遅延素子12の出力信号を反転出力し、参照電圧生成回路13,14から出力された信号S3,S4の電圧は低下して、時刻t4になって電圧V32,V42になる。
【0059】
しかし、信号S3,S4の電圧が低下しても、コンパレータ15,16は、ハイインピーダンス状態となっているため、コンパレータ15,16の出力信号は、変化せず、トランジスタQ11〜Q14は、非導通となる。
【0060】
そして、時刻t5になって、信号出力制御回路17の遅延素子33が出力信号が“High”レベルになると、XNORゲート34は、図2(c)に示すように、イネーブル信号をコンパレータ15,16に出力し、コンパレータ15,16の信号出力の禁止状態は解除される。
【0061】
次に、時刻t6において、信号S1が“High”→“Low”に遷移すると、信号S2の電圧V2は、低下する。コンパレータ15,16は、電圧V2と参照電圧生成回路13,14がそれぞれ生成した参照電圧V32,V42とを比較する。そして、信号入出力回路101は、上記動作と同じように動作し、参照電圧生成回路18,19が生成した参照電圧VH、VLが変化して、レシーバ20のノイズに対する入力マージンは確保される。
【0062】
以上説明したように、本実施の形態によれば、レシーバ20の参照電圧VH,VLを出力ドライバ11の電圧V2に従って、変化させるようにした。従って、スイッチング動作するタイミングで発生する電源ノイズ等によって電圧が変動した場合でも、自己の信号入出力回路101において、レシーバ20の受信動作に影響を与えず、誤動作を防止することができる。特に、信号波形を変えることなくノイズを低減することができるため、信号伝送の高速化には好都合である。
【0063】
尚、本発明を実施するにあたっては、種々の形態が考えられ、上記実施の形態に限られるものではない。
例えば、上記実施の形態では、参照電圧生成回路13,14,18,19としては、抵抗素子による抵抗分圧方式を用いている。しかし、MOSトランジスタを電源とGND間に直列接続し、トランジスタのオン抵抗を用いて抵抗分圧するように構成されることもできる。
【0064】
参照電圧制御回路21のトランジスタは、MOS形トランジスタに限定されるものではなく、バイポーラ形トランジスタを用いることもできる。
また、コンパレータ15,16の代わりに、差動増幅器を用いることもできる。また、遅延素子12,33は、回路によって構成されたものであってもよい。
【0065】
【発明の効果】
以上説明したように、本発明によれば、ノイズの影響を抑制することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係る信号入出力回路の構成を示すブロック図である。
【図2】図1の信号入出力回路の動作を示す信号波形図である。
【符号の説明】
11 出力ドライバ
12 遅延素子
13,14,18,19 参照電圧生成回路
21 参照電圧制御回路
Claims (4)
- 入出力端子を介して伝送信号を送受信する信号入出力回路において、
供給された情報信号を増幅して、送信する伝送信号を生成し、生成した伝送信号を前記入出力端子を介して出力する出力ドライバと、
前記入出力端子を介して受信した伝送信号と第1の参照電圧とを比較し、前記受信した伝送信号の電圧と前記第1の参照電圧との差に基づく電圧の信号を、受信信号として出力するレシーバと、
前記出力ドライバの出力信号と予め設定された第2の参照電圧とを比較し、比較した結果に基づく差電圧の信号を、前記出力ドライバのスイッチング動作に起因して発生するノイズ成分に基づく信号として出力する比較部と、
前記比較部の出力信号の電圧に従って、前記ノイズ成分が小さくなるように前記第1の参照電圧を制御する参照電圧制御部と、を備えた、
ことを特徴とする信号入出力回路。 - 前記参照電圧制御部は、予め設定された電圧と接地との間に接続されて、前記比較部の出力信号に従って導通するトランジスタを備えて構成されたものである、
ことを特徴とする請求項1に記載の信号入出力回路。 - 前記出力ドライバに供給される情報信号を、前記出力ドライバのスイッチング動作に起因して発生するノイズ成分が所定の電圧以下になる予め設定した時間だけ遅延させる遅延部と、
前記遅延部の出力信号を反転させて前記第2の参照電圧を生成し、生成した第2の参照電圧を前記比較部に供給する参照電圧生成部と、
前記遅延部の出力信号の変化を検出し、前記遅延部の出力信号が変化してから前記比較部の信号出力を禁止し、前記参照電圧生成部の出力信号が反転した後に信号出力の禁止を解除する信号出力制御部と、を備えた、
ことを特徴とする請求項1又は2に記載の信号入出力回路。 - 前記遅延部を第1の遅延部として、
前記信号出力制御部は、
前記第1の遅延部の出力信号が供給されて、前記遅延部の出力信号が変化してから前記参照電圧生成部の出力信号が反転するまでの期間経過後に出力する前記第1の遅延部の出力信号を出力する第2の遅延部と、
前記第1の遅延部の出力信号と前記第2の遅延部の出力信号との排他論理和を演算することにより前記第1の遅延部の出力信号の変化を検出する排他論理和演算部と、を備えたものである、
ことを特徴とする請求項3に記載の信号入出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003181123A JP3788445B2 (ja) | 2003-06-25 | 2003-06-25 | 信号入出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003181123A JP3788445B2 (ja) | 2003-06-25 | 2003-06-25 | 信号入出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005020268A JP2005020268A (ja) | 2005-01-20 |
JP3788445B2 true JP3788445B2 (ja) | 2006-06-21 |
Family
ID=34181910
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003181123A Expired - Fee Related JP3788445B2 (ja) | 2003-06-25 | 2003-06-25 | 信号入出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3788445B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9419686B2 (en) | 2013-10-01 | 2016-08-16 | Samsung Electronics Co., Ltd. | Receiver of NFC device and NFC device including the same |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100706580B1 (ko) | 2005-07-13 | 2007-04-13 | 삼성전자주식회사 | 저전압 차동 신호 수신기 및 그 종단 저항값 설정 방법 |
JP2011077672A (ja) * | 2009-09-29 | 2011-04-14 | Sanyo Electric Co Ltd | 信号入出力回路 |
-
2003
- 2003-06-25 JP JP2003181123A patent/JP3788445B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9419686B2 (en) | 2013-10-01 | 2016-08-16 | Samsung Electronics Co., Ltd. | Receiver of NFC device and NFC device including the same |
Also Published As
Publication number | Publication date |
---|---|
JP2005020268A (ja) | 2005-01-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8659329B2 (en) | Pre-emphasis circuit and differential current signaling system having the same | |
JP3920236B2 (ja) | 差動増幅器 | |
US10298238B2 (en) | Differential driver with pull up and pull down boosters | |
US7348794B2 (en) | Output buffer circuit | |
US10181852B1 (en) | Voltage translator with output slew rate control | |
US5959492A (en) | High speed differential driver circuitry and methods for implementing the same | |
US8692577B2 (en) | Driver circuit | |
JPH1093414A (ja) | インタフェース回路及び信号伝送方法 | |
US10892760B1 (en) | Dynamic transistor gate overdrive for input/output (I/O) drivers and level shifters | |
EP1014581A1 (en) | Adjustable strength driver circuit and method of adjustment | |
KR100933677B1 (ko) | 반도체 소자 | |
JP3788445B2 (ja) | 信号入出力回路 | |
JP4811902B2 (ja) | 半導体装置および半導体装置のテスト方法 | |
US20030132788A1 (en) | Output buffer circuit | |
WO2018020782A1 (ja) | リンギング抑制回路 | |
US9819371B2 (en) | Electronic device | |
US7005903B2 (en) | Output buffer with adjustment of signal transitions | |
US6985021B1 (en) | Circuits and techniques for conditioning differential signals | |
US7518411B2 (en) | Data receiving apparatus using semi-dual reference voltage | |
EP3859972A2 (en) | Multivoltage high voltage io in low voltage technology | |
US7265585B2 (en) | Method to improve current and slew rate ratio of off-chip drivers | |
JPH08116249A (ja) | データ出力バッファ | |
KR20140146368A (ko) | 입출력 장치 및 이를 포함하는 입출력 시스템 | |
JP2002023902A (ja) | 半導体装置 | |
JP2005236915A (ja) | 差動出力回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060217 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060307 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060320 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100407 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110407 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120407 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120407 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130407 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |