JP3788445B2

JP3788445B2 - Signal input / output circuit

Info

Publication number: JP3788445B2
Application number: JP2003181123A
Authority: JP
Inventors: 仁石附
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2003-06-25
Filing date: 2003-06-25
Publication date: 2006-06-21
Anticipated expiration: 2023-06-25
Also published as: JP2005020268A

Description

【０００１】
【発明の属する技術分野】
本発明は、信号入出力回路に関する。
【０００２】
【従来の技術】
コンピュータ、通信機器等では、情報信号を双方向に送受信するための信号入出力回路が備えられている。
このような信号入出力回路は、情報信号を増幅した伝送信号を入出力端子を介して出力するための出力ドライバと、伝送された伝送信号を受信するレシーバと、を備えている。また、信号入出力回路は、出力ドライバが動作することにより発生する電源ノイズ等の影響でレシーバが誤動作しないように、ノイズを低減させるための回路が必要になってくる。このため、信号入出力回路に、ノイズを低減するためのフィルタ回路を備えたものがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平８−２３３５４号公報（第５−６頁、図１）
【０００４】
【発明が解決しようとする課題】
しかし、このような従来の信号入出力回路のように、フィルタ回路を備えると、異なるコンピュータ等の間で伝送される信号の信号波形そのものを変えてしまうことになる。特に、信号の送受信は、高速化の傾向にあり、信号波形が変わってしまうと、この高速動作を阻んでしまうことになる。
【０００５】
本発明は、このような従来の問題点に鑑みてなされたもので、ノイズの影響を抑制することが可能な信号入出力回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この目的を達成するため、本発明の第１の観点に係る信号入出力回路は、
入出力端子を介して伝送信号を送受信する信号入出力回路において、
供給された情報信号を増幅して、送信する伝送信号を生成し、生成した伝送信号を前記入出力端子を介して出力する出力ドライバと、
前記入出力端子を介して受信した伝送信号と第１の参照電圧とを比較し、前記受信した伝送信号の電圧と前記第１の参照電圧との差に基づく電圧の信号を、受信信号として出力するレシーバと、
前記出力ドライバの出力信号と予め設定された第２の参照電圧とを比較し、比較した結果に基づく差電圧の信号を、前記出力ドライバのスイッチング動作に起因して発生するノイズ成分に基づく信号として出力する比較部と、
前記比較部の出力信号の電圧に従って、前記ノイズ成分が小さくなるように前記第１の参照電圧を制御する参照電圧制御部と、を備えたものである。
【０００７】
前記参照電圧制御部は、予め設定された電圧と接地との間に接続されて、前記比較部の出力信号に従って導通するトランジスタを備えて構成されたものであってもよい。
【０００８】
前記出力ドライバに供給される情報信号を、前記出力ドライバのスイッチング動作に起因して発生するノイズ成分が所定の電圧以下になる予め設定した時間だけ遅延させる遅延部と、
前記遅延部の出力信号を反転させて前記第２の参照電圧を生成し、生成した第２の参照電圧を前記比較部に供給する参照電圧生成部と、
前記遅延部の出力信号の変化を検出し、前記遅延部の出力信号が変化してから前記比較部の信号出力を禁止し、前記参照電圧生成部の出力信号が反転した後に信号出力の禁止を解除する信号出力制御部と、を備えたものであってもよい。
【０００９】
前記遅延部を第１の遅延部として、
前記信号出力制御部は、
前記第１の遅延部の出力信号が供給されて、前記遅延部の出力信号が変化してから前記参照電圧生成部の出力信号が反転するまでの期間経過後に出力する前記第１の遅延部の出力信号を出力する第２の遅延部と、
前記第１の遅延部の出力信号と前記第２の遅延部の出力信号との排他論理和を演算することにより前記第１の遅延部の出力信号の変化を検出する排他論理和演算部と、を備えたものであってもよい。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態に係る信号入出力回路を図面を参照して説明する。
本実施の形態に係る信号入出力回路の構成を図１に示す。
信号入出力回路１０１，１０２は、異なるコンピュータ又は通信機器に備えられ、伝送信号を互いに双方向に送受信するためのものであり、伝送線を介して接続される。
【００１１】
信号入出力回路１０１は、出力ドライバ１１と、遅延素子１２と、参照電圧生成回路１３，１４と、コンパレータ１５，１６と、信号出力制御回路１７と、参照電圧生成回路１８，１９と、レシーバ２０と、参照電圧制御回路２１と、抵抗Ｒ１１と、を備えて構成される。
【００１２】
出力ドライバ１１は、情報信号としての信号Ｓ１が供給されて信号Ｓ１を増幅し、伝送信号として、接地電圧を基準とする電圧Ｖ２の信号Ｓ２（ノードＮ２）を生成するものである。出力ドライバ１１は、生成した信号Ｓ２を、抵抗Ｒ１１、入出力端子Ｐ１を介して信号入出力回路１０２に送信する。抵抗Ｒ１１は、インピーダンス調整用の抵抗であり、抵抗Ｒ１１の一端は、出力ドライバ１１の出力端に接続され、抵抗Ｒ１１の他端は、信号入出力回路１０１の入出力端子Ｐ１に接続される。
【００１３】
尚、抵抗Ｒ１１の抵抗値をｒ１、出力ドライバ１１の出力インピーダンスをｒ２、信号入出力回路１０２との間の伝送線路のインピーダンスをＺ０とすると、各値ｒ１、ｒ２，Ｚ０は、ｒ１＋ｒ２＝Ｚ０となるように設定される。
【００１４】
遅延素子１２は、入力された信号Ｓ１を予め設定された時間だけ遅延させて参照電圧生成回路１３、１４に出力するものであり、遅延素子１２の入力端は、出力ドライバ１１の入力端に接続されている。遅延素子１２は、このように接続されて、参照電圧生成回路１３，１４が出力する参照電圧Ｖ３，Ｖ４が出力ドライバ１１の出力信号Ｓ２の変化する前後で変化しないようにする。
【００１５】
尚、遅延素子１２の遅延時間は、信号Ｓ１が変化したときに、出力ドライバ１１のスイッチング動作に起因して発生するノイズ成分の電圧が所定の電圧の範囲内になるまでの時間に設定される。
【００１６】
参照電圧生成回路１３，１４は、それぞれ、参照信号Ｓ３の参照電圧Ｖ３１，Ｖ３２（Ｖ３１＞Ｖ３２）、参照信号Ｓ４の参照電圧Ｖ４１，Ｖ４２（Ｖ４１＞Ｖ４２）を生成する回路である。参照電圧Ｖ３１，Ｖ４１は、信号Ｓ２の電圧が“Ｈｉｇｈ”レベルのときに、信号Ｓ２に重畳したノイズ成分を検出するために参照される電圧である。また、参照電圧Ｖ３２，Ｖ４２は、信号Ｓ２の電圧が“Ｌｏｗ”レベルのときに、信号Ｓ２に重畳したノイズ成分を検出するために参照される電圧である。参照電圧Ｖ３１，Ｖ３２，Ｖ４１，Ｖ４２が第２の参照電圧に相当する。
【００１７】
参照電圧生成回路１３は、インバータ３１と抵抗Ｒ１２，Ｒ１３と、からなる。インバータ３１は、遅延素子１２の出力信号を反転させるためのものであり、インバータ３１の入力端は、遅延素子１２の出力端に接続される。抵抗Ｒ１２の一端は、信号入出力回路１０１の駆動用電源（図示せず）に接続され、抵抗Ｒ１３の一端は、抵抗Ｒ１２の他端に接続され、抵抗Ｒ１３の他端は接地される。
【００１８】
参照電圧生成回路１４は、インバータ３２と抵抗Ｒ１４，Ｒ１５と、からなる。インバータ３２は、遅延素子１２の出力信号を反転させるためのものであり、インバータ３２の入力端は、遅延素子１２の出力端に接続される。抵抗Ｒ１４の一端は、駆動用電源に接続され、抵抗Ｒ１５の一端は、抵抗Ｒ１４の他端に接続され、抵抗Ｒ１５の他端は接地される。
尚、抵抗Ｒ１２〜Ｒ１５の抵抗値は、Ｖ３１＞Ｖ４１、Ｖ３２＞Ｖ４２となるように設定される。
【００１９】
コンパレータ１５，１６は、それぞれ、出力ドライバ１１から出力された信号Ｓ２の電圧Ｖ２と参照電圧生成回路１３，１４から出力された参照信号Ｓ３，Ｓ４のそれぞれの参照電圧とを比較するものである。
【００２０】
コンパレータ１５，１６は、イネーブル端子付きのものであり、イネーブル端子にイネーブル信号が供給されている場合に、比較結果を出力する。
【００２１】
コンパレータ１５の参照電圧入力端は参照電圧生成回路１３の抵抗Ｒ１２とＲ１３との接続点に接続され、信号入力端は、ノードＮ２に接続される。そして、コンパレータ１５は、参照電圧生成回路１３から出力された参照信号Ｓ３の電圧Ｖ３１，Ｖ３２と信号Ｓ２（ノードＮ２）の電圧Ｖ２とを比較する。コンパレータ１５は、比較の結果、Ｖ２＞Ｖ３１又はＶ２＞Ｖ３２であれば、“Ｌｏｗ”レベルの信号を出力し、Ｖ２≦Ｖ３１又はＶ２≦Ｖ３２であれば、“Ｈｉｇｈ”レベルの信号を出力する。
【００２２】
コンパレータ１６の参照電圧入力端は、参照電圧生成回路１４の抵抗Ｒ１４とＲ１５との接続点に接続され、信号入力端は、ノードＮ２に接続される。そして、コンパレータ１６は、参照電圧生成回路１４から出力された参照信号Ｓ４の参照電圧Ｖ４１、Ｖ４２と信号Ｓ２（ノードＮ２）の電圧Ｖ２とを比較する。コンパレータ１６は、比較の結果、Ｖ２＞Ｖ４１又はＶ２＞Ｖ４２であれば、“Ｌｏｗ”レベルの信号を出力し、Ｖ２≦Ｖ４１又はＶ２≦Ｖ４２であれば、“Ｈｉｇｈ”レベルの信号を出力する。
【００２３】
信号出力制御回路１７は、信号Ｓ１の変化を検出して、予め設定された期間、コンパレータ１５，１６のイネーブル端子にディセーブル信号を供給するための回路である。コンパレータ１５，１６は、イネーブル端子にディセーブル信号が供給されると、ハイインピーダンス状態となり、動作が抑止される。
【００２４】
尚、ディセーブル信号を出力する期間は、遅延素子１２の出力信号が変化してから参照電圧生成回路１３，１４の参照信号Ｓ３，Ｓ４の反転が終了するまでの期間に設定される。信号出力制御回路１７は、この設定期間中、コンパレータ１５，１６のイネーブル端子にディセーブル信号を供給して、コンパレータ１５，１６の動作を抑止する。
【００２５】
信号出力制御回路１７は、遅延素子３３と、エクスクルーシブノアゲート（以後、「ＸＮＯＲゲート」と記す。）３４と、からなる。
遅延素子３３は、遅延素子１２の出力信号を遅延させるためのものであり、その入力端は、遅延素子１２の出力端に接続される。
【００２６】
ＸＮＯＲゲート３４は、遅延素子１２の出力信号の信号レベルと遅延素子３３の出力信号の信号レベルとのＸＮＯＲ演算を行うことにより、遅延素子１２の出力信号の変化を検出するものである。
【００２７】
ＸＮＯＲゲート３４の一方の入力端は、遅延素子１２の出力端に接続され、他方の入力端は、遅延素子３３の出力端に接続される。また、ＸＮＯＲゲート３４の出力端は、コンパレータ１５，１６のイネーブル端子に接続され、遅延素子１２の出力信号の変化を検出するとコンパレータ１５，１６の信号出力を抑止する。
【００２８】
参照電圧生成回路１８，１９は、それぞれ、レシーバ２０に供給する第１の参照電圧ＶＨ，ＶＬ（ＶＨ＞ＶＬ）を生成するものである。
参照電圧生成回路１８は、駆動用電源の電圧を分圧する抵抗Ｒ１６とＲ１７とからなる。抵抗Ｒ１６の一端は、駆動用電源に接続され、抵抗Ｒ１７の一端は、抵抗Ｒ１６の他端に接続され、抵抗Ｒ１７の他端は、接地される。
【００２９】
参照電圧生成回路１９は、駆動用電源の電圧を分圧する抵抗Ｒ１８とＲ１９とからなる。抵抗Ｒ１８の一端は、駆動用電源に接続され、抵抗Ｒ１９の一端は、抵抗Ｒ１８の他端に接続され、抵抗Ｒ１９の他端は、接地される。
【００３０】
レシーバ２０は、信号入出力回路１０２から送信された伝送信号を、入出力端子Ｐ１を介して受信するものであり、コンパレータ３５，３６を備える。
コンパレータ３５，３６は、信号入出力回路１０２から受信した信号と参照電圧ＶＨ、ＶＬとを比較して、比較結果として、“Ｈｉｇｈ”又は“Ｌｏｗ”レベルの信号を出力するものである。
【００３１】
コンパレータ３５，３６の信号入力端は、ともに、入出力端子Ｐ１に接続される。コンパレータ３５の参照電圧入力端は、参照電圧生成回路１８の抵抗Ｒ１６と抵抗Ｒ１７との接続点に接続される。コンパレータ３６の参照電圧入力端は、参照電圧生成回路１９の抵抗Ｒ１８と抵抗Ｒ１９との接続点に接続される。
【００３２】
参照電圧制御回路２１は、コンパレータ１５、１６から出力された信号の信号レベルに従って、参照電圧生成回路１８，１９が生成した参照電圧ＶＨ，ＶＬを制御するものであり、トランジスタＱ１１〜Ｑ１４からなる。
【００３３】
トランジスタＱ１１，Ｑ１２は、ＰチャネルのＭＯＳ形トランジスタからなる。トランジスタＱ１１のソースは、駆動用電源に接続され、ドレインは、参照電圧生成回路１８の抵抗Ｒ１６とＲ１７との接続点に接続される。トランジスタＱ１１のゲートは、コンパレータ１５の出力端に接続される。
【００３４】
トランジスタＱ１２のソースは、駆動用電源に接続され、ドレインは、参照電圧生成回路１９の抵抗Ｒ１８とＲ１９との接続点に接続される。トランジスタＱ１２のゲートは、コンパレータ１５の出力端に接続される。
【００３５】
トランジスタＱ１３，Ｑ１４は、ＮチャネルのＭＯＳ形トランジスタからなる。トランジスタＱ１３のドレインは、参照電圧生成回路１８の抵抗Ｒ１６とＲ１７との接続点に接続され、ソースは接地される。トランジスタＱ１３のゲートは、コンパレータ１６の出力端に接続される。
【００３６】
トランジスタＱ１４のドレインは、参照電圧生成回路１９の抵抗Ｒ１８とＲ１９との接続点に接続され、ソースは接地される。トランジスタＱ１４のゲートは、コンパレータ１６の出力端に接続される。
【００３７】
信号入出力回路１０２も、信号入出力回路１０１と同様に、出力ドライバ５１と、レシーバ５２と、を備えている。
【００３８】
次に本実施の形態に係る信号入出力回路１０１の動作を説明する。
出力ドライバ１１は、供給された信号Ｓ１を増幅して電圧Ｖ２の信号Ｓ２を出力する。信号Ｓ２は、抵抗Ｒ１１、入出力端子Ｐ１、伝送線を介して信号入出力回路１０２に伝送される。また、レシーバ２０は、入出力端子Ｐ１、内部バスを介して、信号入出力回路１０２から伝送された信号を受信する。
【００３９】
信号入出力回路１０２から伝送された信号の電位が“Ｌｏｗ”であり、図２（ａ）に示すように、時刻ｔ１において、信号Ｓ１の信号レベルが変化して出力ドライバ１１から出力された信号Ｓ２が“Ｌｏｗ”→“Ｈｉｇｈ”に遷移した場合、信号Ｓ２の電圧Ｖ２は、このスイッチング動作により変化する。この変化分が信号Ｓ２に重畳してノイズ成分となる。
【００４０】
しかし、信号Ｓ１の信号レベルが“Ｌｏｗ”→“Ｈｉｇｈ”に遷移しても、遅延素子１２は、継続して“Ｌｏｗ”レベルの信号を出力する。従って、参照電圧生成回路１３，１４は、参照電圧Ｖ３１の信号Ｓ３、参照電圧Ｖ４１の信号Ｓ４を、それぞれ、コンパレータ１５，１６の参照電圧入力端に出力する。
【００４１】
また、時刻ｔ１において、遅延素子１２は、“Ｌｏｗ”レベルの信号を継続して出力するため、信号出力制御回路１７は、コンパレータ１５，１６のイネーブル端子にイネーブル信号を供給する。
【００４２】
この状態で、ノードＮ２の電圧Ｖ２が、Ｖ３１＜Ｖ２になると、コンパレータ１５は、“Ｌｏｗ”レベルの信号をトランジスタＱ１１，１２のゲート端子に出力する。
【００４３】
また、Ｖ３１＜Ｖ２の場合、Ｖ４１＜Ｖ２でもあるため、コンパレータ１６も“Ｌｏｗ”レベルの信号をトランジスタＱ１３，Ｑ１４のゲート端子に出力する。
【００４４】
トランジスタＱ１１，Ｑ１２は、それぞれのゲート端子に“Ｌｏｗ”レベルの信号が印加されると、導通する。また、トランジスタＱ１３，Ｑ１４のそれぞれのゲート端子には、“Ｌｏｗ”レベルの信号が印加されるため、トランジスタＱ１３，Ｑ１４は、ともに非導通となる。
【００４５】
トランジスタＱ１１，Ｑ１２が導通すると、参照電圧生成回路１８の抵抗１６，Ｒ１７とトランジスタＱ１１のオン抵抗とが合成され、また、参照電圧生成回路１９の抵抗Ｒ１８，Ｒ１９とトランジスタＱ１２のオン抵抗と、が合成される。
【００４６】
従って、抵抗Ｒ１６，Ｒ１７とトランジスタＱ１１のオン抵抗、及び抵抗Ｒ１８，Ｒ１９とトランジスタＱ１２のオン抵抗との合成抵抗により、レシーバ２０の参照電圧入力端に印加される参照電圧ＶＨ，ＶＬはトランジスタＱ１１，Ｑ１２が非導通のときよりも上昇する。
【００４７】
次に、Ｖ４１≦Ｖ２≦Ｖ３１になると、コンパレータ１５，１６の出力信号は、それぞれ、“Ｈｉｇｈ”レベル、“Ｌｏｗ”レベルになる。コンパレータ１５の出力信号が“Ｈｉｇｈ”レベルになると、トランジスタＱ１１，Ｑ１２は、“Ｈｉｇｈ”レベルの電圧がゲート端子に印加されて非導通になる。また、コンパレータ１６の出力信号は、“Ｌｏｗ”レベルであるから、トランジスタＱ１３，Ｑ１４は非導通のままである。即ち、トランジスタＱ１１〜Ｑ１４のすべてが非導通となる。
【００４８】
従って、参照電圧ＶＨは、参照電圧生成回路１８の抵抗Ｒ１６とＲ１７とで駆動用電源の電圧を分圧した電圧となり、参照電圧ＶＬは、参照電圧生成回路１９の抵抗Ｒ１８とＲ１９とで駆動用電源の電圧を分圧した電圧となる。
【００４９】
次に、電圧Ｖ２がさらに低下して、Ｖ２＜Ｖ４１になると、コンパレータ１５，１６の出力信号は、ともに“Ｈｉｇｈ”レベルになる。コンパレータ１６の出力信号が“Ｈｉｇｈ”レベルになると、トランジスタＱ１３，Ｑ１４は、“Ｈｉｇｈ”レベルの電圧がゲート端子に印加されて導通する。また、トランジスタＱ１１，Ｑ１２は、非導通のままである。
【００５０】
トランジスタＱ１３，Ｑ１４が導通すると、参照電圧生成回路１８の抵抗Ｒ１６，Ｒ１７とトランジスタＱ１３のオン抵抗とが合成され、参照電圧生成回路１９の抵抗Ｒ１８，Ｒ１９とトランジスタＱ１４のオン抵抗とが合成される。
【００５１】
抵抗Ｒ１６，Ｒ１７とトランジスタＱ１３のオン抵抗とが合成されると、レシーバ２０のコンパレータ３５，３６のそれぞれの参照電圧入力端に印加される参照電圧ＶＨ，ＶＬは低下する。
このようにして、参照電圧ＶＨ，ＶＬは、図２（ｂ）に示すように、電圧Ｖ２の変動に伴って変動する。
【００５２】
また、出力ドライバ１１のスイッチング動作による信号変化は、内部バスを経由してレシーバ２０にも伝達される。
【００５３】
前述のように、抵抗Ｒ１１の抵抗値ｒ１、出力ドライバ１１の出力インピーダンスｒ２、信号入出力回路１０２との間の伝送線路のインピーダンスＺ０は、ｒ１＋ｒ２＝Ｚ０となるように設定されている。
【００５４】
このため、電圧Ｖ２、出力ドライバ５１の出力電圧が、それぞれ、“Ｈｉｇｈ”、“Ｌｏｗ”レベルの場合、レシーバ２０の入力電圧は、信号入出力回路１０１の抵抗分（ｒ１＋ｒ２）と信号入出力回路１０２の抵抗分（ｒ１＋ｒ２）とで分圧されて、中間電位ＶＭとなる。
【００５５】
従来の信号入出力回路では、信号Ｓ２に重畳したノイズ成分も分圧されるものの、レシーバの出力信号も中間電位ＶＭを中心に変動する。
しかし、本実施の形態に係る信号入出力回路１０１では、レシーバ２０の参照電圧ＶＨ、ＶＬも、電圧Ｖ２に従って変動するため、レシーバ２０の入力電圧の差は、一定の電圧範囲内に保持され、レシーバ２０のノイズに対する入力マージンは確保される。
【００５６】
次に、時刻ｔ１から時刻ｔ２までの時間を遅延素子１２の設定時間として設定されているものとすると、時刻ｔ２では、遅延素子１２の出力信号の電圧は、“Ｈｉｇｈ”レベルに変化する。遅延素子１２の出力電圧が“Ｈｉｇｈ”レベルに変化すると、ＸＮＯＲゲート３４の一方の入力端子の電圧も、“Ｈｉｇｈ”レベルに変化するが、遅延素子３３は、“Ｌｏｗ”レベルの信号をＸＮＯＲゲート３４の他方の入力端子に出力する。
【００５７】
このため、ＸＮＯＲゲート３４は、図２（ｃ）に示すように、ディセーブル信号をコンパレータ１５，１６のイネーブル端子に供給する。コンパレータ１５，１６は、このイネーブル端子にディセーブル信号が供給されると、ともにハイインピーダンス状態となり、信号出力は禁止状態となる。
【００５８】
時刻ｔ３になると、インバータ３１，３２は、遅延素子１２の出力信号を反転出力し、参照電圧生成回路１３，１４から出力された信号Ｓ３，Ｓ４の電圧は低下して、時刻ｔ４になって電圧Ｖ３２，Ｖ４２になる。
【００５９】
しかし、信号Ｓ３，Ｓ４の電圧が低下しても、コンパレータ１５，１６は、ハイインピーダンス状態となっているため、コンパレータ１５，１６の出力信号は、変化せず、トランジスタＱ１１〜Ｑ１４は、非導通となる。
【００６０】
そして、時刻ｔ５になって、信号出力制御回路１７の遅延素子３３が出力信号が“Ｈｉｇｈ”レベルになると、ＸＮＯＲゲート３４は、図２（ｃ）に示すように、イネーブル信号をコンパレータ１５，１６に出力し、コンパレータ１５，１６の信号出力の禁止状態は解除される。
【００６１】
次に、時刻ｔ６において、信号Ｓ１が“Ｈｉｇｈ”→“Ｌｏｗ”に遷移すると、信号Ｓ２の電圧Ｖ２は、低下する。コンパレータ１５，１６は、電圧Ｖ２と参照電圧生成回路１３，１４がそれぞれ生成した参照電圧Ｖ３２，Ｖ４２とを比較する。そして、信号入出力回路１０１は、上記動作と同じように動作し、参照電圧生成回路１８，１９が生成した参照電圧ＶＨ、ＶＬが変化して、レシーバ２０のノイズに対する入力マージンは確保される。
【００６２】
以上説明したように、本実施の形態によれば、レシーバ２０の参照電圧ＶＨ，ＶＬを出力ドライバ１１の電圧Ｖ２に従って、変化させるようにした。従って、スイッチング動作するタイミングで発生する電源ノイズ等によって電圧が変動した場合でも、自己の信号入出力回路１０１において、レシーバ２０の受信動作に影響を与えず、誤動作を防止することができる。特に、信号波形を変えることなくノイズを低減することができるため、信号伝送の高速化には好都合である。
【００６３】
尚、本発明を実施するにあたっては、種々の形態が考えられ、上記実施の形態に限られるものではない。
例えば、上記実施の形態では、参照電圧生成回路１３，１４，１８，１９としては、抵抗素子による抵抗分圧方式を用いている。しかし、ＭＯＳトランジスタを電源とＧＮＤ間に直列接続し、トランジスタのオン抵抗を用いて抵抗分圧するように構成されることもできる。
【００６４】
参照電圧制御回路２１のトランジスタは、ＭＯＳ形トランジスタに限定されるものではなく、バイポーラ形トランジスタを用いることもできる。
また、コンパレータ１５，１６の代わりに、差動増幅器を用いることもできる。また、遅延素子１２，３３は、回路によって構成されたものであってもよい。
【００６５】
【発明の効果】
以上説明したように、本発明によれば、ノイズの影響を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る信号入出力回路の構成を示すブロック図である。
【図２】図１の信号入出力回路の動作を示す信号波形図である。
【符号の説明】
１１出力ドライバ
１２遅延素子
１３，１４，１８，１９参照電圧生成回路
２１参照電圧制御回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a signal input / output circuit.
[0002]
[Prior art]
Computers, communication devices, and the like are provided with a signal input / output circuit for bidirectionally transmitting and receiving information signals.
Such a signal input / output circuit includes an output driver for outputting a transmission signal obtained by amplifying an information signal via an input / output terminal, and a receiver for receiving the transmitted transmission signal. In addition, the signal input / output circuit requires a circuit for reducing noise so that the receiver does not malfunction due to the influence of power supply noise generated by the operation of the output driver. For this reason, some signal input / output circuits include a filter circuit for reducing noise (see, for example, Patent Document 1).
[0003]
[Patent Document 1]
JP-A-8-23354 (page 5-6, FIG. 1)
[0004]
[Problems to be solved by the invention]
However, when such a conventional signal input / output circuit is provided with a filter circuit, the signal waveform itself of a signal transmitted between different computers or the like is changed. In particular, signal transmission / reception tends to increase in speed, and if the signal waveform changes, this high-speed operation will be hindered.
[0005]
The present invention has been made in view of such a conventional problem, and an object thereof is to provide a signal input / output circuit capable of suppressing the influence of noise.
[0006]
[Means for Solving the Problems]
In order to achieve this object, a signal input / output circuit according to the first aspect of the present invention provides:
In a signal input / output circuit that transmits and receives transmission signals via input / output terminals,
An output driver that amplifies the supplied information signal, generates a transmission signal to be transmitted, and outputs the generated transmission signal via the input / output terminal;
A transmission signal received via the input / output terminal is compared with a first reference voltage, and a voltage signal based on the difference between the received transmission signal voltage and the first reference voltage is output as a reception signal. Receiver to
The output signal of the output driver is compared with a preset second reference voltage, and a signal of a difference voltage based on the comparison result is a signal based on a noise component generated due to the switching operation of the output driver. A comparator to output;
And a reference voltage control unit that controls the first reference voltage so that the noise component is reduced in accordance with the voltage of the output signal of the comparison unit.
[0007]
The reference voltage control unit may be configured to include a transistor that is connected between a preset voltage and the ground and is turned on in accordance with an output signal of the comparison unit.
[0008]
A delay unit for delaying an information signal supplied to the output driver by a preset time when a noise component generated due to the switching operation of the output driver is equal to or lower than a predetermined voltage;
A reference voltage generation unit that inverts an output signal of the delay unit to generate the second reference voltage, and supplies the generated second reference voltage to the comparison unit;
The change of the output signal of the delay unit is detected, the signal output of the comparison unit is prohibited after the output signal of the delay unit is changed, and the signal output is prohibited after the output signal of the reference voltage generation unit is inverted. And a signal output control unit to be released.
[0009]
The delay unit as a first delay unit,
The signal output controller is
The output of the first delay unit is output after a period from when the output signal of the first delay unit is supplied and the output signal of the delay unit changes until the output signal of the reference voltage generation unit is inverted. A second delay unit for outputting an output signal;
An exclusive OR operation unit that detects a change in the output signal of the first delay unit by calculating an exclusive OR of the output signal of the first delay unit and the output signal of the second delay unit; It may be provided.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
A signal input / output circuit according to an embodiment of the present invention will be described below with reference to the drawings.
The configuration of the signal input / output circuit according to this embodiment is shown in FIG.
The signal input / output circuits 101 and 102 are provided in different computers or communication devices, and are used to transmit and receive transmission signals bidirectionally, and are connected via transmission lines.
[0011]
The signal input / output circuit 101 includes an output driver 11, a delay element 12, reference voltage generation circuits 13 and 14, comparators 15 and 16, a signal output control circuit 17, reference voltage generation circuits 18 and 19, and a receiver 20. And a reference voltage control circuit 21 and a resistor R11.
[0012]
The output driver 11 is supplied with a signal S1 as an information signal, amplifies the signal S1, and generates a signal S2 (node N2) of a voltage V2 with a ground voltage as a reference as a transmission signal. The output driver 11 transmits the generated signal S2 to the signal input / output circuit 102 via the resistor R11 and the input / output terminal P1. The resistor R11 is a resistor for adjusting impedance, and one end of the resistor R11 is connected to the output end of the output driver 11, and the other end of the resistor R11 is connected to the input / output terminal P1 of the signal input / output circuit 101.
[0013]
If the resistance value of the resistor R11 is r1, the output impedance of the output driver 11 is r2, and the impedance of the transmission line between the signal input / output circuit 102 is Z0, the values r1, r2, and Z0 are r1 + r2 = Z0. Is set to be
[0014]
The delay element 12 delays the input signal S1 by a preset time and outputs it to the reference voltage generation circuits 13 and 14. The input terminal of the delay element 12 is connected to the input terminal of the output driver 11. Has been. The delay element 12 is connected in this way so that the reference voltages V3 and V4 output from the reference voltage generation circuits 13 and 14 do not change before and after the output signal S2 of the output driver 11 changes.
[0015]
The delay time of the delay element 12 is set to a time until the voltage of the noise component generated due to the switching operation of the output driver 11 falls within a predetermined voltage range when the signal S1 changes. .
[0016]
The reference voltage generation circuits 13 and 14 are circuits that generate reference voltages V31 and V32 (V31> V32) of the reference signal S3 and reference voltages V41 and V42 (V41> V42) of the reference signal S4, respectively. The reference voltages V31 and V41 are voltages that are referred to in order to detect a noise component superimposed on the signal S2 when the voltage of the signal S2 is at “High” level. The reference voltages V32 and V42 are voltages that are referred to in order to detect a noise component superimposed on the signal S2 when the voltage of the signal S2 is at the “Low” level. Reference voltages V31, V32, V41, and V42 correspond to the second reference voltage.
[0017]
The reference voltage generation circuit 13 includes an inverter 31 and resistors R12 and R13. The inverter 31 is for inverting the output signal of the delay element 12, and the input terminal of the inverter 31 is connected to the output terminal of the delay element 12. One end of the resistor R12 is connected to a driving power source (not shown) of the signal input / output circuit 101, one end of the resistor R13 is connected to the other end of the resistor R12, and the other end of the resistor R13 is grounded.
[0018]
The reference voltage generation circuit 14 includes an inverter 32 and resistors R14 and R15. The inverter 32 is for inverting the output signal of the delay element 12, and the input terminal of the inverter 32 is connected to the output terminal of the delay element 12. One end of the resistor R14 is connected to the drive power supply, one end of the resistor R15 is connected to the other end of the resistor R14, and the other end of the resistor R15 is grounded.
The resistance values of the resistors R12 to R15 are set so that V31> V41 and V32> V42.
[0019]
The comparators 15 and 16 compare the voltage V2 of the signal S2 output from the output driver 11 with the reference voltages of the reference signals S3 and S4 output from the reference voltage generation circuits 13 and 14, respectively.
[0020]
The comparators 15 and 16 have an enable terminal, and output a comparison result when an enable signal is supplied to the enable terminal.
[0021]
The reference voltage input terminal of the comparator 15 is connected to the connection point between the resistors R12 and R13 of the reference voltage generation circuit 13, and the signal input terminal is connected to the node N2. The comparator 15 compares the voltages V31 and V32 of the reference signal S3 output from the reference voltage generation circuit 13 with the voltage V2 of the signal S2 (node N2). If V2> V31 or V2> V32 as a result of comparison, the comparator 15 outputs a “Low” level signal, and if V2 ≦ V31 or V2 ≦ V32, the comparator 15 outputs a “High” level signal.
[0022]
The reference voltage input terminal of the comparator 16 is connected to the connection point between the resistors R14 and R15 of the reference voltage generation circuit 14, and the signal input terminal is connected to the node N2. The comparator 16 compares the reference voltages V41 and V42 of the reference signal S4 output from the reference voltage generation circuit 14 with the voltage V2 of the signal S2 (node N2). If V2> V41 or V2> V42 as a result of comparison, the comparator 16 outputs a “Low” level signal, and if V2 ≦ V41 or V2 ≦ V42, the comparator 16 outputs a “High” level signal.
[0023]
The signal output control circuit 17 is a circuit for detecting a change in the signal S1 and supplying a disable signal to the enable terminals of the comparators 15 and 16 for a preset period. When the disable signal is supplied to the enable terminals, the comparators 15 and 16 are in a high impedance state and their operations are inhibited.
[0024]
The period for outputting the disable signal is set to a period from when the output signal of the delay element 12 changes until the inversion of the reference signals S3 and S4 of the reference voltage generation circuits 13 and 14 ends. During this setting period, the signal output control circuit 17 supplies a disable signal to the enable terminals of the comparators 15 and 16 to inhibit the operations of the comparators 15 and 16.
[0025]
The signal output control circuit 17 includes a delay element 33 and an exclusive NOR gate (hereinafter referred to as “XNOR gate”) 34.
The delay element 33 is for delaying the output signal of the delay element 12, and its input terminal is connected to the output terminal of the delay element 12.
[0026]
The XNOR gate 34 detects a change in the output signal of the delay element 12 by performing an XNOR operation between the signal level of the output signal of the delay element 12 and the signal level of the output signal of the delay element 33.
[0027]
One input terminal of the XNOR gate 34 is connected to the output terminal of the delay element 12, and the other input terminal is connected to the output terminal of the delay element 33. The output terminal of the XNOR gate 34 is connected to the enable terminals of the comparators 15 and 16, and when the change of the output signal of the delay element 12 is detected, the signal output of the comparators 15 and 16 is suppressed.
[0028]
The reference voltage generation circuits 18 and 19 generate first reference voltages VH and VL (VH> VL) to be supplied to the receiver 20, respectively.
The reference voltage generation circuit 18 includes resistors R16 and R17 that divide the voltage of the driving power supply. One end of the resistor R16 is connected to the driving power supply, one end of the resistor R17 is connected to the other end of the resistor R16, and the other end of the resistor R17 is grounded.
[0029]
The reference voltage generation circuit 19 includes resistors R18 and R19 that divide the voltage of the driving power supply. One end of the resistor R18 is connected to the driving power supply, one end of the resistor R19 is connected to the other end of the resistor R18, and the other end of the resistor R19 is grounded.
[0030]
The receiver 20 receives the transmission signal transmitted from the signal input / output circuit 102 via the input / output terminal P1, and includes comparators 35 and 36.
The comparators 35 and 36 compare the signal received from the signal input / output circuit 102 with the reference voltages VH and VL, and output a “High” or “Low” level signal as a comparison result.
[0031]
The signal input terminals of the comparators 35 and 36 are both connected to the input / output terminal P1. A reference voltage input terminal of the comparator 35 is connected to a connection point between the resistor R16 and the resistor R17 of the reference voltage generation circuit 18. A reference voltage input terminal of the comparator 36 is connected to a connection point between the resistor R18 and the resistor R19 of the reference voltage generation circuit 19.
[0032]
The reference voltage control circuit 21 controls the reference voltages VH and VL generated by the reference voltage generation circuits 18 and 19 in accordance with the signal levels of the signals output from the comparators 15 and 16, and includes transistors Q11 to Q14.
[0033]
Transistors Q11 and Q12 are P-channel MOS transistors. The source of the transistor Q11 is connected to the driving power supply, and the drain is connected to a connection point between the resistors R16 and R17 of the reference voltage generation circuit 18. The gate of the transistor Q11 is connected to the output terminal of the comparator 15.
[0034]
The source of the transistor Q12 is connected to the driving power supply, and the drain is connected to a connection point between the resistors R18 and R19 of the reference voltage generation circuit 19. The gate of the transistor Q12 is connected to the output terminal of the comparator 15.
[0035]
Transistors Q13 and Q14 are N-channel MOS transistors. The drain of the transistor Q13 is connected to the connection point between the resistors R16 and R17 of the reference voltage generation circuit 18, and the source is grounded. The gate of the transistor Q13 is connected to the output terminal of the comparator 16.
[0036]
The drain of the transistor Q14 is connected to the connection point between the resistors R18 and R19 of the reference voltage generation circuit 19, and the source is grounded. The gate of the transistor Q14 is connected to the output terminal of the comparator 16.
[0037]
Similarly to the signal input / output circuit 101, the signal input / output circuit 102 also includes an output driver 51 and a receiver 52.
[0038]
Next, the operation of the signal input / output circuit 101 according to this embodiment will be described.
The output driver 11 amplifies the supplied signal S1 and outputs a signal S2 having a voltage V2. The signal S2 is transmitted to the signal input / output circuit 102 via the resistor R11, the input / output terminal P1, and the transmission line. The receiver 20 receives a signal transmitted from the signal input / output circuit 102 via the input / output terminal P1 and the internal bus.
[0039]
The signal transmitted from the signal input / output circuit 102 is “Low” and, as shown in FIG. 2A, the signal level of the signal S1 changes and the signal output from the output driver 11 at time t1. When S2 changes from “Low” to “High”, the voltage V2 of the signal S2 changes due to this switching operation. This change is superimposed on the signal S2 and becomes a noise component.
[0040]
However, even if the signal level of the signal S1 changes from “Low” to “High”, the delay element 12 continuously outputs a “Low” level signal. Therefore, the reference voltage generation circuits 13 and 14 output the signal S3 of the reference voltage V31 and the signal S4 of the reference voltage V41 to the reference voltage input terminals of the comparators 15 and 16, respectively.
[0041]
At time t1, the delay element 12 continuously outputs a “Low” level signal, so that the signal output control circuit 17 supplies an enable signal to the enable terminals of the comparators 15 and 16.
[0042]
In this state, when the voltage V2 of the node N2 becomes V31 <V2, the comparator 15 outputs a “Low” level signal to the gate terminals of the transistors Q11 and Q12.
[0043]
Further, when V31 <V2, V41 <V2, so the comparator 16 also outputs a “Low” level signal to the gate terminals of the transistors Q13 and Q14.
[0044]
The transistors Q11 and Q12 are turned on when a "Low" level signal is applied to their gate terminals. Further, since a “Low” level signal is applied to the respective gate terminals of the transistors Q13 and Q14, the transistors Q13 and Q14 are both rendered non-conductive.
[0045]
When the transistors Q11 and Q12 are turned on, the resistors 16 and R17 of the reference voltage generation circuit 18 and the on-resistance of the transistor Q11 are combined, and the resistors R18 and R19 of the reference voltage generation circuit 19 and the on-resistance of the transistor Q12 are combined. Synthesized.
[0046]
Therefore, the reference voltages VH and VL applied to the reference voltage input terminal of the receiver 20 by the combined resistance of the resistors R16 and R17 and the on-resistance of the transistor Q11 and the resistors R18 and R19 and the on-resistance of the transistor Q12 are the transistors Q11, It rises higher than when Q12 is non-conductive.
[0047]
Next, when V41 ≦ V2 ≦ V31, the output signals of the comparators 15 and 16 become “High” level and “Low” level, respectively. When the output signal of the comparator 15 becomes “High” level, the transistors Q11 and Q12 are turned off by applying “High” level voltage to the gate terminals. Further, since the output signal of the comparator 16 is at the “Low” level, the transistors Q13 and Q14 remain non-conductive. That is, all of the transistors Q11 to Q14 are turned off.
[0048]
Therefore, the reference voltage VH is a voltage obtained by dividing the voltage of the driving power supply by the resistors R16 and R17 of the reference voltage generation circuit 18, and the reference voltage VL is driven by the resistors R18 and R19 of the reference voltage generation circuit 19. A voltage obtained by dividing the voltage of the power supply.
[0049]
Next, when the voltage V2 further decreases and V2 <V41, the output signals of the comparators 15 and 16 both become “High” level. When the output signal of the comparator 16 becomes “High” level, the transistors Q13 and Q14 are turned on by applying a voltage of “High” level to the gate terminal. Transistors Q11 and Q12 remain nonconductive.
[0050]
When the transistors Q13 and Q14 are turned on, the resistors R16 and R17 of the reference voltage generation circuit 18 and the on-resistance of the transistor Q13 are combined, and the resistors R18 and R19 of the reference voltage generation circuit 19 and the on-resistance of the transistor Q14 are combined. .
[0051]
When the resistors R16 and R17 and the on-resistance of the transistor Q13 are combined, the reference voltages VH and VL applied to the reference voltage input terminals of the comparators 35 and 36 of the receiver 20 are lowered.
In this way, the reference voltages VH and VL vary with the variation of the voltage V2, as shown in FIG.
[0052]
Further, the signal change due to the switching operation of the output driver 11 is also transmitted to the receiver 20 via the internal bus.
[0053]
As described above, the resistance value r1 of the resistor R11, the output impedance r2 of the output driver 11, and the impedance Z0 of the transmission line between the signal input / output circuit 102 are set to satisfy r1 + r2 = Z0.
[0054]
For this reason, when the voltage V2 and the output voltage of the output driver 51 are “High” and “Low” levels, respectively, the input voltage of the receiver 20 is equal to the resistance (r1 + r2) of the signal input / output circuit 101 and the signal input / output circuit. The voltage is divided by the resistance of 102 (r1 + r2) to become the intermediate potential VM.
[0055]
In the conventional signal input / output circuit, the noise component superimposed on the signal S2 is also divided, but the output signal of the receiver also fluctuates around the intermediate potential VM.
However, in the signal input / output circuit 101 according to the present embodiment, since the reference voltages VH and VL of the receiver 20 also vary according to the voltage V2, the difference in the input voltage of the receiver 20 is held within a certain voltage range. An input margin for the noise of the receiver 20 is secured.
[0056]
Next, assuming that the time from time t1 to time t2 is set as the set time of the delay element 12, the voltage of the output signal of the delay element 12 changes to the “High” level at time t2. When the output voltage of the delay element 12 changes to the “High” level, the voltage at one input terminal of the XNOR gate 34 also changes to the “High” level. However, the delay element 33 applies the “Low” level signal to the XNOR gate. 34 to the other input terminal.
[0057]
Therefore, the XNOR gate 34 supplies a disable signal to the enable terminals of the comparators 15 and 16 as shown in FIG. When the disable signal is supplied to the enable terminals, the comparators 15 and 16 are both in a high impedance state, and the signal output is prohibited.
[0058]
At time t3, the inverters 31 and 32 invert the output signal of the delay element 12, and the voltages of the signals S3 and S4 output from the reference voltage generation circuits 13 and 14 decrease, and the voltage is reached at time t4. V32 and V42.
[0059]
However, even if the voltages of the signals S3 and S4 are lowered, the comparators 15 and 16 are in a high impedance state. Therefore, the output signals of the comparators 15 and 16 do not change, and the transistors Q11 to Q14 are non-conductive. It becomes.
[0060]
At time t5, when the output signal of the delay element 33 of the signal output control circuit 17 becomes “High” level, the XNOR gate 34 sends the enable signal to the comparators 15 and 16 as shown in FIG. The signal output prohibition state of the comparators 15 and 16 is released.
[0061]
Next, when the signal S1 transits from “High” to “Low” at time t6, the voltage V2 of the signal S2 decreases. The comparators 15 and 16 compare the voltage V2 with the reference voltages V32 and V42 generated by the reference voltage generation circuits 13 and 14, respectively. The signal input / output circuit 101 operates in the same manner as described above, and the reference voltages VH and VL generated by the reference voltage generation circuits 18 and 19 change, and an input margin for noise of the receiver 20 is ensured.
[0062]
As described above, according to the present embodiment, the reference voltages VH and VL of the receiver 20 are changed according to the voltage V2 of the output driver 11. Therefore, even when the voltage fluctuates due to power supply noise or the like generated at the timing of the switching operation, the signal input / output circuit 101 does not affect the reception operation of the receiver 20 and can prevent malfunction. In particular, noise can be reduced without changing the signal waveform, which is advantageous for speeding up signal transmission.
[0063]
In carrying out the present invention, various forms are conceivable and the present invention is not limited to the above embodiment.
For example, in the above embodiment, as the reference voltage generation circuits 13, 14, 18, and 19, a resistance voltage dividing method using resistance elements is used. However, it is also possible to connect MOS transistors in series between the power supply and GND and to divide the resistance using the on-resistance of the transistor.
[0064]
The transistor of the reference voltage control circuit 21 is not limited to a MOS transistor, and a bipolar transistor can also be used.
Further, a differential amplifier can be used in place of the comparators 15 and 16. The delay elements 12 and 33 may be configured by a circuit.
[0065]
【The invention's effect】
As described above, according to the present invention, the influence of noise can be suppressed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a signal input / output circuit according to an embodiment of the present invention.
2 is a signal waveform diagram showing an operation of the signal input / output circuit of FIG. 1. FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 11 Output driver 12 Delay element 13, 14, 18, 19 Reference voltage generation circuit 21 Reference voltage control circuit

Claims

In a signal input / output circuit that transmits and receives transmission signals via input / output terminals,
An output driver that amplifies the supplied information signal, generates a transmission signal to be transmitted, and outputs the generated transmission signal via the input / output terminal;
A transmission signal received via the input / output terminal is compared with a first reference voltage, and a voltage signal based on the difference between the received transmission signal voltage and the first reference voltage is output as a reception signal. Receiver to
The output signal of the output driver is compared with a preset second reference voltage, and a signal of a difference voltage based on the comparison result is a signal based on a noise component generated due to the switching operation of the output driver. A comparator to output;
A reference voltage control unit that controls the first reference voltage so as to reduce the noise component according to the voltage of the output signal of the comparison unit,
A signal input / output circuit.

The reference voltage control unit is configured to include a transistor that is connected between a preset voltage and the ground, and that conducts according to an output signal of the comparison unit.
The signal input / output circuit according to claim 1.

A delay unit for delaying an information signal supplied to the output driver by a preset time when a noise component generated due to the switching operation of the output driver is equal to or lower than a predetermined voltage;
A reference voltage generation unit that inverts an output signal of the delay unit to generate the second reference voltage, and supplies the generated second reference voltage to the comparison unit;
The change of the output signal of the delay unit is detected, the signal output of the comparison unit is prohibited after the output signal of the delay unit is changed, and the signal output is prohibited after the output signal of the reference voltage generation unit is inverted. A signal output control unit for releasing,
The signal input / output circuit according to claim 1 or 2,

The delay unit as a first delay unit,
The signal output control unit
The output of the first delay unit is output after a period from when the output signal of the first delay unit is supplied and the output signal of the delay unit changes until the output signal of the reference voltage generation unit is inverted. A second delay unit for outputting an output signal;
An exclusive OR operation unit that detects a change in the output signal of the first delay unit by calculating an exclusive OR of the output signal of the first delay unit and the output signal of the second delay unit; With
The signal input / output circuit according to claim 3.