KR20200013922A - 멀티 칩 패키지의 결함 컴포넌트 수정 방법 및 이를 이용한 멀티 칩 패키지 - Google Patents

멀티 칩 패키지의 결함 컴포넌트 수정 방법 및 이를 이용한 멀티 칩 패키지 Download PDF

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Abstract

멀티 칩 패키지의 결함 컴포넌트 수정 방법 및 이를 이용한 멀티 칩 패키지가 개시된다. 본 발명의 일 실시예에 따른 멀티 칩 패키지의 결함 컴포넌트 수정 방법은, 복수 개의 컴포넌트가 패키징되고, 상기 컴포넌트가 각각의 칩 선택(CS) 신호에 의해 메모리 모듈의 인쇄회로기판과 연결된 멀티 칩 패키지의 결함 컴포넌트 수정 방법에 있어서, 상기 컴포넌트로부터 결함 컴포넌트와 정상 컴포넌트에 관한 정보를 추출하는 정보 추출 단계; 상기 정상 컴포넌트와 메모리 모듈의 인쇄회로기판을 연결하는 수정 칩 선택(CS) 신호를 생성하는 칩 선택(CS) 신호 생성 단계; 및 상기 결함 컴포넌트와 상기 인쇄회로기판을 연결하는 상기 칩 선택(CS) 신호를 상기 수정 칩 선택(CS) 신호로 스와프시키는 칩 선택(CS) 신호 스와프 단계를 포함할 수 있다.

Description

멀티 칩 패키지의 결함 컴포넌트 수정 방법 및 이를 이용한 멀티 칩 패키지{DEFECT COMPONENT REVISION METHOD OF MULTI CHIP PACKAGE AND REVISED MULTI CHIP PACKAGE}
본 발명은 멀티 칩 패키지의 결함 컴포넌트 수정 방법 및 이를 이용한 멀티 칩 패키지에 관련된 것으로, 보다 상세하게는 결함 컴포넌트를 가지는 멀티 칩 패키지의 사용 효율을 높일 수 있는 멀티 칩 패키지의 결함 컴포넌트 수정 방법 및 이를 이용한 멀티 칩 패키지에 관한 것이다.
일반적으로 반도체 패키지는 하나 또는 복수 개의 반도체 칩을 적층해, 인쇄회로기판(PCB, printed circuit board)에 패키징(packaging)하는 방식으로 만들어진다.
최근 전자기기의 고속화와 대용량화, 고집적화로 자동차, 산업기기 및 가전제품 등에 적용되는 전자부품 역시 저비용으로 소형화 및 경량화되어 가고 있는 추세이다. 나아가 저발열, 고신뢰성을 준수하기 위해 하나의 반도체 패키지에 복수 개의 반도체 칩이 탑재된 멀티 칩 패키지(multi chip package)가 일반화되었다. 이러한 멀티 칩 패키지는 수직 방향으로 반도체 칩을 쌓아 올림으로써 반도체 칩의 탑재 공간을 줄일 수 있다.
JEDEC(joint electron device engineering council) 표준을 따르면 반도체 칩마다 칩 선택(CS) 신호의 위치가 고정되어 있다. 각각의 반도체 칩에 대응하는 칩 선택(CS) 신호가 정해져 있고, 메모리 컨트롤러는 칩 선택(CS) 신호마다 순번을 정해 놓고, 순번에 따라 반도체 칩을 동작시킨다.
따라서 우선이 되는 칩 선택(CS) 신호에 대응되는 반도체 칩에 결함이 있을 경우, 나머지 반도체 칩이 정상 동작이 가능하더라도 통상 메모리 컨트롤러는 멀티 칩 패키지 전부를 불량으로 취급하므로, 생산효율이 떨어지는 문제점이 있었다.
본 발명이 해결하고자 하는 기술적 과제는, 결함 컴포넌트를 가지는 멀티 칩 패키지를 재사용하여 불량 멀티 칩 패키지의 사용 효율과 수명을 늘릴 수 있는 멀티 칩 패키지의 결함 컴포넌트 수정 방법 및 이를 이용한 멀티 칩 패키지를 제공하는 데 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 멀티 칩 패키지의 결함 컴포넌트 수정 방법을 제공한다.
본 발명의 일 실시 예에 따른 멀티 칩 패키지의 결함 컴포넌트 수정 방법은, 복수 개의 컴포넌트가 패키징되고, 상기 컴포넌트가 각각의 칩 선택(CS) 신호에 의해 메모리 모듈의 인쇄회로기판과 연결된 멀티 칩 패키지의 결함 컴포넌트 수정 방법에 있어서, 상기 컴포넌트로부터 결함 컴포넌트와 정상 컴포넌트에 관한 정보를 추출하는 정보 추출 단계; 상기 정상 컴포넌트와 메모리 모듈의 인쇄회로기판을 연결하는 수정 칩 선택(CS) 신호를 생성하는 칩 선택(CS) 신호 생성 단계; 및 상기 결함 컴포넌트와 상기 인쇄회로기판을 연결하는 상기 칩 선택(CS) 신호를 상기 수정 칩 선택(CS) 신호로 스와프시키는 칩 선택(CS) 신호 스와프 단계를 포함할 수 있다.
일 실시 예에 따르면, 추출된 상기 정보들을 기반으로 변환테이블을 생성하는 변환테이블 생성 단계를 더 포함할 수 있다.
일 실시 예에 따르면, 각각의 상기 정상 컴포넌트로부터 하위 클래스 멀티 칩 패키지를 생성하는 하위 클래스 멀티 칩 패키지 생성 단계를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 하위 클래스 멀티 칩 패키지의 조건과 부합하는 하위 클래스 정보를 추출하는 하위 클래스 정보 추출 단계; 및 추출된 상기 하위 클래스 정보를 기반으로, 상기 하위 클래스 멀티 칩 패키지의 활성화 컴포넌트를 생성하는 활성화 컴포넌트 생성 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 활성화 컴포넌트 생성 단계는 상기 하위 클래스 멀티 칩 패키지에 포함되는 각각의 활성화 컴포넌트 사이에 순번을 정하여 하위 클래스 멀티 칩 패키지로 그룹화하는 그룹화 단계를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 칩 선택(CS) 신호 스와프 단계는 클록 인에이블(CKE) 신호를 제어하여 상기 결함 컴포넌트로 흐르는 전력을 감소시키는 클록 인에이블(CKE) 신호 제어 단계를 더 포함할 수 있다.
본 발명의 다른 실시 예에 따른 멀티 칩 패키지의 결함 컴포넌트 수정 방법은, 복수 개의 컴포넌트가 패키징된 멀티 칩 패키지를 준비하는 준비 단계; 결함 컴포넌트와 정상 컴포넌트에 관한 정보를 추출하는 정보 추출 단계; 추출된 상기 정보들을 기반으로 변환테이블을 생성하는 변환테이블 생성 단계; 및 상기 변환테이블을 기준으로 상기 정상 컴포넌트와 메모리 모듈의 인쇄회로기판을 연결하는 수정 칩 선택(CS) 신호를 생성하는 칩 선택(CS) 신호 생성 단계를 포함할 수 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 결함 컴포넌트 수정 방법을 이용한 멀티 칩 패키지를 제공한다.
본 발명의 일 실시 예에 따른 결함 컴포넌트 수정 방법을 이용한 멀티 칩 패키지는, 결함 컴포넌트; 정상 컴포넌트; 및 상기 정상 컴포넌트와 인쇄회로기판을 연결하는 수정 칩 선택(CS) 신호;를 포함하며, 상기 결함 컴포넌트와 상기 인쇄회로기판을 연결하는 칩 선택(CS) 신호를 상기 수정 칩 선택(CS) 신호로 스와핑할 수 있다.
일 실시 예에 따르면, 하나 또는 복수 개의 상기 칩 선택(CS) 신호의 게이트 개폐 동작을 제어하는 클락 인에이블(CKE) 신호를 더 포함할 수 있다.
본 발명의 실시 예에 따르면, 칩 선택(CS) 신호를 수정 칩 선택(CS) 신호로 스와프함으로써, 불량 멀티 칩 패키지의 재사용률을 높인 이점이 있다.
본 발명의 일 실시 예에 따르면, 수정 칩 선택(CS) 신호를 추가 생성함으로써, 불량 멀티 칩 패키지의 생산 수율이 향상되는 이점이 있다.
도 1은 결함 컴포넌트 수정 방법의 대상이 되는 멀티 칩 패키지를 예시한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 멀티 칩 패키지의 결함 컴포넌트 수정 방법을 개략적으로 나타낸 흐름도이다.
도 3은 본 발명의 일 실시 예에 따른 하위 클래스 멀티 칩 패키지 생성 단계를 세분화하여 나타낸 흐름도이다.
도 4는 본 발명의 일 실시 예에 따라 제조된 하위 클래스 멀티 칩 패키지를 예시한 도면이다.
도 5는 본 발명의 다른 실시 예에 따라 제조된 하위 클래스 멀티 칩 패키지를 예시한 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 형상 및 크기는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 결함 컴포넌트 수정 방법의 대상이 되는 멀티 칩 패키지(multi chip package, 100)를 예시한 도면이다.
도 1을 참조하면 멀티 칩 패키지(100)는, 하나 또는 복수 개의 반도체 칩(chip)과 같은 컴포넌트(component, 110)가 패키징되고, 각각의 컴포넌트(110)는 칩 선택(CS, chip select) 신호(200)에 의해 메모리 모듈의 인쇄회로기판(PCB, 300)과 개별적으로 연결되고, 인쇄회로기판(300)은 각각 칩 선택(CS) 신호(200)에 의해 메모리 컨트롤러(400)와 연결될 수 있다.
이러한 멀티 칩 패키지(100)에는, 하나의 컴포넌트가 패키징된 반도체 메모리 장치인 SDP(single die package)와 두 개의 컴포넌트가 패키징된 DDP(dual die package), 네 개의 컴포넌트가 패키징된 QDP(quad die package), 여덟 개의 Die가 패키징된 ODP(octal die package) 등이 있다. 하기에서는 본 발명의 이해를 돕기 위하여 4개의 컴포넌트를 가지는 QDP를 기준으로 설명하기로 한다.
도 2는 본 발명의 일 실시 예에 따른 멀티 칩 패키지(100)의 결함 컴포넌트(111) 수정 방법을 개략적으로 나타낸 흐름도이고, 도 3은 본 발명의 일 실시 예에 따른 하위 클래스 멀티 칩 패키지 생성 단계를 세분화하여 나타낸 흐름도이고, 도 4는 본 발명의 일 실시 예에 따라 제조된 하위 클래스 멀티 칩 패키지를 예시한 도면이다.
멀티 칩 패키지(100)의 결함 컴포넌트(111) 수정 방법은, 결함 컴포넌트(111)를 가지는 멀티 칩 패키지(100)의 결함 컴포넌트(111)를 정상 컴포넌트(112)로 대체하여, 하위 클래스의 멀티 칩 패키지(100)로 재사용하기 위한 것일 수 있다.
도 2를 참조하면 멀티 칩 패키지(100)의 결함 컴포넌트(111) 수정 방법은, 준비 단계(S00)와 정보 추출 단계(S10), 변환테이블 생성 단계(S20), 하위 클래스 멀티 칩 패키지 생성 단계(S30), 칩 선택(CS) 신호 생성 단계(S40), 칩 선택(CS) 신호 스와프(swap) 단계(S50)를 포함할 수 있다.
준비 단계(S00)에서는, QDP와 같은 멀티 칩 패키지(100)를 준비한다.
정보 추출 단계(S10)에서는, 컴포넌트(110)로부터 결함 컴포넌트(111)와 정상 컴포넌트(112)에 관한 정보를 추출한다. 이 경우 컴포넌트(110)는, 독립된 업무 또는 기능을 수행할 수 있는 모듈로서 교체가 가능한 부품을 의미할 수 있는데, QDP의 경우 4개의 컴포넌트(110)로 이루어질 수 있다. 또한 결함 컴포넌트(111)는, 업무 또는 기능 수행이 불가능하여 폐기를 필요로 한다. 이와 달리 정상 컴포넌트(112)는, 원하는 업무 또는 기능 수행이 가능한 모듈을 의미할 수 있다. 즉, 이 경우 정보란, 결함 컴포넌트(111)의 개수와 QDP에서의 위치, 정상 컴포넌트(112)의 개수와 QDP에서의 위치 등을 의미한다.
아래의 [표 1]과 같이 4개의 컴포넌트(110)로 이루어지는 QDP의 경우, 컴포넌트(110) 0개 내지 4개가 결함 컴포넌트(111)에 해당하는 경우를 산정해 볼 수 있다. 이때 추출되는 정보는, 각각의 컴포넌트(110)가 양품 또는 불량에 해당하는지 여부와 각 양품 또는 불량에 해당 시 멀티 칩 패키지(100)에서 어느 특정 위치값을 가지는지에 관한 것일 수 있다.
테스트 Die 1 Die 2 Die 3 Die 4
fail = 0인 경우 pass pass pass pass
fail = 1인 경우 fail pass pass pass
fail = 1인 경우 pass fail pass pass
fail = 1인 경우 pass pass fail pass
fail = 1인 경우 pass pass pass fail
fail = 2인 경우 fail fail pass pass
fail = 2인 경우 fail pass fail pass
fail = 2인 경우 fail pass pass fail
fail = 2인 경우 pass fail fail pass
fail = 2인 경우 pass fail pass fail
fail = 2인 경우 pass pass fail fail
fail = 3인 경우 fail fail fail pass
fail = 3인 경우 fail fail pass fail
fail = 3인 경우 fail pass fail fail
fail = 3인 경우 pass fail fail fail
fail = 4인 경우 fail fail fail fail
이러한 결함 컴포넌트(111)는, 컴포넌트 테스터(component tester, 미도시)를 이용해 분류할 수 있다. 분류 프로그램은, 테스터 프로그래머에 의해 별도로 구성될 수 있다. 이 경우 컴포넌트(110) Die 1 내지 Die 4와 칩 선택(CS) 신호(200)를 하나씩 선택해 테스트를 수행할 수 있는데, Die 1 내지 Die 4 각각에 대하여 테스트 결과를 0 또는 1로 부여할 수 있다. 예컨대 0은 fail, 1은 pass를 의미하는 것으로 정의할 수 있다.
테스트 결과에 따라, [Die 1, Die 2, Die 3, Die 4]는 아래의 [표 2]와 같은 불량률을 가질 수 있다.
테스트 [Die 1, Die 2, Die 3, Die 4]
fail = 0인 경우 [0, 0, 0, 0]
fail = 1인 경우 [0, 1, 1, 1]
fail = 1인 경우 [1, 0, 1, 1]
fail = 1인 경우 [1, 1, 0, 1]
fail = 1인 경우 [1, 1, 1, 0]
fail = 2인 경우 [0, 0, 1, 1]
fail = 2인 경우 [0, 1, 0, 1]
fail = 2인 경우 [0, 1, 1, 0]
fail = 2인 경우 [1, 0, 0, 1]
fail = 2인 경우 [1, 0, 1, 0]
fail = 2인 경우 [1, 1, 0, 0]
fail = 3인 경우 [0, 0, 0, 1]
fail = 3인 경우 [0, 0, 1, 0]
fail = 3인 경우 [0, 1, 0, 0]
fail = 3인 경우 [1, 0, 0, 0]
fail = 4인 경우 [0, 0, 0, 0]
컴포넌트 테스터(미도시)에서는 각각의 결과값을 bin 기능으로 분류할 수 있으며, 16가지 경우의 수를 bin 1, bin 2, … bin 16으로 지정(program)해 테스터가 완료된 멀티 칩 패키지(100)들을 컴포넌트 테스터(미도시)와 연결된 핸들러(handler, 미도시)에 의해 각각의 bin 별로 컴포넌트(110)를 분류할 수 있다.
변환테이블 생성 단계(S20)에서는, 각각의 결함 컴포넌트(111) 별 구현 가능한 하위 클래스의 전환 정보를 가지는 변환테이블을 생성할 수 있다. 전환 정보란 결함 컴포넌트의 존재 여부에 대응하여 전환 가능한 하위 클래스에 관한 정보를 내포한다. QDP의 경우 결함 컴포넌트(111)의 개수에 따라 DDP 또는 SDP가 선택적으로 구현될 수 있다.
보다 구체적으로 QDP의 변환테이블은 아래의 [표 3]과 같다.
Die 1 Die 2 Die 3 Die 4
pass pass pass pass 양품
fail pass pass pass
CS 1 CS 2 DDP
CS 1 CS 2 DDP
CS 1 CS 2 DDP
CS 2 CS 1 DDP
CS 2 CS 1 DDP
CS 2 CS 1 DDP
CS 1 SDP
CS 1 SDP
CS 1 SDP
pass fail pass pass DDP
CS 1 CS 2 DDP
CS 1 CS 2 DDP
CS 1 CS 2 DDP
CS 2 CS 1 DDP
CS 2 CS 1 DDP
CS 2 CS 1 DDP
CS 1 SDP
CS 1 SDP
CS 1 SDP
pass pass fail pass
CS 1 CS 2 DDP
CS 1 CS 2 DDP
CS 1 CS 2 DDP
CS 2 CS 1 DDP
CS 2 CS 1 DDP
CS 2 CS 1 DDP
CS 1 SDP
CS 1 SDP
CS 1 SDP
pass pass pass fail
CS 1 CS 2 DDP
CS 1 CS 2 DDP
CS 1 CS 2 DDP
CS 2 CS 1 DDP
CS 2 CS 1 DDP
CS 2 CS 1 DDP
CS 1 SDP
CS 1 SDP
CS 1 SDP
fail fail pass pass
CS 1 CS 2 DDP
CS 2 CS 1 DDP
CS 1 SDP
CS 1 SDP
fail pass fail pass
CS 1 CS 2 DDP
CS 2 CS 1 DDP
CS 1 SDP
CS 1 SDP
fail pass pass fail
CS 1 CS 2 DDP
CS 2 CS 1 DDP
CS 1 SDP
CS 1 SDP
pass fail fail pass
CS 1 CS 2 DDP
CS 2 CS 1 DDP
CS 1 SDP
CS 1 SDP
pass fail pass fail
CS 1 CS 2 DDP
CS 2 CS 1 DDP
CS 1 SDP
CS 1 SDP
pass pass fail fail
CS 1 CS 2 DDP
CS 2 CS 1 DDP
CS 1 SDP
CS 1 SDP
fail fail fail pass
CS 1 SDP
fail fail pass fail
CS 1 SDP
fail pass fail fail
CS 1 SDP
pass fail fail fail
CS 1 SDP
fail fail fail fail
하위 클래스 멀티 칩 패키지 생성 단계(S30)에서는, 각각의 정상 컴포넌트(112)들로부터 하위 클래스 멀티 칩 패키지를 생성할 수 있다. 변환테이블을 토대로 구현 가능한 하위 클래스 멀티 칩 패키지의 구성이 임의 선택적으로 정해질 수 있다.
도 3을 참조하면 이러한 하위 클래스 멀티 칩 패키지 생성 단계(S30)는, 하위 클래스 정보 추출 단계(S310)와 활성화 컴포넌트 생성 단계(S320)를 포함할 수 있다.
하위 클래스 정보 추출 단계(S310)는, 하위 클래스 멀티 칩 패키지의 조건과 부합하는 하위 클래스 정보를 추출할 수 있다. 이 경우 하위 클래스 정보란, 멀티 칩 패키지(100)가 가지는 컴포넌트(110)의 수와 그 중 결함 컴포넌트(111)의 수에 따라 정해질 수 있다. 하위 클래스 정보는 해당 멀티 칩 패키지(100)보다 작은 수의 컴포넌트를 가지는 멀티 칩 패키지(100)이어야 한다. QDP의 경우, DDP 또는 SDP의 하위 클래스 정보를 추출할 수 있고, ODP의 경우, QDP, DDP 또는 SDP의 하위 클래스 정보를 추출할 수 있다. 하위 클래스 정보 추출 단계(S310)에서는, 용도에 맞게 하위 클래스 멀티 칩 패키지를 임의 추출할 수 있다.
예컨대, 도 4에 도시된 대로 [Die 1, Die 2, Die 3, Die 4] = [0, 1, 1, 1]인 멀티 칩 패키지(100)의 경우, 하위 클래스 정보 추출 단계(S310)에서 변환테이블에 의거 9가지 하위 클래스 멀티 칩 패키지를 구현할 수 있다. 크게는 DDP 또는 SDP 중 어느 하나를 선택적으로 정해질 수 있는데, 본 실시 예에서는 DDP가 정해지는 것으로 예시한다.
활성화 컴포넌트 생성 단계(S320)는, 추출된 하위 클래스 정보를 기반으로, 하위 클래스 멀티 칩 패키지를 구현하기 위한 활성화 컴포넌트를 생성할 수 있다. 이때 활성화 컴포넌트는, 하위 클래스 멀티 칩 패키지를 이루는 각각의 컴포넌트(110)일 수 있다.
예컨대, 도 4에 도시된 대로 [Die 1, Die 2, Die 3, Die 4] = [0, 1, 1, 1]인 멀티 칩 패키지(100)를 DDP로 구현하는 데 있어, 활성화 컴포넌트 생성 단계(S320)에서는 Die 2 내지 Die 4 중 어느 두 가지 컴포넌트(110)를 활성화 컴포넌트로 생성할 수 있다. 그 중 임의 선택적으로 정상 컴포넌트(112) Die 2가 칩 선택(CS) 신호(200) 1, 정상 컴포넌트(112) Die 3이 칩 선택(CS) 신호 2로 정해질 수 있다.
이러한 활성화 컴포넌트 생성 단계(S320)는, 그룹화 단계(S330)를 더 포함할 수 있다.
그룹화 단계(S330)에서는, 활성화 컴포넌트가 복수 개인 경우 하위 클래스 멀티 칩 패키지를 구현하는 데 필요한 활성화 컴포넌트 사이에 순번을 정하고, 정해진 활성화 컴포넌트들을 그룹화할 수 있다.
칩 선택(CS) 신호 생성 단계(S40)에서는, 정상 컴포넌트(112)와 메모리 모듈의 인쇄회로기판(300)을 연결하는 수정 칩 선택(CS) 신호(210)를 생성할 수 있다. 즉, 선정된 하위 클래스 멀티 칩 패키지에 기초하여, 해당 결함 컴포넌트(111)를 정상 컴포넌트(112)로 치환하여야 한다. 이에 따라 결함 컴포넌트(111)에 대응한 인쇄회로기판(300)과 특정 정상 컴포넌트(112) 간에 별도의 수정 칩 선택(CS) 신호(210)를 추가로 생성할 수 있다.
예컨대, 다시 도 4에 도시된 대로 [Die 1, Die 2, Die 3, Die 4] = [0, 1, 1, 1]인 멀티 칩 패키지(100)를 정상 컴포넌트(112) Die 2가 칩 선택(CS) 신호(200) 1, 정상 컴포넌트(112) Die 3이 칩 선택(CS) 신호(200) 2인 DDP를 구현하기 위해서, 결함 컴포넌트(111) Die 1와 인쇄회로기판(300) 간의 칩 선택(CS) 신호(200)에 대응하여 Die 2와 인쇄회로기판(300)을 연결하는 수정 칩 선택(CS) 신호(210)를 생성할 수 있다.
칩 선택(CS) 신호(200) 스와프(swap) 단계(S50)에서는, 결함 컴포넌트(111)와 인쇄회로기판(300)을 연결하는 칩 선택(CS) 신호(200)를 수정 칩 선택(CS) 신호(210)로 스와프(swap)시킬 수 있다. 즉, 수정 칩 선택(CS) 신호(210)를 이용하여 결함 컴포넌트(111)를 정상 컴포넌트(112)로 치환할 수 있다. 이 경우 칩 선택(CS) 신호를 수정 칩 선택(CS) 신호로 스위칭(switching)하거나 전환할 수 있다.
예컨대, 도 4에 도시된 대로 [Die 1, Die 2, Die 3, Die 4] = [0, 1, 1, 1]인 멀티 칩 패키지(100)의 경우, 결함 컴포넌트(111) Die 1의 칩 선택(CS) 신호(200)를 수정 칩 선택(CS) 신호(210)로 스위칭하거나 전환할 수 있다.
또한 칩 선택(CS) 신호(200) 스와프(swap) 단계(S50)는, 클록 인에이블(CKE, clock enable) 신호 제어 단계(S510)를 더 포함할 수 있다.
클록 인에이블(CKE) 신호 제어 단계(S510)는, 클록 인에이블(CKE) 신호를 제어함으로써 결함 컴포넌트(111)로 흐르는 전력을 감소시킬 수 있다. 여기서 클록 인에이블(CKE) 신호(미도시)란, 결함 컴포넌트(111)와 접속된 칩 선택(CS) 신호(200)와 연결되어 칩 선택(CS) 신호(200)의 게이트를 개폐함으로써 칩 선택(CS) 신호(200)로 흐르는 전력을 가감할 수 있는 신호를 말한다.
예컨대, 도 4의 예시와 같이 결함 컴포넌트( Die 1의 칩 선택(CS) 신호와 연결된 클록 인에이블(CKE) 신호에 전원(Vss)를 인가함으로써, 칩 선택(CS) 신호에 인가되는 전력을 감소시켜 총 전력 사용량을 절약할 수 있다.
하위 클래스 멀티 칩 패키지 확인 단계(S60)에서는, 수정 칩 선택(CS) 신호(210)에 의해 결함 컴포넌트(111)가 정상 컴포넌트(112)로 스와프(swap)되어, 하위 클래스 멀티 칩 패키지로 정상 작동되는지 여부를 확인할 수 있다. 즉, 하위 클래스 멀티 칩 패키지 확인 단계(S60)에서는, 하위 클래스 멀티 칩 패키지 생성 단계(S30)에서 지정한 하위 클래스 정보, 활성화 컴포넌트에 부합하도록 하위 클래스 멀티 칩 패키지가 동작하는지를 확인할 수 있다.
다시 도 4를 참조하면 결함 컴포넌트 수정 방법을 이용한 멀티 칩 패키지는, 결함 컴포넌트(111)와 정상 컴포넌트(112), 수정 칩 선택(CS) 신호(210)를 포함하며, 클락 인에이블(CKE) 신호(미도시)를 더 포함할 수 있다.
결함 컴포넌트(111)는, 칩 선택(CS) 신호(200)에 의해 인쇄회로기판(300)과 연결될 수 있다.
정상 컴포넌트(112)는, 수정 칩 선택(CS) 신호(210)에 의해 칩 선택(CS) 신호(200)와 병렬적으로 인쇄회로기판(300)과 연결될 수 있다.
수정 칩 선택(CS) 신호(210)는, 칩 선택(CS) 신호(200)를 스와핑(swapping)할 수 있다.
클락 인에이블(CKE) 신호(미도시)는, 하나 또는 복수 개의 칩 선택(CS) 신호(200)의 게이트 개폐 동작을 제어할 수 있다.
도 5는 본 발명의 다른 실시 예에 따라 제조된 하위 클래스 멀티 칩 패키지를 예시한 도면이다.
준비 단계(S00)에서는, QDP를 준비한다.
QDP의 경우 4개의 컴포넌트(110)를 가진다. 본 실시 예에서는 [Die 1, Die 2, Die 3, Die 4] = [0, 0, 1, 0]로 상정하기로 한다. 결함 컴포넌트(111)는 Die 1과 Die 2, Die 4이고, 정상 컴포넌트(112)는 Die 3이다.
정보 추출 단계(S10)에서는, [Die 1, Die 2, Die 3, Die 4] = [0, 0, 1, 0] 정보를 추출할 수 있다.
변환테이블 생성 단계(S20)에서는, 아래의 [표 4]와 같은 변환테이블을 생성할 수 있다.
fail fail pass fail
CS 1 SDP
하위 클래스 멀티 칩 패키지 생성 단계(S30)에서는, 변환테이블로부터 SDP와 그에 대응하는 활성화 컴포넌트의 위치 및 개수를 생성할 수 있다.
보다 세부적으로 하위 클래스 정보 추출 단계(S310)에서는, SDP를 추출할 수 있다. 활성화 컴포넌트 생성 단계(S320)에서는, Die = 3의 활성화 컴포넌트를 생성할 수 있다.
칩 선택(CS) 신호 생성 단계(S40)에서는, Die = 1의 칩 선택(CS) 신호에 대응하여 Die = 3과 메모리 모듈의 인쇄회로기판을 연결하는 수정 칩 선택(CS) 신호를 생성할 수 있다.
칩 선택(CS) 신호 스와프(swap) 단계(S50)에서는, 결함 컴포넌트(111) Die = 1의 칩 선택(CS) 신호를 정상 컴포넌트(112) Die = 3의 수정 칩 선택(CS) 신호로 스위칭할 수 있다.
나아가 클록 인에이블(CKE) 신호 제어 단계(S510)에서는, Die = 1의 칩 선택(CS) 신호에 대응되는 클록 인에이블(CKE) 신호를 제어하여 Die = 1의 결함 컴포넌트로 흐르는 전력을 감소시킬 수 있다.
하위 클래스 멀티 칩 패키지 확인 단계(S60)에서는, Die = 3을 활성화 컨포넌트로 하는 SDP의 정상 작동 여부를 확인할 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
100 : 멀티 칩 패키지
110 : 컴포넌트 111 : 결함 컴포넌트
112 : 정상 컴포넌트
200 : 칩 선택(CS) 신호 210 : 수정 칩 선택(CS) 신호
300 : 메모리 모듈의 인쇄회로기판
400 : 메모리 컨트롤러

Claims (9)

  1. 복수 개의 컴포넌트가 패키징되고, 상기 컴포넌트가 각각의 칩 선택(CS) 신호에 의해 메모리 모듈의 인쇄회로기판과 연결된 멀티 칩 패키지의 결함 컴포넌트 수정 방법에 있어서,
    상기 컴포넌트로부터 결함 컴포넌트와 정상 컴포넌트에 관한 정보를 추출하는 정보 추출 단계;
    상기 정상 컴포넌트와 메모리 모듈의 인쇄회로기판을 연결하는 수정 칩 선택(CS) 신호를 생성하는 칩 선택(CS) 신호 생성 단계; 및
    상기 결함 컴포넌트와 상기 인쇄회로기판을 연결하는 상기 칩 선택(CS) 신호를 상기 수정 칩 선택(CS) 신호로 스와프시키는 칩 선택(CS) 신호 스와프 단계를 포함하는, 멀티 칩 패키지의 결함 컴포넌트 수정 방법.
  2. 제 1 항에 있어서,
    추출된 상기 정보를 기반으로 변환테이블을 생성하는 변환테이블 생성 단계를 더 포함하는, 멀티 칩 패키지의 결함 컴포넌트 수정 방법.
  3. 제 2 항에 있어서,
    각각의 상기 정상 컴포넌트로부터 하위 클래스 멀티 칩 패키지를 생성하는 하위 클래스 멀티 칩 패키지 생성 단계를 더 포함하는, 멀티 칩 패키지의 결함 컴포넌트 수정 방법.
  4. 제 3 항에 있어서,
    상기 하위 클래스 멀티 칩 패키지의 조건과 부합하는 하위 클래스 정보를 추출하는 하위 클래스 정보 추출 단계; 및
    추출된 상기 하위 클래스 정보를 기반으로, 상기 하위 클래스 멀티 칩 패키지의 활성화 컴포넌트를 생성하는 활성화 컴포넌트 생성 단계를 포함하는, 멀티 칩 패키지의 결함 컴포넌트 수정 방법.
  5. 제 4 항에 있어서,
    상기 활성화 컴포넌트 생성 단계는 상기 하위 클래스 멀티 칩 패키지에 포함되는 각각의 활성화 컴포넌트 사이에 순번을 정하여 하위 클래스 멀티 칩 패키지로 그룹화하는 그룹화 단계를 더 포함하는, 멀티 칩 패키지의 결함 컴포넌트 수정 방법.
  6. 제 1 항에 있어서,
    상기 칩 선택(CS) 신호 스와프 단계는 클록 인에이블(CKE) 신호를 제어하여 상기 결함 컴포넌트로 흐르는 전력을 감소시키는 클록 인에이블(CKE) 신호 제어 단계를 더 포함하는, 멀티 칩 패키지의 결함 컴포넌트 수정 방법.
  7. 복수 개의 컴포넌트가 패키징된 멀티 칩 패키지를 준비하는 준비 단계;
    결함 컴포넌트와 정상 컴포넌트에 관한 정보를 추출하는 정보 추출 단계;
    추출된 상기 정보들을 기반으로 변환테이블을 생성하는 변환테이블 생성 단계; 및
    상기 변환테이블을 기준으로 상기 정상 컴포넌트와 메모리 모듈의 인쇄회로기판을 연결하는 수정 칩 선택(CS) 신호를 생성하는 칩 선택(CS) 신호 생성 단계를 포함하는, 멀티 칩 패키지의 결함 컴포넌트 수정 방법.
  8. 결함 컴포넌트;
    정상 컴포넌트; 및
    상기 정상 컴포넌트와 인쇄회로기판을 연결하는 수정 칩 선택(CS) 신호;를 포함하며,
    상기 결함 컴포넌트와 상기 인쇄회로기판을 연결하는 칩 선택(CS) 신호를 상기 수정 칩 선택(CS) 신호로 스와핑한, 멀티 칩 패키지.
  9. 제 8 항에 있어서,
    하나 또는 복수 개의 상기 칩 선택(CS) 신호의 게이트 개폐 동작을 제어하는 클락 인에이블(CKE) 신호를 더 포함하는, 멀티 칩 패키지.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950001494A (ko) * 1993-06-19 1995-01-03 김광호 하프샘과 풀샘의 선택적 실현이 이루어지는 비디오램
KR20050034758A (ko) * 2002-09-03 2005-04-14 더 리전트 오브 더 유니버시티 오브 캘리포니아 전력 소모 감소를 위한 이벤트 구동의 동적 논리 회로
KR20120118538A (ko) * 2011-04-19 2012-10-29 삼성전자주식회사 멀티 칩 패키지, 이의 제조 방법, 및 멀티 칩 패키지를 포함하는 메모리 시스템
KR101509423B1 (ko) * 2013-10-23 2015-04-07 (주)에프씨아이 복수의 인터페이스 포트를 갖는 멀티 수신 칩 시스템

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950001494A (ko) * 1993-06-19 1995-01-03 김광호 하프샘과 풀샘의 선택적 실현이 이루어지는 비디오램
KR20050034758A (ko) * 2002-09-03 2005-04-14 더 리전트 오브 더 유니버시티 오브 캘리포니아 전력 소모 감소를 위한 이벤트 구동의 동적 논리 회로
KR20120118538A (ko) * 2011-04-19 2012-10-29 삼성전자주식회사 멀티 칩 패키지, 이의 제조 방법, 및 멀티 칩 패키지를 포함하는 메모리 시스템
KR101509423B1 (ko) * 2013-10-23 2015-04-07 (주)에프씨아이 복수의 인터페이스 포트를 갖는 멀티 수신 칩 시스템

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