KR20210127205A - 멀티 웨이퍼 적층형 메모리 및 그 출력 동기화 방법 - Google Patents

멀티 웨이퍼 적층형 메모리 및 그 출력 동기화 방법 Download PDF

Info

Publication number
KR20210127205A
KR20210127205A KR1020217029262A KR20217029262A KR20210127205A KR 20210127205 A KR20210127205 A KR 20210127205A KR 1020217029262 A KR1020217029262 A KR 1020217029262A KR 20217029262 A KR20217029262 A KR 20217029262A KR 20210127205 A KR20210127205 A KR 20210127205A
Authority
KR
South Korea
Prior art keywords
chip
chips
pin
transistor
sync
Prior art date
Application number
KR1020217029262A
Other languages
English (en)
Inventor
케이케이 원
Original Assignee
엑스티엑스 테크놀로지 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엑스티엑스 테크놀로지 인크. filed Critical 엑스티엑스 테크놀로지 인크.
Publication of KR20210127205A publication Critical patent/KR20210127205A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/108—Wide data ports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Static Random-Access Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 멀티 웨이퍼 적층형 메모리 및 그 출력 동기화 방법을 제공한다. 멀티 웨이퍼 적층형 메모리는 복수 개의 칩(100)을 포함하고, 복수 개의 칩(100)은 함께 적층되어 적층 구조를 형성하며; 복수 개의 칩(100)은 적층 구조의 온 또는 오프를 위한 CS# 핀을 공유하고; 복수 개의 칩(100)은 또한 적층 구조에서 비지 상태 신호 또는 유휴 상태 신호를 출력하기 위한 IO 핀을 공유하며; 각 칩(100)은 모두 SYNC_PAD 핀을 구비하고; 복수 개의 칩(100)의 SYNC_PAD 핀은 함께 전기적으로 연결되며, SYNC_PAD 핀은 복수 개의 칩(100)이 모두 유휴 상태인지 여부를 판정하기 위한 것으로, 유휴 상태인 경우, 적층 구조가 IO 핀을 통해 유휴 상태 신호를 출력하도록 제어하며; 그렇지 않은 경우, 적층 구조가 IO 핀을 통해 비지 상태 신호를 출력하도록 제어한다. 본 발명의 멀티 웨이퍼 적층형 메모리 및 그 출력 동기화 방법은 구조가 간단하고, 용이하게 구현하며 안정적이고 신뢰성이 있다.

Description

멀티 웨이퍼 적층형 메모리 및 그 출력 동기화 방법
본 발명은 메모리 기술 분야에 관한 것으로, 특히, 멀티 웨이퍼 적층형 메모리 및 그 출력 동기화 방법에 관한 것이다.
메모리 칩의 집적도가 높아질수록 주변 소자에 대한 패키징 요구도 더욱 높아지게 되어 멀티 웨이퍼 적층 기술이 나타나게 되었다.
현재, 메모리의 멀티 웨이퍼 적층 기술은 하기와 같은 세 가지가 존재한다.
첫째는 복수 개의 칩을 함께 적층하고, 상기 복수 개의 칩은 여러 가지 칩 선택 신호를 사용하며, 호스트 머신은 상이한 칩 선택 신호를 통해 상이한 칩을 선택하여 작동 및 접근한다. 도 1은 여러 가지 칩 선택 신호의 복수 개의 칩을 사용하는 일 실시예에 따른 적층 구조 모식도이다. 도 1에 도시된 바와 같이, 칩 Die0# 및 칩 Die1#은 함께 적층되고; 칩 Die0#은 핀 CS0#을 구비하며, 칩 Die1#은 핀 CS1#을 구비한다. 호스트 머신은 칩 Die0#과 대응하는 칩 선택 신호를 통해 핀 CS0#에서 칩 Die0#를 동작 및 접근하고; 호스트 머신은 칩 Die1#과 대응하는 칩 선택 신호를 통해 핀 CS1#에서 칩 Die1#을 동작 및 접근한다.
두 번째는 복수 개의 칩을 함께 적층하고, 상기 복수 개의 칩은 동일한 칩 선택 신호를 사용하며, 호스트 머신은 상이한 칩을 선택하는 명령을 송신하여 상이한 칩을 선택하여 동작 및 접근한다. 도 2는 동일한 칩 선택 신호의 복수 개의 칩을 사용하는 일 실시예에 따른 적층 구조 모식도이다. 도 2에 도시된 바와 같이, 칩 Die0# 및 칩 Die1#은 함께 적층되고; 칩 Die0# 및 칩 Die1#은 동일한 핀 CS#을 공유한다. 호스트 머신은 칩 Die0#의 명령을 선택하여 핀 CS#에서 칩 Die0#을 동작 및 접근하고; 호스트 머신은 칩 Die1#의 명령을 선택하여 핀 CS#에서 칩 Die1#을 동작 및 접근한다.
세 번째는 복수 개의 칩을 함께 적층하고, 상기 복수 개의 칩은 동일한 칩 선택 신호를 사용하며, 호스트 머신은 복수 개의 칩을 하나의 칩으로 하여 동작 및 접근하는데, 사용자 체험도는 단일 고용량 메모리 칩과 선명한 차이를 보이지 않는다.
상기 첫 번째 또는 두 번째 멀티 웨이퍼 적층 기술을 사용한 메모리는 호스트 머신에 대한 요구사항이 비교적 높고, 단일 고용량의 메모리 칩을 사용하는 방식과 호환 불가능하며, 세 번째 멀티 웨이퍼 적층 기술을 사용한 메모리는 멀티 칩의 출력 동기화에 대한 요구사항이 비교적 높았다. 구체적으로 말하면 하기와 같다.
함께 적층된 복수 개의 칩에 대해 동일한 동작을 진행할 경우, 호스트 머신은 접근 상태 레지스터의 값을 통해 완료되는지 여부를 판정하고, 각 하나의 칩의 성능이 모두 동일한 것을 보장할 수 없기에, 복수 개의 칩의 작동 효율이 선후를 가리는 상황이 존재하며, 동일한 시각에 작동 효율이 높은 칩과 대응하는 레지스터는 리셋되고, 작동 효율이 낮은 칩과 대응하는 상태 레지스터는 여전히 작동 상태에 있으며, 리셋되지 않는다. 복수 개의 칩에 대해 출력 동기화를 진행하지 않으면, 출력 모순(즉, 동일한 IO는 각각 하이 레벨을 출력하고 로우 레벨을 출력하며, 전원부터 접지까지 단락됨)의 현상이 존재하여, 칩 기능 이상이 초래되며, 심지어는 칩이 타버릴 수도 있다.
본 발명은 상기 기술적 과제에 대해, 멀티 웨이퍼 적층형 메모리 및 그 출력 동기화 방법을 제공한다.
본 발명에서 제공하는 기술적 해결수단은 하기와 같다.
본 발명은 멀티 웨이퍼 적층형 메모리를 제공하는바, 복수 개의 칩을 포함하고, 복수 개의 칩은 함께 적층되어 적층 구조를 형성하며; 복수 개의 칩은 CS# 핀은 적층 구조의 온 또는 오프를 위한 CS# 핀을 공유하고; 복수 개의 칩은 또한 적층 구조에서 비지 상태 신호 또는 유휴 상태 신호를 출력하기 위한 IO 핀을 공유하며; 각 칩은 모두 SYNC_PAD 핀을 구비한다.
복수 개의 칩의 SYNC_PAD 핀은 함께 전기적으로 연결되며, SYNC_PAD 핀은 복수 개의 칩이 모두 유휴 상태인지 여부를 판정하기 위한 것으로, 유휴 상태인 경우, 적층 구조가 IO 핀을 통해 유휴 상태 신호를 출력하도록 제어하고; 그렇지 않은 경우, 적층 구조가 IO 핀을 통해 비지 상태 신호를 출력하도록 제어한다.
본 발명의 상기 멀티 웨이퍼 적층형 메모리에서, 각 칩은 모두 트랜지스터를 포함하고, 트랜지스터의 소스 전극은 접지되며; 트랜지스터의 드레인 전극은 상기 칩의 SYNC_PAD 핀에 전기적으로 연결되고; 트랜지스터의 드레인 전극에는 풀업 레지스터 회로 및 IO 핀이 각각 더 연결되어 있으며; 칩의 트랜지스터의 게이트 전극은 상기 칩 작동 상태를 특성화하고 칩 작동 상태에 따라 칩의 스위치 신호를 도통하거나 차단하기 위한 것이고; 칩 작동 상태는 유휴(ready) 상태 또는 비지(busy) 상태를 포함한다.
본 발명의 상기 멀티 웨이퍼 적층형 메모리에서, 풀업 레지스터 회로는 풀업 레지스터 및 전원단을 포함하고; 칩의 트랜지스터의 드레인 전극은 풀업 레지스터를 통해 전원단과 연결된다.
본 발명은 또한 멀티 웨이퍼 적층형 메모리의 출력 동기화 방법을 제공하는바, 하기의 단계를 포함한다.
단계 S1: 복수 개의 칩을 포함하되, 복수 개의 칩은 함께 적층되어 적층 구조를 형성하고; 복수 개의 칩은 적층 구조의 온 또는 오프를 위한 CS# 핀을 공유하며; 복수 개의 칩은 또한 적층 구조에서 비지 상태 신호 또는 유휴 상태 신호를 출력하기 위한 IO 핀을 공유하고; 각 칩은 모두 SYNC_PAD 핀을 구비하는 멀티 웨이퍼 적층형 메모리를 제공한다.
단계 S2: 복수 개의 칩의 SYNC_PAD 핀을 함께 전기적으로 연결하되, SYNC_PAD 핀은 복수 개의 칩이 모두 유휴 상태인지 여부를 판정하기 위한 것으로, 유휴 상태인 경우, 적층 구조가 IO 핀을 통해 유휴 상태 신호를 출력하도록 제어하고; 그렇지 않은 경우, 적층 구조가 IO 핀을 통해 비지 상태 신호를 출력하도록 제어한다.
본 발명의 상기 출력 동기화 방법에서, 단계 S1에서, 각 칩은 모두 트랜지스터를 포함하고, 트랜지스터의 소스 전극은 접지되며; 트랜지스터의 드레인 전극은 상기 칩의 SYNC_PAD 핀에 전기적으로 연결되고; 트랜지스터의 드레인 전극에는 풀업 레지스터 회로 및 IO 핀이 각각 더 연결되어 있으며; 칩의 트랜지스터의 게이트 전극은 상기 칩 작동 상태를 특성화하고 칩 작동 상태에 따라 칩의 스위치 신호를 도통하거나 차단하기 위한 것이고; 칩 작동 상태는 유휴 상태 또는 비지 상태를 포함한다.
본 발명의 상기 출력 동기화 방법에서, 풀업 레지스터 회로는 풀업 레지스터 및 전원단을 포함하고; 칩의 트랜지스터의 드레인 전극은 풀업 레지스터를 통해 전원단과 연결된다.
본 발명의 멀티 웨이퍼 적층형 메모리 및 그 출력 동기화 방법에서 이용한 것은 오픈 드레인(open-drain) 구조가 충돌하지 않는 특징이며, 출력 동기화의 효과를 구현하고, 회로 구조가 간단하며, 용이하게 구현하며 안정적이고 신뢰성이 있다.
이하, 도면 및 실시예를 결부하여 본 발명을 더욱 상세하게 설명하도록 한다. 도면에서,
도 1은 여러 가지 칩 선택 신호의 복수 개의 칩을 사용하는 일 실시예에 따른 적층 구조 모식도이다.
도 2는 동일한 칩 선택 신호의 복수 개의 칩을 사용하는 일 실시예에 따른 적층 구조 모식도이다.
도 3은 본 발명의 바람직한 실시예에 따른 멀티 웨이퍼 적층형 메모리의 구조 모식도이다.
도 4는 도 3에 도시된 멀티 웨이퍼 적층형 메모리의 칩의 회로 원리도이다.
본 발명의 기술 목적, 기술적 해결수단 및 기술적 효과를 더욱 분명하게 하여 당업자가 본 발명을 이해 및 실시하도록 하기 위해, 이하, 도면 및 구체적인 실시예를 결부하여 본 발명을 상세하게 설명하도록 한다.
본 발명은 멀티 웨이퍼 적층형 메모리를 제공하여, 적층된 복수 개의 칩의 출력 동기화 문제를 해결한다. 구체적으로, 도 3은 본 발명 바람직한 실시예에 따른 멀티 웨이퍼 적층형 메모리의 구조 모식도이다. 도 3에 도시된 바와 같이, 멀티 웨이퍼 적층형 메모리는 복수 개의 칩(100)을 포함하되, 복수 개의 칩(100)은 함께 적층되어 적층 구조를 형성하며; 복수 개의 칩(100)은 적층 구조의 온 또는 오프를 위한 CS# 핀을 공유하고; 복수 개의 칩(100)은 또한 적층 구조에서 비지 상태 신호 또는 유휴 상태 신호를 출력하기 위한 IO 핀을 공유하며; 각 칩(100)은 모두 SYNC_PAD 핀을 구비한다.
복수 개의 칩(100)의 SYNC_PAD 핀은 함께 전기적으로 연결되며, SYNC_PAD 핀은 복수 개의 칩(100)이 모두 유휴 상태인지 여부를 판정하기 위한 것으로, 유휴 상태인 경우, 적층 구조가 IO 핀을 통해 유휴 상태 신호를 출력하도록 제어하며; 그렇지 않은 경우, 적층 구조가 IO 핀을 통해 비지 상태 신호를 출력하도록 제어한다.
상기 기술적 해결수단에서, 복수 개의 칩(100)의 SYNC_PAD 핀을 함께 연결하여, 모든 칩(100)이 이미 비지 상태에서 유휴 상태로 전환되었는지 여부를 검출하여, 마지막 칩(100)이 비지 상태에서 유휴 상태로 전환되어야만, 최종적으로 유휴 상태를 출력한다.
도 3은 예시적으로 두 개의 칩(100)을 도시하고, 서술의 편의를 위해, 상기 두 개의 칩(100)은 각각 칩 Die0# 및 칩 Die1#로 표기한다. 이해할 수 있는바, 멀티 웨이퍼 적층형 메모리는 함께 적층된 두 개보다 많은 칩(100)을 포함할 수 있다. 부가적으로, IO 핀은 복수 개일 수 있고, 본 실시예에서, IO 핀은 4개이며, 각각 핀 IO1, 핀 IO2, 핀 IO3, 핀 IO4로 표기한다.
도 4는 도 3에 도시된 멀티 웨이퍼 적층형 메모리의 칩의 회로 원리도이다. 도 4에 도시된 바와 같이, 각 칩(100)은 모두 트랜지스터(NM1)를 포함하고, 트랜지스터(NM1)의 소스 전극은 접지되며; 트랜지스터(NM1)의 드레인 전극은 상기 칩(100)의 SYNC_PAD 핀에 전기적으로 연결되고; 트랜지스터(NM1)의 드레인 전극에는 풀업 레지스터 회로(110) 및 IO 핀이 각각 연결되어 있으며; 칩(100)의 트랜지스터(NM1)의 게이트 전극은 상기 칩(100)의 작동 상태를 특성화하고 칩(100)의 작동 상태에 따라 칩(100)의 스위치 신호를 도통하거나 차단하기 위한 것이고; 칩(100)의 작동 상태는 유휴 상태 또는 비지 상태를 포함한다.
도 3 및 도 4에 도시된 바와 같이, 멀티 웨이퍼 적층형 메모리의 작동 원리는 하기와 같다.
만약 칩 Die0#이 칩 Die1#보다 먼저 비지 상태에서 유휴 상태로 전환되면; 칩 Die0#의 게이트 전극 또는 포인트 n0은 하이 레벨에서 로우 레벨로 전환되고, 칩 Die0#의 트랜지스터(NM1)는 꺼진다. 그러나, 칩 Die1#의 게이트 전극 또는 포인트 n0이 여전히 하이 레벨에 있으면, 칩 Die0#의 트랜지스터(NM1)는 도통되고; 칩 Die0#의 SYNC_PAD 핀 및 칩 Die1#의 SYNC_PAD 핀이 함께 연결되기에, 칩 Die0#의 SYNC_PAD 핀의 레벨 상태는 주요하게 칩 Die1#의 트랜지스터(NM1) 상태에 의해 결정되며, 칩 Die1#의 트랜지스터(NM1)가 도통되는 상황에서, 칩 Die0#의 SYNC_PAD 핀 및 칩 Die1#의 SYNC_PAD 핀의 레벨은 모두 로우 레벨로 풀 다운되며, 따라서 IO 핀은 비지 상태 신호를 출력한다.
칩 Die1#도 비지 상태에서 유휴 상태로 전환되면, 칩 Die0#의 트랜지스터(NM1) 및 칩 Die1#의 트랜지스터(NM1)는 모두 꺼지며, 칩 Die0#의 SYNC_PAD 핀 및 칩 Die1#의 SYNC_PAD 핀의 레벨은 풀업 레지스터 회로(110)에 의해 하이 레벨로 풀업되고, IO 핀은 유휴 상태 신호를 출력하며, 칩 Die0# 및 칩 Die1#이 모두 유휴 상태임을 표시한다.
부가적으로, 본 실시예에서, 풀업 레지스터 회로(110)는 풀업 레지스터(Res_pullup) 및 전원단을 포함하고; 칩(100)의 트랜지스터(NM1)의 드레인 전극은 풀업 레지스터(Res_pullup)를 통해 전원단과 연결된다.
부가적으로, 본 발명은 또한 멀티 웨이퍼 적층형 메모리의 출력 동기화 방법을 제공하고, 하기의 단계를 포함한다.
단계 S1: 복수 개의 칩(100)을 포함하고, 복수 개의 칩(100)은 함께 적층되어 적층 구조를 형성하며; 복수 개의 칩(100)은 적층 구조의 온 또는 오프를 위한 CS# 핀을 공유하고; 복수 개의 칩(100)은 또한 적층 구조에서 비지 상태 신호 또는 유휴 상태 신호를 출력하기 위한 IO 핀을 공유하며; 각 칩(100)은 모두 SYNC_PAD 핀을 구비하는 멀티 웨이퍼 적층형 메모리를 제공한다.
단계 S2: 복수 개의 칩(100)의 SYNC_PAD 핀을 함께 전기적으로 연결하되, SYNC_PAD 핀은 복수 개의 칩(100)이 모두 유휴 상태인지 여부를 판정하기 위한 것으로, 유휴 상태인 경우, 적층 구조가 IO 핀을 통해 유휴 상태 신호를 출력하도록 제어하고; 그렇지 않은 경우, 적층 구조가 IO 핀을 통해 비지 상태 신호를 출력하도록 제어한다.
상기 단계 S1에서, 각 칩(100)은 모두 트랜지스터(NM1)를 포함하고, 트랜지스터(NM1)의 소스 전극은 접지되며; 트랜지스터(NM1)의 드레인 전극은 상기 칩(100)의 SYNC_PAD 핀에 전기적으로 연결되고; 트랜지스터(NM1)의 드레인 전극에는 풀업 레지스터 회로(110) 및 IO 핀이 각각 연결되어 있으며; 칩(100)의 트랜지스터(NM1)의 게이트 전극은 상기 칩(100)의 작동 상태를 특성화하고 칩(100)의 작동 상태에 따라 칩(100)의 스위치 신호를 도통하거나 차단하기 위한 것이고; 칩(100)의 작동 상태는 유휴 상태 또는 비지 상태를 포함한다.
부가적으로, 풀업 레지스터 회로(110)는 풀업 레지스터(Res_pullup) 및 전원단을 포함하고; 칩(100)의 트랜지스터(NM1)의 드레인 전극은 풀업 레지스터(Res_pullup)을 거쳐 전원단과 연결된다.
상기와 같이 도면을 결부하여 본 발명의 실시예를 서술하였으나, 본 발명은 상기 구체적인 실시형태에 제한되지 않고, 상기 구체적인 실시형태는 단지 예시적인 것으로, 한정적이 아니며, 당업자는 본 발명의 개시하에, 본 발명의 취지 및 특허청구범위의 범위를 벗어나지 않는 상황에서 여러 가지 형식을 도출할 수 있으며 이는 모두 본 발명의 보호 범위 내에 속한다.

Claims (6)

  1. 멀티 웨이퍼 적층형 메모리로서,
    복수 개의 칩(100)을 포함하고, 복수 개의 칩(100)은 함께 적층되어 적층 구조를 형성하며; 복수 개의 칩(100)은 적층 구조의 온 또는 오프를 위한 CS# 핀을 공유하고; 복수 개의 칩(100)은 또한 적층 구조에서 비지 상태 신호 또는 유휴 상태 신호를 출력하기 위한 IO 핀을 공유하며; 각 칩(100)은 모두 SYNC_PAD 핀을 구비하고;
    복수 개의 칩(100)의 SYNC_PAD 핀은 함께 전기적으로 연결되며, SYNC_PAD 핀은 복수 개의 칩(100)이 모두 유휴 상태인지 여부를 판정하기 위한 것으로, 유휴 상태인 경우, 적층 구조가 IO 핀을 통해 유휴 상태 신호를 출력하도록 제어하고; 그렇지 않은 경우, 적층 구조가 IO 핀을 통해 비지 상태 신호를 출력하도록 제어하는 것을 특징으로 하는, 멀티 웨이퍼 적층형 메모리.
  2. 제1항에 있어서,
    각 칩(100)은 모두 트랜지스터(NM1)를 포함하고, 트랜지스터(NM1)의 소스 전극은 접지되며; 트랜지스터(NM1)의 드레인 전극은 상기 칩(100)의 SYNC_PAD 핀에 전기적으로 연결되고; 트랜지스터(NM1)의 드레인 전극에는 풀업 레지스터 회로(110) 및 IO 핀이 각각 더 연결되어 있으며; 칩(100)의 트랜지스터(NM1)의 게이트 전극은 상기 칩(100)의 작동 상태를 특성화하고 칩(100)의 작동 상태에 따라 칩(100)의 스위치 신호를 도통하거나 차단하기 위한 것이고; 칩(100)의 작동 상태는 유휴 상태 또는 비지 상태를 포함하는 것을 특징으로 하는, 멀티 웨이퍼 적층형 메모리.
  3. 제2항에 있어서,
    풀업 레지스터 회로(110)는 풀업 레지스터(Res_pullup) 및 전원단을 포함하고; 칩(100)의 트랜지스터(NM1)의 드레인 전극은 풀업 레지스터(Res_pullup)를 통해 전원단과 연결되는 것을 특징으로 하는, 멀티 웨이퍼 적층형 메모리.
  4. 멀티 웨이퍼 적층형 메모리의 출력 동기화 방법으로서,
    복수 개의 칩(100)을 포함하되, 복수 개의 칩(100)은 함께 적층되어 적층 구조를 형성하고; 복수 개의 칩(100)은 적층 구조의 온 또는 오프를 위한 CS# 핀을 공유하며; 복수 개의 칩(100)은 또한 적층 구조에서 비지 상태 신호 또는 유휴 상태 신호를 출력하기 위한 IO 핀을 공유하고; 각 칩(100)은 모두 SYNC_PAD 핀을 구비하는 멀티 웨이퍼 적층형 메모리를 제공하는 단계 S1;
    복수 개의 칩(100)의 SYNC_PAD 핀을 함께 전기적으로 연결하되, SYNC_PAD 핀은 복수 개의 칩(100)이 모두 유휴 상태인지 여부를 판정하기 위한 것으로, 유휴 상태인 경우, 적층 구조가 IO 핀을 통해 유휴 상태 신호를 출력하도록 제어하고; 그렇지 않은 경우, 적층 구조가 IO 핀을 통해 비지 상태 신호를 출력하도록 제어하는 단계 S2를 포함하는 것을 특징으로 하는, 멀티 웨이퍼 적층형 메모리의 출력 동기화 방법.
  5. 제4항에 있어서,
    단계 S1에서, 각 칩(100)은 모두 트랜지스터(NM1)를 포함하고, 트랜지스터(NM1)의 소스 전극은 접지되며; 트랜지스터(NM1)의 드레인 전극은 상기 칩(100)의 SYNC_PAD 핀에 전기적으로 연결되고; 트랜지스터(NM1)의 드레인 전극에는 풀업 레지스터 회로(110) 및 IO 핀이 각각 연결되어 있으며; 칩(100)의 트랜지스터(NM1)의 게이트 전극은 상기 칩(100)의 작동 상태를 특성화하고 칩(100)의 작동 상태에 따라 칩(100)의 스위치 신호를 도통하거나 차단하기 위한 것이고; 칩(100)의 작동 상태는 유휴 상태 또는 비지 상태를 포함하는 것을 특징으로 하는, 멀티 웨이퍼 적층형 메모리의 출력 동기화 방법.
  6. 제5항에 있어서,
    풀업 레지스터 회로(110)는 풀업 레지스터(Res_pullup) 및 전원단을 포함하고; 칩(100)의 트랜지스터(NM1)의 드레인 전극은 풀업 레지스터(Res_pullup)를 통해 전원단과 연결되는 것을 특징으로 하는, 멀티 웨이퍼 적층형 메모리의 출력 동기화 방법.
KR1020217029262A 2019-12-30 2020-11-11 멀티 웨이퍼 적층형 메모리 및 그 출력 동기화 방법 KR20210127205A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201911389198.6 2019-12-30
CN201911389198.6A CN111210855B (zh) 2019-12-30 2019-12-30 一种多晶元叠封存储器及其输出同步方法
PCT/CN2020/128133 WO2021135660A1 (zh) 2019-12-30 2020-11-11 一种多晶元叠封存储器及其输出同步方法

Publications (1)

Publication Number Publication Date
KR20210127205A true KR20210127205A (ko) 2021-10-21

Family

ID=70788243

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217029262A KR20210127205A (ko) 2019-12-30 2020-11-11 멀티 웨이퍼 적층형 메모리 및 그 출력 동기화 방법

Country Status (5)

Country Link
US (1) US11735229B2 (ko)
EP (1) EP3886097A4 (ko)
KR (1) KR20210127205A (ko)
CN (1) CN111210855B (ko)
WO (1) WO2021135660A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111210855B (zh) * 2019-12-30 2020-09-15 深圳市芯天下技术有限公司 一种多晶元叠封存储器及其输出同步方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW561491B (en) * 2001-06-29 2003-11-11 Toshiba Corp Semiconductor memory device
US8429313B2 (en) * 2004-05-27 2013-04-23 Sandisk Technologies Inc. Configurable ready/busy control
US8134852B2 (en) * 2008-10-14 2012-03-13 Mosaid Technologies Incorporated Bridge device architecture for connecting discrete memory devices to a system
US8144496B2 (en) * 2009-06-30 2012-03-27 Sandisk Technologies Inc. Memory system with multi-level status signaling and method for operating the same
JP5364638B2 (ja) * 2010-04-09 2013-12-11 株式会社東芝 メモリチップおよびマルチチップパッケージ
CN101957803B (zh) * 2010-09-21 2012-12-26 昆山芯视讯电子科技有限公司 多芯片自动同步和相移的方法
US8634241B2 (en) * 2010-12-13 2014-01-21 Aplus Flash Technology, Inc. Universal timing waveforms sets to improve random access read and write speed of memories
US20140003564A1 (en) * 2012-06-27 2014-01-02 Broadcom Corporation Multichip synchronization system
US9417685B2 (en) 2013-01-07 2016-08-16 Micron Technology, Inc. Power management
CN103236428B (zh) * 2013-04-09 2015-11-25 北京兆易创新科技股份有限公司 一种含有RPMC的增强型Flash芯片及其封装方法
CN103280444B (zh) * 2013-04-09 2016-03-23 北京兆易创新科技股份有限公司 增强型Flash的多芯片的封装芯片、同步方法和封装方法
US10157159B2 (en) * 2014-11-07 2018-12-18 Hitachi, Ltd. Semiconductor memory device, storage system, and computer
US9786332B2 (en) * 2015-02-17 2017-10-10 Micron Technology, Inc. Semiconductor device package with mirror mode
KR102632452B1 (ko) * 2016-10-17 2024-02-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
CN111210855B (zh) * 2019-12-30 2020-09-15 深圳市芯天下技术有限公司 一种多晶元叠封存储器及其输出同步方法

Also Published As

Publication number Publication date
WO2021135660A1 (zh) 2021-07-08
CN111210855A (zh) 2020-05-29
US20220310131A1 (en) 2022-09-29
EP3886097A1 (en) 2021-09-29
EP3886097A4 (en) 2022-02-23
CN111210855B (zh) 2020-09-15
US11735229B2 (en) 2023-08-22

Similar Documents

Publication Publication Date Title
US8437211B2 (en) Semiconductor system and device, and method for controlling refresh operation of stacked chips
US11705187B2 (en) Variable width memory module supporting enhanced error detection and correction
US20110205826A1 (en) Storage control device, storage device and storage device system
US20150214734A1 (en) Control Chip, Control Method and Connection Device Utilizing the Same
JP2004046854A (ja) マルチチップ
KR20210127205A (ko) 멀티 웨이퍼 적층형 메모리 및 그 출력 동기화 방법
US10050017B2 (en) Semiconductor apparatus and semiconductor system including the same
CN209821822U (zh) 一种pcie设备热插拔的控制电路及计算机
KR20150092386A (ko) 메모리 시스템
CN104900264A (zh) 一种防止spi flash开关机时数据破坏的系统及方法
US9846194B2 (en) Electrostatic protection circuit and semiconductor device including the same
KR20140076839A (ko) 반도체 메모리 시스템 및 그의 동작 방법
US10340255B2 (en) Semiconductor apparatus and semiconductor system including the same
US8400870B2 (en) Memory devices and accessing methods thereof
US20160078939A1 (en) Appointing semiconductor dice to enable high stacking capability
CN110942793A (zh) 存储器
US9443826B2 (en) Stack package and reduction of standby current
US20170108548A1 (en) Test device and test system having the same
WO2019242783A2 (zh) 一种用于配置芯片连接方式的方法及系统
US20180321877A1 (en) Extending device and memory system
CN112905507A (zh) 一种硬盘转换控制器
CN101097552B (zh) 减少各存储器插座之间的反射波干扰的系统及方法
TWI536177B (zh) 快捷外設互聯標準的選擇設定系統及微伺服器
KR20150040058A (ko) 반도체 집적회로
KR20190010437A (ko) 다수의 파워 레일들을 갖는 메모리 장치 및 그 동작방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application